JP2003505907A - 集積回路 - Google Patents

集積回路

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JP2003505907A
JP2003505907A JP2001510984A JP2001510984A JP2003505907A JP 2003505907 A JP2003505907 A JP 2003505907A JP 2001510984 A JP2001510984 A JP 2001510984A JP 2001510984 A JP2001510984 A JP 2001510984A JP 2003505907 A JP2003505907 A JP 2003505907A
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JP2001510984A
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マティソン、スヴェン
ゲイス、ヘンリク
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テレフオンアクチーボラゲツト エル エム エリクソン
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    • H03H11/02—Multiple-port networks
    • H03H11/40—Impedance converters
    • H03H11/42—Gyrators
    • H—ELECTRICITY
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    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
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    • H03H11/02—Multiple-port networks
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  • Preparation Of Compounds By Using Micro-Organisms (AREA)
  • Pharmaceuticals Containing Other Organic And Inorganic Compounds (AREA)
  • Nitrogen Condensed Heterocyclic Rings (AREA)

Abstract

(57)【要約】 本発明は、ジャイロコア（好ましくはＭＯＳ装置）の各トランジスタがそれに関連した直列フィードバックもった集積ジャイレータ構造に関する。本発明はＭＯＳトランジスタにおけるチャネル遅延の影響を広い帯域にわたって補償できるようにする。

Description

【発明の詳細な説明】
【０００１】 （技術分野） 本発明は集積回路に関し、特に集積アナログ・フィルタ回路に関する。
【０００２】 （発明の背景） 集積回路において、非常に低いインダクタンスのものを除き、インダクタを実
現することは極めて困難である。その結果一般に、非常に高い周波数の場合を除
き、（抵抗とキャパシタをもった）ＲＣフィルタを用いることが出来るのみであ
る。
【０００３】 他の方法として、能動フィルタがしばしば使用される。そのような装置は、ト
ランジスタのような相互コンダクタンス要素をキャパシタと組合して使用するも
ので、これらは互いに組み合わされて積分回路（integrator）またはジャイレー
タ（gyrator）を形成し、インダクタのインピーダンスを模擬することができる
。
【０００４】 非常に高い周波数のフィルタにおける使用のための集積ジャイレータ構造は、
固体回路のＩＥＥＥジャーナル、２７巻、２号、１９９２年２月に記載のナウタ
（Nauta）による“非常に高い周波数に対するＣＭＯＳ相互コンダクタンス−Ｃ
フィルタ技術（A CMOS Transconductance-C Filter Technique for very High F
requencies）”に提案されている。著者のその回路についての第一次の解析は、
提案のジャイレータは安定に動作する、と結論した。
【０００５】 著者はまた、非常に高い周波数におけるフィルタのため制御可能なＱ−値を与
えるＱ−同調ループを提案した。
【０００６】 （発明の概要） 本発明は、従来構造の前記第一次の解析は結果的にその構造の不完全な理解に
なるという認識から導かれたものである。
【０００７】 特に、ＭＯＳトランジスタのより詳しい解析により各ＭＯＳトランジスタは該
トランジスタのチャネル内の荷電粒子の作用による遅延要素を付加することが分
かった。更に詳細には、該チャネルの荷電の非疑似静的挙動（non-quasi-static
behaviour）がデバイスの相互コンダクタンスの周波数特性に寄生極（parastic
pole）として近似できる遅延を付加する。トランジスタのチャネル遅延は、特
に（所要のフィルタ特性を与えるためにしばしば必要になる）高次のフィルタの
場合、または（チャネルの遅延が一層問題となる）より高い周波数においてジャ
イレータを不安定にする可能性がある。
【０００８】 更に、チャネルの遅延は従来技術のＱ−同調ループが意図するように機能しな
いことを意味する。
【０００９】 本発明は、トランジスタのチャネル遅延を考慮して従来技術の不備を取り除く
ことを意図する。
【００１０】 特に、本発明は１つの態様においてトランジスタのチャネル遅延を考慮に含め
た集積回路装置の設計に関する。
【００１１】 他の態様において、本発明はトランジスタのチャネル遅延が直列フィードバッ
クの手段により補償される集積回路装置に関する。
【００１２】 更に他の態様において、本発明はチャネル遅延を考慮した設計方法に関する。
【００１３】 （好ましい実施例の詳細な説明） 図１はジャイレータセル２を示す。ジャイレータセルのコアはループに配列さ
れた４つのＣＭＯＳインバータ回路４、６、８、１０を含み、各インバータの出
力は次のインバータの入力に接続される。ジャイレータは第１、第２の差動入力
ｉ＿1,ｉ＿2と第１、第２の差動出力ｏ＿1,ｏ＿2をもつ。セルはまたインバータ
１４、１６、１８、２０を含む入力コモンモード・フィードバック回路１２とイ
ンバータ２４、２６、２８、３０を含む出力コモンモード・フィードバック回路
２２を含む。
【００１４】 一般に、ジャイレータは正の相互コンダクタンスと負の相互コンダクタンスを
含む。図１のセルにおいては、負の相互コンダクタンスは差動信号を用い、１対
の線を交差することにより形成される。安定性の問題となる交差結合構造を形成
するのは上記線の交差である。従って、本発明はいかなる交差結合構造にも適用
される。
【００１５】 ここでの解析はジャイレータの関連において述べる、従って特にジャイレータ
から形成されるフィルタに関する。しかしながら、同じ解析は積分回路にも適用
され、従って積分回路から形成されるフィルタにも適用される。それ故本発明は
そのような装置を含む。
【００１６】 本発明による装置において、図２に示されるような従来のＣＭＯＳインバータ
が好適に使用され、以下の記載は主としてそのような装置に関する。しかしなが
ら、その解析はバイポーラやバイＣＭＯＳ装置にも適用され、従ってそのような
装置から形成されるフィルタにも適用される。それ故、本発明はそのような装置
を含む。
【００１７】 本発明は、装置の特性の第１次的解析、例えばＭＯＳトランジスタの場合にお
いてＭＯＳの相互アドミタンス（transadmittance）は純粋に導電性（conductiv
e）と見做した解析は不適当である、という認識からなされる。それ故、非疑似
静的チャネル遅延（nonquasi-static channel delay）を考慮した別の解析が提
案される。
【００１８】 従って、チャネル遅延を模擬したＭＯＳ相互アドミタンスは下記の如く近似さ
れる。
【００１９】
【数１】
【００２０】 ここで、従来の表示法が使用される。すなわち、ｇmは装置（device）の相互
コンダクタンス、Ｃgsは装置のゲート・ソース容量、τgm＝２／（εωT），Ｃm ＝２Ｃgs／ε，ここでωTはトランジット角周波数（transit angular frequency
）、すなわち電流ゲインが１のときの角周波数であり、εはチャネルのエルモア
定数（Elmore constant）であり、ε＝５である。
【００２１】 このようにして、この解析はチャネル遅延の影響について異なる可能性の近似
を与える。第１の可能性は指数関数を使用する純粋の遅延をとることである。し
かし、その結果の関数は解析に用いるには難しい。第２の可能性は複素平面（co
mplex plane）の右半分にゼロを与える最終近似（final approximation）を使用
することである。第３の可能性は極（pole）を与える中間近似を用いることであ
る。第２、第３の可能性のモデルは極とゼロ時定数が同じであるとするなら同じ
位相遅れを与え、この安定性解析の態様は満足できる。複素平面の右半分のゼロ
は相互アドミタンスの振幅に高帯域特性を与え、一方極をもった中間近似は相互
アドミタンスに低帯域特性を与える。後者はより現実的であり、従って今後はこ
のモデルを使用する。
【００２２】 本発明の１つの有利な実施例において、ジャイレータコアの各ＭＯＳトランジ
スタはそれに付加された直列のフィードバックをもつ。図３はトランジスタ４２
とフィードバック回路４４を示す。特に、フィードバック回路４４はフィードバ
ック抵抗Ｒｆ（抵抗ｒfをもつ）とキャパシタＣｆ（キャパシタンスｃfをもつ）
の並列結合を含み、その並列結合はトランジスタのソース端子に直列に接続され
る。フィードバック回路のインピーダンスをｒf‖ｃf＝ｚf＝ｒf／（１＋ｓ．τ f ）と定義すると（‖は並列の意味）、閉ループ伝達アドミタンスＧTは下記で与
えられる。
【００２３】
【数２】
【００２４】 gm.rf≫１の極限において、ＧTは低周波数において１／ｚfに近似する。従っ
て、ＧTは左半分平面ゼロ（left half-plane zero）をもち、初期位相進み（ini
tial phase advance）となる。フィードバック無しでは、位相遅れがあるので、
これは少なくとも特定の周波数以下において、位相遅れを最小化することのでき
る平衡条件を見つけることができることを示唆する。
【００２５】 このようにして、チャネル遅れについて適当な近似を選択することにより、広
い帯域にわたりそれを補償することができる。その結果の設計は集積回路装置の
基礎として使用できる。
【００２６】 図４、５はパラメータＴとｚの異なる値に対して伝達アドミタンス（transfer
admittance）の大きさと位相のそれぞれの値のプロットＡ−Ｇを示す。ここに、
Ｔ＝ gm.rf, τf＝1／z, τgm＝1である。適当なループ・ゲインは実質的な相互
アドミタンスの帯域の拡大となり、他の寄生誘導位相遅れ（parasitic-induced
phase lag）を補償するのに望ましいある位相進みを与えることが分かる。
【００２７】 本発明の実際の適用において重要なことは、特性パラメータ（gm, rf, τgm
及びτfのような）が異なる温度、供給電圧において全ての製造装置において一
定の関係をもたねばならないことである。図６はＩＣにおいてこれを達成する方
法を示す。特に、３極管特性領域で作動するＭＯＳトランジスタ５０がフィード
バック・インピーダンスとして使用される。この場合、rf＝１／gd, cf＝cgdで
ある。好適にトランジスタ５０のゲートに接続されたバイアス電圧はジャイレー
タセルの供給電圧の変化に追従する。ＩＥＥＥ固体回路ジャーナル（IEEE Journ
al of Solid State Circuits）,２７巻、第２号１９９２年２月の“非常に高い
周波数におけるＣＭＯＳ相互コンダクタンス−Ｃフィルタ技術（A CMOS Transco
nductance-C Filter Technique for Very High Frequencies）”で、ナウタ（Na
uta）により提案されたジャイレータ構造の場合においては、例えばジャイレー
タセルの供給電圧は同調回路から与えられ、処理、温度、供給電圧の変化に依存
した電圧を与える。従って、もしバイアス電圧がジャイレータセル同調電圧の変
化に追従するなら、処理、温度、供給電源の通常の変化にわたって、rf∝１／gm 及びτf∝τgmが保証される。
【００２８】 このようにして、ジャイレータまたは他の交差結合構造におけるチャネル遅延
を補償できる回路が提供される。さらに、そのような補償を達成する集積回路を
設計する方法が提供される。
【図面の簡単な説明】
【図１】 本発明によるジャイレータの概念的ブロック図面。
【図２】 図１の回路におけるインバータの回路図。
【図３】 図１の回路に使用されるフィードバック回路をもったトランジスタを示す回路
図。
【図４】 本発明による装置の伝達アドミタンスの大きさの周波数に対するプロットを示
す図面。
【図５】 本発明による装置の伝達アドミタンスの位相の周波数に対するプロットを示す
図面。
【図６】 図１の回路に使用されるフィードバック回路をもったトランジスタを示す回路
図。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１３年６月２５日（２００１．６．２５）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項２】 ループに配列された４つのＭＯＳインバータを含み、１対の
入力端子と１対の出力端子をもった、請求項１に記載の集積回路ジャイレータ。
【請求項３】 交差結合構造をもった、請求項１に記載の集積回路ジャイレ
ータ。
【請求項４】 前記ＭＯＳ集積回路における各ＭＯＳ装置に関連した直列の
フィードバックをもった、請求項１に記載の集積回路ジャイレータ。
【請求項５】 前記直列フィードバックが、それぞれのトランジスタに直列
に接続された抵抗器とキャパシタの並列組合せにより形成される、請求項１に記
載の集積回路ジャイレータ。
【請求項６】 抵抗器とキャパシタの並列組合せの各々がそれぞれのトラン
ジスタのソース端子に接続されている、請求項５に記載の集積回路ジャイレータ
。
【請求項７】 前記直列フィードバックが前記それぞれの装置に接続された
別のＭＯＳトランジスタにより設けられ、前記別のＭＯＳトランジスタの各々が
３極管特性領域で作動するようにバイアス電圧が印加される、請求項１に記載の
集積回路ジャイレータ。
【請求項８】 処理、温度、及び供給電圧の変化を補償するため、前記バイ
アス電圧が前記ジャイレータに供給される同調電圧の変化に追従する、請求項７ に記載の集積回路ジャイレータ。
【請求項９】 複数のＭＯＳトランジスタを含む交差結合構造を少なくとも
１つ備えた集積回路アナログ・フィルタを設計する方法において、 前記ＭＯＳトランジスタの少なくともあるもののチャネル遅延を調べること、
及び前記トランジスタに関連して直列フィードバックを付加して広い帯域にわた
ってそれを補償すること、を含む前記方法。
【請求項１０】 前記方法に従って、集積回路構造を実現することを更に含
む、請求項９に記載の方法。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ， ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ， ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＢＺ，Ｃ Ａ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ， ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，Ｋ Ｅ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ， ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，Ｒ Ｕ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ， ＺＡ，ＺＷ

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 少なくともその中のトランジスタのいくつかと関連した直列
    のフィードバックをもった集積回路ジャイレータ。
  2. 【請求項２】 ループに配列された複数のインバータを含む、請求項１に記
    載の集積回路ジャイレータ。
  3. 【請求項３】 １対の入力端子と１対の出力端子をもった、請求項２に記載
    の集積回路ジャイレータ。
  4. 【請求項４】 交差結合構造をもった、請求項２に記載の集積回路ジャイレ
    ータ。
  5. 【請求項５】 前記インバータがＭＯＳインバータである、請求項２に記載
    の集積回路ジャイレータ。
  6. 【請求項６】 前記ＭＯＳ集積回路における各ＭＯＳ装置に関連した直列の
    フィードバックをもった、請求項５に記載の集積回路ジャイレータ。
  7. 【請求項７】 前記直列フィードバックが、それぞれのトランジスタに直列
    に接続された抵抗器とキャパシタの並列組合せにより形成される、請求項１に記
    載の集積回路ジャイレータ。
  8. 【請求項８】 前記トランジスタがＭＯＳ装置であり、抵抗器とキャパシタ
    の並列組合せの各々がそれぞれのトランジスタのソース端子に接続されている、
    請求項７に記載の集積回路ジャイレータ。
  9. 【請求項９】 前記トランジスタがＭＯＳ装置であり、前記直列フィードバ
    ックが前記それぞれの装置に接続された別のＭＯＳトランジスタにより設けられ
    、前記別のＭＯＳトランジスタの各々が３極管特性領域で作動するようにバイア
    ス電圧が印加される、請求項１に記載の集積回路ジャイレータ。
  10. 【請求項１０】 前記バイアス電圧がジャイレータの供給電圧の変化に追従
    する、請求項９に記載の集積回路ジャイレータ。
  11. 【請求項１１】 複数のトランジスタを含む交差結合構造を少なくとも１つ
    備えた集積回路アナログ・フィルタを設計する方法において、 前記トランジスタの少なくともあるもののチャネル遅延を調べること、及び前
    記トランジスタに関連して直列フィードバックを付加して広い帯域にわたってそ
    れを補償すること、を含む前記方法。
  12. 【請求項１２】 前記方法に従って、集積回路構造を実現することを更に含
    む、請求項１１に記載の方法。
  13. 【請求項１３】 少なくともその中のトランジスタのいくつかと関連して直
    列のフィードバックをもった、交差結合の集積回路トランジスタ構造。
  14. 【請求項１４】 少なくともその中のトランジスタのいくつかと関連して直
    列のフィードバックをもった、交差結合のＭＯＳ構造。
  15. 【請求項１５】 少なくともその中のトランジスタのいくつかと関連して直
    列のフィードバックをもった、ＭＯＳジャイレータ。
  16. 【請求項１６】 複数のＭＯＳインバータを含むジャイレータ・コアを含み
    、前記ジャイレータ・コアのトランジスタの少なくともあるものに関連したフィ
    ードバックをもった、ＭＯＳジャイレータ。
  17. 【請求項１７】 複数の積分回路を含み、前記積分回路がその中のトランジ
    スタの少なくともあるものに関連した直列フィードバックをもった、集積回路ア
    ナログ・フィルタ。
  18. 【請求項１８】 複数のジャイレータを含み、前記ジャイレータがその中の
    トランジスタの少なくともあるものに関連した直列フィードバックもった、集積
    回路アナログ・フィルタ。
JP2001510984A 1999-07-16 2000-07-05 集積回路 Pending JP2003505907A (ja)

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DE (1) DE60009080T2 (ja)
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