KR101462158B1 - 선형화 기법을 적용한 증폭 셀 및 이를 이용한 능동 인덕터 - Google Patents

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Abstract

본 발명은 선형화 기법을 적용한 증폭 셀 및 이를 이용한 능동 인덕터에 관한 것으로서, 특히 입력 신호를 증폭하는 주 증폭부; 입력 신호를 증폭하면서 상기 주 증폭부의 비선형 특성을 제거하는 보조 증폭부; 및 부성 부하부를 포함하며, 상기 부하부는 상기 주 증폭부 및 보조 증폭부의 출력단에 연결되는 것을 특징으로 하는 제1 및 제2 증폭 셀, 다수의 부하 저항; 및 다수의 캐패시터를 포함하며, 상기 제1 증폭 셀의 출력은 상기 제2 증폭셀에 부성 궤환되고, 상기 제2 증폭 셀의 출력은 상기 제1 증폭셀에 부성 궤환되고, 상기 다수의 부하 저항 및 캐패시터는 상기 제1 증폭 셀 및 제2 증폭 셀의 부성 궤환 경로상에 배치된다.

Description

선형화 기법을 적용한 증폭 셀 및 이를 이용한 능동 인덕터 {Amplifying cell applying linearization method and active inductor using the same}
본 발명은 능동 인덕터에 관한 것으로서, 선형화 기법을 적용하여 선형성을 향상시킨 능동 셀 및 이를 이용한 능동 인덕터의 구조에 관한 것이다.
도 1은 종래의 능동 인덕터의 구성도이다.
도 1을 참조하면, 종래의 능동 인덕터는 일반적으로 자이레이터-C (Gyrator-C)의 구조로 되어 있다. 자이레이터-C는 2개의 증폭기(100) 서로의 입력을 상대편의 출력에 반전되게 연결함으로써 구현할 수 있다. 이 구조에서 출력 저항(ro1, ro2)과 캐패시터(C1, C2)를 더 포함한 구성의 등가회로는 도 1(b)와 같다.
상기 도 1(a)에서 제시된 회로의 입력 임피던스 Y(s)를 구하면 수학식 1과 같다.
[수학식 1]
Figure 112010075195473-pat00001
gm1 및 gm2 는 각각 반전증폭기의 트랜스컨덕턴스다.
수학식 1과 도 1(b)에 제시된 등가회로를 비교하면 각 등가 병렬 저항(Rp), 등가 병렬 캐패시터(Cp), 등가 직렬 저항(Rs) 및 등가 인덕터(L)은 수학식 2와 같다.
[수학식 2]
Figure 112010075195473-pat00002
,
Figure 112010075195473-pat00003
,
Figure 112010075195473-pat00004
,
Figure 112010075195473-pat00005
위 식에서 알 수 있듯이 등가 병렬 캐패시턴스 CP가 작아질수록 인덕터의 공진 주파수가 높아지기 때문에 C2를 작게 해야 한다. 또한 gm1과 gm2값을 작게 하고 C1 값을 크게 하면 등가 인덕터(L)의 인덕턴스가 커진다. 하지만 이렇게 하면 등가 직렬 저항 RS값이 커져서 인덕터의 Q값이 나빠지게 된다. 이를 개선시키기 위해서는 ro1과 ro2를 크게 해야 한다. 따라서 상기 두 저항을 크게 한 회로가 필요하게 되는데 이는 부성 저항 회로를 이용하면 가능해진다.
도 2는 종래의 부성 저항 회로의 회로도이다.
도 2(a)를 참조하면, 부성저항(200) 회로는 2개의 NMOS(M3, M4)와 저항 R로 구성된다.
도 2(b)를 참조하면, NMOS의 등가회로(gm4V1, gm3V2)를 이용하여 등가 회로로 표현할 수 있으며, 이때 입력 임피던스(Zi)는 수학식 3과 같이 나타낼 수 있다.
[수학식 3]
Figure 112010075195473-pat00006
gm3 및 gm4 는 각각 반전증폭기의 트랜스 컨덕턴스 (transconductance)이다.
수학식 3을 참조하면, 부성저항(130) 회로를 이용하여 수학식 3에서 분모 항이 0이 되도록 저항 R값과 NMOS의 트랜스컨덕턴스 gm3, gm4 값을 조절하면 높은 Q값을 얻는 것이 가능하다.
도 3은 종래의 능동 인덕터에 대한 구성도이다.
도 3(a)를 참조하면, 능동 인덕터는 부성 저항을 포함하는 두 개의 차동 증폭 셀(300)과 캐패시터를 이용한 자이레이터-C 구조로 구성된다. 그런데 능동 인덕터는 증폭 셀(300)의 비선형성 때문에 능동 인덕터도 비선형성을 갖는 치명적인 결점이 있다.
도 3(b)를 참조하면, 증폭 회로에서 차동입력(Input +/-)의 입력 전압 스윙이 커지면 트랜지스터의 gm값에 영향을 미치게 된다. PMOS가 능동 로드로 사용되는 common-source 증폭기의 로드에 연결된 부성 저항 회로(330)는 등가 저항의 음저항값이 변하게 되어, 결국 수학식 2에서 알 수 있듯이 인덕턴스(L) 값의 변화를 가져오게 되며, 이는 회로의 비선형성을 야기하게 된다.
상기의 문제점을 해결하기 위해 본 발명에서는, 선형화 기법을 적용하여 입력 전압의 크기에 둔감하여 선형성이 향상된 증폭 셀 및 이를 이용한 능동 인덕터의 구성을 제안하는 것을 목적으로 한다.
상기의 과제를 해결하기 위한 일 실시예로서, 본 발명의 선형화 기법을 적용한 증폭 셀은 입력 신호를 증폭하는 주 증폭부, 입력 신호를 증폭하면서 상기 주 증폭기의 비선형 특성을 제거하는 보조 증폭부 및 부성 부하부를 포함하며, 상기 부하부는 상기 주 증폭기 및 보조 증폭기의 출력단에 연결된다.
상기의 과제를 해결하기 위한 일 실시예로서, 본 발명의 선형화 기법을 적용한 능동 인덕터는 입력 신호를 증폭하는 주 증폭부; 입력 신호를 증폭하면서 상기 주 증폭기의 비선형 특성을 제거하는 보조 증폭부; 및 부성 부하부를 포함하며, 상기 부하부는 상기 주 증폭기 및 보조 증폭기의 출력단에 연결되는 것을 특징으로 하는 제1 및 제2 증폭 셀, 다수의 부하 저항; 및 다수의 캐패시터를 포함하며, 상기 제1 증폭 셀의 출력은 상기 제2 증폭셀에 부성 궤환되고, 상기 제2 증폭 셀의 출력은 상기 제1 증폭셀에 부성 궤환되고, 상기 다수의 부하 저항 및 캐패시터는 상기 제1 증폭 셀 및 제2 증폭 셀의 부성 궤환 경로상에 배치된다.
상기 본 발명의 증폭 셀 및 이를 이용한 능동 인덕터에 따르면, 선형화 기법을 적용하여 선형성이 높은 부성 저항 및 증폭기를 설계하기 때문에 선형성이 높은 능동 인덕터를 적은 면적에 제작할 수 있다.
또한 상기 본 발명의 증폭 셀 및 이를 이용한 능동 인덕터에 따르면, 높은 Q-팩터를 가지면서 높은 튜닝 범위를 가지는 인덕터를 구현할 수 있다.
도 1은 종래의 능동 인덕터의 구성도이다.
도 2는 부성 저항을 구현한 회로의 회로도이다.
도 3은 종래의 능동 인덕터에 대한 구성도이다.
도 4는 본 발명의 선형화 기법을 적용한 증폭 셀의 기능 블록 도이다.
도 5는 일반적인 공통 소스 증폭기 및 MGTR로 구현된 공통 소스 증폭기의 특성을 비교한 도면이다.
도 6은 본 발명의 증폭 셀의 부성 저항부의 구성에 대한 기능 블럭도이다.
도 7은 본 발명의 증폭 셀의 부성 저항부 구현의 일 실시예인 회로이다.
도 9는 본 발명의 증폭 셀의 일 실시예를 회로로 구현한 예이다.
도 9은 본 발명의 능동 인덕터의 구성도이다.
도 10은 본 발명의 능동 인덕터를 이용하여 노치 필터(notch filter)를 구현한 구성도이다.
도 11는 본 발명의 능동 인덕터를 이용하여 구현된 노치 필터의 특성을 도시한 그래프이다.
이하 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시 예에 대한 동작 원리를 상세하게 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
또한, 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 4는 본 발명의 선형화 기법을 적용한 증폭 셀의 기능 블럭도이다.
도 4를 참조하면, 본 발명의 선형화 기법을 적용한 증폭 셀(400)은 주 증폭부(410), 보조 증폭부(420) 및 부성 저항부(430)를 포함하여 구성될 수 있다.
주 증폭부(410) 및 보조 증폭부(420)는 병렬로 배치되고 부성 저항(430)은 주 증폭부(410) 및 보조 증폭부(420)의 출력신호가 합성된 신호를 입력으로 받는다. 그리고 주 증폭부(410)는 입력 신호를 증폭하는 기능을 수행하고, 보조 증폭부(420)는 주 증폭기의 비선형성 특성을 제거하는 기능을 수행하여 증폭 셀(400)의 선형성을 높여준다. 이를 위해서 주 증폭부(410) 및 보조 증폭부(420)는 증폭 특성 및 바이어스 특성을 달리하는 것이 바람직하다.
상기와 같은 기능을 수행하는 보조 증폭부(420)로 사용될 수 있는 소자로서 MGTR(multiple Gated Transistor)이 있다. MGTR을 사용하여 주 증폭부(410) 및 보조 증폭부(420)를 설계할 경우, 증폭부의 일정한 부분의 영역을 증가시켜 선형성을 향상시킬 수 있다.
도 5(a) 및 5(b)를 참조하면, 일반적인 공통 소스 증폭기와 MGTR 증폭기를 차동으로 구성하였을 때의 입력 전압 스윙에 따른 트랜스컨덕턴스 및 트랜스컨덕턴스의 2차 미분값의 변화를 확인할 수 있다. MGTR로 증폭기를 설계한 경우 일반적인 공통 소스 증폭기에 비해서 바이어스 포인트에서의 트랜스컨덕턴스는 낮으나, 입력 전압의 스윙에 대해서 더 둔감한 것을 알 수 있다. 트랜스컨덕턴스의 2차 미분값 성분도 리플의 진동폭이 감소하면서 리플의 밴드폭이 확장됨을 확인할 수 있다. 또한, 입력 전압 스윙에 따른 트랜스컨덕턴스 및 트랜스컨덕턴스의 2차 미분값을 종합하여 판단하면, 트랜스컨덕턴스의 값이 선형화된 범위에서 트랜스 컨덕턴스의 2차 미분값이 선형성을 더욱 보강하고 있음으로 확인할 수 있다.
부성 저항부(430)는 '-' 저항값 특성을 갖는 저항으로 기능한다. 일반적으로 증폭부(410, 420) 및 부성 저항부(430)는 동시에 설계되는 것이 바람직하다. 왜냐하면 증폭부(410, 420) 및 부성 저항부(430)는 서로 특성에 영향을 주기 때문이다. 또한 부성 저항부(430)는 패시브 저항을 사용하기보다는 능동 소자들을 이용하여 구현되는 것이 일반적이다.
하지만 종래의 부성 저항은 주파수에 따라서 특성이 변화하기 때문에 선형성이 낮은 문제가 있다.
도 5(c)는 일반적인 부성 저항 및 본 발명이 제안하는 부성 저항의 어드미턴스를 입력 전압의 스윙에 따라 나타낸 그래프이다. 도 5(c)를 참조하면 종래의 부성 저항(바이어스 전압 630 mV)의 경우 입력 전압의 스윙에 따라서 어드미턴스가 변하는 것을 확인할 수 있다.
또한 종래의 부성 저항부(200)를 그대로 적용하여 증폭 셀(100)을 구현하게 되면 전류를 공유하게 되어 증폭부에 사용되는 MGTR의 우수한 선형성 특성이 열화되는 문제도 발생한다.
이에 본 발명의 부성 저항부(430)는 바이어스 전압을 VT(threthold voltage)를 간신히 넘는 값으로 유지시켜 트랜지스터의 OFF 시점이 더 빨라지게 한다. 트랜지스터의 OFF 시점이 빨라지면, 부성 저항부(430)의 어드미턴스 곡선이 외곽으로 치우치게 되므로 어드미턴스 곡선에서 평탄한 부분(즉, 어드미턴스 특성이 선형적인 구간)이 생겨 선형성이 우수한 부성 저항부(430)를 구현할 수 있다.
도 6은 본 발명의 증폭 셀의 부성 저항부의 구성에 대한 기능 블럭도이다.
도 6을 참조하면, 부성 저항부(630)는 제1 반전증폭기(631), 제2 반전증폭기(632), 제1 바이어스기(633) 및 제2 바이어스기(634)를 포함하여 구성될 수 있다. 또한 부성 저항부(630)은 제1 직류성분 제거기(635) 및 제2 직류성분 제거기(636)를 더 포함할 수 있다. 도 6의 부성 저항부는 차동 회로를 위해서 2개의 단자를 통해서 신호를 입출력한다.
제1 반전 증폭기(631) 및 제2 반전 증폭기(632)는 입력 신호를 증폭하여 출력한다. 제1 반전 증폭기의 출력은 제2 반전 증폭기로 입력되고 제2 반전 증폭기의 출력은 제1 반전 증폭기로 입력된다. 즉, 링(ring) 형으로 반전 증폭기를 배치하여 입력신호를 증폭시켜 출력하기 때문에 '-' 저항값 특성을 갖는다.
또한 제1 바이어스기(633) 및 제2 바이어스기(634)를 별도로 갖추어서 증폭 셀 회로와 공유되는 전류에 의해서 제1 및 제2 반전 증폭기(631, 632)의 바이어스가 변화되는 것을 막아 부성 저항부(630)의 선형성을 향상시킨다. 제1 바이어스기(633) 및 제2 바이어스기(634)는 각각 부성 저항부(630) 및 증폭 셀(400)의 동작 범위에 맞게 제1 반전 증폭기(631) 및 제2 반전 증폭기(632)를 제어한다.
본 발명의 부성 저항부(630)는 기존의 부성 저항과 달리 별도로 바이어스를 잡아주는 바이어스기(633, 634)를 구비하기 때문에 제1 반전 증폭기(631) 및 제2 반전 증폭기(632)의 바이어스 포인트가 불안정해지는 것을 막을 수 있다.
제1 직류성분 제거기(635) 및 제2 직류성분 제거기(636)는 능동 셀(400)과 공유되는 신호의 교류 성분 및 제1 반전 증폭기(631) 및 제2 반전 증폭기(632) 간에 전송되는 신호의 교류 성분을 제거한다. 이를 통해서 부성 저항부(630)의 양 단자의 바이어스가 안정화되는 효과가 발생한다.
도 7은 본 발명의 증폭 셀의 부성 저항부 구현의 일 실시예인 회로이다.
도 7을 참조하면, 제1 반전 증폭기(710) 및 제2 반전 증폭기(720)는 클래스 AB 형 증폭기로 설계할 수 있다. 증폭기가 CMOS 공통 소스 증폭기로 구현되기 때문에 입력신호를 반전하여 증폭한다. 또한 제1 반전 증폭기(710) 및 제2 반전 증폭기(720)를 클래스 AB형으로 설계하였기 때문에 푸쉬-풀(push-pull) 구조를 가지므로 선형성을 향상시킬 수 있다.
제1 바이어스기(730) 및 제2 바이어스기(740)는 서로 독립적으로 바이어스를 잡도록 한다. 이를 통해서 제1 증폭기(710) 및 제2 증폭기(720)가 서로 공유되는 전류가 없도록 하여 부성 저항부(730)의 선형성을 높인다. 도 7에 도시된 회로에서는 CMOS로 제1 반전 증폭기(710) 및 제2 반전 증폭기(720)를 설계하였기 때문에 제1 및 제2 바이어스기(730, 740)는 각 MOSFET에 대해서 독립적으로 바이어스를 설정할 수 있도록 설계하였다. 즉, V1, V2, V3 및 V4는 독립적으로 전위가 설정된다.
제1 직류신호 제거기(750)는 제2 반전 증폭기(720)로부터 수신되는 신호에 존재하는 직류성분을 제거하여 제1 반전 증폭기(710)에 세팅된 바이어스에 영향을 주지 않도록 하여 제1 반전 증폭기(710)의 동적 범위(dynamic range)에 영향을 미치지 않도록 하여 부성 저항부(730)의 선형성을 향상시킨다.
제2 직류신호 제거기(760)는 제1 반전 증폭기(710)로부터 수신되는 신호에 존재하는 직류성분을 제거하여 제2 반전 증폭기(720)에 세팅된 바이어스에 영향을 주지 않도록 하여 제2 반전 증폭기(720)의 동적 범위(dynamic range)에 영향을 미치지 않도록 하여 부성 저항부(730)의 선형성을 향상시킨다.
부하(R)는 제1 및 제2 반전 증폭기(710, 720) 사이에 피드백을 걸어주어 부성 저항으로 동작하도록 한다.
도 8는 본 발명의 증폭 셀의 일 실시예를 회로로 구현한 예이다.
도 8을 참조하면, 본 발명의 증폭 셀(800)은 차동 회로로 구현하고 입력 신호는 차동 신호를 주 증폭부(810) 및 보조 증폭부(820)를 위한 신호(IN1P, IN2P, IN1N, IN2N)로 가공하여 입력한다.
6개의 차동 출력신호(OUT1P, OUT2P, OUT3P, OUT1N, OUT2N, OUT3N) 중 2개의 출력신호 단자는 외부 회로와 연결이 되고 나머지 4개의 출력신호 단자는 능동 인덕터를 구성하기 위해서 증폭 셀(100)의 연결을 위한 단자로 사용된다.
본 발명의 증폭 셀(800)은 MGTR로 구현되는 주 증폭부(810) 및 보조 증폭부(820) 및 독립적인 바이어스 기를 가지는 부성 저항부(830)을 이용하여 종래의 증폭 셀에 비해서 선형성을 향상할 수 있다. 따라서 본 발명의 증폭 셀(800)을 이용하여 능동 인덕터를 구현할 경우 입력신호에 영향을 받지 않는 선형성이 우수한 능동 인덕터가 된다.
도 9는 본 발명의 능동 인덕터의 구성도이다.
도 9를 참조하면, 본 발명의 능동 인덕터는 선형성이 향상된 제 1 및 제2 증폭 셀(900), 튜닝 소자인 다수의 부하 저항(902) 및 다수의 캐패시터(901)를 포함하여 구성될 수 있다. 또한 입출력 신호 단자에 바이패스 캐패시터(903)을 더 포함하여 구성될 수 있다.
선형성이 향상된 제1 및 제2 증폭 셀(900)은 MGTR을 이용한 주 증폭부 및 보조 증폭부 및 독립적인 바이어스기를 구비한 부성 저항부를 포함하여 구성된다. 자세한 설명은 상기된 바 생략한다.
도 9를 참조하면, 제1 증폭 셀(900)의 출력(OUT2P, OUT3P, OUT2N, OUT3N)은 각각 제 2 증폭 셀(900)의 입력(IN2P, IN3P, IN2N, IN3N)에 연결되어 있다. 즉, 도 3에 도시된 능동 인덕터와 같이 제1 및 제2 능동 셀(900)을 연결한다.
다수의 부하 저항(902) 및 다수의 캐패시터(901)은 능동 인덕터의 특성에 따라서 그 값이 정해진다. 또한 능동 인덕터가 넓은 튜닝 범위를 가지도록 하기 위해서 다수의 부하 저항(902) 및 다수의 캐패시터(901)은 가변 저항 및 가변 캐패시터로 구현하는 것이 바람직하다.
능동 인덕터의 선형성을 유지하기 위해서 외부 회로와 연결을 위한 입출력 신호 단자(Port_p, Port_n)는 MGTR로 구성된 제1 및 제2 증폭부를 위해서 4개의 입출력단자(A, B, C, D)로 나뉘고 입출력 단자에 바이패스 캐패시터(903)을 배치하여 직류 전류의 공유를 막는 것이 바람직하다.
도 10은 본 발명의 능동 인덕터를 이용하여 RF 수신단을 구현한 구성도이다.
도 10을 참조하면, RF 수신단은 광대역 LNA(1100), S/D 증폭기(single to differential amplifier)(1200), 노치 필터(1400) 및 가변이득 증폭기(1300)로 구성될 수 있다.
광대역 LNA(1100) 및 가변이득 증폭기(1300)은 종래의 구성을 사용하여 구현할 수 있다.
S/D 증폭기(1200)는 노치 필터(1400)와 연결된다. 노치 필터는 제거할 신호에 맞게 캐패시터(1410) 및 능동 인덕터(1420)을 조절하여 중심 주파수를 튜닝해서 입력 신호에서 원하는 주파수 대역을 제거한다. 상기 능동 인덕터(1420)에 본 발명의 증폭 셀(1400)을 사용한 능동 인덕터를 적용한다. 또한 상기 노치 필터(1400)은 사용하지 않을 때는 전원을 오프시켜 리시버에 영향을 주지 않도록 한다.
도 11은 본 발명의 능동 인덕터를 이용하여 구현된 노치 필터의 특성을 도시한 그래프이다.
도 11(a)는 입력되는 신호의 크기에 따른 제거비의 변화를 도시한 그래프이다. 일반적인 능동 인덕터를 사용한 경우보다 본 발명의 능동 인덕터를 사용한 경우에 더 높은 파워의 입력 신호에 대해서 능동 인덕터의 성능이 유지되는 것을 볼 수 있다.
도 11(b)는 입력되는 신호의 크기에 따른 공진 주파수 변화를 도시한 그래프이다. 일반적인 능동 인덕터를 사용한 경우에는 입력 파워가 증가하면 공진 주파수가 크게 떨어지는 것을 볼 수 있다. 하지만 본 발명의 능동 인덕터를 사용한 경우에는 입력 신호의 파워가 큰 경우에도 공진 주파수의 크기가 거의 변화하지 않는다 따라서 본 발명의 능동 인덕터는 입력 신호의 크기가 커지더라도 인덕턴스 값이 거의 일정하게 유지됨을 알 수 있다.
도 11(c)는 능동 인덕터의 주파수에 따른 인덕턴스의 변화를 도시한 그래프이다. 필터로 사용되는 주파수 범위가 900MHz 근방이기 때문에 능동 인턱터도 여기에 맞추어 인덕턴스를 85nH 정도 갖도록 설계한 경우의 능동 인덕터의 인덕턴스 변화를 나타낸 그래프이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 당업자에게 있어 명백할 것이다.

Claims (16)

  1. 입력 신호를 증폭하는 주 증폭부;
    상기 주 증폭부와 병렬 연결되어 입력 신호를 증폭하면서 상기 주 증폭부의 비선형 특성을 제거하는 보조 증폭부; 및
    상기 주 증폭부 및 보조 증폭부의 출력단에 연결되는 부성 부하부를 포함하고, 상기 부성 부하부는
    제1 반전 증폭기 및 제2 반전 증폭기를 포함하며, 상기 제1 반전 증폭기의 출력 신호를 상기 제2 반전 증폭기의 입력으로 궤환하고 상기 제2 반전 증폭기의 출력 신호를 상기 제1 반전 증폭기의 입력으로 궤환하는 것을 특징으로 하는 증폭 셀.
  2. 삭제
  3. 제1항에 있어서, 상기 부성 부하부는 상기 제1 반전 증폭기 및 제2 반전 증폭기를 바이어싱하는 제1 바이어스기 및 제2 바이어스기를 포함하며, 상기 제1 바이어스기 및 제2 바이어스기는 서로 독립적으로 동작하는 것을 특징으로 하는 증폭 셀.
  4. 제3항에 있어서, 상기 부성 부하부는
    직류성분을 제거하는 제1 및 제2 직류성분 제거기를 더 포함하며, 상기 제1 직류성분 제거기는 상기 제1 반전 증폭기의 출력을 상기 제2 반전 증폭기로 궤환하는 경로에 배치되고 상기 제2 직류성분 제거기는 상기 제2 반전 증폭기의 출력을 상기 제1 증폭기로 궤환하는 경로에 배치되는 것을 특징으로 하는 증폭 셀.
  5. 제4항에 있어서, 상기 제1 및 제2 직류성분 제거기는 바이패스(by-pass) 캐패시터를 포함하는 것을 특징으로 하는 증폭 셀.
  6. 제1항에 있어서, 제1 및 제2 반전 증폭기는 푸쉬-풀(push-pull)구조로 구현되는 것을 특징으로 하는 증폭 셀.
  7. 제1항에 있어서, 상기 주 증폭부, 보조 증폭부 및 부성 저항부는 차동 회로로 구현되는 것을 특징으로 하는 증폭 셀.
  8. 입력 신호를 증폭하는 주 증폭부, 상기 주 증폭부와 병렬 연결되어 입력 신호를 증폭하면서 상기 주 증폭부의 비선형 특성을 제거하는 보조 증폭부 및 상기 주 증폭부 및 보조 증폭부의 출력단에 연결되는 부성 부하부를 포함하는 것을 특징으로 하는 제1 및 제2 증폭 셀;
    주파수 튜닝을 위한 다수의 부하 저항; 및
    주파수 튜닝을 위한 다수의 캐패시터를 포함하며,
    상기 제1 증폭 셀의 출력은 상기 제2 증폭 셀에 부성 궤환되고, 상기 제2 증폭 셀의 출력은 상기 제1 증폭 셀에 부성 궤환되고,
    상기 다수의 부하 저항 및 캐패시터는 상기 제1 증폭 셀 및 제2 증폭 셀의 부성 궤환 경로상에 배치되고,
    상기 부성 부하부는
    제1 반전 증폭기 및 제2 반전 증폭기를 포함하며, 상기 제1 반전 증폭기의 출력 신호를 상기 제2 반전 증폭기의 입력으로 궤환하고 상기 제2 반전 증폭기의 출력 신호를 상기 제1 반전 증폭기의 입력으로 궤환하는 것을 특징으로 하는 능동 인덕터.
  9. 삭제
  10. 제8항에 있어서, 상기 부성 부하부는 상기 제1 반전 증폭기 및 제2 반전 증폭기를 바이어싱하는 제1 바이어스기 및 제2 바이어스기를 포함하며, 상기 제1 바이어스기 및 제2 바이어스기는 서로 독립적으로 동작하는 것을 특징으로 하는 능동 인덕터.
  11. 제10항에 있어서, 상기 부성 부하부는
    직류성분을 제거하는 제1 및 제2 직류성분 제거기를 더 포함하며, 상기 제1 직류성분 제거기는 상기 제1 반전 증폭기의 출력을 상기 제2 반전 증폭기로 궤환하는 경로에 배치되고 상기 제2 직류성분 제거기는 상기 제2 반전 증폭기의 출력을 상기 제1 반전 증폭기로 궤환하는 경로에 배치되는 것을 특징으로 하는 능동 인덕터.
  12. 제11항에 있어서, 상기 제1 및 제2 직류성분 제거기는 바이패스(by-pass) 캐패시터를 포함하는 것을 특징으로 하는 능동 인덕터.
  13. 제10항에 있어서, 제1 및 제2 반전 증폭기는 푸쉬-풀(push-pull)구조로 구현되는 것을 특징으로 하는 능동 인덕터.
  14. 제8항에 있어서, 상기 주 증폭부, 보조 증폭부 및 부성 저항부는 차동 회로로 구현되는 것을 특징으로 하는 능동 인덕터.
  15. 제8항에 있어서, 상기 다수의 캐패시터는 가변 캐패시터인 것을 특징으로 하는 능동 인덕터.
  16. 제8항에 있어서, 상기 증폭 셀의 부성 궤환 경로에 외부 회로와 연결을 위한 단자 및 바이패스 캐패시터를 더 포함하는 것을 특징으로 하는 능동 인덕터.
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US6577212B1 (en) * 1999-07-16 2003-06-10 Telefonaktiebolaget L M Ericsson (Publ) Integrated circuit
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