JP2003500831A - 半導体構造のためのコンデンサおよびそのための誘電体層を生成するための方法 - Google Patents

半導体構造のためのコンデンサおよびそのための誘電体層を生成するための方法

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ハンス ライジンガー，
ラインハルト シュテングル，
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ヴォルフガング ヒュンライン，
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Abstract

(57)【要約】 本発明は、半導体構造のためのコンデンサおよびそのコンデンサのための誘電体層（３）を生成するための方法に関する。誘電体層（３）はセロキシド（ｃｅｒｏｘｉｄｅ）、酸化ジルコニウムまたは酸化ハフニウムもしくはそれらの材料のさまざまな膜からなる。また、本発明による、上記コンデンサのための誘電体層（３）を生成する方法は、ターゲットをスパッタリングすることによって、前駆体を含むＣＶＤプロセスによって、またはスピンオンによって、誘電体層（３）を生成することを特徴とする。

Description

【発明の詳細な説明】
【０００１】 本発明は、２つの電極間に設けられた誘電体層を含む、半導体構造のためのコ
ンデンサおよびその誘電体層を生成するための方法に関する。
【０００２】 シリコンプロセス技術におけるＤＲＡＭ（動的読み／書きメモリ）は、現在、
主に、メモリコンデンサに使用されている。メモリコンデンサの誘電体層は窒化
ケイ素（Ｓｉ3Ｎ4）および／または二酸化ケイ素（ＳｉＯ2）からなる。これら
のいわゆるＮＯ層（窒化物／酸化物）は広く知れ渡り、メモリコンデンサのため
の誘電体として極めて一般的に使用されている。
【０００３】 誘電体としてのＮＯ層の具体的な欠点は、スケーリング能力が限られているこ
とである。したがって、コンデンサの誘電体層として他の材料を用いて、より高
いキャパシタンス（すなわち、単位面積当たりのキャパシタンス値）を得ること
が要求されている。例えば、そのような材料は、五酸化タンタル（Ｔａ2Ｏ5）お
よび二酸化チタン（ＴｉＯ2）である。これらは高い誘電率によって特徴づけら
れる。これらの高い誘電率の結果として、五酸化タンタルおよび二酸化チタンに
より、より小さなＮＯに等価な厚さ、および、それによるより高い特定のキャパ
シタンスを得ることができる。
【０００４】 具体的には、ＤＲＡＭの製造において、一方で、ＮＯと比較して十分に高い特
定のキャパシタンスを得ることができ、他方で、ＤＲＡＭの製造において使用さ
れるシリコンプロセス技術に容易に組み込むことができる誘電体層が必要とされ
る。誘電体層のそのような材料は、また、小さな欠陥密度、高破壊電界強度（１
０ＭＶ／ｃｍまでのオーダおよびそれ以上）、小さなリーク電流、２０を越える
大きな比誘電率によって特徴付けられるべきであり、したがって、小さなＮＯに
等価な厚さを有するべきである。
【０００５】 したがって、本発明の目的は、高い特定のキャパシタンスを得ることができる
誘電体層を有し、シリコンプロセス技術に組み込むことが可能な、半導体構造の
ためのコンデンサを提供すること、さらに、そのようなコンデンサのための誘電
体層を生成する方法を提供することである。
【０００６】 この目的は本発明に従って為され、本発明において、半導体構造のためのコン
デンサは、２つの電極間に設けられる誘電体層を含む。誘電体層は酸化セリウム
（ＣｅＯ2）、酸化ジルコニウム（ＺｒＯ2）または酸化ハフニウム（ＨｆＯ2）
からなる。
【０００７】 そのような誘電体層を生成するための方法は、ターゲットをスパッタリングす
ることによって、前駆体を含むＣＶＤプロセスによって、または、スピンオン（
Ｓｐｉｎ―Ｏｎ）（遠心分離によって与えられる）によって、誘電体層が生成さ
れるという事実によって特徴づけられる。ジルコニウムジメチルジブトキシド（
Ｃ20Ｈ44Ｏ4Ｚｒ）、Ｃｅ（ｔｈｄ）4、メトキシエタノール中のセリウムジメト
キシエトキシド（Ｃｅ（ＯＣＨ2ＣＨ2ＯＣＨ3）3）またはジルコニウムジエチル
ヘキサノエート（Ｚｒ（ＯＯＣＣ7Ｈ15）4）は、前駆体として特に使用される。
【０００８】 誘電体層は、また、恐らくは、それぞれ酸化セリウム、酸化ジルコニウムまた
は酸化ハフニウムからなる、多くの膜から構成され得る。また、これらの膜の１
つに窒化ケイ素を使用することもできる。誘電体層のそのような窒化ケイ素膜に
対する好適な膜厚は約１〜３ｎｍである。
【０００９】 誘電体層の酸化セリウム、酸化ジルコニウム、酸化ハフニウムはイットリウム
によって安定化され得る。イットリウムのわずかな添加物でも、安定化のために
は十分である。さらに、バルク欠陥を減らし、境界領域を改良させるために、シ
リコンを電極材料として使用する場合、上述した酸化物は、例えば、シリコンま
たはアルミニウムでドープされ得る。
【００１０】 コンデンサの電極は、好ましくは、シリコン、例えば、多結晶ドープシリコン
からなり得る。酸化セリウム、酸化ジルコニウムおよび酸化ハフニウムは形成に
大きなエンタルピーを有するので、これが可能である。コンデンサをＤＲＡＭに
用いて、それに「深いトレンチ」が設けられる場合、電極材料としてシリコンの
使用は特に利点を有する。このために、誘電体層はトレンチにおいてシリコンに
適用される。
【００１１】 ターゲットをスパッタリングするか、ＣＶＤプロセス（ＣＶＤは化学蒸着）お
よび適切な前駆体を用いるか、または、このタイプの堆積のための特別な前駆体
からスピンオンすなわち遠心分離法を用いることによって、酸化セリウム、酸化
ジルコニウムおよび酸化ハフニウムは生成され得る。次の焼もどしは、堆積物の
タイプ、材料のタイプ（すなわち、酸化セリウム、酸化ジルコニウムまたは酸化
ハフニウム）、層の厚さおよび所望な特性に依存する。しかし、焼もどしは、好
ましくは、５００〜８００℃の温度の酸素雰囲気で行なう。
【００１２】 経験的に理解されるように、酸化セリウム、酸化ジルコニウムまたは酸化ハフ
ニウムからなる誘電体層は、ＤＲＡＭの製造において使用されるようなシリコン
プロセス技術において問題なく組み込まれ得る。さらに、酸化セリウム、酸化ジ
ルコニウムまたは酸化ハフニウムからなる上記誘電体層の利点は、欠陥密度が比
較的小さく、破壊電界強度が高く（１０ＭＶ／ｃｍ以上）、比誘電率が大きい（
εr＞２０）ことである。さらに、酸化セリウム、酸化ジルコニウムまたは酸化
ハフニウムからなる誘電体層のＮＯに等価な厚さは薄いので、これらの材料は、
特に次世代ＤＲＡＭに対して非常に関心が持たれている。
【００１３】 ここで、本発明は、図面に示されるような例示的な実施形態によって詳細に説
明される。図面の図１は、ＤＲＡＭのトランジスタとともにメモリコンデンサを
示す。
【００１４】 トレンチ２はｐ型半導体本体１に配置され、そのトレンチは、例えば、エッチ
ングによって半導体本体１に導入される。そのトレンチ２の表面は、酸化セリウ
ム、酸化ジルコニウムまたは酸化ハフニウムからなる誘電体層３で覆われる。誘
電体層３として、これらの材料からなる個々の膜を選択してもよい。したがって
、例えば、誘電体層３として、酸化セリウムからなる膜３１および酸化ジルコニ
ウムからなる膜３２を提供することが可能である。しかし、誘電体層３は、また
、２つの膜（詳細Ａを参照）より多くの膜から構成されてもよい。
【００１５】 さらに、また、これらの膜の１つに対して１〜３ｍｍの層の厚さを有する窒化
ケイ素膜を提供することができる。
【００１６】 トレンチ２と接する半導体本体１の領域は、ｎ型ゾーン４からなる。誘電体層
３を越えるトレンチ２の内部空間は、ドープ多結晶シリコン５で満たされる。
【００１７】 多結晶シリコン５はコンデンサの１つの電極を形成する。コンデンサの他の電
極は、高ドープゾーン４からなる。誘電体層３は、これらの２つの電極間にある
。
【００１８】 さらに、ｎ型多結晶シリコンからなるゲート電極７を含むトランジスタ６を図
に示す。そのゲート電極は、例えば、二酸化ケイ素および／または窒化ケイ素か
らなる絶縁層８に埋められる。トランジスタ６に対するメタライゼーション９は
ビット線を形成し、例えば、タングステンまたはアルミニウムから構成される。
【００１９】 酸化セリウム、酸化ジルコニウムまたは酸化ハフニウムは、シリコンプロセス
技術に組み込まれ得、例えば、酸化セリウム、酸化ジルコニウムまたは酸化ハフ
ニウムを使用して、図１に示される半導体構造を問題なく生成する。これらの材
料は、小さな欠陥密度、高い破壊電界強度（１０ＭＶ／ｃｍまで）および大きな
比誘電率（２０を越える）によって特徴付けられる。
【００２０】 酸化セリウム、酸化ジルコニウムまたは酸化ハフニウムは、また、好ましくは
、イットリウムを用いて、安定化され得る。この点において、イットリウムの小
量の添加物でも十分である。例えば、シリコンまたはアルミニウムのドーピング
を使用して、バルク欠陥を減少し、シリコン電極に対する境界領域を改良する。
【００２１】 酸化セリウム、酸化ジルコニウムまたは酸化ハフニウムからなる上記の誘電体
層をいわゆる積層ＤＲＡＭセルに使用することもできる。ここで、コンデンサは
トランジスタの上に位置し、電極は高ドープ多結晶シリコンまたは金属（例えば
、白金またはイリジウム）からなる。
【００２２】 図１に示される半導体構造において、誘電体層３の酸化セリウム、酸化ジルコ
ニウムまたは酸化ハフニウムを、例えば、ＣＶＤプロセスおよび適切な前駆体に
よって付与し、次いで、５００〜７５０℃の範囲の酸素雰囲気で焼もどす。この
点において、正確な温度値は、誘電体層３の層の厚さおよび所望な特性に依存す
る。
【図面の簡単な説明】
【図１】 図１は、ＤＲＡＭのトランジスタとともにメモリコンデンサを示す。
【手続補正書】
【提出日】平成１４年１月１５日（２００２．１．１５）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】 さらに、また、これらの膜の１つに対して１〜３ｎｍの層の厚さを有する窒化
ケイ素膜を提供することができる。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シュテングル， ラインハルト ドイツ国 デー−86391 シュタットベル ゲン， ベルクシュトラーセ ３ (72)発明者 バッハホファー， ハラルド ドイツ国 デー−81677 ミュンヘン， ブラームスシュトラーセ 15 (72)発明者 ヒュンライン， ヴォルフガング ドイツ国 デー−82008 ウンターハッヒ ング， パルクシュトラーセ ８アー Ｆターム(参考） 5F083 AD17 JA02 JA36 JA38 JA39

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 ２つの電極（４、５）との間に設けられる誘電体層（３）を
    含む、半導体構造のためのコンデンサであって、該誘電体層は酸化セリウム（Ｃ
    ｅＯ2）または酸化ハフニウム（ＨｆＯ2）からなり、 該酸化セリウムまたは酸化ハフニウムは、イットリウムの小量添加物によって
    安定化されることを特徴とする、コンデンサ。
  2. 【請求項２】 前記誘電体層（３）は、該酸化セリウムまたは酸化ハフニウ
    ムからなる多くの膜（３1、３１）を含むことを特徴とする、請求項１に記載の
    コンデンサ。
  3. 【請求項３】 前記膜（３1、３１）の一つは、窒化ケイ素および／または
    二酸化ケイ素からなることを特徴とする、請求項２に記載のコンデンサ。
  4. 【請求項４】 前記窒化ケイ素からなる膜は、１〜３ｍｍの膜厚を有するこ
    とを特徴とする、請求項３に記載のコンデンサ。
  5. 【請求項５】 前記電極（４、５）はシリコンからなることを特徴とする、
    請求項１から４のいずれかに記載のコンデンサ。
  6. 【請求項６】 前記電極が、トレンチ（２）内に位置することを特徴とする
    、請求項１から５のいずれかに記載のコンデンサ。
  7. 【請求項７】 前記コンデンサがＤＲＡＭコンデンサであることを特徴とす
    る、請求項１から６のいずれかに記載のコンデンサ。
  8. 【請求項８】 前記誘電体層（３）は、シリコンまたはアルミニウムでさら
    にドープされることを特徴とする、請求項１から７のいずれかに記載のコンデン
    サ。
  9. 【請求項９】 請求項１から８のいずれかに記載のコンデンサのための誘電
    体層（３）を生成する方法であって、 ターゲットをスパッタリングすることによって、前駆体を含むＣＶＤプロセス
    によって、またはスピンオンによって、前記誘電体層（３）を生成することを特
    徴とする方法。
  10. 【請求項１０】 前記誘電体層が焼もどしされることを特徴とする、請求項
    ９に記載の方法。
  11. 【請求項１１】 前記誘電体層が５００〜８００℃の酸素雰囲気で焼もどし
    されることを特徴とする、請求項１０に記載の方法。
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