JP2006229231A - 非晶質誘電膜及びその製造方法 - Google Patents

非晶質誘電膜及びその製造方法 Download PDF

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Abstract

【課題】非晶質誘電膜及びその製造方法を提供する。
【解決手段】半導体素子に使われる誘電膜において、誘電膜は、Ｂｉ、Ｔｉ、Ａｌ及びＯを含む非晶質誘電膜を提供し、ＤＲＡＭのような素子のキャパシタの誘電膜物質としてＢＴＡＯ系非晶質薄膜を使用することによって、誘電定数が２５以上であり、誘電薄膜の物理的な厚さを減らす時に現れる漏れ電流の増加を防止し、半導体素子の集積化に非常に有用である。
【選択図】図１

Description

本発明は、高集積メモリ素子のキャパシタに使われる非晶質誘電体膜及びその製造方法に係り、さらに詳細には、非晶質の微細構造を有するＢｉ−Ｔｉ−Ａｌ−Ｏ（ＢＴＡＯ）系物質をメモリ素子のキャパシタとして使用した非晶質誘電体膜及びその製造方法に関する。
高集積メモリ素子であるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）素子の集積度は、ムーアの法則に従い３年ごとに約４倍ずつ増加しており、デザインルールは、持続的に減少している。これによって、単位セルが占める平面空間は、継続的に縮小している。特に、一つのトランジスタと一つのキャパシタとよりなるＤＲＡＭの場合には、キャパシタの製造のための平面空間が縮小し、平面空間が縮小すれば、キャパシタの平面サイズも縮小し、結局、数式１に表したようにキャパシタの容量（Ｃ：ｃａｐａｃｉｔａｎｃｅ）も小さくなる。
Figure 2006229231
（ここで、εは誘電率、Ａは有効面積、ｔは誘電膜の厚さである。）
これにより、素子のフィーチャーサイズは持続的に減少しているが、ＤＲＡＭ素子の動作のためのキャパシタンス（＞２５ｆＦ／ｃｅｌｌ）は維持されねばならないため、キャパシタの誘電性薄膜の厚さは薄くし、面積は拡大しようとする研究が進められてきた。最近では、伝統的な誘電薄膜であるＳｉＯ２などの物質の代わりに誘電定数の大きい（ｈｉｇｈ−ｋ）高誘電体酸化膜を使用しようとする多くの研究が進められている。
半導体産業において高誘電体薄膜は、ゲート酸化膜及びＤＲＡＭキャパシタの誘電膜に使われる。ゲート酸化膜の場合、最近の研究方向は、ＨｆまたはＺｒに基づく酸化膜とランタニドのような３族金属酸化膜とに集中している。一般に、高誘電体ゲート酸化膜は、狭いバンドギャップを有するため、漏れ電流が大きく、シリコン表面と接合する際の高温で熱安定性が低下するという問題を有する。したがって、最近では、熱安定性が優秀で、かつバンドギャップが大きいＳｉＯ２またはＡｌ２Ｏ３を添加してこれら誘電膜の短所を補完する多くの研究が進められている（非特許文献１、２及び３参照）。
しかし、高誘電体物質とＳｉＯ２またはＡｌ２Ｏ３を混合した薄膜は、非晶質微細構造を有し、誘電定数が著しく小さくなるという問題点があるため、このような非晶質混合相をキャパシタ誘電体として使用することは、注目を受けなかった。例えば、ペロブスカイト構造の結晶質薄膜で誘電定数が２５０以上であると知られている（Ｂａ、Ｓｒ）ＴｉＯ３薄膜（ＢＳＴ）は非晶質になると、誘電定数が２５程度と小さくなる。
ギガビット級ＤＲＡＭのキャパシタ誘電体として使用するためには、物理的な厚さが約１５ｎｍ以下と薄くなければならず、等価酸化膜の厚さは約１ｎｍ以下とならなければならないため、非晶質誘電薄膜を使用することは現実的に不可能であった。したがって、キャパシタ誘電膜についての研究は、結晶質高誘電体薄膜に集中してきた。しかし、結晶質高誘電体薄膜は厚さが約１５ｎｍ程度に薄くなると、結晶粒を通じて漏れ電流が増加する問題点がある。
一方、ＢＳＴのような多成分系高誘電体物質をキャパシタに適用した際の最も大きい問題点は、３次元構造のキャパシタの製作時に３次元構造のパターンで均一な組成の薄膜を蒸着することが非常に難しいということである。これは、ＢａまたはＳｒのような２族アルカリ土類金属の場合、電荷対半径比が小さいため、前駆体構造が不安定でかつ蒸気圧が十分でないためである。
Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，８７，４８４（２０００） Ａｐｐｌｉｅｄ．Ｐｈｙｓｉｃｓ．Ｌｅｔｔｅｒｓ．８０，３３８５（２００２０） Ａｐｐｌｉｅｄ．Ｐｈｙｓｉｃｓ．Ｌｅｔｔｅｒｓ．８１，１０７１（２００２０）
本発明では、前記従来技術の問題点を解決するために、ＤＲＡＭのような半導体素子のキャパシタに適用する場合、漏れ電流がなく、３次元のキャパシタの製作時にその厚さ及び組成の均一度を得ることができる非晶質の高誘電率を示す物質を提供することを目的とする。
本発明では、前記目的を達成するために、半導体素子に使われる誘電膜において、前記誘電膜は、Ｂｉ、Ｔｉ、Ｓｉ及びＯを含む非晶質誘電膜である、半導体素子に使われる非晶質誘電膜を提供する。
本発明において、前記誘電膜は、Ｂｉ１−ｘ−ｙＴｉｙＡｌｙＯｚ（０．２＜ｘ＜０．５，０＜ｙ＜０．５，１．５＜ｚ＜３）の化学式で示されることが好ましい。
また、本発明では、下部構造体、誘電膜及び上部電極を含む半導体素子に使われる非晶質誘電膜の製造方法において、前記下部構造体上にＢｉ、Ｔｉ、Ａｌ及びＯを含む非晶質誘電膜を形成することを特徴とする非晶質誘電膜の製造方法を提供する。
本発明において、前記非晶質誘電膜は、原子層蒸着法により形成されることが好ましい。
本発明において、前記非晶質誘電膜は、前記下部構造体上に前駆体としてＢｉ、Ｔｉ及びＡｌを含む単一膜を形成し、Ｏ３およびＨ２Ｏの少なくとも一種と反応させることが好ましい。
本発明において、前記非晶質誘電膜は、前記下部構造体上にＢｉ及びＴｉの前駆体としてＢｉ及びＴｉ薄膜を形成し、酸化処理してＢｉ及びＴｉ酸化層を形成する段階と、前記Ｂｉ及びＴｉ酸化層上にＡｌ前駆体としてＡｌ薄膜を形成し、酸化処理してＡｌ酸化膜を形成する段階と、を含むことが好ましい。
本発明によれば、次のような効果がある。
第１に、ＤＲＡＭのような素子のキャパシタ誘電膜物質としてＢＴＡＯ非晶質誘電膜を使用することによって、誘電薄膜の物理的な厚さを薄くした際に現れる漏れ電流の増加を防止できる。
第２に、非晶質薄膜であるにもかかわらず、誘電定数が２５以上の高誘電定数を実現することも可能であるため、別途の結晶化熱処理工程なしにキャパシタを製作できる。
第３に、非晶質薄膜が、電荷対半径比が比較的に大きい元素で構成されているので、３次元構造のキャパシタ製作において、好ましい厚さ及び組成の均一度が得られる。
以下、図面を参照して本発明による非晶質誘電体薄膜を含む半導体素子及びその製造方法についてさらに詳細に説明する。
図１は、本発明の実施形態による非晶質誘電体薄膜を含む半導体素子であるＤＲＡＭのキャパシタの構造を示す図面である。下部構造体１１上に誘電膜１２が形成されており、誘電膜１２上に上部電極１３が形成された構造を有している。本発明では、誘電膜１２としてＢｉ−Ｔｉ−Ａｌ−Ｏ（ＢＴＡＯ）系物質を使用することを特徴とする。
ここで、各物質の割合は限定されないが、ＢｉとＴｉとは同一または近似した割合で形成することが望ましい。そして、Ａｌの場合には、その割合が誘電膜の約５０％以下であると、誘電定数値が増加する傾向にあるため望ましい。結晶化されれば、誘電定数値は増加するが、漏れ電流が発生するおそれが大きくなる。したがって、このような点を考慮すれば、本発明による誘電膜１２の組成は、Ｂｉ１−ｘ−ｙＴｉｙＡｌｘＯｚ（０．２＜ｘ＜０．５、０＜ｙ＜０．５、１．５＜Ｚ＜３）の化学式を有することが望ましい。
このようなＢＴＡＯ系物質は、結晶質ではない非晶質誘電物質であるため、薄膜化による結晶粒を通じた漏れ電流の増加がほとんどなく、例えば誘電定数が約２５以上と高誘電率を表すことも可能であるので、別途の結晶化のための熱処理工程なしに製造できるという長所がある。また、本発明による非晶質誘電物質であるＢＴＡＯ薄膜は、３つの金属イオンが含まれた多成分系酸化膜であるが、イオン半径が小さく、原子価が３以上と大きいので、前駆体の揮発性が良く、安定した薄膜の作製が容易であるという長所がある。
以下、本発明によるＢＴＡＯ薄膜を形成するための作製方法の一実施形態をさらに詳細に説明する。
図１に示すように、下部構造体１１の上に誘電膜１２を形成する。下部構造体１１としては、Ｓｉなどの従来公知のものを用いることができる。上述したように誘電膜としてＢＴＡＯ誘電膜を形成する。
ＢＴＡＯ誘電膜を形成する第１の方法として、まず、原子層蒸着法またはＣＶＤなどを用いて前駆体の層を形成する。そして、前記前駆体と、Ｏ３およびＨ２Ｏの少なくとも一種を含む反応ガスとを反応させることにより、ＢＴＡＯを形成することができる。
例えば、誘電膜を簡単な構造に形成する場合にはＣＶＤ工程を使用し、複雑な３次元構造に形成する場合には原子層蒸着法を使用するという、使い分けをすることも可能である。前記前駆体としては、Ｂｉ、ＴｉおよびＡｌを含んでおり、反応ガスにより酸化されてＢＴＡＯを形成する物質であれば特に限定されないが、Ｂｉ（ｍｍｐ）３、Ｔｉ（ｍｍｐ）４、及びＴＭＡ（トリメチルアルミニウム）が好ましく挙げられる。前記ｍｍｐは１−メトキシ−２−メチル−２−プロポキシドを示す。
また、ＢＴＡＯ誘電膜を形成する第２の方法として、まず、Ｂｉ及びＴｉの前駆体を下部構造体１１上に吸着させた後、酸化処理を行いＢＴＯ薄膜を形成する（第１段階）、次に、Ａｌの前駆体を前記ＢＴＯ薄膜が形成された下部構造体１１上に吸着させた後、酸化処理を行う（第２段階）ことによりＢＴＡＯを形成することもできる。前記第１段階を複数回行った後で第２段階へと進んでもよい。また、前記第２段階を複数回行ってもよい。さらに、第１段階と第２段階とを繰り返し行ってもよい。Ｂｉ及びＴｉの前駆体として、Ｂｉ及びＴｉ薄膜が挙げられる。Ａｌの前駆体として、Ａｌ薄膜が挙げられる。Ｂｉ及びＴｉ前駆体、ならびにＡｌ前駆体を吸着させる方法として、上述の第１の方法で挙げた原子層蒸着法またはＣＶＤなどを用いることができる。また、酸化工程としてはＯ３およびＨ２Ｏの少なくとも一種を含む反応ガスとを反応させる方法が好ましく挙げられる。
本発明によれば、誘電膜を薄く形成することも可能であり、例えば誘電膜を１０ｎｍ以下に形成することも可能である。
誘電膜を形成した後は、従来公知の方法により上部電極１３を形成することができる。上部電極としては、Ｐｔ薄膜などが挙げられる。
次に実施例を挙げて本発明を具体的に説明するが、これらの実施例は何ら本発明を制限するものではない。
（実施例１）
図１に示すように、下部構造体１１としてＳｉ基板を使用し、下部構造体１１の上部にＢＴＡＯ誘電膜１２を形成した。
ＢＴＡＯ誘電膜１２の製造工程を説明すれば次の通りである。
Ａｌの組成によるＢＴＡＯ誘電膜の特性を調べるために、Ｂｉ及びＴｉ前駆体を下部構造体１１上に原子層蒸着法を用いて吸着させ、チャンバー内の余分の前駆体をパージした後、酸化工程を進行する過程を繰り返してＢＴＯ薄膜を先に形成した（第１段階）。そして、次に、ＢＴＯ薄膜上に原子層蒸着法を用いてＡｌ前駆体を吸着させた後に余分のＡｌ前駆体をパージし、さらに酸化工程行った（第２段階）。この後、このような第２段階を１〜３７回繰り返して所望のＢＴＡＯ誘電膜１２を形成した。
図２Ａは、第２段階の反復回数によるＢｉ、Ｔｉ及びＡｌの組成をＩＣＰ−ＡＥＳ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ−ａｔｏｍｉｃ Ｅｍｉｓｓｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で分析したグラフである。図２Ａを参照すれば、第２段階の反復回数によってＡｌの組成比が持続的に増加することを確認することができる。
図２Ｂは、前記第１段階製造工程により形成したＢＴＯ薄膜に対してその上部にＡｌ２Ｏ３薄膜の厚さによる漏れ電流特性を調べたグラフである。ＢＴＯ薄膜上に形成されたＡｌ２Ｏ３薄膜の厚さはそれぞれ９、１８、２７及び３６Åのものを用いた。これは、全体ＢＴＡＯ薄膜でＡｌの組成比を順次に増加させたことを意味する。そして、ＢＴＡＯ薄膜の上部に上部電極としてＰｔを塗布した。図２Ｂを参照すれば、ＢＴＡＯ薄膜内にＡｌの組成比が順次に増加することによって漏れ電流値が減少することを確認することができる。これは、本発明によるＢＴＡＯ薄膜は、別途の結晶化のための熱処理工程を進行しないため、誘電膜が非晶質状態であり、したがって、結晶化に粒界を通じた漏れ電流が、非常に小さいためであると考えられる。
図２Ｃは、前記第１段階の製造工程により形成したＢＴＯ薄膜上のＡｌ２Ｏ３薄膜の厚さ変化による静電容量を調べたグラフであって、この時に使用した試験片は、前記図２Ｂの試験片と同一である。図２Ｃを参照すれば、Ａｌの組成の増加によって静電容量値が減少することが分かる。図２Ｄは図２Ｃと同じ試験片に対してＥＥＬＳ（電子エネルギー損失分光法）によってエネルギーバンドギャップを調べた結果である。やはり、Ａｌの増加によってエネルギーバンドギャップが増加することを確認できる。結果的に、Ａｌの組成比が増加する場合、誘電率が減少するが、エネルギーバンドギャップが増加して漏れ電流特性が向上し、誘電率がたとえ減少しても高誘電率を実現できることがわかる。
（実施例２）
実施例１と同様にしてＢＴＡＯ誘電膜を形成した。このように製造したＢＴＡＯ誘電膜の電気的特性を図３Ａ及び図３Ｂに示した。ＢＴＡＯ誘電膜の厚さは７．５ｎｍであった。図３Ａ及び図３Ｂを参照すれば、ＤＲＡＭキャパシタの要求仕様である１Ｖで１０−７Ａ／ｃｍ２前後の電流密度を表して非常に優秀な漏れ電流特性を表すことが分かる。また、８．５Åの等価酸化膜の厚さを有し、安定した誘電率を保有することを確認することができる。
前記説明で多くの事項が具体的に記載されているが、それらは発明の範囲を限定するものではなく、望ましい実施形態の例示として解釈されるべきものである。したがって、本発明の範囲は、説明された実施形態によって決定されず、特許請求の範囲に記載された技術的思想により決定されなければならない。
本発明は、キャパシタを含む半導体メモリ素子の関連技術分野に好適に用いられる。
本発明の実施形態による非晶質誘電体薄膜を含むキャパシタの構造を示す図面である。 第２段階の反復回数による各金属の組成をＩＣＰ−ＡＥＳで組成分析した結果を示すグラフである。 Ａｌ組成の変化による漏れ電流特性を示すグラフである。 Ａｌ組成の変化による静電容量の変化を示すグラフである。 Ａｌ組成の変化によるバンドギャップの変化を示すグラフである。 本発明の実施形態により形成されたＢＴＡＯ誘電膜に対する漏れ電流特性を示すグラフである。 本発明の実施形態により形成されたＢＴＡＯ誘電膜に対する誘電率特性を示すグラフである。
符号の説明
１１ 下部構造体、
１２ 誘電膜、
１３ 上部電極。

Claims (7)

  1. 半導体素子に使われる誘電膜において、
    前記誘電膜は、Ｂｉ、Ｔｉ、Ａｌ及びＯを含む非晶質誘電膜であることを特徴とする半導体素子に使われる非晶質誘電膜。
  2. 前記誘電膜は、Ｂｉ１−ｘ−ｙＴｉｙＡｌｙＯｚ（０．２＜ｘ＜０．５，０＜ｙ＜０．５，１．５＜ｚ＜３）で示されることを特徴とする請求項１に記載の非晶質誘電膜。
  3. 下部構造体、誘電膜及び上部電極を含む半導体素子に使われる非晶質誘電膜の製造方法において、
    前記下部構造体上にＢｉ、Ｔｉ、Ａｌ及びＯを含む非晶質誘電膜を形成することを特徴とする非晶質誘電膜の製造方法。
  4. 前記非晶質誘電膜は、原子層蒸着法によって形成されることを特徴とする請求項３に記載の非晶質誘電膜の製造方法。
  5. 前記非晶質誘電膜は、前記下部構造体上に
    前駆体としてＢｉ、Ｔｉ及びＡｌを含む単一膜を形成し、
    Ｏ３またはＨ２Ｏの少なくとも一種と反応させることを特徴とする請求項４に記載の非晶質誘電膜の製造方法。
  6. 前記非晶質誘電膜は、前記下部構造体上に、
    Ｂｉ及びＴｉの前駆体として、Ｂｉ及びＴｉ薄膜を形成し、
    酸化処理してＢｉ及びＴｉ酸化層を形成する段階と、
    前記Ｂｉ及びＴｉ酸化層上に、Ａｌの前駆体としてＡｌ薄膜を形成し、
    酸化処理してＡｌ酸化膜を形成する段階と、
    を含むことを特徴とする請求項４に記載の非晶質誘電膜の製造方法。
  7. 前記非晶質誘電膜は、Ｂｉ１−ｘ−ｙＴｉｙＡｌｙＯｚ（０．２＜ｘ＜０．５，０＜ｙ＜０．５，１．５＜ｚ＜３）を含むように形成されることを特徴とする請求項３に記載の非晶質誘電膜の製造方法。
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