JP2003338545A - Wiring method for semiconductor integrated circuit - Google Patents

Wiring method for semiconductor integrated circuit

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JP2003338545A
JP2003338545A JP2002147398A JP2002147398A JP2003338545A JP 2003338545 A JP2003338545 A JP 2003338545A JP 2002147398 A JP2002147398 A JP 2002147398A JP 2002147398 A JP2002147398 A JP 2002147398A JP 2003338545 A JP2003338545 A JP 2003338545A
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wiring
power supply
layer
chip
functional block
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JP2002147398A
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Kenji Yokoyama
賢司 横山
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Matsushita Electric Industrial Co Ltd
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a wiring method for a semiconductor integrated circuit for attaining a uniform connection between power wiring on a chip and power wiring of a functional block irrespective of the placement and orientation of the functional block arranged on the chip. <P>SOLUTION: The wiring method comprises a floor-plan at the whole area of the chip, a step S101 for generating wiring of an N-layer and (N-1)-layer of power-wiring layers on the chip, a step S102 for wiring at a half a less of the wiring width of the power wiring width of the (N-1)-layer referring to the wiring width of the (N-2) layer of a power wiring layer in the functional block, and a step S103 for generating high-potential wiring and low-potential wiring in the power of the (N-2)-layer power wiring. Thus, uniform wiring is attained on the functional block between the chip power wiring and the functional block power wiring irrespective of the placement and orientation of the functional block arranged on the chip. <P>COPYRIGHT: (C)2004,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体集積回路が
作り込まれるチップの中心部及び半導体集積回路を構成
する回路機能ブロックの電源電圧降下を抑制するに好適
な半導体集積回路の配線方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wiring method for a semiconductor integrated circuit, which is suitable for suppressing a power supply voltage drop of a central portion of a chip in which the semiconductor integrated circuit is built and a circuit functional block forming the semiconductor integrated circuit.

【０００２】[0002]

【従来の技術】近年、半導体集積回路の高速化・巨大
化、製造プロセスの微細化に伴い、素子同士や回路機能
ブロック同士を接続する配線の抵抗が増大してきてい
る。電源配線の抵抗の大きさも例外ではなく、その配線
抵抗が増大した電源配線に大きな回路電流が流れると電
圧降下の大きさは無視できなくなり、回路機能ブロック
等に供給される電源電圧は所定の大きさよりも低下し、
回路機能ブロックの中のたとえば論理回路の動作は本来
の動作から逸脱し、ときには誤動作を引き起こすことに
なる。2. Description of the Related Art In recent years, with the speeding up and enlarging of semiconductor integrated circuits and the miniaturization of manufacturing processes, the resistance of wirings connecting elements or circuit function blocks has increased. The magnitude of the resistance of the power supply wiring is no exception, and the magnitude of the voltage drop cannot be ignored when a large circuit current flows through the power supply wiring whose wiring resistance has increased, and the power supply voltage supplied to the circuit function block etc. Less than
The operation of, for example, a logic circuit in the circuit function block deviates from the original operation and sometimes causes a malfunction.

【０００３】以下、従来の半導体集積回路の配線、特に
電源配線方法について説明する。図１７は従来の半導体
集積回路の階層設計、メッシュ電源を使用する場合の電
源配線方法のフロー図である。ステップＳ１７０１はフ
ロアプランとチップ上の電源配線層であるＮ層、Ｎ−１
層の電源配線を施す。ステップＳ１７０２は機能ブロッ
ク内の電源配線層のＮ−２層の配線を含む機能ブロック
内の配置配線を施す。ステップＳ１７０３はチップ上の
電源と機能ブロック電源の接続を施す。ステップＳ１７
０４は、機能ブロックとチップ全体の電源配線を含む信
号線の配線を施す。Wiring of a conventional semiconductor integrated circuit, particularly a power wiring method will be described below. FIG. 17 is a flow chart of a conventional semiconductor integrated circuit hierarchical design and power supply wiring method when a mesh power supply is used. Step S1701 is a floor plan and an N layer which is a power supply wiring layer on the chip, N-1.
Apply layers of power wiring. In step S1702, the placement and routing within the functional block including the wiring of the N-2 layer of the power source wiring layer within the functional block is performed. In step S1703, the on-chip power supply and the functional block power supply are connected. Step S17
Reference numeral 04 provides wiring for signal lines including power supply wiring for the functional blocks and the entire chip.

【０００４】ステップＳ１７０１において配線を施した
チップメッシュ電源であるＮ層、Ｎ−１層について図１
８を用いて説明する。図１８において、１８０１はチッ
プ枠、１８０２はＩＯセル、１８０３は機能ブロック、
１８０４はチップ上のＮ−１層高電位電源メッシュ配
線、１８０５はチップ上のＮ−１層低電位電源メッシュ
配線、１８０６はチップ上のＮ層高電位メッシュ配線、
１８０７はチップ上のＮ層低電位電源メッシュ配線、１
８０８はＮ層、Ｎ−１層間を接続するコンタクトであ
る。高電位電源、低電位電源はＩＯセル１８０２から供
給され、チップメッシュ電源配線１８０４、１８０５、
１８０６及び１８０７を経由して、機能ブロック１８０
３に供給される。Regarding the N layer and the N-1 layer, which are the chip mesh power supplies wired in step S1701, FIG.
This will be described using 8. In FIG. 18, 1801 is a chip frame, 1802 is an IO cell, 1803 is a functional block,
Reference numeral 1804 denotes an N-1 layer high potential power supply mesh wiring on the chip, 1805 denotes an N-1 layer low potential power supply mesh wiring on the chip, 1806 denotes an N layer high potential power supply mesh wiring on the chip,
Reference numeral 1807 denotes N-layer low-potential power supply mesh wiring on the chip, 1
A contact 808 connects the N layer and the N-1 layer. The high potential power source and the low potential power source are supplied from the IO cell 1802, and the chip mesh power source wirings 1804, 1805,
Function block 180 via 1806 and 1807
3 is supplied.

【０００５】図１８においては、Ｎ層電源配線は列方向
に、Ｎ−１層電源配線は行方向に配線され、それぞれ高
電位電源と低電位配線が交互に配線されており、Ｎ層と
Ｎ−１層の電源の同電位配線の交点にはコンタクトによ
り接続されている。ステップＳ１７０３において、チッ
プ上のＮ−１層電源配線と機能ブロック内のＮ−２層電
源配線を接続した場合について、図１８で示すＡ部分を
抜粋した図１９を用いて説明する。図１９において、１
９０１は機能ブロック、１９０２は機能ブロック内のＮ
−２層高電位電源配線、１９０３は機能ブロック内のＮ
−２層低電位電源配線、１９０４はチップ上のＮ−１層
高電位電源メッシュ配線、１９０５はチップ上のＮ−１
層低電位電源メッシュ配線、１９０６はチップ上のＮ−
１層高電位電源配線と機能ブロック内のＮ−２層高電位
電源配線を接続するコンタクト群、１９０７はチップ上
のＮ−１層低電位電源配線と機能ブロック内のＮ−２層
低電位電源配線を接続するコンタクト群である。１９０
６、１９０７で示すチップと機能ブロックの高電位電
源、低電位電源の接続箇所を経由して、チップの電源が
機能ブロックのそれぞれの電源に接続される。In FIG. 18, the N-layer power supply wirings are laid in the column direction and the N-1 layer power supply wirings are laid in the row direction. High-potential power supply and low-potential wiring are laid alternately, respectively. The contacts are connected to the intersections of the equipotential wirings of the -1 layer power supply. A case where the N-1 layer power supply wiring on the chip and the N-2 layer power supply wiring in the functional block are connected in step S1703 will be described with reference to FIG. In FIG. 19, 1
901 is a functional block, 1902 is N in the functional block.
-2 layer high potential power supply wiring, 1903 is N in the functional block
-2 layer low potential power wiring, 1904 is N-1 layer high potential power mesh wiring, 1905 is N-1 on chip
Layer low-potential power mesh wiring, 1906 is N- on the chip
A contact group for connecting the 1-layer high-potential power supply wiring and the N-2 layer high-potential power supply wiring in the functional block, 1907 is the N-1 layer low-potential power supply wiring on the chip and the N-2 layer low-potential power supply in the functional block It is a contact group for connecting wiring. 190
The power source of the chip is connected to each power source of the functional block via the connection points of the high potential power source and the low potential power source of the chip and the functional block indicated by 6, 1907.

【０００６】また、引用文献１：「半導体集積回路装置
及びその製造方法」（特開平０８−３２１５５１号公
報）は、チップ全体に対し均一なメッシュ電源を生成し
ている。Further, in the cited document 1: "Semiconductor integrated circuit device and its manufacturing method" (Japanese Patent Laid-Open No. 08-321551), a uniform mesh power source is generated for the entire chip.

【０００７】また、引用文献２：「半導体集積回路装置
及びその電源配線方法」（特開平１０−２８４６９０号
公報）は、所定の論理回路部の電圧降下の大きさが最小
となるようにコンタクトの数と位置を設定している。Further, in the cited document 2: "Semiconductor integrated circuit device and its power supply wiring method" (Japanese Patent Laid-Open No. 10-284690), a contact is arranged so that the magnitude of the voltage drop in a predetermined logic circuit portion is minimized. The number and position are set.

【０００８】また、引用文献３：「半導体集積回路」
（特開２００１−３３８９８２号公報）は、機能ブロッ
ク内の電源を均一に接続するため、機能ブロック内の電
源配線を、島状配線、折れ線状配線、斜め配線で構成し
ている。Further, cited document 3: "Semiconductor integrated circuit"
In Japanese Patent Laid-Open No. 2001-338982, in order to connect the power sources in the functional block uniformly, the power source wiring in the functional block is composed of island-shaped wiring, polygonal wiring, and diagonal wiring.

【０００９】[0009]

【発明が解決しようとする課題】しかしながら上記従来
の方法では、チップの電源配線について、高電位電源、
低電位電源の供給源はチップ外周のＩＯセルであり、機
能ブロックの回路動作により電源電圧が降下し、かつＩ
Ｏセルからの距離が最も遠いチップ中心部の電源電圧降
下が最も大きくなり動作不具合が発生するという問題点
が生じる。However, in the above-mentioned conventional method, the high-potential power source,
The supply source of the low-potential power supply is the IO cell on the periphery of the chip, and the power supply voltage drops due to the circuit operation of the functional block.
There is a problem that the power supply voltage drop in the central portion of the chip, which is the farthest from the O cell, becomes the largest and an operation failure occurs.

【００１０】また、機能ブロック内のＮ−２層電源配線
と、チップ上のＮ−１層電源配線の配線方向が同方向の
場合、チップと機能ブロックの高電位電源、低電位電源
の接続箇所が、機能ブロックの配置向き、位置に依存し
て不均一になり、機能ブロック内の電源電圧降下値も不
均一となるという問題点が生じる。When the wiring direction of the N-2 layer power supply wiring in the functional block is the same as that of the N-1 layer power supply wiring on the chip, the connection points of the high potential power supply and the low potential power supply of the chip and the functional block However, there arises a problem that the functional blocks are non-uniform depending on the arrangement direction and position, and the power supply voltage drop values in the functional blocks are also non-uniform.

【００１１】また、引用文献１は、チップ全体に対し均
一なメッシュ電源配線を生成するものであり、チップ中
心の電圧降下を抑制するための対策については技術的思
想を示していない。Further, the cited document 1 is to generate a uniform mesh power supply wiring for the entire chip, and does not show the technical idea as a countermeasure for suppressing the voltage drop at the center of the chip.

【００１２】また、引用文献２は、所定の論理回路部の
電圧降下量が最小となるように、論理回路部の電圧降下
値を計算しながらコンタクトの数と位置を設定するもの
であり、チップの中心部の電圧降下を抑制するための手
段については示していない。Further, in the cited document 2, the number and positions of contacts are set while calculating the voltage drop value of the logic circuit section so that the voltage drop amount of a predetermined logic circuit section is minimized. It does not show any means for suppressing the voltage drop in the central part of the.

【００１３】また、引用文献３は、機能ブロック内の電
源を均一に接続するため、機能ブロック内の電源配線
を、島状配線、折れ線状配線、斜め配線で実現している
が、配線パターンの自動発生が困難であり、パターン発
生工数が大きくなるという不都合を是認しなければなら
ない。Further, in the cited document 3, in order to connect the power supplies in the functional blocks uniformly, the power supply wiring in the functional blocks is realized by island wiring, polygonal wiring, and diagonal wiring. We must admit the inconvenience that automatic generation is difficult and the number of pattern generation steps is large.

【００１４】本発明は上記従来の問題点を解決するもの
で、半導体集積回路のチップ中心部及び回路機能ブロッ
クの電源電圧降下を抑制するための半導体集積回路の配
線方法を提供することを目的とする。The present invention solves the above-mentioned conventional problems, and an object of the present invention is to provide a wiring method of a semiconductor integrated circuit for suppressing a power supply voltage drop of a chip central portion and a circuit functional block of the semiconductor integrated circuit. To do.

【００１５】[0015]

【課題を解決するための手段】本発明は上記の目的を達
成するために、請求項１記載の半導体集積回路の配線方
法は、チップ上の全面にわたるフロアプランと前記チッ
プ上の第１の電源と第２の電源で構成される電源配線を
Ｎ層（Ｎは３以上の整数）及びＮ−１層において配線を
施す工程と、前記チップ上に配置した機能ブロック内の
Ｎ−２層電源配線層は前記第１の電源と前記第２の電源
で構成される電源配線層であって、前記Ｎ−２層電源配
線幅を前記Ｎ−１層の電源配線幅の１／２以下の配線幅
とし配線する工程と、前記Ｎ−２層において前記第１の
電源と前記第２の電源の配線を交互に生成する工程とを
備える。この方法により、半導体集積回路において機能
ブロック内の電源電圧降下を抑制することができる。In order to achieve the above object, the present invention provides a wiring method for a semiconductor integrated circuit according to claim 1, which is a floor plan covering the entire surface of a chip and a first power source on the chip. And a step of providing a power supply wiring constituted by a second power supply in the N layer (N is an integer of 3 or more) and the N-1 layer, and the N-2 layer power supply wiring in the functional block arranged on the chip. The layer is a power wiring layer composed of the first power source and the second power source, and the N-2 layer power wiring width is 1/2 or less of the power wiring width of the N-1 layer. And a step of alternately generating wirings of the first power source and the second power source in the N−2 layer. By this method, it is possible to suppress the power supply voltage drop in the functional block in the semiconductor integrated circuit.

【００１６】請求項２記載の半導体集積回路の配線方法
は、請求項１記載の半導体集積回路の配線方法におい
て、前記機能ブロック内の前記Ｎ−２層電源配線幅及び
ピッチを、前記Ｎ−１層電源配線とのコンタクトを配置
し得る最小配線幅、最小ピッチとする。この方法によ
り、半導体集積回路において機能ブロック内の電源電圧
降下を抑制することができる。A wiring method for a semiconductor integrated circuit according to a second aspect is the wiring method for a semiconductor integrated circuit according to the first aspect, wherein the width and pitch of the N-2 layer power source wiring in the functional block is N-1. The minimum wiring width and minimum pitch where contacts with the layer power supply wiring can be arranged are set. By this method, it is possible to suppress the power supply voltage drop in the functional block in the semiconductor integrated circuit.

【００１７】請求項３記載の半導体集積回路の配線方法
は、チップ上の全面にわたるフロアプランと前記チップ
上の第１の電源と第２の電源で構成される電源配線をＮ
層及びＮ−１層において配線を施す工程と、前記チップ
上に配置した機能ブロック内のＮ−２層電源配線層は前
記第１の電源と前記第２の電源で構成される電源配線層
であって、前記Ｎ−２層電源配線幅を前記Ｎ−１層の電
源配線幅の１／２以下の配線幅とし配線する工程と、前
記Ｎ−２層において前記第１の電源と前記第２の電源の
配線を外周より内側に向かい交互にリング状に生成する
工程とを備える。この方法により、半導体集積回路にお
いて機能ブロック内の電源電圧降下を抑制することがで
きる。According to a third aspect of the present invention, there is provided a wiring method for a semiconductor integrated circuit, wherein a floor plan covering an entire surface of a chip and a power supply wiring composed of a first power supply and a second power supply on the chip are provided.
And the N-2 layer power wiring layer in the functional block disposed on the chip is a power wiring layer composed of the first power source and the second power source. And wiring the N-2 layer power wiring width to a wiring width of 1/2 or less of the power wiring width of the N-1 layer, and wiring the first power source and the second power source in the N-2 layer. And a step of alternately generating the power supply wiring inward from the outer periphery in a ring shape. By this method, it is possible to suppress the power supply voltage drop in the functional block in the semiconductor integrated circuit.

【００１８】請求項４記載の半導体集積回路の配線方法
は、請求項３記載の半導体集積回路の配線方法におい
て、前記機能ブロック内の前記Ｎ−２層電源配線幅及び
ピッチを、前記Ｎ−１層電源配線とのコンタクトを配置
し得る最小配線幅、最小ピッチとする。この方法によ
り、半導体集積回路において機能ブロック内の電源電圧
降下を抑制することができる。A wiring method for a semiconductor integrated circuit according to a fourth aspect is the wiring method for a semiconductor integrated circuit according to the third aspect, wherein the N-2 layer power supply wiring width and pitch in the functional block are the N-1. The minimum wiring width and minimum pitch where contacts with the layer power supply wiring can be arranged are set. By this method, it is possible to suppress the power supply voltage drop in the functional block in the semiconductor integrated circuit.

【００１９】請求項５記載の半導体集積回路の配線方法
は、チップ上の全面にわたるフロアプランとＮ層、Ｎ−
１層に前記チップの外周より内側に向かって第１の電
源、第２の電源の仮のリング状電源配線を交互に生成す
る工程と、前記チップの中心座標及び前記リング状電源
配線の座標を抽出する工程と、前記中心座標から放射線
状に生成した直線と前記リング状電源配線の交点を算出
する工程と、前記算出された交点座標より前記チップの
外周より内側に向かって中心部が密に外周部が疎となる
前記第１の電源、前記第２の電源のリング状電源配線の
座標を交互に生成し、前記チップに前記第１の電源、前
記第２の電源のリング状電源配線を前記Ｎ層、前記Ｎ−
１層に施す工程とを備える。この方法により、半導体集
積回路においてチップの中心部の電源電圧降下を抑制す
ることができる。According to a fifth aspect of the present invention, there is provided a wiring method for a semiconductor integrated circuit in which a floor plan, N layers and N-
A step of alternately generating temporary ring-shaped power supply wirings of a first power supply and a second power supply inward from the outer periphery of the chip in one layer, and the center coordinates of the chip and the coordinates of the ring-shaped power supply wiring. A step of extracting, a step of calculating an intersection of the straight line radially generated from the center coordinates and the ring-shaped power supply wiring, and a center portion closer to the inside than the outer periphery of the chip from the calculated intersection coordinates. Coordinates of the ring-shaped power supply wirings of the first power supply and the second power supply whose outer peripheral portions are sparse are alternately generated, and the first power supply and the ring-shaped power supply wiring of the second power supply are provided in the chip. The N layer, the N-
And a step of applying to one layer. By this method, it is possible to suppress the power supply voltage drop in the central portion of the chip in the semiconductor integrated circuit.

【００２０】請求項６記載の半導体集積回路の配線方法
は、チップ上の全面にわたるフロアプランとＮ層、Ｎ−
１層に前記チップ外周から内側に向かって第１の電源、
第２の電源の仮のリング状電源配線を交互に生成する工
程と、前記チップの中心座標及び前記リング状電源配線
座標を抽出する工程と、前記リング状電源配線座標から
リング状電源配線を所定の間隔で配置する座標を算出す
る工程と、前記算出されたチップ中心部の前記リング状
電源配線の配線幅は太く、外周部は細くなる係数を前記
電源配線幅に掛ける工程と、前記算出されたリング状電
源配線座標及び係数の掛けられた配線幅情報に従い前記
第１の電源、前記第２の電源の電源配線を前記Ｎ層、前
記Ｎ−１層に生成する工程とを備える。この方法によ
り、半導体集積回路においてチップの中心部の電源電圧
降下を抑制することができる。According to a sixth aspect of the present invention, there is provided a wiring method for a semiconductor integrated circuit in which a floor plan, N layers, and N-
A first power source from the periphery of the chip to the inside in one layer,
Alternately generating a temporary ring-shaped power supply wiring of the second power supply, extracting the center coordinates of the chip and the ring-shaped power supply wiring coordinates, and determining a ring-shaped power supply wiring from the ring-shaped power supply wiring coordinates A step of calculating coordinates to be arranged at intervals, a step of multiplying the power supply wiring width by a coefficient in which the calculated wiring width of the ring-shaped power supply wiring in the central portion of the chip is thick and the outer peripheral portion is thin; And the step of generating power supply wirings of the first power supply and the second power supply in the N layer and the N-1 layer according to the ring-shaped power supply wiring coordinates and wiring width information multiplied by a coefficient. By this method, it is possible to suppress the power supply voltage drop in the central portion of the chip in the semiconductor integrated circuit.

【００２１】請求項７記載の半導体集積回路の配線方法
は、チップ上の全面にわたるフロアプランとＮ層、Ｎ−
１層に前記チップ外周から内側に向かって第１の電源、
第２の電源の仮のリング状電源配線を交互に生成する工
程と、前記チップの中心座標及び前記リング状電源配線
座標を抽出する工程と、前記中心座標から放射線状に生
成した直線と前記リング状電源配線の交点を算出する工
程と、前記算出された交点座標より前記チップの外周か
ら内側に向かって中心部が密に外周部が疎となる前記第
１の電源、前記第２の電源のリング状電源配線の座標を
算出する工程と、前記算出されたチップ中心部の前記リ
ング電源配線の配線幅は太く、外周部は細くなる係数を
前記電源配線幅に掛ける工程と、前記算出されたリング
状電源配線座標及び係数の掛けられた配線幅情報に従い
前記第１の電源、前記第２のリング状電源の電源配線を
前記Ｎ層、前記Ｎ−１層に生成する工程とを備える。こ
の方法により、半導体集積回路においてチップの中心部
の電源電圧降下を抑制することができる。According to a seventh aspect of the present invention, there is provided a wiring method for a semiconductor integrated circuit in which a floor plan, N layers and N-
A first power source from the periphery of the chip to the inside in one layer,
Alternately generating temporary ring-shaped power supply wirings for the second power supply, extracting the center coordinates of the chip and the ring-shaped power supply wiring coordinates, and straight lines radially generated from the center coordinates and the ring. Calculating the intersections of the power supply wirings, and the first power supply and the second power supply in which the central portion is denser and the outer peripheral portion is sparser from the outer circumference of the chip toward the inside from the calculated intersection coordinates. The step of calculating the coordinates of the ring-shaped power supply wiring; the step of multiplying the power supply wiring width by a coefficient in which the calculated wiring width of the ring power supply wiring in the central part of the chip is thick and the outer peripheral portion is thin; Generating power supply wirings of the first power supply and the second ring-shaped power supply in the N layer and the N-1 layer in accordance with ring-shaped power supply wiring coordinates and wiring width information multiplied by a coefficient. By this method, it is possible to suppress the power supply voltage drop in the central portion of the chip in the semiconductor integrated circuit.

【００２２】請求項８記載の半導体集積回路の配線方法
は、チップ上の全面にわたるフロアプランと前記チップ
に第１の電源、第２の電源のメッシュ状電源配線をＮ層
及びＮ−１層でそれぞれ隣接して交互に生成する工程
と、前記チップの中心座標を抽出する工程と、前記チッ
プの中心座標の周囲の指定された範囲以外に、前記Ｎ−
１層と機能ブロック内の前記第１の電源と前記第２の電
源で構成される電源配線層のＮ−２層間のコンタクト生
成を阻止する工程と、前記チップ上の前記指定された範
囲の前記Ｎ−１層メッシュ電源と前記Ｎ−２層電源間の
同一電位間のコンタクトを発生し接続する工程とを備え
る。この方法により、半導体集積回路においてチップの
中心部の電源電圧降下を抑制することができる。According to an eighth aspect of the present invention, there is provided a wiring method for a semiconductor integrated circuit in which a floor plan covering the entire surface of a chip and mesh power source wirings of a first power source and a second power source are provided on the chip in N layers and N-1 layers. In addition to the step of alternately generating adjacent to each other, the step of extracting the center coordinates of the chip, and the specified range around the center coordinates of the chip, the N-
A step of preventing contact generation between N-2 layers of a power supply wiring layer composed of the first power supply and the second power supply in the first layer and the functional block; and in the specified range on the chip. Generating and connecting a contact between the N-1 layer mesh power supply and the N-2 layer power supply at the same potential. By this method, it is possible to suppress the power supply voltage drop in the central portion of the chip in the semiconductor integrated circuit.

【００２３】請求項９記載の半導体集積回路の配線方法
は、チップ上の全面にわたるフロアプランと前記チップ
に第１の電源、第２の電源のメッシュ電源配線をＮ層及
びＮ−１層でそれぞれ隣接して交互に生成する工程と、
前記チップ上に配置した機能ブロック内の前記第１の電
源と前記第２の電源で構成される電源配線層のＮ−２層
以下の配線層で作成された機能ブロックの外周座標を抽
出する工程と、前記チップ上の指定された機能ブロック
の外周座標以外の領域の、前記Ｎ−１層メッシュ電源配
線と前記機能ブロック内のＮ−２層電源配線間のコンタ
クト生成を阻止する工程と、前記チップ上のＮ−１層メ
ッシュ電源配線と指定された機能ブロック内の前記Ｎ−
２層電源間の同一電位間のコンタクトを発生し接続する
工程とを備える。この方法により、半導体集積回路にお
いて指定した機能ブロック内の電源電圧降下を抑制する
ことができる。According to a ninth aspect of the present invention, there is provided a wiring method for a semiconductor integrated circuit, wherein a floor plan covering the entire surface of a chip and mesh power source wirings of a first power source and a second power source for the chip are respectively formed in N layers and N-1 layers. A step of alternately generating adjacent to each other,
A step of extracting outer peripheral coordinates of a functional block formed in a wiring layer of N-2 layers or less of a power wiring layer composed of the first power source and the second power source in the functional block arranged on the chip. And a step of preventing contact generation between the N-1 layer mesh power wiring and the N-2 layer power wiring in the functional block in an area other than the outer peripheral coordinates of the designated functional block on the chip, The N-1 layer mesh power supply wiring on the chip and the N- in the functional block designated as
Generating and connecting contacts of the same potential between the two-layer power supplies. By this method, it is possible to suppress the power supply voltage drop in the functional block designated in the semiconductor integrated circuit.

【００２４】[0024]

【発明の実施の形態】以下本発明実施の形態について、
図面を参照しながら説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below.
A description will be given with reference to the drawings.

【００２５】（実施の形態１）図１は本発明の、半導体
集積回路の配線方法の実施の形態１に係るフロー図であ
る。図１において、ステップＳ１０１はフロアプランと
チップ全体の電源配線Ｎ層、Ｎ−１層の配線を施す。Ｎ
層、Ｎ−１層の電源配線はそれぞれ高電位電源と低電位
電源から構成されている。例えは、Ｎ層電源配線が列方
向に配線された場合には、Ｎ−１層電源配線は行方向に
配線される。ステップＳ１０２は機能ブロック内のＮ−
２層電源配線幅を、チップ上のＮ−１層電源配線幅の１
／２以下の配線幅とし、ステップＳ１０３は機能ブロッ
ク内のＮ−２層電源の配線において高電位電源配線、低
電位電源配線を交互に施す。ステップＳ１０４はＮ−２
層以下の配線を含む機能ブロック内の配置配線を施す。
ステップＳ１０５はチップ上のＮ−１層電源配線と機能
ブロック内のＮ−２層電源配線の同電位間の接続を施
す。ステップＳ１０６はチップ上の電源を含む信号線と
機能ブロックの信号線の配線を実施し、配線設計を完了
する。(Embodiment 1) FIG. 1 is a flow chart according to Embodiment 1 of a wiring method for a semiconductor integrated circuit of the present invention. In FIG. 1, in step S101, a floor plan and power supply wirings N layers and N-1 layers of the entire chip are provided. N
The power wirings of the layer and the N-1 layer are composed of a high potential power source and a low potential power source, respectively. For example, when the N-layer power supply wiring is arranged in the column direction, the N-1 layer power supply wiring is arranged in the row direction. Step S102 is N- in the functional block.
The width of the 2-layer power supply wiring is 1 of the width of the N-1 layer power supply wiring on the chip.
The wiring width is set to 1/2 or less, and in step S103, the high-potential power wiring and the low-potential power wiring are alternately provided in the wiring of the N-2 layer power supply in the functional block. Step S104 is N-2
Arrangement and wiring within a functional block including wiring below layers are performed.
In step S105, the N-1 layer power wiring on the chip and the N-2 layer power wiring in the functional block are connected between the same potentials. In step S106, wiring of the signal line including the power supply on the chip and the signal line of the functional block is performed, and the wiring design is completed.

【００２６】また本フローのステップＳ１０５におい
て、チップ上のＮ−１層電源配線と機能ブロック内のＮ
−２層電源配線の接続について、図２を用いて説明す
る。図２において、２０１は機能ブロック、２０２は機
能ブロック内のＮ−２層高電位電源配線、２０３は機能
ブロック内のＮ−２層低電位電源配線、２０４はチップ
上のＮ−１層高電位電源メッシュ配線、２０５はチップ
上のＮ−１層低電位電源メッシュ配線、２０６はチップ
上のＮ−１層高電位電源メッシュ配線と機能ブロック内
のＮ−２層高電位電源配線を接続するコンタクト群、２
０７はチップ上のＮ−１層低電位電源メッシュ配線と機
能ブロック内のＮ−２層低電位電源配線を接続するコン
タクト群である。Further, in step S105 of this flow, the N-1 layer power wiring on the chip and the N in the functional block are
The connection of the two-layer power supply wiring will be described with reference to FIG. In FIG. 2, 201 is a functional block, 202 is an N-2 layer high-potential power supply wiring in the functional block, 203 is an N-2 layer low-potential power supply wiring in the functional block, and 204 is an N-1 layer high-potential on the chip. Power supply mesh wiring, 205 is an N-1 layer low potential power supply mesh wiring on the chip, and 206 is a contact for connecting the N-1 layer high potential power supply wiring on the chip and the N-2 layer high potential power supply wiring in the functional block. Group, 2
A contact group 07 connects the N-1 layer low potential power supply wiring on the chip and the N-2 layer low potential power supply wiring in the functional block.

【００２７】機能ブロック内のＮ−２層電源配線幅をＮ
−１層電源メッシュ配線幅の１／２以下とすることによ
り、Ｎ−２層電源配線数が増加し、２０６、２０７で示
すチップ電源と機能ブロックの電源のそれぞれ高電位電
源、低電位電源の接続箇所が、機能ブロックの配置向
き、位置に依存せず、機能ブロック上で均等に接続でき
る。The width of the N-2 layer power supply wiring in the functional block is set to N.
By setting the width of the -1 layer power source mesh wiring to 1/2 or less, the number of N-2 layer power source wiring lines increases, and the chip power source and the power source of the functional block denoted by 206 and 207 are respectively the high potential power source and the low potential power source. Connection points can be evenly connected on the functional block regardless of the arrangement direction and position of the functional block.

【００２８】（実施の形態２）図３は本発明の、半導体
集積回路の配線方法の実施の形態２に係る発明について
のフロー図を示す。ステップＳ３０１はフロアプランと
チップ全体の電源配線Ｎ層、Ｎ−１層の配線を施す。Ｎ
層、Ｎ−１層の電源配線はそれぞれ高電位電源と低電位
電源から構成されている。ステップＳ３０２は機能ブロ
ック内のＮ−２層電源配線幅と配線ピッチを、チップ上
のＮ−１層電源配線とのコンタクトを配置し得る最小配
線幅、最小ピッチで配線する。ステップＳ３０３は、機
能ブロック内のＮ−２層電源配線の高電位電源、低電位
電源配線を交互に配線する。ステップＳ３０４はＮ−２
層以下の配線を含む機能ブロック内の配置配線を施す。
ステップＳ３０５はチップ上のＮ−１層電源配線と機能
ブロック内のＮ−２層電源配線の同電位間の接続を施
す。ステップＳ３０６はチップの電源を含む信号線と機
能ブロックの信号線の配線を実施し、配線設計を完了す
る。(Embodiment 2) FIG. 3 is a flowchart showing the invention according to Embodiment 2 of the wiring method for a semiconductor integrated circuit of the present invention. In step S301, the floor plan and the power supply wirings N layers and N-1 layers of the entire chip are provided. N
The power wirings of the layer and the N-1 layer are composed of a high potential power source and a low potential power source, respectively. In step S302, the wiring width and the wiring pitch of the N-2 layer power wiring in the functional block are set to the minimum wiring width and the minimum pitch at which the contact with the N-1 layer power wiring on the chip can be arranged. A step S303 alternately arranges the high-potential power supply and the low-potential power supply wiring of the N-2 layer power supply wiring in the functional block. Step S304 is N-2
Arrangement and wiring within a functional block including wiring below layers are performed.
In step S305, the N-1 layer power wiring on the chip and the N-2 layer power wiring in the functional block are connected between the same potentials. In step S306, wiring of the signal line including the power supply of the chip and the signal line of the functional block is performed, and the wiring design is completed.

【００２９】また本フローのステップＳ３０５におい
て、チップ上のＮ−１層電源配線と機能ブロック内のＮ
−２層電源配線との接続について、機能ブロック内のＮ
−２層電源配線数が増加することにより、図２の２０
６、２０７で示すチップ上のＮ−１層電源配線とＮ−２
層電源配線の高電位電源、低電位電源それぞれの接続箇
所をより緻密とすることができるうえ、機能ブロックの
配置向き、位置に依存せず、機能ブロック上で均等に接
続できる。Further, in step S305 of this flow, the N-1 layer power supply wiring on the chip and the N in the functional block are
-About the connection with the 2-layer power supply wiring, N in the functional block
-By increasing the number of 2-layer power supply lines,
N-1 layer power supply wiring and N-2 on the chip shown by 6 and 207
The high-potential power supply and the low-potential power supply of the layer power supply wiring can be connected to each other more precisely, and they can be evenly connected on the functional block regardless of the arrangement direction and position of the functional block.

【００３０】（実施の形態３）図４は本発明の、半導体
集積回路の配線方法の実施の形態３に係る発明について
のフロー図である。ステップＳ４０１はフロアプランと
チップ全体の電源配線Ｎ層、Ｎ−１層の配線を施す。Ｎ
層、Ｎ−１層の電源配線はそれぞれ高電位電源と低電位
電源から構成されている。ステップＳ４０２は機能ブロ
ック内のＮ−２層電源配線幅を、チップ上のＮ−１層電
源配線幅の１／２以下の配線幅として配線し、ステップ
Ｓ４０３では、機能ブロック内のＮ−２層高電位電源、
低電位電源配線を機能ブロックの外周より内側に向かい
交互にリング状に配線する。ステップＳ４０４はＮ−２
層以下の配線を含む機能ブロック内の配置配線を施す。
ステップＳ４０５はチップ上のＮ−１層電源配線と機能
ブロック内のＮ−２層電源配線の同電位間の接続を施
す。ステップＳ４０６はチップの電源を含む信号線と機
能ブロックの信号線の配線を実施し、配線設計を完了す
る。(Third Embodiment) FIG. 4 is a flow chart of the invention according to the third embodiment of the wiring method for a semiconductor integrated circuit of the present invention. In step S401, a floor plan and power supply wirings N layers and N-1 layers for the entire chip are provided. N
The power wirings of the layer and the N-1 layer are composed of a high potential power source and a low potential power source, respectively. In step S402, the width of the N-2 layer power supply wiring in the functional block is set to be 1/2 or less of the width of the N-1 layer power supply wiring on the chip, and in step S403, the N-2 layer power wiring width is set. High potential power supply,
The low-potential power supply wiring is alternately arranged inward from the outer circumference of the functional block in a ring shape. Step S404 is N-2
Arrangement and wiring within a functional block including wiring below layers are performed.
In step S405, the N-1 layer power wiring on the chip and the N-2 layer power wiring in the functional block are connected between the same potentials. In step S406, wiring of the signal line including the power supply of the chip and the signal line of the functional block is performed, and the wiring design is completed.

【００３１】また本フローのステップＳ４０５におい
て、チップ上のＮ−１層電源配線と機能ブロック内のＮ
−２層電源配線の接続について、図５を用いて説明す
る。図５において、５０１は機能ブロック、５０２は機
能ブロック内のＮ−２層高電位電源配線、５０３は機能
ブロック内のＮ−２層低電位電源配線、５０４はチップ
上のＮ−１層高電位電源メッシュ配線、５０５はチップ
上のＮ−１層低電位電源メッシュ配線、５０６はチップ
上のＮ−１層高電位電源配線と機能ブロック内のＮ−２
層高電位電源配線を接続するコンタクト群、５０７はチ
ップ上のＮ−１層低電位電源配線と機能ブロック内のＮ
−２層低電位電源配線を接続するコンタクト群である。Further, in step S405 of this flow, the N-1 layer power wiring on the chip and the N in the functional block are
The connection of the -2 layer power supply wiring will be described with reference to FIG. In FIG. 5, reference numeral 501 is a functional block, 502 is an N-2 layer high potential power supply wiring in the functional block, 503 is an N-2 layer low potential power supply wiring in the functional block, and 504 is an N-1 layer high potential on the chip. Power supply mesh wiring, 505 is N-1 layer low potential power supply mesh wiring on the chip, and 506 is N-1 layer high potential power supply wiring on the chip and N-2 in the functional block.
A contact group for connecting the layer high-potential power wiring, 507 is N-1 layer low-potential power wiring on the chip and N in the functional block
-A contact group for connecting the two-layer low-potential power supply wiring.

【００３２】機能ブロック内のＮ−２層電源配線がリン
グ状に形成されるため、行方向及び列方向に電源配線が
配置される。したがって、５０６、５０７で示すチップ
上の電源配線と機能ブロック内の電源配線の高電位電源
配線、低電位電源配線のそれぞれの接続箇所が、機能ブ
ロックの配置向き、位置に依存せず、機能ブロック内で
均等に接続できる。Since the N-2 layer power supply wiring in the functional block is formed in a ring shape, the power supply wirings are arranged in the row direction and the column direction. Therefore, the connection points of the high-potential power wiring and the low-potential power wiring of the power wiring on the chip and the power wiring in the functional block shown by 506 and 507 do not depend on the arrangement direction and the position of the functional block. Can be evenly connected within.

【００３３】（実施の形態４）図６は本発明の、半導体
集積回路の配線方法の実施の形態４に係る発明について
のフロー図である。ステップＳ６０１はフロアプランと
チップ全体の電源配線Ｎ層、Ｎ−１層の配線を施す。Ｎ
層、Ｎ−１層の電源配線はそれぞれ高電位電源と低電位
電源から構成されている。ステップＳ６０２は機能ブロ
ック内のＮ−２層電源配線幅と配線ピッチを、チップ上
のＮ−１層電源配線とのコンタクトを配置し得る最小配
線幅、最小ピッチで配線する。ステップＳ６０３は、機
能ブロック内のＮ−２層電源配線の高電位電源配線、低
電位電源配線を外周より内側方向に交互にリング状に配
線する。ステップＳ６０４はＮ−２層以下の配線を含む
機能ブロック内の配置配線を施す。ステップＳ６０５は
チップ上のＮ−１層電源配線と機能ブロックのＮ−２層
電源配線の同電位間の接続を施す。ステップＳ６０６は
チップの電源を含む信号線と機能ブロックの信号線の配
線を実施し、配線設計を完了する。(Embodiment 4) FIG. 6 is a flow chart of the invention according to Embodiment 4 of the wiring method for a semiconductor integrated circuit of the present invention. In step S601, a floor plan and power supply wirings N layers and N-1 layers for the entire chip are provided. N
The power wirings of the layer and the N-1 layer are composed of a high potential power source and a low potential power source, respectively. In step S602, the wiring width and the wiring pitch of the N-2 layer power wiring in the functional block are set to the minimum wiring width and the minimum pitch at which the contact with the N-1 layer power wiring on the chip can be arranged. In step S603, the high-potential power supply wiring and the low-potential power supply wiring of the N-2 layer power supply wiring in the functional block are arranged in a ring shape alternately inward from the outer periphery. In step S604, the placement and routing within the functional block including the wiring of the N-2th layer and below is performed. In step S605, the N-1 layer power wiring on the chip and the N-2 layer power wiring of the functional block are connected to each other at the same potential. In step S606, the signal line including the power supply of the chip and the signal line of the functional block are wired to complete the wiring design.

【００３４】また本フローのステップＳ６０５におい
て、チップ上のＮ−１層電源配線と機能ブロック内のＮ
−２層電源配線の接続について、機能ブロック内のＮ−
２層電源配線が行方向及び列方向により蜜に形成される
ため、図５の５０６、５０７で示すチップ電源と機能ブ
ロックの電源の高電位電源配線、低電位電源配線それぞ
れの接続箇所をより緻密とすることができるうえ、機能
ブロックの配置向き、位置に依存せず、機能ブロック上
で均等に接続できる。Further, in step S605 of this flow, the N-1 layer power wiring on the chip and the N in the functional block are
-About the connection of the two-layer power supply wiring, N- in the functional block
Since the two-layer power supply wiring is formed more closely in the row direction and the column direction, the connection points of the high-potential power supply wiring and the low-potential power supply wiring of the chip power supply and the power supply of the functional block shown by 506 and 507 in FIG. In addition, the function blocks can be evenly connected regardless of the arrangement direction and position of the function blocks.

【００３５】（実施の形態５）図７は本発明の、半導体
集積回路の配線方法の実施の形態５に係る発明について
のフロー図である。ステップＳ７０１はフロアプランと
チップ全体の電源配線Ｎ層、Ｎ−１層の仮の電源配線を
施す。たとえば、Ｎ層は列方向に、Ｎ−１層は行方向に
配線し、Ｎ層、Ｎ−１層の電源配線はそれぞれ高電位電
源と低電位電源から構成されており、それぞれ高電位電
源配線と低電位電源配線が交互に所定の間隔で仮配置さ
れる。ステップＳ７０２はチップの中心座標の抽出とチ
ップの中心に最も近いＮ層の列方向の配線とＮ−１層の
行方向の配線によって形成される方形状のリング電源配
線座標を抽出し、順次チップの中心から周辺方向にリン
グ電源配線座標を抽出する。ステップＳ７０３は中心座
標から、たとえばＸ軸方向とＹ軸方向に生成した直線と
リング電源配線の交点を算出する。ステップＳ７０４は
ステップＳ７０３で算出された交点座標より中心部が蜜
となり周辺部が疎となるリング電源配線の座標を生成
し、Ｎ層、Ｎ−１層の電源配線を施す。(Fifth Embodiment) FIG. 7 is a flow chart of the invention according to the fifth embodiment of the wiring method for a semiconductor integrated circuit of the present invention. In step S701, the floor plan and the power supply wirings N layers and N-1 layers for the entire chip are provided. For example, the N layer is laid in the column direction and the N-1 layer is laid in the row direction, and the power supply wirings of the N layer and the N-1 layer are composed of a high potential power supply and a low potential power supply, respectively. And the low-potential power wiring are alternately arranged at a predetermined interval. In step S702, the central coordinates of the chip are extracted, the rectangular ring power supply wiring coordinates formed by the wiring in the column direction of the N layer closest to the center of the chip and the wiring in the row direction of the N-1 layer are extracted, and the chips are sequentially extracted. Extract the ring power supply wiring coordinates from the center to the peripheral direction. In step S703, the intersection of the ring power supply wiring and the straight line generated in the X-axis direction and the Y-axis direction is calculated from the center coordinates. In step S704, the coordinates of the ring power supply wiring in which the central portion is thin and the peripheral portion is sparse are generated from the intersection coordinates calculated in step S703, and the power wirings of the N layer and the N-1 layer are provided.

【００３６】このフローは例えば、図１のステップＳ１
０１に置き換えることができる。本フローのステップＳ
７０４における、リング電源配線密度を中心部が蜜に、
周辺部は疎に配置する例として、リング電源配線間隔が
等比級数的に中心から周辺に向かって増加する場合を示
す。リング電源配線はチップの中心から第１番目、第２
番目、・・・、最外周のリング電源配線はＭ番目とす
る。中心から1番目のリング電源配線までの距離をＡ、
リング電源配線間隔の増加比率をＢとすると、リング電
源配線間隔は１番目から順次つぎのようになる。This flow is, for example, step S1 in FIG.
01 can be replaced. Step S of this flow
In 704, the ring power supply wiring density is tight at the center,
As an example of sparsely arranging the peripheral portion, a case where the ring power supply wiring interval increases in geometric progression from the center to the periphery is shown. The ring power supply wiring is the first and second from the center of the chip.
The ..., The outermost ring power supply wiring is M-th. The distance from the center to the first ring power supply wiring is A,
Assuming that the increase rate of the ring power supply wiring interval is B, the ring power supply wiring interval becomes as follows sequentially from the first.

【００３７】 Ａ、ＡＢ1、ＡＢ2、・・・・・、ＡＢM （１） ここで、例えば、Ｍ＝５、最外周の５番目のリング電源
配線の間隔が１番目のリング電源配線の間隔の２倍とす
ると、２Ａ＝ＡＢ5より 増加比率はＢ＝ となる。A, AB 1 , AB 2 , ..., AB M (1) Here, for example, M = 5, and the interval of the outermost fifth ring power supply wiring is of the first ring power supply wiring. If the interval is twice, the increase rate becomes B = from 2A = AB 5 .

【００３８】なお、ここでは、等比級数を例として示し
たが、等比級数に限定するものではない。Although a geometric series is shown here as an example, the geometric series is not limited to the geometric series.

【００３９】本フローのステップＳ７０４における、チ
ップのメッシュ電源配線を生成した場合について、図８
を用いて説明する。図８において、８０１はチップ枠、
８０２はＩＯセル、８０３は機能ブロック、８０４はチ
ップ上のＮ−１層高電位電源メッシュ配線、８０５はチ
ップ上のＮ−１層低電位電源メッシュ配線、８０６はチ
ップ上のＮ層高電位電源メッシュ配線、８０７はチップ
上のＮ層低電位電源メッシュ配線、８０８はＮ層、Ｎ−
１層間を接続するコンタクトである。チップ電源の高電
位電源、低電位電源はＩＯセル８０２から供給され、チ
ップ上の電源のメッシュ配線８０４、８０５、８０６、
８０７を経由して、機能ブロック８０３に供給される。FIG. 8 shows the case where the mesh power supply wiring of the chip is generated in step S704 of this flow.
Will be explained. In FIG. 8, 801 is a chip frame,
Reference numeral 802 is an IO cell, 803 is a functional block, 804 is an N-1 layer high potential power supply mesh wiring on the chip, 805 is an N-1 layer low potential power supply mesh wiring on the chip, and 806 is an N layer high potential power supply on the chip. Mesh wiring, 807 is N layer low potential power source mesh wiring on the chip, 808 is N layer, N-
A contact that connects one layer. The high-potential power and the low-potential power of the chip power supply are supplied from the IO cell 802, and the mesh wiring 804, 805, 806 of the power supply on the chip,
It is supplied to the functional block 803 via 807.

【００４０】本手法によりチップ中心部の電源配線ピッ
チを密に、周辺部を疎にすることでチップの中心部の電
源電圧降下を抑制することができる。According to this method, the power supply wiring pitch in the central part of the chip is made dense and the peripheral part is made sparse, so that the power supply voltage drop in the central part of the chip can be suppressed.

【００４１】（実施の形態６）図９は本発明の、半導体
集積回路の配線方法の実施の形態６に係る発明について
のフロー図である。ステップＳ９０１はフロアプランと
チップ全体の電源配線Ｎ層、Ｎ−１層の電源配線を施
す。たとえば、Ｎ層は列方向に、Ｎ−１層は行方向に配
線し、Ｎ層、Ｎ−１層の電源配線はそれぞれ高電位電源
と低電位電源から構成されており、それぞれ高電位電源
配線と低電位電源配線が交互に仮配置される。ステップ
Ｓ９０２はチップの中心座標の抽出とチップの中心に最
も近いＮ層の列方向の配線とＮ−１層の行方向の配線に
よって形成される方形状のリング電源配線座標を抽出
し、順次チップの中心から周辺方向にリング電源配線座
標を抽出する。ステップＳ９０３は抽出したリング電源
配線座標より、リング電源を所定の一定間隔に配置する
座標を算出する。ステップＳ９０４はチップの中心部に
あるリング電源配線幅を太く、周辺部のリング電源配線
幅を細くなる係数をリング電源配線幅に掛ける。ステッ
プＳ９０５は所定の間隔に配置するリング電源配線座標
及び係数の掛けられた配線幅情報に従いＮ層、Ｎ−１層
の電源配線を施す。(Sixth Embodiment) FIG. 9 is a flow chart of the invention according to the sixth embodiment of the wiring method for a semiconductor integrated circuit of the present invention. In step S901, the floor plan and the power supply wirings for the entire chip are provided in N layers and N-1 layers. For example, the N layer is laid in the column direction and the N-1 layer is laid in the row direction, and the power supply wirings of the N layer and the N-1 layer are composed of a high potential power supply and a low potential power supply, respectively. And the low-potential power wiring are alternately arranged temporarily. In step S902, the center coordinates of the chip are extracted, and the rectangular ring power supply wiring coordinates formed by the wiring in the column direction of the N layer closest to the center of the chip and the wiring in the row direction of the N-1 layer are extracted, and the chips are sequentially extracted. Extract the ring power supply wiring coordinates from the center to the peripheral direction. In step S903, the coordinates for arranging the ring power supplies at predetermined constant intervals are calculated from the extracted ring power supply wiring coordinates. Step S904 multiplies the ring power supply wiring width by a coefficient that widens the ring power supply wiring width in the central portion of the chip and narrows the ring power supply wiring width in the peripheral portion. In step S905, the N-layer and N-1 layer power wirings are provided according to the ring power wiring coordinates arranged at a predetermined interval and the wiring width information multiplied by the coefficient.

【００４２】このフローは例えば、図１のステップＳ１
０１に置き換えることができる。This flow is, for example, step S1 in FIG.
01 can be replaced.

【００４３】本フローのステップＳ９０４における、リ
ング電源配線幅に掛ける係数の例として、リング電源配
線幅が等比級数的に中心から周辺に向かって減少する場
合を示す。リング電源配線はチップの中心から第１番
目、第２番目、・・、最外周のリング電源配線はＭ番目
とする。中心から1番目のリング電源配線幅をＨ、リン
グ電源配線幅の減少比率をＫとすると、リング電源配線
幅は１番目から順次つぎのようになる。As an example of the coefficient by which the ring power supply wiring width is multiplied in step S904 of the present flow, the case where the ring power supply wiring width is reduced from the center to the periphery in a geometric progression is shown. The ring power supply wiring is the 1st, 2nd, ..., M outermost ring power supply wiring from the center of the chip. Assuming that the first ring power supply wiring width from the center is H and the reduction ratio of the ring power supply wiring width is K, the ring power supply wiring width is as follows from the first one.

【００４４】 Ｈ、ＨＫ1、ＨＫ2、・・・・・ 、ＨＫM （２） ここで、例えば、Ｍ＝５、最外周の５番目のリング電源
配線幅が１番目のリング電源配線幅の１／２倍とする
と、Ｈ＝２ＨＫ5より 減少比率はＫ＝ となる。な
お、ここでは、等比級数を例として示したが、等比級数
に限定するものではない。H, HK 1 , HK 2 , ..., HK M (2) Here, for example, M = 5, and the fifth outermost ring power supply wiring width is the first ring power supply wiring width. If it is 1/2, the reduction ratio becomes K = from H = 2HK 5 . Although a geometric series is shown here as an example, the geometric series is not limited to the geometric series.

【００４５】本フローのステップＳ９０５における、チ
ップのメッシュ電源配線を生成した場合について、図１
０を用いて説明する。図１０において、１００１はチッ
プ枠、１００２はＩＯセル、１００３は機能ブロック、
１００４はチップ上のＮ−１層高電位電源メッシュ配
線、１００５はチップ上のＮ−１層低電位電源メッシュ
配線、１００６はチップ上のＮ層高電位電源メッシュ配
線、１００７はチップ上のＮ層低電位電源メッシュ配
線、１００８はＮ層、Ｎ−１層間を接続するコンタクト
である。電源の高電位電源、低電位電源はＩＯセル２９
０２から供給され、チップ電源メッシュ配線１００４、
１００５、１００６、１００７を経由して、機能ブロッ
ク１００３に供給される。FIG. 1 shows the case where the chip mesh power supply wiring is generated in step S905 of this flow.
It will be described using 0. In FIG. 10, 1001 is a chip frame, 1002 is an IO cell, 1003 is a functional block,
1004 is an N-1 layer high potential power supply mesh wiring on the chip, 1005 is an N-1 layer low potential power supply mesh wiring on the chip, 1006 is an N layer high potential power supply mesh wiring on the chip, and 1007 is an N layer on the chip. Low-potential power supply mesh wiring 1008 is a contact that connects the N layer and the N-1 layer. The high-potential power source and the low-potential power source are IO cells 29.
02, the chip power supply mesh wiring 1004,
It is supplied to the functional block 1003 via 1005, 1006, and 1007.

【００４６】本手法によりチップ中心部の電源配線を太
く、周辺部を細くすることでチップの中心部の電源電圧
降下を抑制することができる。According to this method, the power supply wiring in the central part of the chip is made thick and the peripheral part is made thin, so that the power supply voltage drop in the central part of the chip can be suppressed.

【００４７】（実施の形態７）図１１は本発明の、半導
体集積回路の配線方法の実施の形態７に係る発明につい
てのフロー図である。ステップＳ１１０１はフロアプラ
ンとチップ全体の電源配線Ｎ層、Ｎ−１層の仮の電源配
線を施す。Ｎ層、Ｎ−１層の電源配線はそれぞれ高電位
電源と低電位電源から構成されており、それぞれ高電位
電源配線と低電位電源配線が交互に仮配置される。ステ
ップＳ１１０２はチップの中心座標の抽出とチップの中
心に最も近いＮ層の列方向の配線とＮ−１層の行方向の
配線によって形成される方形状のリング電源配線座標を
抽出し、順次チップの中心から周辺方向にリング電源配
線座標を抽出する。ステップＳ１１０３は中心座標か
ら、たとえばＸ軸方向とＹ軸方向に生成した直線とリン
グ電源配線の交点を算出する。ステップＳ１１０４はス
テップＳ１１０３にて算出された交点座標より中心部が
蜜となり周辺部が疎となるリング電源配線の座標を生成
する。ステップＳ１１０５はチップの中心部にあるリン
グ電源配線幅を太く、周辺部のリング電源配線幅を細く
なる係数をリング電源配線幅に掛ける。ステップＳ１１
０６はステップＳ１１０４で算出されたリング電源配線
座標及びステップＳ１１０５において係数の掛けられた
配線幅情報に従いＮ層、Ｎ−１層の電源配線を施す。(Embodiment 7) FIG. 11 is a flow chart of the invention according to Embodiment 7 of the wiring method for a semiconductor integrated circuit of the present invention. In step S1101, the floor plan and the power supply wirings N layers and N-1 layers of the entire chip are provisionally provided. The power supply wirings of the N layer and the N-1 layer are composed of a high potential power supply and a low potential power supply, respectively, and the high potential power supply wiring and the low potential power supply wiring are temporarily arranged alternately. In step S1102, the center coordinates of the chip are extracted, and the rectangular ring power supply wire coordinates formed by the N-layer wiring in the column direction and the N-1 layer wiring in the row closest to the center of the chip are extracted, and the chips are sequentially extracted. Extract the ring power supply wiring coordinates from the center to the peripheral direction. In step S1103, the intersection point of the ring power supply wiring and the straight line generated in the X-axis direction and the Y-axis direction is calculated from the center coordinates. In step S1104, the coordinates of the ring power supply wiring in which the central portion is narrow and the peripheral portion is sparse are generated from the intersection coordinates calculated in step S1103. In step S1105, the ring power supply wiring width in the central portion of the chip is widened, and the ring power supply wiring width in the peripheral portion is thinned. Step S11
In step 06, N-layer power wiring and N-1 layer power wiring are performed according to the ring power wiring coordinates calculated in step S1104 and the wiring width information multiplied by the coefficient in step S1105.

【００４８】このフローは例えば、図１のステップＳ１
０１に置き換えることができる。本フローのステップＳ
１１０４における、リング電源配線密度を中心部が蜜
に、周辺部が疎とするリング電源配線の例として、リン
グ電源配線間隔が（１）式で示すようにチップの中心か
ら周辺に向かって等比級数的に増加するリング電源配線
を施す。This flow is, for example, step S1 in FIG.
01 can be replaced. Step S of this flow
As an example of the ring power supply wiring in which the central portion of the ring power supply wiring density is dense in 1104 and the peripheral portion is sparse, the ring power supply wiring interval is equalized from the center of the chip toward the periphery as shown in the equation (1). Apply ring power wiring that increases in series.

【００４９】また、本フローのステップＳ１１０５にお
ける、リング電源配線幅がチップ中心部で太く、周辺部
で細くする係数の例として、（２）式に示す等比級数を
リング電源配線幅に掛ける。In step S1105 of this flow, the ring power supply wiring width is multiplied by a geometric progression as an example of a coefficient for making the ring power supply wiring width thicker in the central portion of the chip and thinner in the peripheral portion.

【００５０】なお、ここでは等比級数を例として示した
が、等比級数に限定するものではない。本フローのステ
ップＳ１１０６における、チップのメッシュ電源配線を
生成した場合について、図１２を用いて説明する。図１
２において、１２０１はチップ枠、１２０２はＩＯセ
ル、１２０３は機能ブロック、１２０４はチップ上のＮ
−１層高電位電源メッシュ配線、１２０５はチップ上の
Ｎ−１層低電位電源メッシュ配線、１２０６はチップ上
のＮ層高電位電源メッシュ配線、１２０７はチップ上の
Ｎ層低電位電源メッシュ配線、１２０８はＮ層、Ｎ−１
層間を接続するコンタクトである。電源の高電位電源、
低電位電源はＩＯセル１２０２から供給され、チップ電
源のメッシュ配線１２０４、１２０５、１２０６、１２
０７を経由して、機能ブロック１２０３に供給される。Although a geometric series is shown here as an example, it is not limited to geometric series. A case where the mesh power supply wiring of the chip is generated in step S1106 of this flow will be described with reference to FIG. Figure 1
2, 1201 is a chip frame, 1202 is an IO cell, 1203 is a functional block, and 1204 is an N on the chip.
-1 layer high potential power supply mesh wiring, 1205 is N-1 layer low potential power supply mesh wiring on the chip, 1206 is N layer high potential power supply mesh wiring on the chip, 1207 is N layer low potential power supply mesh wiring on the chip, 1208 is an N layer, N-1
A contact that connects the layers. High potential power supply,
The low-potential power is supplied from the IO cell 1202, and the mesh wirings 1204, 1205, 1206, 12 of the chip power supply are supplied.
It is supplied to the functional block 1203 via 07.

【００５１】本手法によりチップ中心部の電源配線のピ
ッチを密にかつ太く、周辺部の配線ピッチを疎にかつ細
くすることでチップの中心部の電源電圧降下を抑制する
ことができる。According to this method, the pitch of the power supply wiring in the central portion of the chip is made dense and thick, and the wiring pitch in the peripheral portion is made sparse and thin, so that the power supply voltage drop in the central portion of the chip can be suppressed.

【００５２】（実施の形態８）図１３は本発明の、半導
体集積回路の配線方法の実施の形態８に係る発明につい
てのフロー図である。(Embodiment 8) FIG. 13 is a flow chart of the invention according to Embodiment 8 of the wiring method for a semiconductor integrated circuit of the present invention.

【００５３】図１３において、ステップＳ１３０１はフ
ロアプランとチップ全体の電源配線Ｎ層、Ｎ−１層の電
源配線を施す。Ｎ層、Ｎ−１層の電源配線はそれぞれ高
電位電源と低電位電源から構成されている。ステップＳ
１３０２はチップ中心座標を抽出する。ステップＳ１３
０３はチップ中心座標の周囲の指定された範囲以外に、
チップ上のＮ−１層電源メッシュ配線と機能ブロック内
のＮ−２層電源配線間のコンタクト生成を阻止する工
程。ステップＳ１３０４はチップ上のＮ−１層電源メッ
シュ配線と機能ブロック内のＮ−２層電源配線間の指定
された範囲内のコンタクトを発生し接続する。In FIG. 13, in step S1301, the floor plan and the power supply wirings N layers and N-1 layers for the entire chip are provided. The power wirings of the N layer and the N-1 layer are composed of a high potential power source and a low potential power source, respectively. Step S
1302 extracts the chip center coordinates. Step S13
03 is other than the specified range around the chip center coordinates,
A step of preventing contact generation between the N-1 layer power supply mesh wiring on the chip and the N-2 layer power supply wiring in the functional block. A step S1304 generates and connects a contact within a designated range between the N-1 layer power supply wiring on the chip and the N-2 layer power supply wiring in the functional block.

【００５４】たとえば、図１のステップＳ１０１を本フ
ローのステップＳ１３０１に、また図１のステップＳ１
０５を本フローのステップＳ１３０２、Ｓ１３０３、Ｓ
１３０４に置き換えることができる。For example, step S101 of FIG. 1 is changed to step S1301 of this flow, and step S1 of FIG.
05 to steps S1302, S1303, S of this flow
1304.

【００５５】本フローのステップＳ１３０４において、
チップの中心部の指定した範囲のメッシュ電源配線と機
能ブロック内の電源とのコンタクトを発生し接続した場
合について、図１４を用いて説明する。図１４におい
て、１４０１はチップ枠、１４０２はＩＯセル、１４０
３は機能ブロック、１４０４はチップ上のＮ−１層高電
位電源メッシュ配線、１４０５はチップ上のＮ−１層低
電位電源メッシュ配線、１４０６はチップ上のＮ層高電
位電源メッシュ配線、１４０７はチップ上のＮ層低電位
電源メッシュ配線、１４０８はＮ層、Ｎ−１層間を接続
するコンタクト、１４０９はＮ−１層、Ｎ−２層間を接
続するコンタクト、電源の高電位電源、低電位電源はＩ
Ｏセル１４０２から供給され、チップ上の電源メッシュ
配線１４０４、１４０５、１４０６、１４０７、チップ
中心部に配置されたコンタクト１４０９を経由して、チ
ップ中心部の指定された機能ブロック１４０３に供給さ
れる。In step S1304 of this flow,
A case will be described with reference to FIG. 14 in which a contact between the mesh power supply wiring in the designated range in the central portion of the chip and the power supply in the functional block is generated and connected. In FIG. 14, 1401 is a chip frame, 1402 is an IO cell, 140
3 is a functional block, 1404 is an N-1 layer high potential power supply mesh wiring on the chip, 1405 is an N-1 layer low potential power supply mesh wiring on the chip, 1406 is an N layer high potential power supply mesh wiring on the chip, and 1407 is N layer low potential power supply mesh wiring on a chip, 1408 is a contact connecting N layer and N-1 layer, 1409 is a contact connecting N-1 layer and N-2 layer, high potential power source, low potential power source Is I
It is supplied from the O cell 1402, and is supplied to the designated functional block 1403 in the center of the chip via the power supply mesh wirings 1404, 1405, 1406, 1407 on the chip and the contact 1409 arranged in the center of the chip.

【００５６】本手法によりチップの中心部の電源電圧降
下を抑制することができる。By this method, the power supply voltage drop in the central portion of the chip can be suppressed.

【００５７】（実施の形態９）図１５は本発明の、半導
体集積回路の配線方法の実施の形態９に係る発明につい
てのフロー図である。ステップＳ１５０１はフロアプラ
ンとチップ全体の電源配線Ｎ層、Ｎ−１層の電源配線を
施す。Ｎ層、Ｎ−１層の電源配線はそれぞれ高電位電源
と低電位電源から構成されている。ステップＳ１５０２
は、Ｎ−２層以下の配線層で作成された機能ブロックの
外周座標を抽出する。ステップＳ１５０３はチップ上の
指定された機能ブロックの外周座標以外に、Ｎ−１層と
Ｎ−２層間のコンタクト生成を阻止する工程。ステップ
Ｓ１５０４はチップ上のＮ−１層電源メッシュ配線と指
定された機能ブロック内のＮ−２層電源配線間のみにコ
ンタクトを発生し接続する。(Ninth Embodiment) FIG. 15 is a flow chart of the invention according to the ninth embodiment of the wiring method for a semiconductor integrated circuit of the present invention. In step S1501, the floor plan and the power supply wirings for the entire chip, N layers and N-1 layers, are provided. The power wirings of the N layer and the N-1 layer are composed of a high potential power source and a low potential power source, respectively. Step S1502
Extracts the outer peripheral coordinates of the functional block created in the wiring layer of layer N-2 or lower. Step S1503 is a step of preventing contact generation between the N-1 layer and the N-2 layer in addition to the outer peripheral coordinates of the designated functional block on the chip. In step S1504, a contact is generated and connected only between the N-1 layer power supply wiring on the chip and the N-2 layer power supply wiring in the designated functional block.

【００５８】たとえば、図１のステップＳ１０１を本フ
ローのステップＳ１５０１に、また図１のステップＳ１
０５を本フローのステップＳ１５０２、Ｓ１５０３、Ｓ
１５０４に置き換えることができる。For example, step S101 of FIG. 1 is changed to step S1501 of this flow, and step S1 of FIG.
05 to steps S1502, S1503, S of this flow
1504.

【００５９】本フローのステップＳ１５０４において、
チップ上のＮ−１層電源メッシュ配線と指定した機能ブ
ロック内のＮ−２層電源配線にのみコンタクトを発生し
接続した場合について、図１６を用いて説明する。図１
６において、１６０１はチップ枠、１６０２はＩＯセ
ル、１６０３は機能ブロック、１６０４はチップ上のＮ
−１層高電位電源メッシュ配線、１６０５はチップ上の
Ｎ−１層低電位電源メッシュ配線、１６０６はチップ上
のＮ層高電位電源メッシュ配線、１６０７はチップ上の
Ｎ層低電位電源メッシュ配線、１６０８はＮ層、Ｎ−１
層間を接続するコンタクト、１６０９はＮ−１層、Ｎ−
２層間を接続するコンタクトである。電源の高電位電
源、低電位電源はＩＯセル１６０２から供給され、チッ
プの電源メッシュ配線１６０４、１６０５、１６０６、
１６０７、指定された機能ブロック上に配置されたコン
タクト１６０９を経由して、指定された機能ブロック１
６０３に供給される。In step S1504 of this flow,
A case where contacts are generated and connected only to the N-1 layer power supply wiring on the chip and the N-2 layer power supply wiring in the designated functional block will be described with reference to FIG. Figure 1
In FIG. 6, 1601 is a chip frame, 1602 is an IO cell, 1603 is a functional block, and 1604 is N on the chip.
-1 layer high potential power supply mesh wiring, 1605 is N-1 layer low potential power supply mesh wiring on the chip, 1606 is N layer high potential power supply mesh wiring on the chip, 1607 is N layer low potential power supply mesh wiring on the chip, 1608 is an N layer, N-1
Contact connecting layers, 1609 is N-1 layer, N-
A contact that connects two layers. The high potential power source and the low potential power source of the power source are supplied from the IO cell 1602, and the power source mesh wirings 1604, 1605, 1606 of the chip,
1607, the designated functional block 1 via the contact 1609 arranged on the designated functional block
603 is supplied.

【００６０】本手法により指定された機能ブロック上の
みに形成されたコンタクトを経由してチップからの電源
を供給でき、指定された機能ブロックの電源電圧降下を
抑制することができる。According to this method, the power supply from the chip can be supplied via the contact formed only on the designated functional block, and the power supply voltage drop of the designated functional block can be suppressed.

【００６１】[0061]

【発明の効果】以上のように本発明は、半導体集積回路
の配線方法に関し、チップ上に配置する機能ブロック内
の電源配線の密度を上げること、及びリング状に電源配
線を施すことにより、機能ブロックの配置向き、位置に
依存せずに、チップ上の電源配線と、機能ブロック内の
電源配線を機能ブロック上での均等な接続を可能とす
る。As described above, the present invention relates to a wiring method for a semiconductor integrated circuit, which has a function by increasing the density of power supply wiring in a functional block arranged on a chip and providing the power supply wiring in a ring shape. The power supply wiring on the chip and the power supply wiring in the functional block can be evenly connected on the functional block regardless of the arrangement direction and position of the block.

【００６２】また、チップ上の電源配線において、チッ
プの中心部の電源配線幅を太くまた、蜜に配線すること
により、中心部での電源電圧降下を軽減することができ
る。また、チップメッシュ電源配線と機能ブロック間の
コンタクトの位置を制御することにより、半導体集積回
路のチップ中心部及び特定の機能ブロック内の電源電圧
降下を抑制することができる優れた半導体集積回路の配
線方法を提供するものである。Further, in the power supply wiring on the chip, by widening the power supply wiring width in the central portion of the chip and by narrowing the wiring, the power supply voltage drop in the central portion can be reduced. Further, by controlling the position of the contact between the chip mesh power supply wiring and the functional block, it is possible to suppress the power supply voltage drop in the central portion of the semiconductor integrated circuit chip and in a specific functional block. It provides a method.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の実施の形態１に係るフロー図FIG. 1 is a flow chart according to a first embodiment of the present invention.

【図２】本発明の実施の形態１に係るチップ上電源と機
能ブロック電源の接続を示す図FIG. 2 is a diagram showing a connection between the on-chip power supply and the functional block power supply according to the first embodiment of the present invention.

【図３】本発明の実施の形態２に係るフロー図FIG. 3 is a flowchart according to the second embodiment of the present invention.

【図４】本発明の実施の形態３に係るフロー図FIG. 4 is a flowchart according to the third embodiment of the present invention.

【図５】本発明の実施の形態３に係るチップ上電源と機
能ブロック電源の接続を示す図FIG. 5 is a diagram showing a connection between an on-chip power supply and a functional block power supply according to a third embodiment of the present invention.

【図６】本発明の実施の形態４に係るフロー図FIG. 6 is a flowchart according to the fourth embodiment of the present invention.

【図７】本発明の実施の形態５に係るフロー図FIG. 7 is a flowchart according to the fifth embodiment of the present invention.

【図８】本発明の実施の形態５に係るチップのメッシュ
電源配線を生成した図FIG. 8 is a diagram in which a mesh power supply wiring of the chip according to the fifth embodiment of the present invention is generated.

【図９】本発明の実施の形態６に係るフロー図FIG. 9 is a flowchart according to the sixth embodiment of the present invention.

【図１０】本発明の実施の形態６に係る、チップのメッ
シュ電源配線を生成した図FIG. 10 is a diagram in which a mesh power supply wiring of a chip is generated according to the sixth embodiment of the present invention.

【図１１】本発明の実施の形態７に係るフロー図FIG. 11 is a flowchart according to the seventh embodiment of the present invention.

【図１２】本発明の実施の形態７に係る、チップのメッ
シュ電源配線を生成した図FIG. 12 is a diagram in which a mesh power supply wiring of a chip is generated according to the seventh embodiment of the present invention.

【図１３】本発明の実施の形態８に係るフロー図FIG. 13 is a flowchart according to the eighth embodiment of the present invention.

【図１４】本発明の実施の形態８に係る実施図FIG. 14 is an implementation diagram according to an eighth embodiment of the present invention.

【図１５】本発明の実施の形態９に係るフロー図FIG. 15 is a flow chart according to Embodiment 9 of the present invention.

【図１６】本発明の実施の形態９に係る実施図FIG. 16 is an implementation diagram according to the ninth embodiment of the present invention.

【図１７】従来の半導体集積回路のレイアウト設計フロ
ー図FIG. 17 is a layout design flowchart of a conventional semiconductor integrated circuit.

【図１８】従来のレイアウト設計におけるチップメッシ
ュ電源設計図[Figure 18] Chip mesh power supply design diagram in conventional layout design

【図１９】従来のレイアウト設計のチップ上電源と機能
ブロック電源の接続を示す図FIG. 19 is a diagram showing the connection between the on-chip power supply and the functional block power supply of the conventional layout design.

【符号の説明】[Explanation of symbols]

２０１、５０１、１９０１ 機能ブロック ２０２、５０２、１９０２ 機能ブロック内Ｎ−２層高
電位電源配線 ２０３、５０３、１９０３ 機能ブロック内Ｎ−２層低
電位電源配線 ２０４、５０４、１９０４ チップ上のＮ−１層高電位
電源メッシュ配線 ２０５、５０５、１９０５ チップ上のＮ−１層低電位
電源メッシュ配線 ２０６、５０６、１９０６ Ｎ−１層とＮ−２層高電位
電源配線のコンタクト群 ２０７、５０７、１９０７ Ｎ−１層とＮ−２層低電位
電源配線のコンタクト群 ８０１、１００１、１２０１、１４０１、１６０１、１
８０１ チップ枠 ８０２、１００２、１２０２、１４０２、１６０２、１
８０２ ＩＯセル ８０３、１００３、１２０３、１４０３、１６０３、１
８０３ 機能ブロック ２０４、５０４、１９０４、８０４、１００４、１２０
４、１４０４、１６０４、１８０４ チップ上のＮ−１
層高電位電源メッシュ配線 ２０５、５０５、１９０５、８０５、１００５、１２０
５、１４０５、１６０５、１８０５ チップ上のＮ−１
層低電位電源メッシュ配線 ８０６、１００６、１２０６、１４０６、１６０６、１
８０６ チップ上のＮ層高電位電源メッシュ配線 ８０７、１００７、１２０７、１４０７、１６０７、１
８０７ チップ上のＮ層低電位電源メッシュ配線 ８０８、１００８、１２０８、１４０８、１６０８、１
８０８ Ｎ層、Ｎ−１層間を接続するコンタクト Ｓ１０１〜Ｓ１０６ ステップ Ｓ３０１〜Ｓ３０６ ステップ Ｓ４０１〜Ｓ４０６ ステップ Ｓ６０１〜Ｓ６０６ ステップ Ｓ７０１〜Ｓ７０４ ステップ Ｓ９０１〜Ｓ９０５ ステップ Ｓ１１０１〜Ｓ１１０６ ステップ Ｓ１３０１〜Ｓ１３０４ ステップ Ｓ１５０１〜Ｓ１５０４ ステップ Ｓ１７０１〜Ｓ１７０４ ステップ201, 501, 1901 Functional block 202, 502, 1902 N-2 layer high-potential power wiring 203, 503, 1903 in functional block N-2 layer low-potential power wiring 204, 504, 1904 N-1 on chip Layer high-potential power supply mesh wiring 205, 505, 1905 N-1 layer low-potential power supply mesh wiring 206, 506, 1906 on chip Chip groups 207, 507, 1907 N of N-1 layer and N-2 layer high-potential power supply wiring Contact groups 801, 1001, 1201, 1401, 1601, 1 of the -1 layer and N-2 layer low potential power supply wirings
801 Chip frames 802, 1002, 1202, 1402, 1602, 1
802 IO cells 803, 1003, 1203, 1403, 1603, 1
803 Function blocks 204, 504, 1904, 804, 1004, 120
4, 1404, 1604, 1804 N-1 on chip
Layer high-potential power supply mesh wiring 205, 505, 1905, 805, 1005, 120
5, 1405, 1605, 1805 N-1 on chip
Layer low-potential power supply mesh wiring 806, 1006, 1206, 1406, 1606, 1
806 N-layer high-potential power supply mesh wiring on the chip 807, 1007, 1207, 1407, 1607, 1
807 N layer low potential power supply mesh wiring on the chip 808, 1008, 1208, 1408, 1608, 1
808 Contact for connecting N layer and N-1 layer S101 to S106 Step S301 to S306 Step S401 to S406 Step S601 to S606 Step S701 to S704 Step S901 to S905 Step S1101 to S1106 Step S1301 to S1304 Step S1501 to S1504 Step S1701 Step S1704

Claims (9)

【特許請求の範囲】[Claims] 【請求項１】 半導体集積回路の配線方法であって、チ
ップ上の全面にわたるフロアプランと前記チップ上の第
１の電源と第２の電源で構成される電源配線をＮ層（Ｎ
は３以上の整数）及びＮ−１層において配線を施す工程
と、前記チップ上に配置した機能ブロック内のＮ−２層
電源配線層は前記第１の電源と前記第２の電源で構成さ
れる電源配線層であって、前記Ｎ−２層電源配線幅を前
記Ｎ−１層の電源配線幅の１／２以下の配線幅とし配線
する工程と、前記Ｎ−２層において前記第１の電源と前
記第２の電源の配線を交互に生成する工程とを備えるこ
とを特徴とする半導体集積回路の配線方法。1. A wiring method for a semiconductor integrated circuit, comprising: a floor plan covering the entire surface of a chip; and N layers (N layers) of power wiring composed of a first power source and a second power source on the chip.
Is an integer of 3 or more) and the step of providing wiring in the N-1 layer, and the N-2 layer power wiring layer in the functional block arranged on the chip is composed of the first power source and the second power source. A power supply wiring layer having a width equal to or less than ½ of a power supply wiring width of the N-1 layer, wherein the N-2 layer power supply wiring width is equal to or less than 1/2. A wiring method for a semiconductor integrated circuit, comprising: a step of alternately generating a power source and a wiring of the second power source. 【請求項２】 前記機能ブロック内の前記Ｎ−２層電源
配線幅及びピッチを、前記Ｎ−１層電源配線とのコンタ
クトを配置し得る最小配線幅、最小ピッチとすることを
特徴とする請求項１に記載の半導体集積回路の配線方
法。2. A width and a pitch of the N-2 layer power supply wiring in the functional block are set to a minimum wiring width and a minimum pitch at which a contact with the N-1 layer power supply wiring can be arranged. Item 2. A wiring method for a semiconductor integrated circuit according to item 1. 【請求項３】 半導体集積回路の配線方法であって、チ
ップ上の全面にわたるフロアプランと前記チップ上の第
１の電源と第２の電源で構成される電源配線をＮ層及び
Ｎ−１層において配線を施す工程と、前記チップ上に配
置した機能ブロック内のＮ−２層電源配線層は前記第１
の電源と前記第２の電源で構成される電源配線層であっ
て、前記Ｎ−２層電源配線幅を前記Ｎ−１層の電源配線
幅の１／２以下の配線幅とし配線する工程と、前記Ｎ−
２層において前記第１の電源と前記第２の電源の配線を
外周より内側に向かい交互にリング状に生成する工程と
を備えることを特徴とする半導体集積回路の配線方法。3. A wiring method for a semiconductor integrated circuit, comprising: a floor plan covering the entire surface of a chip; and N and N-1 layers of power wiring composed of a first power source and a second power source on the chip. In the step of providing wiring, and the N-2 layer power supply wiring layer in the functional block arranged on the chip is the first
A power supply wiring layer composed of the power supply of No. 1 and the second power supply, wherein the wiring width of the N-2 layer power supply wiring is 1/2 or less of the power supply wiring width of the N-1 layer. , Said N-
A wiring method for a semiconductor integrated circuit, comprising: forming wirings of the first power supply and the second power supply in two layers alternately inward from the outer periphery in a ring shape. 【請求項４】 前記機能ブロック内の前記Ｎ−２層電源
配線幅及びピッチを、前記Ｎ−１層電源配線とのコンタ
クトを配置し得る最小配線幅、最小ピッチとすることを
特徴とする請求項３に記載の半導体集積回路の配線方
法。4. The width and pitch of the N-2 layer power supply wiring in the functional block are set to a minimum wiring width and a minimum pitch at which a contact with the N-1 layer power supply wiring can be arranged. Item 5. A wiring method for a semiconductor integrated circuit according to item 3. 【請求項５】 半導体集積回路の配線方法であって、チ
ップ上の全面にわたるフロアプランとＮ層、Ｎ−１層に
前記チップの外周より内側に向かって第１の電源、第２
の電源の仮のリング状電源配線を交互に生成する工程
と、前記チップの中心座標及び前記リング状電源配線の
座標を抽出する工程と、前記中心座標から放射線状に生
成した直線と前記リング状電源配線の交点を算出する工
程と、前記算出された交点座標より前記チップの外周よ
り内側に向かって中心部が密に外周部が疎となる前記第
１の電源、前記第２の電源のリング状電源配線の座標を
交互に生成し、前記チップに前記第１の電源、前記第２
の電源のリング状電源配線を前記Ｎ層、前記Ｎ−１層に
施す工程とを備えることを特徴とする半導体集積回路の
配線方法。5. A method for wiring a semiconductor integrated circuit, comprising: a floor plan covering the entire surface of a chip, an N layer, and an N-1 layer, a first power source and a second power source extending inward from the outer periphery of the chip.
Alternately generating temporary ring-shaped power supply wirings for the power source, extracting the center coordinates of the chip and the coordinates of the ring-shaped power supply wirings, the straight line radially generated from the center coordinates, and the ring-shaped Rings of the first power supply and the second power supply, in which the intersections of the power supply wirings are calculated, and the central portion is denser and the outer peripheral portion is sparser toward the inside of the outer circumference of the chip from the calculated intersection coordinates. The coordinates of the power source wiring are alternately generated, and the first power source and the second power source are connected to the chip.
And applying a ring-shaped power supply wiring of the power supply to the N layer and the N-1 layer. 【請求項６】 半導体集積回路の配線方法であって、チ
ップ上の全面にわたるフロアプランとＮ層、Ｎ−１層に
前記チップ外周から内側に向かって第１の電源、第２の
電源の仮のリング状電源配線を交互に生成する工程と、
前記チップの中心座標及び前記リング状電源配線座標を
抽出する工程と、前記リング状電源配線座標からリング
状電源配線を所定の間隔で配置する座標を算出する工程
と、前記算出されたチップ中心部の前記リング状電源配
線の配線幅は太く、外周部は細くなる係数を前記電源配
線幅に掛ける工程と、前記算出されたリング状電源配線
座標及び係数の掛けられた配線幅情報に従い前記第１の
電源、前記第２の電源の電源配線を前記Ｎ層、前記Ｎ−
１層に生成する工程とを備えることを特徴とする半導体
集積回路の配線方法。6. A wiring method for a semiconductor integrated circuit, comprising: a floor plan covering the entire surface of a chip, and a first power supply and a second power supply for the N layer and the N-1 layer from the periphery of the chip toward the inside. And the step of alternately generating the ring-shaped power supply wiring of
A step of extracting the center coordinates of the chip and the ring-shaped power supply wiring coordinates; a step of calculating coordinates for arranging ring-shaped power supply wirings at a predetermined interval from the ring-shaped power supply wiring coordinates; In accordance with the step of multiplying the power supply wiring width by a coefficient in which the wiring width of the ring-shaped power supply wiring is thicker and the outer peripheral portion is thinner, and the calculated ring-shaped power supply wiring coordinates and wiring width information multiplied by the coefficient. Power supply of the second power supply to the N layer, the N-
And a step of forming the semiconductor integrated circuit in one layer. 【請求項７】 半導体集積回路の配線方法であって、チ
ップ上の全面にわたるフロアプランとＮ層、Ｎ−１層に
前記チップ外周から内側に向かって第１の電源、第２の
電源の仮のリング状電源配線を交互に生成する工程と、
前記チップの中心座標及び前記リング状電源配線座標を
抽出する工程と、前記中心座標から放射線状に生成した
直線と前記リング状電源配線の交点を算出する工程と、
前記算出された交点座標より前記チップの外周から内側
に向かって中心部が密に外周部が疎となる前記第１の電
源、前記第２の電源のリング状電源配線の座標を算出す
る工程と、前記算出されたチップ中心部の前記リング電
源配線の配線幅は太く、外周部は細くなる係数を前記電
源配線幅に掛ける工程と、前記算出されたリング状電源
配線座標及び係数の掛けられた配線幅情報に従い前記第
１の電源、前記第２のリング状電源の電源配線を前記Ｎ
層、前記Ｎ−１層に生成する工程とを備えることを特徴
とする半導体集積回路の配線方法。7. A wiring method for a semiconductor integrated circuit, comprising: a floor plan covering the entire surface of a chip and a first power supply and a second power supply for the N layer and the N-1 layer from the outer periphery of the chip toward the inner side. And the step of alternately generating the ring-shaped power supply wiring of
A step of extracting the center coordinates of the chip and the ring-shaped power supply wiring coordinates; and a step of calculating the intersection of the straight line radially generated from the center coordinates and the ring-shaped power supply wiring,
Calculating the coordinates of the ring-shaped power supply wirings of the first power supply and the second power supply in which the central portion is densely inward from the outer circumference of the chip from the calculated intersection coordinates and the outer circumference is sparse The step of multiplying the power supply wiring width by a coefficient in which the calculated wiring width of the ring power supply wiring in the central portion of the chip is thicker and the outer peripheral portion thereof is thinner, and the calculated ring-shaped power supply wiring coordinate and the coefficient are multiplied. According to the wiring width information, the power supply wirings of the first power supply and the second ring-shaped power supply are
Layer, and a step of forming in the N-1 layer, a wiring method for a semiconductor integrated circuit. 【請求項８】 半導体集積回路の配線方法であって、チ
ップ上の全面にわたるフロアプランと前記チップに第１
の電源、第２の電源のメッシュ状電源配線をＮ層及びＮ
−１層でそれぞれ隣接して交互に生成する工程と、前記
チップの中心座標を抽出する工程と、前記チップの中心
座標の周囲の指定された範囲以外に、前記Ｎ−１層と機
能ブロック内の前記第１の電源と前記第２の電源で構成
される電源配線層のＮ−２層間のコンタクト生成を阻止
する工程と、前記チップ上の前記指定された範囲の前記
Ｎ−１層メッシュ電源と前記Ｎ−２層電源間の同一電位
間のコンタクトを発生し接続する工程とを備えることを
特徴とする半導体集積回路の配線方法。8. A wiring method for a semiconductor integrated circuit, comprising: a floor plan covering the entire surface of a chip;
Power source, second power source mesh-like power source wiring in N layers and N
In addition to the step of alternately generating adjacent to each other in the -1 layer, the step of extracting the central coordinates of the chip, and the specified range around the central coordinates of the chip, the N-1 layer and the functional block Blocking the generation of contacts between the N-2 layers of the power wiring layer composed of the first power source and the second power source, and the N-1 layer mesh power source in the designated range on the chip. And a step of generating and connecting a contact having the same potential between the N-2 layer power supplies, and a wiring method for a semiconductor integrated circuit. 【請求項９】 半導体集積回路の配線方法であって、チ
ップ上の全面にわたるフロアプランと前記チップに第１
の電源、第２の電源のメッシュ電源配線をＮ層及びＮ−
１層でそれぞれ隣接して交互に生成する工程と、前記チ
ップ上に配置した機能ブロック内の前記第１の電源と前
記第２の電源で構成される電源配線層のＮ−２層以下の
配線層で作成された機能ブロックの外周座標を抽出する
工程と、前記チップ上の指定された機能ブロックの外周
座標以外の領域の、前記Ｎ−１層メッシュ電源配線と前
記機能ブロック内のＮ−２層電源配線間のコンタクト生
成を阻止する工程と、前記チップ上のＮ−１層メッシュ
電源配線と指定された機能ブロック内の前記Ｎ−２層電
源間の同一電位間のコンタクトを発生し接続する工程と
を備えることを特徴とする半導体集積回路の配線方法。9. A method of wiring a semiconductor integrated circuit, comprising: a floor plan covering the entire surface of a chip;
Power source, second power source mesh power source wiring to N layer and N-
Steps of alternately generating adjacent ones in one layer, and wiring of N-2 layers or less of a power wiring layer composed of the first power source and the second power source in the functional block arranged on the chip Extracting the outer peripheral coordinates of the functional block created in a layer, and the N-1 layer mesh power supply wiring and N-2 in the functional block in an area other than the outer peripheral coordinates of the designated functional block on the chip. And a step of preventing contact generation between layer power supply lines, and generating and connecting contacts at the same potential between the N-1 layer mesh power supply line on the chip and the N-2 layer power supply in the designated functional block. A wiring method for a semiconductor integrated circuit, comprising:
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