JP2003338190A - 半導体記憶装置 - Google Patents
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- G11C17/123—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices comprising cells having several storage transistors connected in series
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】
【課題】読み出し不良を招くことなく、記憶データの高
速読み出しを可能にした半導体記憶装置を提供する。 【解決手段】直列接続された複数のメモリトランジスタ
１１を含むメモリトランジスタ群１０、メモリトランジ
スタ１１のデータが出力されるデータ読み出し線１６を
有している。データ読み出し線１６にはセンスアンプ１
７が接続されている。データ読み出し線１６はプリチャ
ージ用トランジスタ１２によって０Ｖにディスチャージ
される。そして、データ読み出し線１６には、センスア
ンプ１７の出力によって制御された第１のレベル保持用
トランジスタ２２と、第１のレベル保持用トランジスタ
２２と０Ｖの間に第２のレベル保持用トランジスタ２１
が接続されている。また、プリチャージ用トランジスタ
１２によるプリチャージが終了した後に、第２のレベル
保持用トランジスタ２１をオンさせるための遅延信号を
発生する遅延回路３２が設けられている。
速読み出しを可能にした半導体記憶装置を提供する。 【解決手段】直列接続された複数のメモリトランジスタ
１１を含むメモリトランジスタ群１０、メモリトランジ
スタ１１のデータが出力されるデータ読み出し線１６を
有している。データ読み出し線１６にはセンスアンプ１
７が接続されている。データ読み出し線１６はプリチャ
ージ用トランジスタ１２によって０Ｖにディスチャージ
される。そして、データ読み出し線１６には、センスア
ンプ１７の出力によって制御された第１のレベル保持用
トランジスタ２２と、第１のレベル保持用トランジスタ
２２と０Ｖの間に第２のレベル保持用トランジスタ２１
が接続されている。また、プリチャージ用トランジスタ
１２によるプリチャージが終了した後に、第２のレベル
保持用トランジスタ２１をオンさせるための遅延信号を
発生する遅延回路３２が設けられている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に読み出し専用メモリであるＲＯＭ（Read onl
y Memory）に関する。
関し、特に読み出し専用メモリであるＲＯＭ（Read onl
y Memory）に関する。
【０００２】
【従来の技術】マスクＲＯＭ（Mask ROM）は、マスクを
用いて半導体製造工程の中でプログラムを書き込むタイ
プのＲＯＭである。プログラム書き込み方式には、拡散
層プログラム方式、イオン注入プログラム方式、コンタ
クトプログラム方式等がある。一般に、イオン注入プロ
グラム方式によるマスクＲＯＭは、他のプログラム方式
によるマスクＲＯＭに比して、１ビット当りの面積を小
さくできる。特に、複数のメモリトランジスタを直列に
接続して成るメモリトランジスタ群を有するマスクＲＯ
Ｍ（以下、縦積み型ＲＯＭという）の１ビット当りの面
積は非常に小さい。
用いて半導体製造工程の中でプログラムを書き込むタイ
プのＲＯＭである。プログラム書き込み方式には、拡散
層プログラム方式、イオン注入プログラム方式、コンタ
クトプログラム方式等がある。一般に、イオン注入プロ
グラム方式によるマスクＲＯＭは、他のプログラム方式
によるマスクＲＯＭに比して、１ビット当りの面積を小
さくできる。特に、複数のメモリトランジスタを直列に
接続して成るメモリトランジスタ群を有するマスクＲＯ
Ｍ（以下、縦積み型ＲＯＭという）の１ビット当りの面
積は非常に小さい。
【０００３】図４（ａ），（ｂ）はそのような縦積み型
ＲＯＭの等価回路図である。メモリトランジスタ群１０
は、直列接続された４つのＰチャネル型のメモリトラン
ジスタ１Ａ，１Ｂ，１Ｃ，１Ｄで構成されている。メモ
リトランジスタ群１０はビット線ＢＬに接続されてい
る。メモリトランジスタ１Ａ，１Ｂ，１Ｃ，１Ｄのゲー
トにはワード線が接続されている。ワード線には不図示
の行デコーダの出力が供給される。
ＲＯＭの等価回路図である。メモリトランジスタ群１０
は、直列接続された４つのＰチャネル型のメモリトラン
ジスタ１Ａ，１Ｂ，１Ｃ，１Ｄで構成されている。メモ
リトランジスタ群１０はビット線ＢＬに接続されてい
る。メモリトランジスタ１Ａ，１Ｂ，１Ｃ，１Ｄのゲー
トにはワード線が接続されている。ワード線には不図示
の行デコーダの出力が供給される。
【０００４】これらのメモリトランジスタ１Ａ，１Ｂ，
１Ｃ，１Ｄはマスクを用いた選択的なイオン注入によ
り、エンハンスメント型かデプレッション型か、どちら
か一方に切り換えられる。これにより、メモリトランジ
スタ１Ａ，１Ｂ，１Ｃ，１Ｄ毎に１ビットのプログラム
データが書き込まれる。この例では、メモリトランジス
タ１Ｂ，１Ｄがデプレッション型、メモリトランジスタ
１Ａ，１Ｃがエンハンスメント型であるとする。エンハ
ンスメント型のトランジスタは通常のしきい値を有して
いる。デプレッション型のトランジスタはチャネルにソ
ース・ドレインと同じタイプの不純物がイオン注入され
るため、ゲート電圧にかかわらず、常にオンしている。
１Ｃ，１Ｄはマスクを用いた選択的なイオン注入によ
り、エンハンスメント型かデプレッション型か、どちら
か一方に切り換えられる。これにより、メモリトランジ
スタ１Ａ，１Ｂ，１Ｃ，１Ｄ毎に１ビットのプログラム
データが書き込まれる。この例では、メモリトランジス
タ１Ｂ，１Ｄがデプレッション型、メモリトランジスタ
１Ａ，１Ｃがエンハンスメント型であるとする。エンハ
ンスメント型のトランジスタは通常のしきい値を有して
いる。デプレッション型のトランジスタはチャネルにソ
ース・ドレインと同じタイプの不純物がイオン注入され
るため、ゲート電圧にかかわらず、常にオンしている。
【０００５】そして、プログラムデータを読み出すに
は、先ず、プリチャージ信号ＰＣをハイレベルにして、
プリチャージ用トランジスタ２（Ｎチャネル型ＭＯＳト
ランジスタ）をオンさせ、Ｐチャネル型の読み出し電源
供給用トランジスタ３をオフさせる。このとき、すべて
のワード線はロウレベルになり、メモリトランジスタ１
Ａ，１Ｂ，１Ｃ，１Ｄはすべてオンする。
は、先ず、プリチャージ信号ＰＣをハイレベルにして、
プリチャージ用トランジスタ２（Ｎチャネル型ＭＯＳト
ランジスタ）をオンさせ、Ｐチャネル型の読み出し電源
供給用トランジスタ３をオフさせる。このとき、すべて
のワード線はロウレベルになり、メモリトランジスタ１
Ａ，１Ｂ，１Ｃ，１Ｄはすべてオンする。
【０００６】その後、プリチャージ信号ＰＣをロウレベ
ルに変化させ、Ｐチャネル型の読み出し電源供給用トラ
ンジスタ３をオンさせ、プリチャージ用トランジスタ２
をオフさせる。そして、選択されたメモリトランジスタ
に対応するワード線のみハイレベルに変化させ、他のワ
ード線をロウレベルに維持する。これによりデータの読
み出しが開始する。
ルに変化させ、Ｐチャネル型の読み出し電源供給用トラ
ンジスタ３をオンさせ、プリチャージ用トランジスタ２
をオフさせる。そして、選択されたメモリトランジスタ
に対応するワード線のみハイレベルに変化させ、他のワ
ード線をロウレベルに維持する。これによりデータの読
み出しが開始する。
【０００７】図４（ａ）に示すように、メモリトランジ
スタ１Ａが選択された場合、そのワード線がハイレベル
となる。メモリトランジスタ１Ａはエンハンスメント型
のためオフする。すると、プリチャージ用トランジスタ
２に接続されたデータ読み出し線６はロウレベル（０
Ｖ）を維持する。そして、このロウレベルの記憶データ
（「０」）は、センスアンプ８を通して、ラッチ回路１
９にラッチされる。レベル保持回路７はインバータから
成るセンスアンプ８とＮチャネル型のロウレベル保持用
トランジスタ９とで構成されている。レベル保持回路７
はデータ読み出し線６のプリチャージレベル（０Ｖ）を
安定に保持するための回路である。ロウレベル保持用ト
ランジスタ９のゲートにはセンスアンプ８の出力が印加
され、そのドレインはデータ読み出し線６に接続され、
そのソースは接地されている。
スタ１Ａが選択された場合、そのワード線がハイレベル
となる。メモリトランジスタ１Ａはエンハンスメント型
のためオフする。すると、プリチャージ用トランジスタ
２に接続されたデータ読み出し線６はロウレベル（０
Ｖ）を維持する。そして、このロウレベルの記憶データ
（「０」）は、センスアンプ８を通して、ラッチ回路１
９にラッチされる。レベル保持回路７はインバータから
成るセンスアンプ８とＮチャネル型のロウレベル保持用
トランジスタ９とで構成されている。レベル保持回路７
はデータ読み出し線６のプリチャージレベル（０Ｖ）を
安定に保持するための回路である。ロウレベル保持用ト
ランジスタ９のゲートにはセンスアンプ８の出力が印加
され、そのドレインはデータ読み出し線６に接続され、
そのソースは接地されている。
【０００８】一方、図４（ｂ）に示すように、メモリト
ランジスタ１Ｂが選択された場合、そのワード線がハイ
レベルとなる。メモリトランジスタ１Ｂはデプレッショ
ン型のためオンしている。他のメモリトランジスタ１
Ａ，１Ｃ，１Ｄについてはゲートがロウレベルのため、
すべてオンする。したがって、読み出し電源供給用トラ
ンジスタ３から、メモリトランジスタ群１０及び列デコ
ーダ４を通して充電電流Ｉが流れ、データ読み出し線６
はロウレベルからハイレベルに変化する。そして、この
ハイレベルの記憶データ（「１」）はセンスアンプ８に
よって増幅され、ラッチ回路１９にラッチされる。
ランジスタ１Ｂが選択された場合、そのワード線がハイ
レベルとなる。メモリトランジスタ１Ｂはデプレッショ
ン型のためオンしている。他のメモリトランジスタ１
Ａ，１Ｃ，１Ｄについてはゲートがロウレベルのため、
すべてオンする。したがって、読み出し電源供給用トラ
ンジスタ３から、メモリトランジスタ群１０及び列デコ
ーダ４を通して充電電流Ｉが流れ、データ読み出し線６
はロウレベルからハイレベルに変化する。そして、この
ハイレベルの記憶データ（「１」）はセンスアンプ８に
よって増幅され、ラッチ回路１９にラッチされる。
【０００９】
【発明が解決しようとする課題】しかしながら、レベル
保持回路７を設けると、メモリトランジスタからハイレ
ベルの記憶データ「１」を読み出す際に、レベルの引き
合いが生じてしまう。つまり、前記充電電流Ｉはデータ
読み出し線６をハイレベルに上げようとするが、一方
で、読み出し初期にはロウレベル保持用トランジスタ９
がオンしているため、このロウレベル保持用トランジス
タ９に流れる電流はデータ読み出し線６をロウレベルに
下げようとする。このため、データ読み出し線６の電位
が上がるのに時間がかかり、ハイレベルの記憶データ
「１」の読み出し速度が低下してしまう。そこで、従来
はロウレベル保持用トランジスタ９のインピーダンスを
大きく設計していた。
保持回路７を設けると、メモリトランジスタからハイレ
ベルの記憶データ「１」を読み出す際に、レベルの引き
合いが生じてしまう。つまり、前記充電電流Ｉはデータ
読み出し線６をハイレベルに上げようとするが、一方
で、読み出し初期にはロウレベル保持用トランジスタ９
がオンしているため、このロウレベル保持用トランジス
タ９に流れる電流はデータ読み出し線６をロウレベルに
下げようとする。このため、データ読み出し線６の電位
が上がるのに時間がかかり、ハイレベルの記憶データ
「１」の読み出し速度が低下してしまう。そこで、従来
はロウレベル保持用トランジスタ９のインピーダンスを
大きく設計していた。
【００１０】ところが、ロウレベル保持用トランジスタ
９のインピーダンスを大きくすると、ロウレベルの記憶
データ「０」を読み出す場合に、ロウレベル保持機能が
弱くなる、そのため、選択されたメモリトランジスタ１
Ａにリークがあると、データ読み出し線６に電流が流れ
込み、ロウレベルがハイレベルに化けてしまうという問
題があった。
９のインピーダンスを大きくすると、ロウレベルの記憶
データ「０」を読み出す場合に、ロウレベル保持機能が
弱くなる、そのため、選択されたメモリトランジスタ１
Ａにリークがあると、データ読み出し線６に電流が流れ
込み、ロウレベルがハイレベルに化けてしまうという問
題があった。
【００１１】また、ロウレベル保持用トランジスタ９の
インピーダンスを大きくすると、そのゲート面積も大き
くなるため、ロウレベル保持保持用トランジスタ９がオ
ンすると、データ読み出し線６に大きなゲート酸化膜容
量が付加される。したがって、ハイレベルの記憶データ
「１」を読み出す時（ロウレベル保持保持用トランジス
タ９はオン状態）、データ読み出し線６がロウレベルか
らハイレベルに変化する時間が長くなり、つまり高速読
み出しができなくなる。
インピーダンスを大きくすると、そのゲート面積も大き
くなるため、ロウレベル保持保持用トランジスタ９がオ
ンすると、データ読み出し線６に大きなゲート酸化膜容
量が付加される。したがって、ハイレベルの記憶データ
「１」を読み出す時（ロウレベル保持保持用トランジス
タ９はオン状態）、データ読み出し線６がロウレベルか
らハイレベルに変化する時間が長くなり、つまり高速読
み出しができなくなる。
【００１２】そこで本発明では半導体記憶装置におい
て、読み出しエラーを招くことなく、高速読み出しを可
能にしたものである。
て、読み出しエラーを招くことなく、高速読み出しを可
能にしたものである。
【００１３】
【課題を解決するための手段】本発明の半導体記憶装置
は、直列接続された複数のメモリトランジスタを含むメ
モリトランジスタ群、メモリトランジスタのデータが出
力されるデータ読み出し線を有している。そして、この
データ読み出し線はプリチャージ用トランジスタによっ
て第１の電位にプリチャージされる。また、データ読み
出し線にはセンスアンプが接続されている。そして、こ
のデータ読み出し線には、センスアンプの出力によって
制御された第１のレベル保持用トランジスタと、この第
１のレベル保持用トランジスタと第１の電位の間に接続
された第２のレベル保持用トランジスタとが接続されて
いる。さらに、プリチャージ用トランジスタによるプリ
チャージが終了した後に、第２のレベル保持用トランジ
スタをオンさせるための遅延信号を発生する遅延回路が
設けられている。
は、直列接続された複数のメモリトランジスタを含むメ
モリトランジスタ群、メモリトランジスタのデータが出
力されるデータ読み出し線を有している。そして、この
データ読み出し線はプリチャージ用トランジスタによっ
て第１の電位にプリチャージされる。また、データ読み
出し線にはセンスアンプが接続されている。そして、こ
のデータ読み出し線には、センスアンプの出力によって
制御された第１のレベル保持用トランジスタと、この第
１のレベル保持用トランジスタと第１の電位の間に接続
された第２のレベル保持用トランジスタとが接続されて
いる。さらに、プリチャージ用トランジスタによるプリ
チャージが終了した後に、第２のレベル保持用トランジ
スタをオンさせるための遅延信号を発生する遅延回路が
設けられている。
【００１４】
【発明の実施の形態】以下、本発明の半導体記憶装置に
係る第１の実施形態について図面を参照しながら説明す
る。
係る第１の実施形態について図面を参照しながら説明す
る。
【００１５】図１はこの半導体記憶装置の概略的な等価
回路図である。尚、縦積みＲＯＭのプログラム方法につ
いては、従来技術と同様であり、重複した説明を避ける
ために、ここでの説明は省略する。
回路図である。尚、縦積みＲＯＭのプログラム方法につ
いては、従来技術と同様であり、重複した説明を避ける
ために、ここでの説明は省略する。
【００１６】図１において、１は複数のメモリトランジ
スタ１１（Ｐチャネル型ＭＯＳトランジスタ）が直列接
続されて成るメモリトランジスタ群である。メモリトラ
ンジスタ群１０はビット線ＢＬに接続されている。１２
はプリチャージ信号ＰＣがゲートに入力されるプリチャ
ージ用トランジスタ（Ｎチャネル型ＭＯＳトランジス
タ）で、１３は同じくプリチャージ信号ＰＣがゲート入
力される読み出し電源供給用トランジスタ（Ｐチャネル
型ＭＯＳトランジスタ）である。ここで、プリチャージ
用トランジスタ１２はデータ読み出し線１６を０Ｖにデ
ィスチャージするため、プリディスチャージ用トランジ
スタであるが、本明細書では広い意味で、プリチャージ
用トランジスタと呼ぶことにする。
スタ１１（Ｐチャネル型ＭＯＳトランジスタ）が直列接
続されて成るメモリトランジスタ群である。メモリトラ
ンジスタ群１０はビット線ＢＬに接続されている。１２
はプリチャージ信号ＰＣがゲートに入力されるプリチャ
ージ用トランジスタ（Ｎチャネル型ＭＯＳトランジス
タ）で、１３は同じくプリチャージ信号ＰＣがゲート入
力される読み出し電源供給用トランジスタ（Ｐチャネル
型ＭＯＳトランジスタ）である。ここで、プリチャージ
用トランジスタ１２はデータ読み出し線１６を０Ｖにデ
ィスチャージするため、プリディスチャージ用トランジ
スタであるが、本明細書では広い意味で、プリチャージ
用トランジスタと呼ぶことにする。
【００１７】１４はメモリトランジスタ群１０に直列接
続された列デコーダ１４で、複数のＰチャネル型ＭＯＳ
トランジスタ１５が直列接続されて構成されている。そ
れらのＭＯＳトランジスタ１５には、列アドレスデータ
が印加される。
続された列デコーダ１４で、複数のＰチャネル型ＭＯＳ
トランジスタ１５が直列接続されて構成されている。そ
れらのＭＯＳトランジスタ１５には、列アドレスデータ
が印加される。
【００１８】１６はプリチャージ用トランジスタ１２及
び列デコーダ１４が接続されるデータ読み出し線であ
る。１７はこのデータ読み出し線１６を通して伝達され
る前記縦積みメモリトランジスタ群１０内の記憶データ
（「０」，「１」）を増幅するセンスアンプで、１８は
このセンスアンプ１７により増幅された記憶データを一
時保持するラッチ回路である。
び列デコーダ１４が接続されるデータ読み出し線であ
る。１７はこのデータ読み出し線１６を通して伝達され
る前記縦積みメモリトランジスタ群１０内の記憶データ
（「０」，「１」）を増幅するセンスアンプで、１８は
このセンスアンプ１７により増幅された記憶データを一
時保持するラッチ回路である。
【００１９】２０は改良されたレベル保持回路である。
このレベル保持回路２０は、そのゲートにセンスアンプ
１７の出力が印加され、そのドレインが、データ読み出
し線１６のノードＡに接続されて成る第１のロウレベル
保持用トランジスタ２２（Ｎチャネル型ＭＯＳトランジ
スタ）と、この第１のロウレベル保持用トランジスタ２
２と直列に接続され、そのゲートに後述する遅延回路３
２の出力信号が入力され第２のロウレベル保持用トラン
ジスタ２１（Ｎチャネル型ＭＯＳトランジスタ）と、か
ら構成されている。第２のロウレベル保持用トランジス
タ２１のソースはプリチャージ電位と同じ接地電位（０
Ｖ）に接続されている。
このレベル保持回路２０は、そのゲートにセンスアンプ
１７の出力が印加され、そのドレインが、データ読み出
し線１６のノードＡに接続されて成る第１のロウレベル
保持用トランジスタ２２（Ｎチャネル型ＭＯＳトランジ
スタ）と、この第１のロウレベル保持用トランジスタ２
２と直列に接続され、そのゲートに後述する遅延回路３
２の出力信号が入力され第２のロウレベル保持用トラン
ジスタ２１（Ｎチャネル型ＭＯＳトランジスタ）と、か
ら構成されている。第２のロウレベル保持用トランジス
タ２１のソースはプリチャージ電位と同じ接地電位（０
Ｖ）に接続されている。
【００２０】このレベル保持回路２０は、プリチャージ
用トランジスタ１２がオン状態からオフ状態に変化し、
メモリトランジスタ１１からのデータ読み出しが開始さ
れた後、一定時間遅れて第２のロウレベル保持用トラン
ジスタ２１がオンし、レベル保持回路２０が機能するよ
うにした。その一定時間遅れた信号を遅延回路３２で作
成している。この信号はプリチャージ信号がロウレベル
に変化した後に、一定時間だけ遅れてハイレベルに立ち
上がる信号である。好ましくは、その信号はメモリトラ
ンジスタ群１０からデータ読みだし線１６に出力される
データが確定した後に、ハイレベルに立ち上がることで
ある。
用トランジスタ１２がオン状態からオフ状態に変化し、
メモリトランジスタ１１からのデータ読み出しが開始さ
れた後、一定時間遅れて第２のロウレベル保持用トラン
ジスタ２１がオンし、レベル保持回路２０が機能するよ
うにした。その一定時間遅れた信号を遅延回路３２で作
成している。この信号はプリチャージ信号がロウレベル
に変化した後に、一定時間だけ遅れてハイレベルに立ち
上がる信号である。好ましくは、その信号はメモリトラ
ンジスタ群１０からデータ読みだし線１６に出力される
データが確定した後に、ハイレベルに立ち上がることで
ある。
【００２１】以下、この半導体記憶装置の読み出し動作
について説明する。いま、プリチャージ用トランジスタ
１２がオン状態からオフ状態に変化したとする。また、
ワード線ＷＬのレベルは確定し、列デコーダ１４も導通
しているものとする。
について説明する。いま、プリチャージ用トランジスタ
１２がオン状態からオフ状態に変化したとする。また、
ワード線ＷＬのレベルは確定し、列デコーダ１４も導通
しているものとする。
【００２２】まず、メモリトランジスタ１１からロウレ
ベルの記憶データ（「０」）を読み出す場合を考える。
この場合、データ読み出し線１６は、従来例と同様にプ
リチャージ用トランジスタ１２により、ロウレベルにデ
ィスチャージされている。このレベル保持回路２０にお
いて、ロウレベルの電位がセンスアンプ１７によりハイ
レベルの電位に変換され、このハイレベルの電位を受け
て第１のロウレベル保持用トランジスタ２２がオンす
る。そして、その後遅延回路３２からの信号（ハイレベ
ルの信号）を受けた第２のロウレベル保持用トランジス
タ２１がオンする。これにより、レベル保持回路２０の
ロウレベル保持動作が開始し、データ読み出し線１６の
ロウレベルの電位が保持される。
ベルの記憶データ（「０」）を読み出す場合を考える。
この場合、データ読み出し線１６は、従来例と同様にプ
リチャージ用トランジスタ１２により、ロウレベルにデ
ィスチャージされている。このレベル保持回路２０にお
いて、ロウレベルの電位がセンスアンプ１７によりハイ
レベルの電位に変換され、このハイレベルの電位を受け
て第１のロウレベル保持用トランジスタ２２がオンす
る。そして、その後遅延回路３２からの信号（ハイレベ
ルの信号）を受けた第２のロウレベル保持用トランジス
タ２１がオンする。これにより、レベル保持回路２０の
ロウレベル保持動作が開始し、データ読み出し線１６の
ロウレベルの電位が保持される。
【００２３】また、メモリトランジスタ１１からハイレ
ベルの記憶データ（「１」）を読み出す場合を考える。
この場合、読み出し開始時に保持回路２０の第１のロウ
レベル保持用トランジスタ２２はオンしているが、第２
のロウレベル保持用トランジスタ２１は未だオフしてい
る。すると、メモリトランジスタ１１からビット線Ｂ
Ｌ、列デコーダ１４を経由してデータ読み出し線１６に
ハイレベルの記憶データ（「１」）が出力される。そし
て、保持回路２０のロウレベル保持機能が動作開始しな
い状態で、データ読み出し線１６が高速にハイレベルに
立ち上がり、これを受けてセンスアンプ１７の出力がロ
ウレベルに変化する。ここで、ハイレベルの記憶データ
（「１」）が確定する。
ベルの記憶データ（「１」）を読み出す場合を考える。
この場合、読み出し開始時に保持回路２０の第１のロウ
レベル保持用トランジスタ２２はオンしているが、第２
のロウレベル保持用トランジスタ２１は未だオフしてい
る。すると、メモリトランジスタ１１からビット線Ｂ
Ｌ、列デコーダ１４を経由してデータ読み出し線１６に
ハイレベルの記憶データ（「１」）が出力される。そし
て、保持回路２０のロウレベル保持機能が動作開始しな
い状態で、データ読み出し線１６が高速にハイレベルに
立ち上がり、これを受けてセンスアンプ１７の出力がロ
ウレベルに変化する。ここで、ハイレベルの記憶データ
（「１」）が確定する。
【００２４】すると、これを受けて、第１のロウレベル
保持用トランジスタ２２がオフする。従って、その後、
遅延回路３２からの信号（ハイレベルの信号）によって
第２のロウレベル保持用トランジスタ２１がオンして
も、第１のロウレベル保持用トランジスタ２２はすでに
オフ状態であるため、保持回路２０のロウレベル保持機
能は結局働かない。したがって、第１のロウレベル保持
用トランジスタ２２、第２のロウレベル保持用トランジ
スタ２１のインピーダンスを小さくしても、ハイレベル
の記憶データ（「１」）の読み出し速度を向上すること
ができる。
保持用トランジスタ２２がオフする。従って、その後、
遅延回路３２からの信号（ハイレベルの信号）によって
第２のロウレベル保持用トランジスタ２１がオンして
も、第１のロウレベル保持用トランジスタ２２はすでに
オフ状態であるため、保持回路２０のロウレベル保持機
能は結局働かない。したがって、第１のロウレベル保持
用トランジスタ２２、第２のロウレベル保持用トランジ
スタ２１のインピーダンスを小さくしても、ハイレベル
の記憶データ（「１」）の読み出し速度を向上すること
ができる。
【００２５】また、第１のロウレベル保持用トランジス
タ２２、第２のロウレベル保持用トランジスタ２１のイ
ンピーダンスを小さくできる結果、ロウレベルの記憶デ
ータ「０」読み出し時の、ロウレベル保持機能を高める
ことができる。
タ２２、第２のロウレベル保持用トランジスタ２１のイ
ンピーダンスを小さくできる結果、ロウレベルの記憶デ
ータ「０」読み出し時の、ロウレベル保持機能を高める
ことができる。
【００２６】次に、レベル保持回路２０を構成する第２
のロウレベル保持用トランジスタ２１に出力信号を供給
する遅延回路３２の構成について図２を参照しながら説
明する。図２（ａ）は遅延回路３２を含めた半導体記憶
装置のブロック図で、図２（ｂ）は遅延回路３２の等価
回路図である。
のロウレベル保持用トランジスタ２１に出力信号を供給
する遅延回路３２の構成について図２を参照しながら説
明する。図２（ａ）は遅延回路３２を含めた半導体記憶
装置のブロック図で、図２（ｂ）は遅延回路３２の等価
回路図である。
【００２７】図２（ａ）に示すように、この半導体記憶
装置は、複数のメモリトランジスタ群１０が配列されて
成るＲＯＭマトリクス部１００と、ＲＯＭマトリクスの
所定の番地をアクセスするデコーダ３０と、ＲＯＭマト
リクス部１００に隣接して配置された遅延回路３２を有
している。デコーダ３０には列デコーダと行デコーダが
含まれる。
装置は、複数のメモリトランジスタ群１０が配列されて
成るＲＯＭマトリクス部１００と、ＲＯＭマトリクスの
所定の番地をアクセスするデコーダ３０と、ＲＯＭマト
リクス部１００に隣接して配置された遅延回路３２を有
している。デコーダ３０には列デコーダと行デコーダが
含まれる。
【００２８】遅延回路３２の構成は以下の通りである。
メモリトランジスタ群から成る第１の遅延回路、これに
直列接続された第２の遅延回路から成る。
メモリトランジスタ群から成る第１の遅延回路、これに
直列接続された第２の遅延回路から成る。
【００２９】まず、第１の遅延回路について説明する。
ＭＯＳトランジスタ群１０Ａは、図１のメモリトランジ
スタ群１０と同様に、複数のＰチャネル型ＭＯＳトラン
ジスタ１１Ａが直列接続されて成る。そのトランジスタ
数は、メモリトランジスタ群１０よりも大きな遅延時間
を得るために、メモリトランジスタ群１０のトランジス
タ数よりも多いことが好ましい。Ｐチャネル型ＭＯＳト
ランジスタ１１Ａは、エンハンスメント型でも、デプレ
ッション型でもよい。
ＭＯＳトランジスタ群１０Ａは、図１のメモリトランジ
スタ群１０と同様に、複数のＰチャネル型ＭＯＳトラン
ジスタ１１Ａが直列接続されて成る。そのトランジスタ
数は、メモリトランジスタ群１０よりも大きな遅延時間
を得るために、メモリトランジスタ群１０のトランジス
タ数よりも多いことが好ましい。Ｐチャネル型ＭＯＳト
ランジスタ１１Ａは、エンハンスメント型でも、デプレ
ッション型でもよい。
【００３０】このＭＯＳトランジスタ群１０Ａはビット
線ＢＬに接続され、さらに図１の列デコーダ１４に対応
したＭＯＳトランジスタ群１４Ａと直列に接続されてい
る。ＭＯＳトランジスタ群１４Ａは複数のＰチャネル型
ＭＯＳトランジスタ１５Ａが直列接続されて構成されて
いる。
線ＢＬに接続され、さらに図１の列デコーダ１４に対応
したＭＯＳトランジスタ群１４Ａと直列に接続されてい
る。ＭＯＳトランジスタ群１４Ａは複数のＰチャネル型
ＭＯＳトランジスタ１５Ａが直列接続されて構成されて
いる。
【００３１】そして、ＭＯＳトランジスタ群１０Ａ及び
ＭＯＳトランジスタ群１４Ａの各ＭＯＳトランジスタの
ゲートには共通に接地電圧（０Ｖ）が供給され、これら
のトランジスタ群は常時オンするように設定されてい
る。また、プリチャージ用トランジスタ１２Ａ（Ｎチャ
ネル型ＭＯＳトランジスタ）は、ＭＯＳトランジスタ群
１４Ａの一端（ノードＢ）に接続されている。プリチャ
ージ用トランジスタ１２Ｂ（Ｎチャネル型ＭＯＳトラン
ジスタ）は、ＭＯＳトランジスタ群１４ＡとＭＯＳトラ
ンジスタ群１０Ａの接続点（ノードＣ）に接続されてい
る。また、電源供給用トランジスタ１３Ａ（Ｐチャネル
型ＭＯＳトランジスタ）がＭＯＳトランジスタ群１０Ａ
の端に接続されている。そして、これらのプリチャージ
用トランジスタ１２Ａ，１２Ｂ及び電源供給用トランジ
スタ１３Ａのゲートにはプリチャージ信号ＰＣが印加さ
れている。
ＭＯＳトランジスタ群１４Ａの各ＭＯＳトランジスタの
ゲートには共通に接地電圧（０Ｖ）が供給され、これら
のトランジスタ群は常時オンするように設定されてい
る。また、プリチャージ用トランジスタ１２Ａ（Ｎチャ
ネル型ＭＯＳトランジスタ）は、ＭＯＳトランジスタ群
１４Ａの一端（ノードＢ）に接続されている。プリチャ
ージ用トランジスタ１２Ｂ（Ｎチャネル型ＭＯＳトラン
ジスタ）は、ＭＯＳトランジスタ群１４ＡとＭＯＳトラ
ンジスタ群１０Ａの接続点（ノードＣ）に接続されてい
る。また、電源供給用トランジスタ１３Ａ（Ｐチャネル
型ＭＯＳトランジスタ）がＭＯＳトランジスタ群１０Ａ
の端に接続されている。そして、これらのプリチャージ
用トランジスタ１２Ａ，１２Ｂ及び電源供給用トランジ
スタ１３Ａのゲートにはプリチャージ信号ＰＣが印加さ
れている。
【００３２】また、図示しないが、トランジスタ群１４
Ａの一端（ノードＢ）は、データ読み出し線１６に相当
し、ダミーのセンスアンプ１７，ダミーのレベル保持回
路２０が接続されている。これにより、ノードＢには図
１のデータ読み出し線１６の有する寄生容量と同じ寄生
容量が付加される。
Ａの一端（ノードＢ）は、データ読み出し線１６に相当
し、ダミーのセンスアンプ１７，ダミーのレベル保持回
路２０が接続されている。これにより、ノードＢには図
１のデータ読み出し線１６の有する寄生容量と同じ寄生
容量が付加される。
【００３３】次に、第２の遅延回路４０について説明す
る。この第２の遅延回路４０は、インバータとその出力
に容量が接続された複数段のインバーターチェーンから
構成されている。その段数を増加させれば、より大きな
遅延時間を得ることができる。トランジスタ群１４Ａの
一端（ノードＢ）には、この第２の遅延回路４０が接続
されている。第２の遅延回路４０の出力は、レベル保持
回路２０の第２のロウレベル保持用トランジスタ２１の
ゲートに接続されている。
る。この第２の遅延回路４０は、インバータとその出力
に容量が接続された複数段のインバーターチェーンから
構成されている。その段数を増加させれば、より大きな
遅延時間を得ることができる。トランジスタ群１４Ａの
一端（ノードＢ）には、この第２の遅延回路４０が接続
されている。第２の遅延回路４０の出力は、レベル保持
回路２０の第２のロウレベル保持用トランジスタ２１の
ゲートに接続されている。
【００３４】次に、この遅延回路３２の動作を説明す
る。まず、プリチャージ信号ＰＣがハイレベルに設定さ
れると、プリチャージ用トランジスタ１２Ａ，１２Ｂが
オンし、電源供給用トランジスタ１３Ａがオフする。こ
れにより、ノードＢ、Ｃは接地電圧（０Ｖ）に設定され
る。このとき、図１のプリチャージ用トランジスタ１
２、電源供給用トランジスタ１３についても同様に動作
する。
る。まず、プリチャージ信号ＰＣがハイレベルに設定さ
れると、プリチャージ用トランジスタ１２Ａ，１２Ｂが
オンし、電源供給用トランジスタ１３Ａがオフする。こ
れにより、ノードＢ、Ｃは接地電圧（０Ｖ）に設定され
る。このとき、図１のプリチャージ用トランジスタ１
２、電源供給用トランジスタ１３についても同様に動作
する。
【００３５】そして、プリチャージ信号ＰＣはロウレベ
ルに変化し、プリチャージが終了すると、図１のメモリ
トランジスタ群１０からのデータの読み出しが開始す
る。このとき遅延回路３２では、電源供給用トランジス
タ１３Ａがオンし、この電源供給用トランジスタ１３Ａ
から、上記のＭＯＳトランジスタ群１０Ａ、ＭＯＳトラ
ンジスタ群１４Ａに電流が流れる。これにより、ノード
Ｂ、Ｃの電位は０Ｖから上昇を開始する。
ルに変化し、プリチャージが終了すると、図１のメモリ
トランジスタ群１０からのデータの読み出しが開始す
る。このとき遅延回路３２では、電源供給用トランジス
タ１３Ａがオンし、この電源供給用トランジスタ１３Ａ
から、上記のＭＯＳトランジスタ群１０Ａ、ＭＯＳトラ
ンジスタ群１４Ａに電流が流れる。これにより、ノード
Ｂ、Ｃの電位は０Ｖから上昇を開始する。
【００３６】このとき、ＭＯＳトランジスタ群１０Ａ
は、メモリトランジスタ群１０よりトランジスタ数が多
ければ、その分、ノードＢ、Ｃの立ち上がりは遅れる。
また、プリチャージ用トランジスタ１２Ａに加えて、プ
リチャージ用トランジスタ１２Ｂを設けたので、ノード
Ｃが０Ｖに初期設定され、このノードＣがハイレベルに
立ち上がるまでの時間がより長くなる。また、第２の遅
延回路４０を設けているので、これにより、レベル保持
回路２０の第２のロウレベル保持用トランジスタ２１へ
のハイレベルの信号は更に遅延される。
は、メモリトランジスタ群１０よりトランジスタ数が多
ければ、その分、ノードＢ、Ｃの立ち上がりは遅れる。
また、プリチャージ用トランジスタ１２Ａに加えて、プ
リチャージ用トランジスタ１２Ｂを設けたので、ノード
Ｃが０Ｖに初期設定され、このノードＣがハイレベルに
立ち上がるまでの時間がより長くなる。また、第２の遅
延回路４０を設けているので、これにより、レベル保持
回路２０の第２のロウレベル保持用トランジスタ２１へ
のハイレベルの信号は更に遅延される。
【００３７】この遅延回路３２の出力信号を利用するこ
とで、メモリトランジスタ１１からのデータ読み出しが
開始された後、一定時間遅れて第２のロウレベル保持用
トランジスタ２１がオンし、レベル保持回路２０を機能
させることが可能になる。また、その遅延時間は、ＭＯ
Ｓトランジスタ群１０Ａ、１４Ａの数、第２の遅延回路
４０の段数により、可変できるため、メモリトランジス
タ１１からデータ読み出し線１６に出力されるデータが
確定した後に、ハイレベルに立ち上がる信号を作成する
ことも容易にできる。
とで、メモリトランジスタ１１からのデータ読み出しが
開始された後、一定時間遅れて第２のロウレベル保持用
トランジスタ２１がオンし、レベル保持回路２０を機能
させることが可能になる。また、その遅延時間は、ＭＯ
Ｓトランジスタ群１０Ａ、１４Ａの数、第２の遅延回路
４０の段数により、可変できるため、メモリトランジス
タ１１からデータ読み出し線１６に出力されるデータが
確定した後に、ハイレベルに立ち上がる信号を作成する
ことも容易にできる。
【００３８】なお、遅延回路３２として、上記の第１の
遅延回路のみ、あるいは第２の遅延回路４０のみを用い
ることもできる。
遅延回路のみ、あるいは第２の遅延回路４０のみを用い
ることもできる。
【００３９】また、半導体記憶装置において、更なる高
速読み出しを可能にする本発明の第２の実施形態につい
て図３を参照しながら説明する。尚、第１の実施形態と
同等の構成については重複した説明を避けるために同符
号を付して説明を省略する。
速読み出しを可能にする本発明の第２の実施形態につい
て図３を参照しながら説明する。尚、第１の実施形態と
同等の構成については重複した説明を避けるために同符
号を付して説明を省略する。
【００４０】本実施形態によれば、図３に示すように、
ハイレベル保持用トランジスタ２５（Ｐチャネル型ＭＯ
Ｓトランジスタ）を付加した。このハイレベル保持用ト
ランジスタ２５のゲートにはセンスアンプ１７の出力が
入力され、そのソースは電源電圧ＶDDに接続され、その
ドレインはデータ読み出し線１６に接続されている。
ハイレベル保持用トランジスタ２５（Ｐチャネル型ＭＯ
Ｓトランジスタ）を付加した。このハイレベル保持用ト
ランジスタ２５のゲートにはセンスアンプ１７の出力が
入力され、そのソースは電源電圧ＶDDに接続され、その
ドレインはデータ読み出し線１６に接続されている。
【００４１】これにより、データ読み出し線１６を通し
て伝達されるハイレベルの記憶データ「１」を読み出す
とき、データ読み出し線１６のレベルがセンスアンプ１
７のしきい値を超えると、センスアンプ１７の出力は、
ハイレベルからロウレベルに向けて立ち下がる。このと
き、このロウレベルの信号がハイレベル保持用トランジ
スタ２５のゲートに入力される。するとハイレベル保持
用トランジスタ２５はオンし、電源電圧ＶDDからの電位
がデータ読み出し線１６に印加されることになる。従っ
て、データ読み出し線１６のレベルは高速にハイレベル
に変化する。センスアンプ１７の出力はこれを受けて、
ロウレベル（０Ｖ）へ高速に立ち下がる。従って、ハイ
レベルの記憶データ「１」を高速に読み出することが可
能になる。
て伝達されるハイレベルの記憶データ「１」を読み出す
とき、データ読み出し線１６のレベルがセンスアンプ１
７のしきい値を超えると、センスアンプ１７の出力は、
ハイレベルからロウレベルに向けて立ち下がる。このと
き、このロウレベルの信号がハイレベル保持用トランジ
スタ２５のゲートに入力される。するとハイレベル保持
用トランジスタ２５はオンし、電源電圧ＶDDからの電位
がデータ読み出し線１６に印加されることになる。従っ
て、データ読み出し線１６のレベルは高速にハイレベル
に変化する。センスアンプ１７の出力はこれを受けて、
ロウレベル（０Ｖ）へ高速に立ち下がる。従って、ハイ
レベルの記憶データ「１」を高速に読み出することが可
能になる。
【００４２】尚、本実施形態では、メモリトランジスタ
群１０はＰチャネル型のメモリトランジスタ１１から構
成しているが、Ｎチャネル型ＭＯＳトランジスタで構成
してもよい。
群１０はＰチャネル型のメモリトランジスタ１１から構
成しているが、Ｎチャネル型ＭＯＳトランジスタで構成
してもよい。
【００４３】
【発明の効果】本発明の半導体記憶装置によれば、読み
出しエラーを招くことなく、高速読み出しが可能とな
る。
出しエラーを招くことなく、高速読み出しが可能とな
る。
【図１】本発明の第１の実施形態の半導体記憶装置を示
す回路図である。
す回路図である。
【図２】本発明の半導体記憶装置に適用された遅延回路
を示す図である。
を示す図である。
【図３】本発明の第２の実施形態の半導体記憶装置を示
す回路図である。
す回路図である。
【図４】従来の半導体記憶装置を示す回路図である。
１Ａ〜１Ｄ メモリトランジスタ ２
プリチャージ用トランジスタ ３ 読み出し電源供給用トランジスタ ４
デコーダ ６ データ読み出し線 ７
レベル保持回路 ８ センスアンプ ９
ロウレベル保持用トランジスタ １０ メモリトランジスタ群 １０Ａ
ＭＯＳトランジスタ群 １１Ａ Ｐチャネル型ＭＯＳトランジスタ １１
メモリトランジスタ １２，１２Ａ，１２Ｂ プリチャージ用トランジスタ １３ 読み出し電源供給用トランジスタ １３Ａ
電源供給用トランジスタ １４ 列デコーダ １４Ａ
ＭＯＳトランジスタ群 １５，１５Ａ Ｐチャネル型ＭＯＳトランジスタ
１６ データ読み出し線 １７ センスアンプ １８ ラッチ回路
１０ ラッチ回路 ２０ レベル保持回路 ２１ 第２のロウレベル
保持用トランジスタ ２２ 第１のロウレベル保持用トランジスタ ２５
ハイレベル保持用トランジスタ ３０ デコーダ ３２ 第１の遅延回路 ４０
第２の遅延回路 １００ ＲＯＭマトリクス部
プリチャージ用トランジスタ ３ 読み出し電源供給用トランジスタ ４
デコーダ ６ データ読み出し線 ７
レベル保持回路 ８ センスアンプ ９
ロウレベル保持用トランジスタ １０ メモリトランジスタ群 １０Ａ
ＭＯＳトランジスタ群 １１Ａ Ｐチャネル型ＭＯＳトランジスタ １１
メモリトランジスタ １２，１２Ａ，１２Ｂ プリチャージ用トランジスタ １３ 読み出し電源供給用トランジスタ １３Ａ
電源供給用トランジスタ １４ 列デコーダ １４Ａ
ＭＯＳトランジスタ群 １５，１５Ａ Ｐチャネル型ＭＯＳトランジスタ
１６ データ読み出し線 １７ センスアンプ １８ ラッチ回路
１０ ラッチ回路 ２０ レベル保持回路 ２１ 第２のロウレベル
保持用トランジスタ ２２ 第１のロウレベル保持用トランジスタ ２５
ハイレベル保持用トランジスタ ３０ デコーダ ３２ 第１の遅延回路 ４０
第２の遅延回路 １００ ＲＯＭマトリクス部
Claims (5)
- 【請求項１】 直列に接続された複数のメモリトランジ
スタを含むメモリトランジスタ群と、 前記メモリトランジスタのデータが出力されるデータ読
み出し線と、 前記データ読み出し線を第１の電位にプリチャージする
プリチャージ用トランジスタと、 前記データ読み出し線に接続されたセンスアンプと、 前記データ読み出し線に接続され、前記センスアンプの
出力によって制御された第１のレベル保持用トランジス
タと、 前記第１のレベル保持用トランジスタと前記第１の電位
の間に接続された第２のレベル保持用トランジスタと、 前記プリチャージ用トランジスタによるプリチャージが
終了した後に、前記第２のレベル保持用トランジスタを
オンさせるための遅延信号を発生する遅延回路と、を有
することを特徴とする半導体記憶装置。 - 【請求項２】 前記遅延回路は、前記メモリトランジス
タのデータが前記データ読み出し線に出力された後に、
前記第２のレベル保持用トランジスタをオンさせる遅延
信号を発生することを特徴とする請求項１記載の半導体
記憶装置。 - 【請求項３】 前記遅延回路は、直列に接続された複数
のトランジスタを含むことを特徴とする請求項１又は請
求項２記載の半導体記憶装置。 - 【請求項４】 前記遅延回路は、インバータと、このイ
ンバータの出力に接続された容量を有することを特徴と
する請求項１又は２記載の半導体記憶装置。 - 【請求項５】 前記センスアンプの出力に応じて前記デ
ータ読み出し線を第２の電位に保持するための第３のレ
ベル保持用トランジスタを有することを特徴とする請求
項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003042621A JP4201615B2 (ja) | 2002-03-12 | 2003-02-20 | 半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002-66623 | 2002-03-12 | ||
| JP2002066623 | 2002-03-12 | ||
| JP2003042621A JP4201615B2 (ja) | 2002-03-12 | 2003-02-20 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008178268A Division JP2008251162A (ja) | 2002-03-12 | 2008-07-08 | 半導体記憶装置のデータ読み出し方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003338190A true JP2003338190A (ja) | 2003-11-28 |
| JP4201615B2 JP4201615B2 (ja) | 2008-12-24 |
Family
ID=29533388
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003042621A Expired - Fee Related JP4201615B2 (ja) | 2002-03-12 | 2003-02-20 | 半導体記憶装置 |
| JP2008178268A Withdrawn JP2008251162A (ja) | 2002-03-12 | 2008-07-08 | 半導体記憶装置のデータ読み出し方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008178268A Withdrawn JP2008251162A (ja) | 2002-03-12 | 2008-07-08 | 半導体記憶装置のデータ読み出し方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6771548B2 (ja) |
| JP (2) | JP4201615B2 (ja) |
| KR (1) | KR100527026B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7254061B2 (en) | 2004-11-03 | 2007-08-07 | Samsung Electronics Co., Ltd. | Memory devices using tri-state buffers to discharge data lines, and methods of operating same |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5297091A (en) * | 1991-10-31 | 1994-03-22 | International Business Machines Corporation | Early row address strobe (RAS) precharge |
-
2003
- 2003-02-20 JP JP2003042621A patent/JP4201615B2/ja not_active Expired - Fee Related
- 2003-03-11 US US10/384,792 patent/US6771548B2/en not_active Expired - Lifetime
- 2003-03-11 KR KR10-2003-0015030A patent/KR100527026B1/ko not_active IP Right Cessation
-
2008
- 2008-07-08 JP JP2008178268A patent/JP2008251162A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7254061B2 (en) | 2004-11-03 | 2007-08-07 | Samsung Electronics Co., Ltd. | Memory devices using tri-state buffers to discharge data lines, and methods of operating same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030074354A (ko) | 2003-09-19 |
| KR100527026B1 (ko) | 2005-11-09 |
| JP4201615B2 (ja) | 2008-12-24 |
| JP2008251162A (ja) | 2008-10-16 |
| US6771548B2 (en) | 2004-08-03 |
| US20030218922A1 (en) | 2003-11-27 |
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