JP2003330503A - ダイカスト制御装置のためのアナログ入力基板 - Google Patents

Abstract

(57)【要約】 【課題】 誤差補正を容易に実施することができるアナ
ログ入力基板、当該アナログ基板と共に用いられ得る調
整用基板及び稼働用基板、及び、当該アナログ基板を備
えるダイカスト制御装置を提供することを目的とする。 【解決手段】 本発明のアナログ入力基板１０は、入力
されるアナログ値をデジタル値として出力するＡ／Ｄ変
換部１２と、２つの基準アナログ値に対して出力される
２つのデジタル値の誤差値を誤差補正値として記憶する
誤差補正値記憶部１３と、を備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ダイカストマシン
を制御するためのダイカスト制御装置、及び、当該ダイ
カスト制御装置に内蔵されるアナログ入力基板及び稼働
用基板（メイン基板）に関する。

【０００２】

【従来の技術】ダイカスト制御装置は、ダイカストマシ
ンを制御するための種々の目的に利用されている。具体
的には、マシン全体の動作、各種の射出動作、型締め動
作、等を制御するために用いられている。更には、各動
作の自動化、品質管理、生産管理、良品管理、保守管
理、故障診断、各種モニタリング等にも利用されてい
る。

【０００３】ダイカスト制御装置は、一般に、アナログ
入力基板を備えている。アナログ入力基板は、Ａ／Ｄ変
換部を有しており、入力されるアナログ値をデジタル値
に変換して出力するようになっている。

【０００４】従来のアナログ入力基板を、図４に示す。
図４に示すアナログ入力基板１００は、アナログ値が入
力されるアナログ入力回路１０１と、アナログ入力回路
１０１に入力されたアナログ値をデジタル値に変換する
Ａ／Ｄ変換器１０２と、を有している。アナログ入力回
路１０１には、誤差補正回路として機能するゼロ調整用
可変抵抗回路１０１ａ及びスパン調整用可変抵抗回路１
０１ｂが設けられている。

【０００５】前記のアナログ入力基板１００は、図４に
示すように、Ａ／Ｄ変換器１０２から出力されるデジタ
ル値をデジタル表示器１１０に表示させた状態で、誤差
調整がなされる。

【０００６】ここで、アナログ入力値の範囲が０．０〜
５．０であって、２つのアナログ基準値が「０．０」と
「５．０」である場合について説明する。

【０００７】まず、アナログ入力基板１００によってア
ナログ値「０．０」が変換されたデジタル値が「０．
３」であったとする。この時、デジタル表示器１１０は
「０．３」なる値を表示する。この場合、作業者は、デ
ジタル表示器１１０が「０．０」なる値を表示するよう
に、ゼロ調整用可変抵抗回路１０１ａを操作してアナロ
グ入力基板１００の誤差補正を行う（ＳＴＥＰ１）。

【０００８】次に、アナログ入力基板１００によってア
ナログ値「５．０」が変換されたデジタル値が「４．
５」であったとする。この時、デジタル表示器１１０は
「４．５」なる値を表示する。この場合、作業者は、デ
ジタル表示器１１０が「５．０」なる値を表示するよう
に、スパン調整用可変抵抗回路１０１ｂを操作してアナ
ログ入力基板１００の誤差補正を行う（ＳＴＥＰ２）。

【０００９】以後、アナログ入力基板１００によってア
ナログ値「０．０」が変換されたデジタル値が「０．
０」となると共にアナログ入力基板１００によってアナ
ログ値「５．０」が変換されたデジタル値が「５．０」
となるように、ＳＴＥＰ１及びＳＴＥＰ２の誤差補正工
程が順に繰り返し行われる。

【００１０】以上のように誤差補正されたアナログ入力
基板１００は、０．０〜５．０の範囲のアナログ入力値
を同様の範囲のデジタル値に変換して出力することがで
きる。

【００１１】

【発明が解決しようとする課題】前記のように、従来の
アナログ入力基板１００においても、ゼロ調整用可変抵
抗回路１０１ａ及びスパン調整用可変抵抗回路１０１ｂ
を利用して、良好な誤差補正を行うことができる。

【００１２】しかしながら、誤差補正に関するアナログ
入力基板１００の特性は、個々のアナログ入力基板毎に
異なり得る。従って、前記のような誤差補正作業は、個
々のアナログ入力基板毎に実施される必要がある。これ
は、手間及び時間を要する。

【００１３】本発明は、このような点を考慮してなされ
たものであり、誤差補正を容易に実施することができる
アナログ入力基板、当該アナログ基板と共に用いられ得
る調整用基板及び稼働用基板、及び、当該アナログ基板
を備えるダイカスト制御装置を提供することを目的とす
る。

【００１４】

【課題を解決するための手段】本発明は、入力されるア
ナログ値をデジタル値として出力するＡ／Ｄ変換部と、
２つの基準アナログ値に対して出力される２つのデジタ
ル値の誤差値を誤差補正値として記憶する誤差補正値記
憶部と、を備えたことを特徴とするアナログ入力基板で
ある。

【００１５】本発明によれば、誤差補正値記憶部に誤差
補正値が記憶されているのみでアナログ入力基板自体の
誤差補正は何ら実施されていないため、従来技術におけ
るような手間及び時間を要しない一方、誤差補正値記憶
部に記憶された誤差補正値が容易に利用され得るため、
アナログ入力基板の誤差補正を適宜の態様で実施可能で
ある。

【００１６】前記のようなアナログ入力基板の誤差補正
値記憶部に誤差補正値を記憶させるには、例えば調整用
基板が利用され得る。調整用基板は、アナログ入力基板
に接続されるようになっており、例えば、２つの基準ア
ナログ値に対応する２つの基準デジタル値を記憶する調
整用記憶部と、２つの基準アナログ値に対してＡ／Ｄ変
換部から出力される２つのデジタル値を読み込むＣＰＵ
と、を備え、前記ＣＰＵは、読み込んだデジタル値と調
整用記憶部に記憶された基準デジタル値とに基づいて、
誤差補正値を演算し、当該誤差補正値を誤差補正値記憶
部に書き込むようになっている。

【００１７】この場合、誤差補正値を誤差補正値記憶部
に書き込む作業が、極めて迅速に実施可能である。

【００１８】さて、前記のようなアナログ入力基板は、
例えば稼働用基板と共に利用され得る。稼働用基板は、
アナログ入力基板に接続されるようになっており、例え
ば、誤差補正値記憶部に記憶された誤差補正値を読み込
むＣＰＵと、ＣＰＵによって読み込まれた誤差補正値を
記憶する稼働用記憶部と、を備え、前記ＣＰＵは、稼働
用記憶部に記憶された誤差補正値に基づいて、Ａ／Ｄ変
換部から出力されるデジタル値に対して誤差補正演算を
行うようになっている。

【００１９】誤差補正演算では、例えば、２つの基準ア
ナログ値に対して出力される２つのデジタル値について
は、誤差補正値に基づいて直接的に補正がなされると共
に、前記２つのデジタル値以外のデジタル値について
は、補正後においても各デジタル値の間に線形性が維持
されるように補正がなされる。

【００２０】前記のようなアナログ入力基板と前記のよ
うな稼働用基板とは、互いに接続されて、ダイカスト制
御装置として利用されることが好ましい。

【００２１】

【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照して説明する。

【００２２】図１は、本発明の一実施の形態のアナログ
入力基板１０及び調整用基板（メイン基板）２０を示す
概略ブロック図である。図１に示すように、アナログ入
力基板１０は、アナログ値が入力されるアナログ入力回
路１１と、アナログ入力回路１１に入力されたアナログ
値をデジタル値に変換するＡ／Ｄ変換器１２と、を有し
ている。

【００２３】そして、アナログ入力基板１０は、２つの
基準アナログ値に対して出力される２つのデジタル値の
誤差値を誤差補正値として記憶することが可能な誤差補
正値記憶部１３を有している。本実施の形態では、誤差
補正値記憶部１３はＥＥＰＲＯＭで構成されている。

【００２４】一方、図１に示すように、調整用基板２０
はアナログ入力基板１０に接続されている。調整用基板
２０は、２つの基準アナログ値に対応する２つの基準デ
ジタル値を記憶する調整用記憶部２１を有している。ま
た、調整用基板２０は、２つの基準アナログ値に対して
Ａ／Ｄ変換部１２から出力される２つのデジタル値を読
み込むＣＰＵ２２を有している。

【００２５】ＣＰＵ２２は、読み込んだデジタル値と調
整用記憶部２１に記憶された基準デジタル値とに基づい
て、誤差補正値を演算し、当該誤差補正値を誤差補正値
記憶部１３に書き込むようになっている。

【００２６】ここで、２つの基準アナログ値が「０．
０」及び「５．０」である場合について、誤差補正値記
憶部１３に誤差補正値が書き込まれる過程を説明する。
この場合、調整用記憶部２１に記憶された基準デジタル
値も、「０．０」及び「５．０」である。

【００２７】まず、２つの基準アナログ値のうちの一方
「０．０」が、アナログ入力回路１１に入力される。当
該基準アナログ値は、Ａ／Ｄ変換器１２によってデジタ
ル値に変換され、ＣＰＵ２２によって読み込まれる。こ
こで、ＣＰＵ２２によって読み込まれた値は、「０．
３」であったとする。

【００２８】この場合、当該ＣＰＵ２２は、読み込んだ
デジタル値である「０．３」と調整用記憶部２１に記憶
された基準デジタル値のうちの対応する一方である
「０．０」とを比較し、読み込んだデジタル値「０．
３」を如何に増減すれば対応するデジタル値「０．０」
に合致するかを演算する。この場合、必要な増減は−
０．３である。この増減の値が、誤差補正値である。誤
差補正値が演算された後、当該誤差補正値はＣＰＵ２２
によって誤差補正値記憶部１３に書き込まれる。

【００２９】次に、２つの基準アナログ値のうちの他方
「５．０」が、アナログ入力回路１１に入力される。当
該基準アナログ値は、Ａ／Ｄ変換器１２によってデジタ
ル値に変換され、ＣＰＵ２２によって読み込まれる。こ
こで、ＣＰＵ２２によって読み込まれた値は、「４．
５」であったとする。

【００３０】この場合、当該ＣＰＵ２２は、読み込んだ
デジタル値である「４．５」と調整用記憶部２１に記憶
された基準デジタル値のうちの対応する一方である
「５．０」とを比較し、読み込んだデジタル値「４．
５」を如何に増減すれば対応するデジタル値「５．０」
に合致するかを演算する。この場合、必要な増減は＋
０．５である。この増減の値が、誤差補正値である。誤
差補正値が演算された後、当該誤差補正値はＣＰＵ２２
によって誤差補正値記憶部１３に書き込まれる。

【００３１】以上のような書き込み処理は、ほぼ全工程
を自動で行うことができる。従って、従来のようにゼロ
調整用可変抵抗回路及びスパン調整用可変抵抗回路を利
用して各アナログ入力基板毎に繰り返し行われていた誤
差補正作業と比較して、極めて迅速なアナログ入力基板
１０の出荷処理が可能である。

【００３２】さて、図２は、前記のアナログ入力基板１
０が稼働する時の状態を示している。図２において、ア
ナログ入力基板１０は、本発明の一実施の形態の稼働用
基板（メイン基板）３０に接続されている。稼働用基板
３０は、以下に示す構成要件を満たせば、調整用基板２
０と同一の基板であってもよいし、異なる基板であって
もよい。

【００３３】図２に示すように、稼働用基板３０は、誤
差補正値記憶部１３に記憶された誤差補正値を読み込む
ＣＰＵ３２と、ＣＰＵ３２によって読み込まれた誤差補
正値を記憶する稼働用記憶部３１と、を備えている。

【００３４】ＣＰＵ３２は、稼働用記憶部３１に記憶さ
れた誤差補正値に基づいて、Ａ／Ｄ変換部１２から出力
されるデジタル値に対して誤差補正演算を行うようにな
っている。

【００３５】ここで、図２のアナログ入力基板１０の誤
差補正処理について、詳細に説明する。

【００３６】まず、アナログ値のデジタル値への変換に
先立って、稼働用基板３０のＣＰＵ３２が、誤差補正値
記憶部１３に記憶された誤差補正値を読み込み、稼働用
記憶部３１がこれを記憶する。

【００３７】次に、アナログ値のデジタル値への変換が
開始される。すなわち、変換対象であるアナログ値（具
体的には、各種センサの出力値など）が、アナログ入力
回路１１に入力され、当該アナログ値がＡ／Ｄ変換器１
２によってデジタル値に変換され、ＣＰＵ３２によって
読み込まれる。

【００３８】ここで、ＣＰＵ３２によって読み込まれた
値が「０．３」であったとすると、稼働用記憶部３１に
記憶された誤差補正値「−０．３」に基づいて誤差補正
処理がなされる。すなわち、ＣＰＵ３２は「０．３」と
「−０．３」とを演算して、０．３−０．３＝０．０を
最終的なデジタル値として取得することができる。

【００３９】同様に、ＣＰＵ３２によって読み込まれた
値が「４．５」であったとすると、稼働用記憶部３１に
記憶された誤差補正値「＋０．５」に基づいて誤差補正
処理がなされる。すなわち、ＣＰＵ３２は「４．５」と
「＋０．５」とを演算して、４．５＋０．５＝５．０を
最終的なデジタル値として取得することができる。

【００４０】さて、ＣＰＵ３２によって読み込まれた値
が「０．３」と「４．５」との間の値である場合、すな
わち、誤差補正値に基づいて直接的に誤差補正がなされ
る２つのデジタル値以外の場合、補正後においても各デ
ジタル値の間に線形性が維持されるように補正がなされ
る。当該補正の態様を、図３に示す。図３に示すよう
に、デジタル値データのデータ列特性Ａが、ソフトウェ
アに基づく演算によって、データ列特性Ｂに変換され
る。

【００４１】以上のような誤差補正処理は、ほぼ全工程
を自動で行うことができる。従って、各アナログ入力基
板１０毎に誤差補正値が異なっていたとしても、極めて
迅速なアナログ入力基板１０の誤差補正処理が可能であ
る。

【００４２】なお、２つの基準アナログ値は、アナログ
入力回路１１の最小入力アナログ値と最大（フル）入力
アナログ値であることが好ましい。この場合、誤差補正
処理の精度をより高くすることができる（図３参照）。

【００４３】また、アナログ入力基板１０は、従前のよ
うにゼロ調整用可変抵抗回路及びスパン調整用可変抵抗
回路を有する必要が無いため、回路基板としての信頼性
が向上する他、回路設計上のスペースメリットがあり、
小型化に有利である。

【００４４】本件発明者は、前記のようなアナログ入力
基板１０及び稼働用基板３０が、特にダイカスト制御装
置として利用される場合に極めて有用であることを知見
した。その場合、アナログ入力回路１１は各種センサに
接続され、稼働用基板３０がダイカスト制御装置の主制
御部として機能し、ＰＬＣ、操作入力装置及び／または
表示装置等に接続され得る。

【００４５】

【発明の効果】以上説明したように、本発明のアナログ
入力基板によれば、誤差補正値記憶部に誤差補正値が記
憶されているのみでアナログ入力基板自体の誤差補正は
実施されていないため、従来技術におけるような手間及
び時間を要しない一方、誤差補正値記憶部に記憶された
誤差補正値が容易に利用され得るため、アナログ入力基
板の誤差補正を適宜の態様で実施可能である。

【００４６】また、本発明のアナログ入力基板は、稼働
用基板と共に用いられて、好適なダイカスト制御装置と
して機能することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態のアナログ入力基板及び
調整用基板を示す概略ブロック図である。

【図２】本発明の一実施の形態のアナログ入力基板及び
稼働用基板を示す概略ブロック図である。

【図３】誤差補正前及び誤差補正後のデジタル値データ
のデータ列特性を示すグラフ。

【図４】従来のアナログ入力基板を示す概略ブロック図
である。

【符号の説明】 １０ アナログ入力基板 １１ アナログ入力回路 １２ Ａ／Ｄ変換器 １３ 誤差補正値記憶部 ２０ 調整用基板 ２１ 調整用記憶部 ２２ ＣＰＵ ３０ 稼働用基板 ３１ 稼働用記憶部 ３２ ＣＰＵ

Claims (5)

【特許請求の範囲】
1. 【請求項１】入力されるアナログ値をデジタル値として
   出力するＡ／Ｄ変換部と、 ２つの基準アナログ値に対して出力される２つのデジタ
   ル値の誤差値を誤差補正値として記憶する誤差補正値記
   憶部と、を備えたことを特徴とするアナログ入力基板。
2. 【請求項２】請求項１に記載のアナログ入力基板に接続
   される調整用基板であって、 ２つの基準アナログ値に対応する２つの基準デジタル値
   を記憶する調整用記憶部と、 ２つの基準アナログ値に対してＡ／Ｄ変換部から出力さ
   れる２つのデジタル値を読み込むＣＰＵと、を備え、 前記ＣＰＵは、読み込んだデジタル値と調整用記憶部に
   記憶された基準デジタル値とに基づいて、誤差補正値を
   演算し、当該誤差補正値を誤差補正値記憶部に書き込む
   ようになっていることを特徴とする調整用基板。
3. 【請求項３】請求項１に記載のアナログ入力基板に接続
   される稼働用基板であって、 誤差補正値記憶部に記憶された誤差補正値を読み込むＣ
   ＰＵと、 ＣＰＵによって読み込まれた誤差補正値を記憶する稼働
   用記憶部と、を備え、 前記ＣＰＵは、稼働用記憶部に記憶された誤差補正値に
   基づいて、Ａ／Ｄ変換部から出力されるデジタル値に対
   して誤差補正演算を行うようになっていることを特徴と
   する稼働用基板。
4. 【請求項４】誤差補正演算では、２つの基準アナログ値
   に対して出力される２つのデジタル値については、誤差
   補正値に基づいて直接的に補正がなされると共に、前記
   ２つのデジタル値以外のデジタル値については、補正後
   においても各デジタル値の間に線形性が維持されるよう
   に補正がなされることを特徴とする請求項３に記載の稼
   働用基板。
5. 【請求項５】請求項１に記載のアナログ入力基板と、 請求項３または４に記載の稼働用基板と、を備えたこと
   を特徴とするダイカスト制御装置。