JP2003318129A - Method for manufacturing semiconductor device and semiconductor device manufactured by the same - Google Patents
Method for manufacturing semiconductor device and semiconductor device manufactured by the sameInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、コンタクトホール
を有する半導体装置の製造方法及びその製造方法により
得られる半導体装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device having a contact hole and a semiconductor device obtained by the manufacturing method.
【0002】[0002]
【従来の技術】半導体基板表面上に層間絶縁膜を形成
し、層間絶縁膜中に形成されたコンタクトホールを介し
て、半導体基板と電気的に接続された金属電極を形成す
る方法として、図11(a)〜(c)に示す方法があ
る。2. Description of the Related Art As a method for forming an interlayer insulating film on the surface of a semiconductor substrate and forming a metal electrode electrically connected to the semiconductor substrate through a contact hole formed in the interlayer insulating film, FIG. There are methods shown in (a) to (c).
【0003】まず、図11(a)に示す工程では、半導
体基板31表層に例えばベース領域32を形成する。そ
の後、半導体基板31表面上に層間絶縁膜33を形成す
る。そして、層間絶縁膜33にフォトレジスト34を形
成した後、周知のホト・エッチング技術を用いてコンタ
クトホール35を形成する。First, in the step shown in FIG. 11A, for example, a base region 32 is formed in the surface layer of the semiconductor substrate 31. After that, the interlayer insulating film 33 is formed on the surface of the semiconductor substrate 31. Then, after forming a photoresist 34 on the interlayer insulating film 33, a contact hole 35 is formed by using a well-known photo-etching technique.
【0004】続いて、図11(b)に示す工程にて、先
の工程にて形成したフォトレジスト34を除去し、層間
絶縁膜33をリフロー処理する。これにより、層間絶縁
膜33を流動化させ、層間絶縁膜33のうち、コンタク
トホール35の上側端部を上に凸の曲線形状とする。Subsequently, in the step shown in FIG. 11B, the photoresist 34 formed in the previous step is removed and the interlayer insulating film 33 is reflowed. As a result, the interlayer insulating film 33 is fluidized, and the upper end portion of the contact hole 35 in the interlayer insulating film 33 is curved upward.
【0005】その後、図11(c)に示す工程にて、コ
ンタクトホール35内及び層間絶縁膜33上にソース電
極36を形成する。このようにして、半導体基板31上
に半導体基板31と電気的に接続されたソース電極36
が形成される。Then, in a step shown in FIG. 11C, a source electrode 36 is formed in the contact hole 35 and on the interlayer insulating film 33. In this way, the source electrode 36 electrically connected to the semiconductor substrate 31 is formed on the semiconductor substrate 31.
Is formed.
【0006】[0006]
【発明が解決しようとする課題】通常、層間絶縁膜33
中には、ゲッタリングや層間絶縁膜33が流動化しやす
くなるようにあらかじめP、B等の不純物が含まれてい
る。上記した方法では、コンタクトホール35を形成し
た後に、高温の熱処理を行っている。このため、コンタ
クトホール35の下側における半導体基板3の表層に、
層間絶縁膜33中の不純物が拡散してしまい、コンタク
ト抵抗が上昇してしまう。Normally, the interlayer insulating film 33 is formed.
Impurities such as P and B are contained in advance in order to facilitate gettering and fluidization of the interlayer insulating film 33. In the method described above, high temperature heat treatment is performed after the contact hole 35 is formed. Therefore, in the surface layer of the semiconductor substrate 3 below the contact hole 35,
Impurities in the interlayer insulating film 33 are diffused, and contact resistance increases.
【0007】そこで、従来では、半導体基板3表層中の
不純物濃度を補償するために、図11(c)の工程に
て、ソース電極36を形成する前に、ホトリソグラフィ
工程を用いたイオン注入を行う。これにより、コンタク
ト抵抗の上昇を抑制していた。このように、従来ではイ
オン注入を行わなければならなかったため、コストが高
くなっていた。Therefore, conventionally, in order to compensate for the impurity concentration in the surface layer of the semiconductor substrate 3, ion implantation using a photolithography process is performed before the source electrode 36 is formed in the process of FIG. 11C. To do. This suppresses the increase in contact resistance. As described above, since the ion implantation has conventionally been required, the cost is high.
【0008】本発明は上記点に鑑みて、リフロー処理後
にコンタクト抵抗の上昇抑制のためのイオン注入を行う
ことを必要としないで、層間絶縁膜のうち、コンタクト
ホールの上側端部が上に凸の曲線形状とする工程を有す
る半導体装置の製造方法及び、この製造方法によって得
られる半導体装置を提供することを目的とする。In view of the above points, the present invention does not require ion implantation for suppressing an increase in contact resistance after the reflow treatment, and the upper end portion of the contact hole in the interlayer insulating film is convex upward. It is an object of the present invention to provide a method of manufacturing a semiconductor device having a step of forming a curved line and a semiconductor device obtained by this manufacturing method.
【0009】[0009]
【課題を解決するための手段】上記目的を達成するた
め、請求項1に記載の発明では、半導体基板(3)を用
意し、半導体基板(3)上に層間絶縁膜(11)を形成
する工程と、層間絶縁膜(11)を途中まで開口し、所
定厚さの層間絶縁膜(11a)を残して、コンタクトホ
ール(15)を形成する工程と、半導体基板(3)のう
ち、コンタクトホール(15)の下側に位置する領域上
に、所定厚さの層間絶縁膜(11)を有する状態で、リ
フロー処理を行う工程と、所定厚さの層間絶縁膜(1
1)を除去することで、半導体基板(3)表面を層間絶
縁膜(11)から露出させ、コンタクトホール(15)
を形成する工程と、コンタクトホール(15)内及び層
間絶縁膜(11)上に金属電極(16)を形成する工程
とを有することを特徴としている。In order to achieve the above object, in the invention described in claim 1, a semiconductor substrate (3) is prepared and an interlayer insulating film (11) is formed on the semiconductor substrate (3). A step of forming a contact hole (15) by opening the interlayer insulating film (11) halfway and leaving an interlayer insulating film (11a) of a predetermined thickness, and a contact hole of the semiconductor substrate (3) A step of performing a reflow process in a state where an interlayer insulating film (11) having a predetermined thickness is provided on a region located below (15), and an interlayer insulating film (1) having a predetermined thickness.
By removing 1), the surface of the semiconductor substrate 3 is exposed from the interlayer insulating film 11 and the contact hole 15 is formed.
And a step of forming a metal electrode (16) in the contact hole (15) and on the interlayer insulating film (11).
【0010】このようにコンタクトホール(15)を形
成する際に、層間絶縁膜(11)を一部残した状態し
て、この状態にてリフロー処理を行う。これにより、リ
フロー処理時において、層間絶縁膜(11)の不純物が
基板表層に侵入するのを防止することができる。このた
め、コンタクト抵抗の上昇を防止することができ、リフ
ロー処理後にて、不純物濃度補償のためのイオン注入工
程を省略することができる。When the contact hole (15) is formed in this way, a reflow process is performed in this state with a part of the interlayer insulating film (11) left. This can prevent impurities in the interlayer insulating film (11) from entering the surface layer of the substrate during the reflow process. Therefore, it is possible to prevent the contact resistance from increasing and it is possible to omit the ion implantation step for compensating the impurity concentration after the reflow treatment.
【0011】請求項2に示すように、所定厚さの層間絶
縁膜(11a)を残す工程では、例えば、所定厚さをd
1、開口される前の層間絶縁膜(11)の膜厚をd2とし
たとき、d2>2d1という関係を満たすように、所定厚
さを設定することが好ましい。As described in claim 2, in the step of leaving the interlayer insulating film (11a) having a predetermined thickness, for example, the predetermined thickness is d.
1. When the film thickness of the interlayer insulating film (11) before opening is d 2 , it is preferable to set the predetermined thickness so as to satisfy the relationship of d 2 > 2d 1 .
【0012】また、請求項3に記載の発明では、半導体
基板(3)を用意し、半導体基板(3)表面上に保護膜
(21)を形成する工程と、保護膜(21)上に層間絶
縁膜(11)を形成する工程と、層間絶縁膜(11)に
おけるコンタクトホール(15)の形成予定領域にて、
保護膜(21)を残して、層間絶縁膜(11)にコンタ
クトホール(14)を形成する工程と、半導体基板
(3)のうち、コンタクトホール(15)の下側に位置
する領域上に、保護膜(21)を有する状態にて、リフ
ロー処理を行う工程と、保護膜(21)を除去し、半導
体基板(3)表面を層間絶縁膜(11)から露出させる
工程と、コンタクトホール(15)内及び層間絶縁膜
(11)上に金属電極(16)を形成する工程とを有す
ることを特徴としている。Further, in the invention described in claim 3, the step of preparing the semiconductor substrate (3) and forming the protective film (21) on the surface of the semiconductor substrate (3), and the step of forming an interlayer on the protective film (21). In the step of forming the insulating film (11) and in the region where the contact hole (15) is to be formed in the interlayer insulating film (11),
A step of forming a contact hole (14) in the interlayer insulating film (11) while leaving the protective film (21), and a step of forming a contact hole (14) in the semiconductor substrate (3) below the contact hole (15). In the state of having the protective film (21), a step of performing a reflow treatment, a step of removing the protective film (21) and exposing the surface of the semiconductor substrate (3) from the interlayer insulating film (11), and a contact hole (15). ) And a step of forming a metal electrode (16) on the interlayer insulating film (11).
【0013】このように半導体基板(3)表面上に保護
膜(21)を形成し、保護膜を有する状態で、リフロー
処理を行うので、リフロー処理時において、層間絶縁膜
(11)の不純物が基板表層に侵入するのを防止するこ
とができる。As described above, the protective film (21) is formed on the surface of the semiconductor substrate (3), and the reflow treatment is performed in the state where the protective film is provided. Therefore, during the reflow treatment, impurities in the interlayer insulating film (11) are not removed. It is possible to prevent it from entering the surface layer of the substrate.
【0014】これにより、コンタクト抵抗の上昇を防止
することができ、リフロー処理後にて、不純物濃度補償
のためのイオン注入工程を省略することができる。As a result, it is possible to prevent the contact resistance from increasing, and it is possible to omit the ion implantation step for compensating the impurity concentration after the reflow treatment.
【0015】また、請求項4に記載の発明では、半導体
基板(3)を用意し、半導体基板(3)上に層間絶縁膜
(11)を形成する工程と、層間絶縁膜(11)にコン
タクトホール(17)を形成し、半導体基板(3)表面
を層間絶縁膜(11)から露出させる工程と、層間絶縁
膜(11)にリフロー処理を行う工程と、半導体基板
(3)表面のうち、層間絶縁膜(11)から露出してい
る領域を表面から所定深さ除去する工程と、コンタクト
ホール(24)内及び層間絶縁膜(11)上に金属電極
(25)を形成する工程とを有することを特徴としてい
る。Further, in the invention described in claim 4, a step of preparing a semiconductor substrate (3) and forming an interlayer insulating film (11) on the semiconductor substrate (3), and contacting the interlayer insulating film (11). Forming a hole (17) and exposing the surface of the semiconductor substrate (3) from the interlayer insulating film (11); performing a reflow treatment on the interlayer insulating film (11); The method includes removing a region exposed from the interlayer insulating film (11) to a predetermined depth from the surface, and forming a metal electrode (25) in the contact hole (24) and on the interlayer insulating film (11). It is characterized by that.
【0016】このように、本発明では、リフロー処理時
にて、層間絶縁膜(11)中の不純物が侵入し、コンタ
クト抵抗が上昇した領域を除去する。そして、半導体基
板(3)表層のうち、層間絶縁膜(11)中の不純物が
侵入していない領域と金属電極(25)とを接続させて
いる。As described above, according to the present invention, the region in which the impurities in the interlayer insulating film (11) penetrate and the contact resistance is increased is removed during the reflow process. Then, in the surface layer of the semiconductor substrate (3), the region of the interlayer insulating film (11) where no impurities have entered is connected to the metal electrode (25).
【0017】これにより、リフロー処理後における不純
物濃度補償のためのイオン注入工程を省略することがで
きる。As a result, the ion implantation step for compensating the impurity concentration after the reflow treatment can be omitted.
【0018】また、請求項5に示すように、層間絶縁膜
(11)を等方性エッチング及び異方性エッチングする
ことで、層間絶縁膜(11)に上端の開口幅が下端の開
口幅よりも大きなコンタクトホールを形成することが好
ましい。Further, as described in claim 5, the interlayer insulating film (11) is isotropically and anisotropically etched so that the opening width at the upper end of the interlayer insulating film (11) is smaller than that at the lower end. It is preferable to form a large contact hole.
【0019】これにより、コンタクトホールの上端の開
口をその下端よりも広げていない場合よりも、リフロー
処理を行う工程にて、層間絶縁膜(11)のうち、コン
タクトホール(15)の上側端部を容易に上に凸の曲線
形状にすることができる。As a result, the upper end portion of the contact hole (15) of the interlayer insulating film (11) is subjected to the reflow process more than when the upper end opening of the contact hole is not wider than the lower end thereof. Can be easily formed into a curved shape that is convex upward.
【0020】また、請求項6に記載の発明では、主表面
側に第1導電型の半導体層(2)を有する半導体基板
(3)と、半導体層(2)の表層に形成された溝(4)
及び溝(4)内にゲート絶縁膜(7)を介して形成され
たゲート電極(9)と、半導体層(2)の表層のうち、
溝(4)に隣接して形成された第2導電型のベース領域
(5)と、ベース領域(5)の表層内にて、溝に隣接し
て形成された第1導電型のソース領域(6)と、半導体
層(2)の表面上に形成された層間絶縁膜(11)と、
層間絶縁膜(11)中に形成されたコンタクトホール
(15)と、層間絶縁膜(11)上に形成され、コンタ
クトホール(15)を介して、ベース領域(5)及びソ
ース領域(6)と電気的に接続されたソース電極(1
6)と、半導体基板(3)の裏側に形成されたドレイン
電極(19)とを備え、層間絶縁膜(11)のうち、コ
ンタクトホール(15)の上側端部は上に凸の曲線形状
であることを特徴としている。In the invention according to claim 6, the semiconductor substrate (3) having the semiconductor layer (2) of the first conductivity type on the main surface side and the groove (formed in the surface layer of the semiconductor layer (2) ( 4)
And the gate electrode (9) formed in the groove (4) via the gate insulating film (7) and the surface layer of the semiconductor layer (2),
A second conductivity type base region (5) formed adjacent to the groove (4) and a first conductivity type source region () formed adjacent to the groove in the surface layer of the base region (5). 6) and an interlayer insulating film (11) formed on the surface of the semiconductor layer (2),
A contact hole (15) formed in the interlayer insulating film (11) and a base region (5) and a source region (6) formed on the interlayer insulating film (11) via the contact hole (15). Source electrode (1
6) and a drain electrode (19) formed on the back side of the semiconductor substrate (3), and the upper end of the contact hole (15) in the interlayer insulating film (11) has a curved shape convex upward. It is characterized by being.
【0021】請求項1〜請求項5に記載の製造方法によ
り、例えば、このような半導体装置が得られる。By the manufacturing method according to the first to fifth aspects, for example, such a semiconductor device is obtained.
【0022】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。The reference numerals in parentheses of the above-mentioned means indicate the correspondence with the concrete means described in the embodiments described later.
【0023】[0023]
【発明の実施の形態】(第1実施形態)図1に本発明を
適用した第1実施形態における半導体装置の断面図を示
す。また、図2(a)〜(c)、図(3)〜(c)、図
4(a)〜(c)にこの半導体装置の製造方法を示す。
なお、本実施形態では、CONCAVE型のDMOSF
ETを例として説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS (First Embodiment) FIG. 1 is a sectional view of a semiconductor device according to the first embodiment of the present invention. Further, FIGS. 2A to 2C, FIGS. 3C to 4C, and FIGS. 4A to 4C show a method of manufacturing this semiconductor device.
In this embodiment, the CONCAVE type DMOSF is used.
ET will be described as an example.
【0024】図1のDMOSFETは、N+型基板1上
(主表面側)にN-型層2を有する半導体基板3を備え
ている。このN-型層2の表層にCONCAVE構造の
溝4が形成されている。この溝4の内壁には、ゲート絶
縁膜としてのゲート酸化膜7が形成されている。また、
このゲート酸化膜7上に、PolySiにて構成された
ゲート電極9が形成されている。The DMOSFET of FIG. 1 includes a semiconductor substrate 3 having an N − type layer 2 on an N + type substrate 1 (main surface side). A groove 4 having a CONCAVE structure is formed in the surface layer of the N − type layer 2. A gate oxide film 7 as a gate insulating film is formed on the inner wall of the groove 4. Also,
A gate electrode 9 made of PolySi is formed on the gate oxide film 7.
【0025】また、N-型層2の表層には、溝4に隣接
してP型ベース領域5が形成されており、さらに、この
P型ベース領域5の表層内には、溝4に隣接してN+型
ソース領域6が形成されている。このP型ベース領域5
のうち、溝4に隣接している領域がチャネル領域とな
る。Further, a P-type base region 5 is formed on the surface layer of the N − -type layer 2 adjacent to the groove 4, and in the surface layer of the P-type base region 5 is adjacent to the groove 4. As a result, the N + type source region 6 is formed. This P-type base region 5
Of these, a region adjacent to the groove 4 becomes a channel region.
【0026】そして、ゲート電極9上を含むN-型層2
表面上に層間絶縁膜11が形成されている。この層間絶
縁膜11には、コンタクトホール15が形成されてお
り、その上側端部は上に凸の曲線形状となっている。ま
た、層間絶縁膜11上にソース電極16が形成されてい
る。このソース電極16はコンタクトホール15を介し
て、P型ベース領域5及びN+型ソース領域6と電気的
に接続されている。Then, the N -- type layer 2 including on the gate electrode 9 is formed.
An interlayer insulating film 11 is formed on the surface. A contact hole 15 is formed in the interlayer insulating film 11, and its upper end has a curved shape that is convex upward. Further, the source electrode 16 is formed on the interlayer insulating film 11. The source electrode 16 is electrically connected to the P type base region 5 and the N + type source region 6 through the contact hole 15.
【0027】また、半導体基板3の裏側にはドレイン電
極19を有している。そして、ソース電極16上には、
アルミボンディングワイヤ20が形成されている。A drain electrode 19 is provided on the back side of the semiconductor substrate 3. Then, on the source electrode 16,
The aluminum bonding wire 20 is formed.
【0028】次に、このCONCAVE型のDMOSF
ETの製造方法を説明する。なお、図2〜図4は、図1
中のコンタクトホール15が形成されている領域を中心
に示している。Next, this CONCAVE type DMOSF
A method for manufacturing ET will be described. 2 to 4 are shown in FIG.
The area in which the contact hole 15 is formed is mainly shown.
【0029】まず、図示しないが、N+型シリコン基板
1上にN-型層2が形成された半導体基板3を用意す
る。First, although not shown, a semiconductor substrate 3 having an N − type layer 2 formed on an N + type silicon substrate 1 is prepared.
【0030】〔図2(a)に示す工程〕続いて、N-型
層2表層にCONCAVE構造の溝4を形成する。そし
て、N-型層2表層に、溝4に隣接して、P型ベース領
域5を形成し、さらにP型ベース領域5の表層内に、溝
4に隣接して、N+型ソース領域6を形成する。[Step shown in FIG. 2A] Subsequently, a groove 4 having a CONCAVE structure is formed in the surface layer of the N − type layer 2. Then, a P-type base region 5 is formed on the surface layer of the N − -type layer 2 adjacent to the groove 4, and in the surface layer of the P-type base region 5, adjacent to the groove 4 and on the N + -type source region To form.
【0031】次に、溝4の内壁上にゲート酸化膜7を形
成すると共に、P型ベース領域5及びN+型ソース領域
6の表面上に酸化膜8を形成する。その後、ゲート酸化
膜7上にPolySiから成るゲート電極9を形成す
る。そして、ゲート電極9上には酸化膜10を形成す
る。Next, a gate oxide film 7 is formed on the inner wall of the groove 4, and an oxide film 8 is formed on the surfaces of the P type base region 5 and the N + type source region 6. Then, the gate electrode 9 made of PolySi is formed on the gate oxide film 7. Then, the oxide film 10 is formed on the gate electrode 9.
【0032】〔図2(b)に示す工程〕次に、P型ベー
ス領域5及びN+型ソース領域6上からゲート電極9上
に渡って、例えばBPSGからなる層間絶縁膜11を形
成する。なお、形成方法としては、AP−CVD法ある
いはSA−CVD法を用いる。このとき、層間絶縁膜1
1の厚さが溝4の深さよりも厚く、さらには層間絶縁膜
11表面の最も低い場所が、最も高い位置にあるゲート
電極9の上面より高くなるように層間絶縁膜11を形成
する。[Step shown in FIG. 2B] Next, an interlayer insulating film 11 made of, for example, BPSG is formed over the P-type base region 5 and the N + -type source region 6 and over the gate electrode 9. As a forming method, the AP-CVD method or the SA-CVD method is used. At this time, the interlayer insulating film 1
The interlayer insulating film 11 is formed so that the thickness of 1 is thicker than the depth of the groove 4, and further that the lowest position on the surface of the interlayer insulating film 11 is higher than the upper surface of the gate electrode 9 at the highest position.
【0033】具体的には、例えば、溝4の深さ1.5μ
mに対し、層間絶縁膜11を2.2μm程度形成する。
その後、熱処理し、層間絶縁膜11をリフローさせる。
この熱処理条件は、例えば、窒素雰囲気で950℃、3
0分とする。これにより、層間絶縁膜11の表面をなだ
らかにする。なお、酸化膜8、10は層間絶縁膜11の
一部となるので、図中では省略している。Specifically, for example, the depth of the groove 4 is 1.5 μm.
Then, the interlayer insulating film 11 is formed to have a thickness of about 2.2 μm.
Then, heat treatment is performed to reflow the interlayer insulating film 11.
The heat treatment conditions are, for example, 950 ° C. and 3 ° C. in a nitrogen atmosphere.
0 minutes. As a result, the surface of the interlayer insulating film 11 is made smooth. Since the oxide films 8 and 10 become a part of the interlayer insulating film 11, they are omitted in the drawing.
【0034】〔図2(c)に示す工程〕リフローされた
層間絶縁膜11上に、さらにその表面をなだらかにする
ために、例えばSOG12を塗布する。このSOG12
の厚さは、リフローされた層間絶縁膜11の凹凸による
が、例えば300〜600nmとする。なお自明のこと
ではあるが、リフロー後の層間絶縁膜11の凹凸が小さ
ければ、この工程は省略してもよい。[Step shown in FIG. 2C] On the reflowed interlayer insulating film 11, for example, SOG 12 is applied in order to further smooth the surface. This SOG12
The thickness depends on the unevenness of the reflowed interlayer insulating film 11, but is, for example, 300 to 600 nm. It is self-evident that this step may be omitted if the unevenness of the interlayer insulating film 11 after reflow is small.
【0035】〔図3(a)に示す工程〕そして、SOG
12をキュア(熱処理)する。このとき、例えば、15
0℃、250℃、400℃と温度を3段階に設定して、
熱処理する。その後、SOG12および層間絶縁膜11
をエッチングし、層間絶縁膜11表面を平坦化させる。
このとき、SOG12は完全に除去されるのが望まし
い。そのため、SOG12膜厚の2倍程度、例えば、
1.2μm程度のエッチングを行う。[Step shown in FIG. 3A] Then, SOG
12 is cured (heat treatment). At this time, for example, 15
Set the temperature to 0 ° C, 250 ° C, 400 ° C and 3 stages,
Heat treatment. After that, the SOG 12 and the interlayer insulating film 11
Are etched to planarize the surface of the interlayer insulating film 11.
At this time, it is desirable that the SOG 12 be completely removed. Therefore, about twice the SOG12 film thickness, for example,
Etching of about 1.2 μm is performed.
【0036】〔図3(b)に示す工程〕次に、層間絶縁
膜11上にフォトレジスト13を形成し、ホトリソグラ
フィ工程を行う。このとき、フォトレジスト13のう
ち、P型ベース領域5及びN+型ソース領域6上に位置
する部位を開口する。そして、フォトレジスト13をマ
スクとして、層間絶縁膜11のうち、P型ベース領域5
及びN+型ソース領域6上のコンタクトホール形成予定
領域にて、等方性エッチングを行う。このとき、エッチ
ングガスとして、例えばCF4ガスを用いる。[Step shown in FIG. 3B] Next, a photoresist 13 is formed on the interlayer insulating film 11 and a photolithography step is performed. At this time, a portion of the photoresist 13 located on the P-type base region 5 and the N + -type source region 6 is opened. Then, using the photoresist 13 as a mask, the P-type base region 5 of the interlayer insulating film 11 is formed.
And isotropic etching is performed in the contact hole formation planned region on the N + type source region 6. At this time, for example, CF 4 gas is used as the etching gas.
【0037】〔図3(c)に示す工程〕続いて、異方性
エッチングを行うことで、コンタクトホール15を形成
する。エッチングガスとしては、例えば、CF4、CH
F3ガスを用いる。なお、この工程では、まだ、コンタ
クトホールを完全に形成しない。すなわち、層間絶縁膜
11を途中まで開口させ、コンタクトホール形成予定領
域において、半導体基板3表面上に、所定厚さの層間絶
縁膜11が一部残された状態とする。[Step shown in FIG. 3C] Subsequently, anisotropic etching is performed to form the contact hole 15. As the etching gas, for example, CF 4 , CH
F 3 gas is used. In this step, the contact hole is not yet completely formed. That is, the interlayer insulating film 11 is opened halfway, and a part of the interlayer insulating film 11 having a predetermined thickness is left on the surface of the semiconductor substrate 3 in the contact hole formation planned region.
【0038】このとき、この残された層間絶縁膜11a
の膜厚をd1、図3(a)に示されるように、等方性エ
ッチングを行う前の層間絶縁膜11の膜厚をd2とした
とき、d2>2d1という関係を満たすように層間絶縁膜
11aの膜厚d1を設定する。At this time, the remaining interlayer insulating film 11a
D 1 and the thickness of the interlayer insulating film 11 before isotropic etching is d 2 as shown in FIG. 3A, d 2 > 2d 1 is satisfied. Then, the film thickness d 1 of the interlayer insulating film 11a is set.
【0039】本実施形態では、例えば、SOG12の膜
厚が0.6μmのとき、層間絶縁膜11の膜厚d2は
1.6μmである。そして、層間絶縁膜11aの膜厚d
1を0.3μmとしている。したがって、本実施形態で
は、d2>2d1という関係を満たしている。これによ
り、後の工程にて、層間絶縁膜11を全面エッチングす
ることで、層間絶縁膜11aを除去しても、ゲート電極
9上に層間絶縁膜11を有する状態とすることができ
る。In this embodiment, for example, when the film thickness of the SOG 12 is 0.6 μm, the film thickness d 2 of the interlayer insulating film 11 is 1.6 μm. Then, the film thickness d of the interlayer insulating film 11a
1 is 0.3 μm. Therefore, in this embodiment, the relationship of d 2 > 2d 1 is satisfied. As a result, even if the interlayer insulating film 11a is removed by etching the entire surface of the interlayer insulating film 11 in a later step, the interlayer insulating film 11 can be provided on the gate electrode 9.
【0040】なお、ゲート酸化膜7及びゲート電極9の
高さを合わせると0.5μmであり、ゲート電極9上の
層間絶縁膜11の膜厚d3 は1.1μmとなっている。The total height of the gate oxide film 7 and the gate electrode 9 is 0.5 μm, and the film thickness d 3 of the interlayer insulating film 11 on the gate electrode 9 is 1.1 μm.
【0041】〔図4(a)に示す工程〕異方性エッチン
グの後、フォトレジスト13を除去し、熱処理すること
で層間絶縁膜11をリフローさせる。なお、この熱処理
が特許請求の範囲に記載しているリフロー処理に相当す
る。[Step shown in FIG. 4A] After the anisotropic etching, the photoresist 13 is removed and heat treatment is performed to reflow the interlayer insulating film 11. The heat treatment corresponds to the reflow treatment described in the claims.
【0042】このとき、例えば、窒素雰囲気中で900
℃、10分程度熱処理する。これにより、層間絶縁膜1
1が流動化し、層間絶縁膜11のうち、コンタクトホー
ル15の上側端部壁が上に凸の曲線形状となる。言い換
えると、層間絶縁膜11の開口端部が外側に向かって、
膨らんだ状態となっている。At this time, for example, in a nitrogen atmosphere, 900
Heat at about 10 minutes. Thereby, the interlayer insulating film 1
1 is fluidized, and the upper end wall of the contact hole 15 in the interlayer insulating film 11 has a curved shape that is convex upward. In other words, the opening end portion of the interlayer insulating film 11 faces outward,
It is inflated.
【0043】このとき、N-型層2表面のうち、コンタ
クト部の形成予定領域では、層間絶縁膜11aが残され
ているため、層間絶縁膜11からの不純物の浸入は阻止
される。At this time, in the region where the contact portion is to be formed on the surface of the N − type layer 2, the interlayer insulating film 11a remains, so that the entry of impurities from the interlayer insulating film 11 is prevented.
【0044】〔図4(b)に示す工程〕続いて、層間絶
縁膜11を全面エッチングし、図4(b)中にて点線で
示されている部分を除去する。これにより、層間絶縁膜
11aを除去し、N-型層2のうち、P型ベース領域5
及びN+型ソース領域6が形成されている領域の表面を
層間絶縁膜11から露出させる。このとき、具体的に
は、例えば、表面から0.3μmの深さまで、層間絶縁
膜11をエッチングする。このため、ゲート電極9上の
層間絶縁膜11の膜厚d4は、0.8μmとなる。[Step shown in FIG. 4 (b)] Subsequently, the interlayer insulating film 11 is entirely etched to remove the portion shown by the dotted line in FIG. 4 (b). As a result, the interlayer insulating film 11a is removed, and the P-type base region 5 of the N − -type layer 2 is removed.
The surface of the region where the N + type source region 6 is formed is exposed from the interlayer insulating film 11. At this time, specifically, for example, the interlayer insulating film 11 is etched to a depth of 0.3 μm from the surface. Therefore, the film thickness d 4 of the interlayer insulating film 11 on the gate electrode 9 is 0.8 μm.
【0045】なお、ゲート電極9上の層間絶縁膜11の
膜厚d4は素子の定格に合わせて変更する。したがっ
て、あらかじめ、この厚さd4に層間絶縁膜11aの膜
厚d1を考慮して、等方性エッチング前の層間絶縁膜1
1の膜厚d2を設定しておく。これにより、マスクを使
用しないで、層間絶縁膜11を全面エッチングすること
ができる。The film thickness d 4 of the interlayer insulating film 11 on the gate electrode 9 is changed according to the rating of the device. Therefore, in consideration of the film thickness d 1 of the interlayer insulating film 11a in advance with respect to this thickness d 4 , the interlayer insulating film 1 before isotropic etching is used.
The film thickness d 2 of 1 is set in advance. As a result, the entire surface of the interlayer insulating film 11 can be etched without using a mask.
【0046】〔図4(c)に示す工程〕そして、周知の
方法にてAl(アルミニウム)膜を堆積させ、ソース電
極16を形成する。[Step shown in FIG. 4C] Then, an Al (aluminum) film is deposited by a known method to form the source electrode 16.
【0047】その後、図示しないが、半導体基板3表面
上にてパッシベーション膜を形成する工程と、半導体基
板3の裏面側を研削した後、ドレイン電極19を形成す
る工程と、ダイシング工程と、アルミワイヤボンディン
グ工程等を行うことで、図1に示される半導体装置が得
られる。Thereafter, although not shown, a step of forming a passivation film on the front surface of the semiconductor substrate 3, a step of forming a drain electrode 19 after grinding the back surface side of the semiconductor substrate 3, a dicing step, and an aluminum wire. By performing a bonding process and the like, the semiconductor device shown in FIG. 1 is obtained.
【0048】本実施形態では、このようにコンタクトホ
ール15を形成する際に、層間絶縁膜11を一部残した
状態としている。そして、この状態にてリフロー処理を
行うことで、層間絶縁膜11中の不純物が基板3表層に
侵入するのを防止することができる。これにより、コン
タクト抵抗の上昇を防止することができ、リフロー処理
後にて、不純物濃度補償のためのイオン注入工程を省略
することができる。In this embodiment, when the contact hole 15 is formed in this way, the interlayer insulating film 11 is partially left. Then, by performing the reflow treatment in this state, it is possible to prevent impurities in the interlayer insulating film 11 from entering the surface layer of the substrate 3. As a result, it is possible to prevent the contact resistance from increasing and it is possible to omit the ion implantation step for compensating the impurity concentration after the reflow treatment.
【0049】また、本実施形態では、等方性エッチング
と異方性エッチングとの組み合わせにより、テーパーを
つけた形状にてコンタクトホール15を形成している。
つまり、リフロー処理前のコンタクトホール15は、そ
の上部における開口幅が、下側よりも広くなっている。
このため、コンタクトホールの上部の開口をその下部よ
りも広げていない場合と比較して、リフロー処理を行う
工程にて、層間絶縁膜11のうち、コンタクトホール1
5の上側端部を容易に上に凸の曲線形状にすることがで
きる。Further, in this embodiment, the contact hole 15 is formed in a tapered shape by a combination of isotropic etching and anisotropic etching.
That is, the contact hole 15 before the reflow process has an opening width larger in the upper part than in the lower part.
Therefore, as compared with the case where the opening at the upper part of the contact hole is not wider than that at the lower part, in the step of performing the reflow process, the contact hole 1 of the interlayer insulating film 11
The upper end portion of 5 can be easily formed into a curved shape that is convex upward.
【0050】なお、本実施形態と同様に、等方性エッチ
ングと異方性エッチングとの組み合わせにより、テーパ
ーをつけた形状にてコンタクトホールを形成する半導体
装置の製造方法として、特開2002−026322号
公報に示される方法がある。この公報に示される製造方
法は、溝型のDMOSにおいて、ソース電極表面の凹凸
を低減するものである。As in the present embodiment, as a method of manufacturing a semiconductor device in which a contact hole is formed in a tapered shape by a combination of isotropic etching and anisotropic etching, there is disclosed in Japanese Unexamined Patent Publication No. 2002-026322. There is a method disclosed in the publication. The manufacturing method disclosed in this publication reduces unevenness on the surface of a source electrode in a groove type DMOS.
【0051】この場合における製造方法を図5(a)、
(b)に示す。この製造方法では、図3(b)に示す工
程の後、図5(a)に示すように、N-型層2表面が層
間絶縁膜11から露出するように異方性エッチングして
コンタクトホール17を形成する。その後、図5(b)
に示すように、フォトレジスト13を除去し、周知の方
法にてソース電極18を形成する。The manufacturing method in this case is shown in FIG.
It shows in (b). In this manufacturing method, after the step shown in FIG. 3B, anisotropic etching is performed so that the surface of the N − type layer 2 is exposed from the interlayer insulating film 11, as shown in FIG. Form 17. After that, FIG. 5 (b)
As shown in, the photoresist 13 is removed and the source electrode 18 is formed by a known method.
【0052】このように、コンタクトホール17を等方
性エッチングと異方性エッチングとの組み合わせによ
り、テーパーをつけた形状に形成している。これによ
り、その後にソース電極18を形成したとき、ソース電
極18の層間絶縁膜11上における膜厚とコンタクトホ
ール上の膜厚とを同程度とし、いわゆるステップカバレ
ッジを良好にすることができるようにしている。In this way, the contact hole 17 is formed in a tapered shape by the combination of isotropic etching and anisotropic etching. Thus, when the source electrode 18 is formed thereafter, the film thickness of the source electrode 18 on the interlayer insulating film 11 and the film thickness on the contact hole are made approximately the same, and so-called step coverage can be improved. ing.
【0053】しかしながら、素子の微細化のためにコン
タクトホール17の径を小さくした場合、アスペクト比
(コンタクトの深さ/幅比)が大きくなる。この場合、
層間絶縁膜11のうち、コンタクトホール17の上側端
部17aの形状が図5(b)に示すように、下に凸の曲
線形状となっていると、ソース電極18のステップカバ
レッジが悪くなる。また、コンタクト部上のソース電極
18において、スリット18aが深く入ってしまう。However, when the diameter of the contact hole 17 is reduced to miniaturize the device, the aspect ratio (contact depth / width ratio) increases. in this case,
If the shape of the upper end 17a of the contact hole 17 in the interlayer insulating film 11 is a downwardly convex curved shape as shown in FIG. 5B, the step coverage of the source electrode 18 becomes poor. Further, the slit 18a is deeply formed in the source electrode 18 on the contact portion.
【0054】公報に示される方法では、コンタクトホー
ルの経が小さい場合、ソース電極18の凹凸の低減が不
十分となり、その上に接続されるアルミワイヤの接合信
頼性を低下させるという問題が生じる可能性がある。In the method disclosed in the publication, when the diameter of the contact hole is small, the unevenness of the source electrode 18 is insufficiently reduced, which may cause a problem that the joining reliability of the aluminum wire connected thereto is deteriorated. There is a nature.
【0055】ソース電極18を形成する工程にて、コン
タクトホール17の上側端部17aが下に凸の形状であ
るため、コンタクトホール17の両側壁面より成長して
きたアルミニウム膜がその成長の早い時期にぶつかり、
その点で成長が止まりスリット18aとなってしまう。
これが、コンタクト部上にアルミスリット18aが深く
入ってしまう原因である。In the step of forming the source electrode 18, since the upper end portion 17a of the contact hole 17 has a downwardly convex shape, the aluminum film grown from both side wall surfaces of the contact hole 17 can be grown early. Bump,
At that point, the growth stops and the slit 18a is formed.
This is the reason why the aluminum slit 18a deeply enters the contact portion.
【0056】これに対して、本実施形態では、層間絶縁
膜11のうち、コンタクトホール15の上側端部15a
を上に凸の曲線形状としている。これにより、ソース電
極16を形成する工程では、コンタクトホール15の両
側壁面から成長してくるアルミニウム膜のぶつかる点を
遅くすることができる。言い換えると、コンタクトホー
ル15の両側壁面から成長してくるアルミニウム膜が高
い位置でぶつかるようにすることができる。On the other hand, in this embodiment, the upper end 15a of the contact hole 15 in the interlayer insulating film 11 is formed.
Is a curved shape that is convex upward. As a result, in the step of forming the source electrode 16, it is possible to delay the point where the aluminum film growing from both side wall surfaces of the contact hole 15 collides. In other words, the aluminum films grown from both side wall surfaces of the contact hole 15 can collide with each other at a high position.
【0057】このため、コンタクトホール17の経が小
さく、アスペクト比が大きな場合においても、コンタク
ト部上に形成されたソース電極16のスリット16aを
浅くすることができ、ソース電極16表面の凹凸を少な
くすることができる。そして、ソース電極16の上に接
続されるアルミワイヤ20の接合信頼性が低下するのを
防止することができる。Therefore, even when the diameter of the contact hole 17 is small and the aspect ratio is large, the slit 16a of the source electrode 16 formed on the contact portion can be made shallow, and the unevenness on the surface of the source electrode 16 can be reduced. can do. Then, it is possible to prevent the joining reliability of the aluminum wire 20 connected to the source electrode 16 from being lowered.
【0058】(第2実施形態)第1実施形態では、層間
絶縁膜11aを残して、コンタクトホール15を形成
し、この層間絶縁膜11aにより半導体基板3表面を保
護した状態で、リフロー処理を行っていたが、この層間
絶縁膜11aの代わりに別途保護膜を形成して、リフロ
ー処理を行うこともできる。(Second Embodiment) In the first embodiment, a reflow process is performed in a state in which a contact hole 15 is formed while leaving the interlayer insulating film 11a and the surface of the semiconductor substrate 3 is protected by the interlayer insulating film 11a. However, a reflow process can be performed by forming a separate protective film instead of the interlayer insulating film 11a.
【0059】図6(a)〜(c)、図7(a)〜(c)
に本発明を適用した第2実施形態における半導体装置の
製造方法を示す。本実施形態では、第1実施形態と同様
に、図2(a)に示す工程を行い、その後、図6(a)
〜(c)、図7(a)〜(c)に示す工程を行う。な
お、第1実施形態と同一の部分は同一符号を付してい
る。FIGS. 6A to 6C and FIGS. 7A to 7C.
A method of manufacturing a semiconductor device according to a second embodiment of the present invention is shown in FIG. In this embodiment, as in the first embodiment, the process shown in FIG. 2A is performed, and then the process shown in FIG.
7A to 7C, the steps shown in FIGS. 7A to 7C are performed. The same parts as those in the first embodiment are designated by the same reference numerals.
【0060】〔図6(a)に示す工程〕図2(a)に示
す工程の後、酸化膜8、10上に、保護膜として、例え
ばSi窒化膜21を堆積する。この窒化膜21の膜厚は
例えば、50〜150nmとする。[Step shown in FIG. 6A] After the step shown in FIG. 2A, a Si nitride film 21, for example, is deposited as a protective film on the oxide films 8 and 10. The film thickness of the nitride film 21 is, eg, 50-150 nm.
【0061】〔図6(b)、(c)に示す工程〕その
後、窒化膜21上に層間絶縁膜11を形成する。次に、
SOG12を塗布した後、キュアし、表面を平坦な状態
とする。続いて、SOG12および層間絶縁膜11をエ
ッチングし、層間絶縁膜11表面を平坦化する。[Steps shown in FIGS. 6B and 6C] After that, the interlayer insulating film 11 is formed on the nitride film 21. next,
After applying SOG12, it is cured to make the surface flat. Then, the SOG 12 and the interlayer insulating film 11 are etched to flatten the surface of the interlayer insulating film 11.
【0062】〔図7(a)に示す工程〕そして、ホトリ
ソグラフィ工程にて、コンタクトパターンが焼き付けら
れたフォトレジスト13を形成する。続いて、これをマ
スクとして、層間絶縁膜11を等方性エッチング及び異
方性エッチングを行うことで、コンタクトホール15を
形成する。[Step shown in FIG. 7A] Then, in the photolithography step, the photoresist 13 having the contact pattern printed thereon is formed. Then, using this as a mask, the interlayer insulating film 11 is subjected to isotropic etching and anisotropic etching to form a contact hole 15.
【0063】なお、この異方性エッチング時では、例え
ば、C4F8ガスを用いたドライエッチングを行い、層間
絶縁膜11のみをエッチングし、窒化膜21はエッチン
グされないようにする。これにより、コンタクトホール
15の下側のN-型層2表面が、窒化膜21および酸化
膜8により覆われた状態とする。At the time of this anisotropic etching, for example, dry etching using C 4 F 8 gas is performed to etch only the interlayer insulating film 11 and prevent the nitride film 21 from being etched. As a result, the surface of the N − type layer 2 below the contact hole 15 is covered with the nitride film 21 and the oxide film 8.
【0064】〔図7(b)に示す工程〕続いて、フォト
レジスト13を除去する。そして、窒化膜21および酸
化膜8により、コンタクトホール15の下側のN-型層
2表面が覆われた状態で、リフロー処理を行い、層間絶
縁膜11をリフローさせる。これにより、層間絶縁膜1
1が流動化し、層間絶縁膜11のうち、コンタクトホー
ル15の上側端部が上に凸の曲線形状となる。[Step shown in FIG. 7B] Subsequently, the photoresist 13 is removed. Then, with the nitride film 21 and the oxide film 8 covering the surface of the N − type layer 2 below the contact hole 15, a reflow process is performed to reflow the interlayer insulating film 11. Thereby, the interlayer insulating film 1
1 is fluidized, and the upper end portion of the contact hole 15 in the interlayer insulating film 11 has a curved shape that is convex upward.
【0065】このとき、コンタクトホール15の下側の
N-型層2表面には、窒化膜21および酸化膜8が残さ
れているため、N-型層2表層における層間絶縁膜11
からの不純物の浸入を防ぐことができる。At this time, since the nitride film 21 and the oxide film 8 are left on the surface of the N − type layer 2 below the contact hole 15, the interlayer insulating film 11 on the surface layer of the N − type layer 2 is left.
It is possible to prevent infiltration of impurities from the.
【0066】〔図8(a)に示す工程〕リフロー処理
後、窒化膜21及び酸化膜8をエッチングする。このと
き、エッチングガスとして、例えば、CF4、CHF3ガ
スを用いる。これにより、コンタクトホール15の下側
のN-型層2表面を層間絶縁膜11から露出させる。[Step shown in FIG. 8A] After the reflow treatment, the nitride film 21 and the oxide film 8 are etched. At this time, for example, CF 4 or CHF 3 gas is used as the etching gas. As a result, the surface of the N − type layer 2 below the contact hole 15 is exposed from the interlayer insulating film 11.
【0067】〔図8(b)に示す工程〕その後、ソース
電極16を形成する。[Step shown in FIG. 8B] After that, the source electrode 16 is formed.
【0068】このように、本実施形態では、保護膜とし
て窒化膜21を別途、半導体基板3表面に形成した後、
層間絶縁膜11を形成し、コンタクトホール15を形成
する。その後、半導体基板3表面上に窒化膜21を有す
る状態でリフロー処理している。これにより、第1実施
形態と同様の効果を有する。As described above, in this embodiment, after the nitride film 21 is separately formed as the protective film on the surface of the semiconductor substrate 3,
The interlayer insulating film 11 is formed and the contact hole 15 is formed. Then, the reflow process is performed with the nitride film 21 on the surface of the semiconductor substrate 3. This has the same effect as the first embodiment.
【0069】また、第1実施形態では、コンタクトホー
ル15の形成工程にて、層間絶縁膜11を途中までエッ
チングし、層間絶縁膜11aを形成していたので、層間
絶縁膜11aの膜厚にばらつきが発生する。そして、部
位によっては、膜厚が薄くなりすぎてしまい、リフロー
処理時において、不純物の侵入を防ぐことができない場
合が発生する可能性がある。In the first embodiment, since the interlayer insulating film 11 is partially etched to form the interlayer insulating film 11a in the step of forming the contact hole 15, the thickness of the interlayer insulating film 11a varies. Occurs. Then, depending on the site, the film thickness may become too thin, and there may be a case in which it is not possible to prevent impurities from entering during the reflow process.
【0070】これに対して、本実施形態では、所定厚さ
を有する窒化膜21をコンタクトホールの形成予定領域
における半導体基板3上に成膜している。これにより、
リフロー処理時において、不純物の侵入を確実に防ぐこ
とができる。したがって、第1実施形態よりも品質が安
定した半導体装置を製造することができる。On the other hand, in the present embodiment, the nitride film 21 having a predetermined thickness is formed on the semiconductor substrate 3 in the region where the contact hole is to be formed. This allows
It is possible to reliably prevent impurities from entering during the reflow process. Therefore, it is possible to manufacture a semiconductor device of which quality is more stable than that of the first embodiment.
【0071】(第3実施形態)本実施形態では、従来と
同様に、コンタクトホールを形成した後、リフロー処理
を行う。その後、半導体基板3表層のうち、リフロー処
理時にて、不純物が拡散した領域をエッチングする。(Third Embodiment) In the present embodiment, the reflow process is performed after the contact holes are formed as in the conventional case. After that, in the surface layer of the semiconductor substrate 3, the region in which the impurities are diffused is etched during the reflow process.
【0072】図9(a)〜(c)に本実施形態における
半導体装置の製造方法を示す。なお、第1実施形態と同
一の部分は同一符号を付している。9A to 9C show a method of manufacturing a semiconductor device according to this embodiment. The same parts as those in the first embodiment are designated by the same reference numerals.
【0073】本実施形態では、まず、図5(a)に示さ
れるように、コンタクトホール17を形成する。In this embodiment, first, as shown in FIG. 5A, the contact hole 17 is formed.
【0074】〔図9(a)に示す工程〕その後、リフロ
ー処理を行う。これにより、上側端部が上に凸の曲線形
状であるコンタクトホール15が形成される。なお、こ
のとき、コンタクトホール15により、層間絶縁膜11
から露出しているN-型層2の表層には、層間絶縁膜1
1から不純物が浸入する。[Step shown in FIG. 9A] After that, a reflow process is performed. As a result, the contact hole 15 having a curved shape whose upper end is convex upward is formed. At this time, the contact hole 15 allows the interlayer insulating film 11 to be opened.
The interlayer insulating film 1 is formed on the surface layer of the N − type layer 2 exposed from
Impurities infiltrate from 1.
【0075】〔図9(b)に示す工程〕続いて、層間絶
縁膜11をマスクとして、層間絶縁膜11から露出して
いるN -型層2の表層をドライエッチングにて除去す
る。このとき、エッチングガスとして、例えば、HB
r、SF6ガスを用いる。そして、N-型層2表面から例
えば、150〜300nmの深さの領域を除去する。こ
れにより、層間絶縁膜11から不純物が浸入した領域が
完全に除去される。[Step shown in FIG. 9 (b)]
Exposed from the interlayer insulating film 11 using the edge film 11 as a mask
N being -The surface layer of the mold layer 2 is removed by dry etching.
It At this time, as the etching gas, for example, HB
r, SF6Use gas. And N-From the surface of mold layer 2
For example, a region having a depth of 150 to 300 nm is removed. This
As a result, the region where the impurities have penetrated from the interlayer insulating film 11
Completely removed.
【0076】〔図9(c)に示す工程〕そして、コンタ
クトホール15内及び層間絶縁膜11上にソース電極2
5を形成する。[Step shown in FIG. 9C] Then, the source electrode 2 is formed in the contact hole 15 and on the interlayer insulating film 11.
5 is formed.
【0077】このように、本実施形態では、リフロー処
理時において、不純物が侵入した領域を除去し、N-型
層2のうち、層間絶縁膜11中の不純物が侵入していな
い領域の表面とソース電極25とを接続させている。こ
れにより、リフロー処理後における不純物濃度補償のた
めのイオン注入工程を省略することができる。As described above, in the present embodiment, the region where impurities have entered is removed during the reflow process, and the surface of the region of the N − type layer 2 where the impurities have not entered the interlayer insulating film 11 is removed. It is connected to the source electrode 25. Thereby, the ion implantation process for compensating the impurity concentration after the reflow process can be omitted.
【0078】また、第1実施形態と同様に、コンタクト
ホール15の上側端部が上に凸の曲線形状となっている
ことから、ソース電極25表面の凹凸を少なくすること
ができる。Further, as in the first embodiment, since the upper end portion of the contact hole 15 has a curved shape that is convex upward, it is possible to reduce irregularities on the surface of the source electrode 25.
【0079】(第4実施形態)第4実施形態における半
導体装置の製造工程の一部を図10に示す。(Fourth Embodiment) FIG. 10 shows part of a process for manufacturing a semiconductor device according to the fourth embodiment.
【0080】第1実施形態では、図4(b)に示す工程
にて、層間絶縁膜11aを除去していたが、層間絶縁膜
11aだけでなく、第3実施形態と同様に、その下側の
半導体基板3表層を除去しても良い。In the first embodiment, the interlayer insulating film 11a was removed in the step shown in FIG. 4B, but not only the interlayer insulating film 11a, but the lower side thereof as in the third embodiment. The surface layer of the semiconductor substrate 3 may be removed.
【0081】本実施形態では、第1実施形態と同様に、
図2(a)〜図4(a)に示す工程を行う。すなわち、
層間絶縁膜11の途中までエッチングし、層間絶縁膜1
1aを半導体基板3表面上に残した状態で、リフロー処
理を行う。これにより、層間絶縁膜11のうち、コンタ
クトホール15の上側端部を上に凸の曲線形状とする。In this embodiment, as in the first embodiment,
The steps shown in FIGS. 2A to 4A are performed. That is,
The interlayer insulating film 11 is partially etched to form the interlayer insulating film 1.
A reflow process is performed with 1a left on the surface of the semiconductor substrate 3. As a result, the upper end portion of the contact hole 15 in the interlayer insulating film 11 has a curved shape that is convex upward.
【0082】このとき、第1実施形態では、P型ベース
領域5がソース電極16と電気的に接続されるように、
N+型ソース領域6は、P型ベース領域5表層のうち、
ゲート電極9の近傍にのみ形成されていた。つまり、隣
り合うN+型ソース領域6は、N+型ソース領域6の形成
時にはじめからお互いに離れて形成されていた。At this time, in the first embodiment, the P-type base region 5 is electrically connected to the source electrode 16,
The N + -type source region 6 is the P-type base region 5 surface layer,
It was formed only in the vicinity of the gate electrode 9. That is, the adjacent N + type source regions 6 were formed apart from each other from the beginning when the N + type source regions 6 were formed.
【0083】これに対して、本実施形態では、例えば、
図10に示すように、P型ベース領域5の表層の全領域
にN+型ソース領域26を形成する。On the other hand, in this embodiment, for example,
As shown in FIG. 10, an N + type source region 26 is formed in the entire surface layer of the P type base region 5.
【0084】続いて、第1実施形態の図4(b)に示す
工程と同様に、層間絶縁膜11を全面エッチングするこ
とで、層間絶縁膜11aを除去する。その後、第3実施
形態の図9(a)に示す工程と同様に、N-型層2表層
をエッチングする。このとき、本実施形態では、N+型
ソース領域26が貫通されるようにエッチングする。Subsequently, as in the step shown in FIG. 4B of the first embodiment, the interlayer insulating film 11 is entirely etched to remove the interlayer insulating film 11a. Thereafter, the surface layer of the N − type layer 2 is etched in the same manner as the step shown in FIG. 9A of the third embodiment. At this time, in the present embodiment, etching is performed so that the N + type source region 26 is penetrated.
【0085】その後、ソース電極25を形成する。この
ように形成することでも、第3実施形態の図9(c)に
示される半導体装置を形成することができる。After that, the source electrode 25 is formed. Also by forming in this way, the semiconductor device shown in FIG. 9C of the third embodiment can be formed.
【0086】(他の実施形態)第4実施形態では、第1
実施形態と第3実施形態とを組み合わせた場合を説明し
たが、同様に、第2実施形態と第3実施形態とを組み合
わせても良い。すなわち、第2実施形態での図8(a)
に示す工程にて、窒化膜21を除去する。その後、図9
(b)、(c)に示す工程にて、N−型層2表層をエッ
チングすることもできる。(Other Embodiments) In the fourth embodiment, the first
The case where the embodiment and the third embodiment are combined has been described, but similarly, the second embodiment and the third embodiment may be combined. That is, FIG. 8A in the second embodiment.
In the step shown in, the nitride film 21 is removed. After that, FIG.
In the steps shown in (b) and (c), the N-type layer 2 surface layer can be etched.
【0087】また、上記した各実施形態では、ゲート電
極がCONCAVE型である半導体装置を例として説明
したが、ゲート電極の構造がCONCAVE型に限ら
ず、プレーナー型、又はトレンチ型である半導体装置に
おいても、本発明を適用することができる。In each of the above-described embodiments, the semiconductor device having the CONCAVE type gate electrode has been described as an example. However, the structure of the gate electrode is not limited to the CONCAVE type, but may be a planar type or trench type semiconductor device. Also, the present invention can be applied.
【図面の簡単な説明】[Brief description of drawings]
【図1】本発明の第1実施形態における半導体装置の断
面を示す図である。FIG. 1 is a view showing a cross section of a semiconductor device according to a first embodiment of the present invention.
【図2】本発明の第1実施形態における半導体装置の製
造工程を示す図である。FIG. 2 is a diagram showing a manufacturing process of the semiconductor device according to the first embodiment of the invention.
【図3】図2に続く半導体装置の製造工程を示す図であ
る。FIG. 3 is a diagram showing the manufacturing process of the semiconductor device, following FIG. 2;
【図4】図3に続く半導体装置の製造工程を示す図であ
る。FIG. 4 is a diagram showing the manufacturing process of the semiconductor device, following FIG. 3;
【図5】従来における第1の例としての半導体装置の製
造工程を示す図である。FIG. 5 is a diagram showing a manufacturing process of a conventional semiconductor device as a first example.
【図6】本発明の第2実施形態における半導体装置の製
造工程を示す図である。FIG. 6 is a diagram showing a manufacturing process of the semiconductor device according to the second embodiment of the invention.
【図7】図6に続く半導体装置の製造工程を示す図であ
る。FIG. 7 is a diagram showing the manufacturing process of the semiconductor device, following FIG. 6;
【図8】図7に続く半導体装置の製造工程を示す図であ
る。FIG. 8 is a diagram showing the manufacturing process of the semiconductor device, following FIG. 7;
【図9】本発明の第3実施形態における半導体装置の製
造工程を示す図である。FIG. 9 is a diagram showing a manufacturing process of the semiconductor device according to the third embodiment of the invention.
【図10】本発明の第4実施形態における半導体装置の
製造工程を示す図である。FIG. 10 is a diagram showing a manufacturing process of the semiconductor device according to the fourth embodiment of the invention.
【図11】従来における第2の例としての半導体装置の
製造工程を示す図である。FIG. 11 is a diagram showing a manufacturing process of a conventional semiconductor device as a second example.
1…N+型基板、2…N-型層、3…半導体基板、4…
溝、5…P型ベース領域、6、26…N+型ソース領
域、7…ゲート酸化膜、8、10…酸化膜、9…ゲート
電極、11…層間絶縁膜、12…SOG、15、17…
コンタクトホール、16、18、25…ソース電極。1 ... N + type substrate, 2 ... N − type layer, 3 ... Semiconductor substrate, 4 ...
Grooves, 5 ... P-type base region, 6, 26 ... N + type source region, 7 ... Gate oxide film, 8, 10 ... Oxide film, 9 ... Gate electrode, 11 ... Interlayer insulating film, 12 ... SOG, 15, 17 …
Contact holes, 16, 18, 25 ... Source electrodes.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮嶋 健 愛知県刈谷市昭和町1丁目1番地 株式会 社デンソー内 (72)発明者 深沢 剛 愛知県刈谷市昭和町1丁目1番地 株式会 社デンソー内 Fターム(参考) 4M104 AA01 BB01 BB02 CC01 CC05 DD06 DD08 DD12 DD17 DD19 DD24 EE03 EE12 EE16 FF02 FF27 GG09 HH13 HH15 5F033 HH04 HH08 JJ01 JJ08 KK01 MM30 NN32 QQ07 QQ09 QQ10 QQ11 QQ16 QQ18 QQ22 QQ25 QQ31 QQ34 QQ37 QQ74 QQ75 RR03 RR06 RR09 RR15 RR25 SS11 SS22 TT02 VV06 VV07 XX02 XX09 ─────────────────────────────────────────────────── ─── Continued front page (72) Inventor Ken Miyajima 1-1, Showa-cho, Kariya city, Aichi stock market Inside the company DENSO (72) Inventor Tsuyoshi Fukasawa 1-1, Showa-cho, Kariya city, Aichi stock market Inside the company DENSO F-term (reference) 4M104 AA01 BB01 BB02 CC01 CC05 DD06 DD08 DD12 DD17 DD19 DD24 EE03 EE12 EE16 FF02 FF27 GG09 HH13 HH15 5F033 HH04 HH08 JJ01 JJ08 KK01 MM30 NN32 QQ07 QQ09 QQ10 QQ11 QQ16 QQ18 QQ22 QQ25 QQ31 QQ34 QQ37 QQ74 QQ75 RR03 RR06 RR09 RR15 RR25 SS11 SS22 TT02 VV06 VV07 XX02 XX09
Claims (6)
(3)上に形成された層間絶縁膜(11)と、前記層間
絶縁膜(11)に形成されたコンタクトホール(15)
と、前記層間絶縁膜(11)上に形成され、前記コンタ
クトホール(15)を介して、前記半導体基板(3)と
電気的に接続された金属電極(16)とを備える半導体
装置の製造方法において、 半導体基板(3)を用意し、前記半導体基板(3)上に
層間絶縁膜(11)を形成する工程と、 前記層間絶縁膜(11)におけるコンタクトホールの形
成予定領域にて、前記層間絶縁膜(11)を途中まで開
口し、所定厚さの層間絶縁膜(11a)を残して、コン
タクトホール(15)を形成する工程と、 前記半導体基板(3)のうち、前記コンタクトホール
(15)の下側に位置する領域上に、前記所定厚さの層
間絶縁膜(11a)を有する状態で、リフロー処理を行
う工程と、 前記所定厚さの層間絶縁膜(11a)を除去すること
で、前記半導体基板(3)表面を層間絶縁膜(11)か
ら露出させる工程と、 前記コンタクトホール(15)内及び前記層間絶縁膜
(11)上に前記金属電極(16)を形成する工程とを
有することを特徴とする半導体装置の製造方法。1. A semiconductor substrate (3), an interlayer insulating film (11) formed on the semiconductor substrate (3), and a contact hole (15) formed in the interlayer insulating film (11).
And a metal electrode (16) formed on the interlayer insulating film (11) and electrically connected to the semiconductor substrate (3) through the contact hole (15). In the step of preparing a semiconductor substrate (3) and forming an interlayer insulating film (11) on the semiconductor substrate (3); A step of forming a contact hole (15) by opening the insulating film (11) halfway and leaving an interlayer insulating film (11a) of a predetermined thickness, and forming the contact hole (15) in the semiconductor substrate (3). ) A step of performing a reflow process in a state where the interlayer insulating film (11a) having the predetermined thickness is provided on a region located below, and removing the interlayer insulating film (11a) having the predetermined thickness. , Said half A step of exposing the surface of the conductor substrate (3) from the interlayer insulating film (11); and a step of forming the metal electrode (16) in the contact hole (15) and on the interlayer insulating film (11). A method for manufacturing a semiconductor device, comprising:
し、所定厚さの層間絶縁膜(11a)を残す工程では、
前記所定厚さをd1、開口される前の前記層間絶縁膜
(11)の膜厚をd2としたとき、d2>2d1という関
係を満たすように、前記所定厚さを設定することを特徴
とする請求項1に記載の半導体装置の製造方法。2. In the step of partially opening the interlayer insulating film (11) and leaving an interlayer insulating film (11a) of a predetermined thickness,
When the predetermined thickness is d 1 and the film thickness of the interlayer insulating film (11) before opening is d 2 , the predetermined thickness is set so as to satisfy the relationship of d 2 > 2d 1. The method for manufacturing a semiconductor device according to claim 1, further comprising:
(3)上に形成された層間絶縁膜(11)と、前記層間
絶縁膜(11)に形成されたコンタクトホール(15)
と、前記層間絶縁膜(11)上に形成され、前記コンタ
クトホール(15)を介して、前記半導体基板(3)と
電気的に接続された金属電極(16)とを備える半導体
装置の製造方法において、 半導体基板(3)を用意し、前記半導体基板(3)表面
上に保護膜(21)を形成する工程と、 前記保護膜(21)上に前記層間絶縁膜(11)を形成
する工程と、 前記層間絶縁膜(11)における前記コンタクトホール
(15)の形成予定領域にて、前記保護膜(21)を残
して、前記層間絶縁膜(11)にコンタクトホール(1
5)を形成する工程と、 前記半導体基板(3)のうち、前記コンタクトホール
(15)の下側に位置する領域上に、前記保護膜(2
1)を有する状態にて、リフロー処理を行う工程と、 前記保護膜(21)を除去し、前記半導体基板(3)表
面を前記層間絶縁膜(11)から露出させる工程と、 前記コンタクトホール(15)内及び前記層間絶縁膜
(11)上に前記金属電極(16)を形成する工程とを
有することを特徴とする半導体装置の製造方法。3. A semiconductor substrate (3), an interlayer insulating film (11) formed on the semiconductor substrate (3), and a contact hole (15) formed in the interlayer insulating film (11).
And a metal electrode (16) formed on the interlayer insulating film (11) and electrically connected to the semiconductor substrate (3) through the contact hole (15). A step of preparing a semiconductor substrate (3) and forming a protective film (21) on the surface of the semiconductor substrate (3); and a step of forming the interlayer insulating film (11) on the protective film (21) In the region where the contact hole (15) is to be formed in the interlayer insulating film (11), the contact hole (1) is formed in the interlayer insulating film (11), leaving the protective film (21).
5), and forming the protective film (2) on the region of the semiconductor substrate (3) located below the contact hole (15).
1), a reflow process is performed, the protective film (21) is removed to expose the surface of the semiconductor substrate (3) from the interlayer insulating film (11), and the contact hole ( 15) a step of forming the metal electrode (16) inside and on the interlayer insulating film (11).
(3)上に形成された層間絶縁膜(11)と、前記層間
絶縁膜(11)に形成されたコンタクトホール(24)
と、前記層間絶縁膜(11)上に形成され、前記コンタ
クトホール(24)を介して、前記半導体基板(3)と
電気的に接続された金属電極(25)とを備える半導体
装置の製造方法において、 半導体基板(3)を用意し、前記半導体基板(3)上に
層間絶縁膜(11)を形成する工程と、 前記層間絶縁膜(11)にコンタクトホール(17)を
形成し、前記半導体基板(3)表面を前記層間絶縁膜
(11)から露出させる工程と、 前記層間絶縁膜(11)にリフロー処理を行う工程と、 前記半導体基板(3)表面のうち、前記層間絶縁膜(1
1)から露出している領域を表面から所定深さ除去する
工程と、 前記コンタクトホール(24)内及び前記層間絶縁膜
(11)上に前記金属電極(25)を形成する工程とを
有することを特徴とする半導体装置の製造方法。4. A semiconductor substrate (3), an interlayer insulating film (11) formed on the semiconductor substrate (3), and a contact hole (24) formed in the interlayer insulating film (11).
And a metal electrode (25) formed on the interlayer insulating film (11) and electrically connected to the semiconductor substrate (3) through the contact hole (24). A step of preparing a semiconductor substrate (3) and forming an interlayer insulating film (11) on the semiconductor substrate (3); forming a contact hole (17) in the interlayer insulating film (11); A step of exposing the surface of the substrate (3) from the interlayer insulating film (11); a step of performing a reflow treatment on the interlayer insulating film (11);
1) A step of removing a region exposed from the surface to a predetermined depth, and a step of forming the metal electrode (25) in the contact hole (24) and on the interlayer insulating film (11). A method for manufacturing a semiconductor device, comprising:
る工程では、前記層間絶縁膜(11)を等方性エッチン
グ及び異方性エッチングすることで、上端の開口幅が下
端の開口幅よりも大きなコンタクトホール(15)を形
成することを特徴とする請求項1乃至4のいずれか1つ
に記載の半導体装置の製造方法。5. In the step of forming the contact hole (15), the opening width at the upper end is larger than the opening width at the lower end by isotropic etching and anisotropic etching of the interlayer insulating film (11). The method for manufacturing a semiconductor device according to claim 1, wherein a contact hole (15) is formed.
を有する半導体基板(3)と、 前記半導体層(2)の表層に形成された溝(4)及び該
溝(4)内にゲート絶縁膜(7)を介して形成されたゲ
ート電極(9)と、 前記半導体層(2)の表層のうち、前記溝(4)に隣接
して形成された第2導電型のベース領域(5)と、 前記ベース領域(5)の表層内にて、前記溝に隣接して
形成された第1導電型のソース領域(6)と、 前記半導体層(2)の表面上に形成された層間絶縁膜
(11)と、 前記層間絶縁膜(11)に形成されたコンタクトホール
(15)と、 前記層間絶縁膜(11)上に形成され、前記コンタクト
ホール(15)を介して、前記ベース領域(5)及び前
記ソース領域(6)と電気的に接続されたソース電極
(16)と、 前記半導体基板(3)の裏側に形成されたドレイン電極
(19)とを備え、 前記層間絶縁膜(11)のうち、前記コンタクトホール
(15)の上側端部は上に凸の曲線形状であることを特
徴とする半導体装置。6. A semiconductor layer (2) of the first conductivity type on the main surface side.
A semiconductor substrate (3) having a groove, a groove (4) formed in a surface layer of the semiconductor layer (2), and a gate electrode (9) formed in the groove (4) via a gate insulating film (7). A second conductivity type base region (5) formed adjacent to the groove (4) in the surface layer of the semiconductor layer (2), and in the surface layer of the base region (5), A first conductivity type source region (6) formed adjacent to the groove, an interlayer insulating film (11) formed on the surface of the semiconductor layer (2), and an interlayer insulating film (11). A contact hole (15) formed on the interlayer insulating film (11) and electrically connected to the base region (5) and the source region (6) through the contact hole (15). A source electrode (16) and a drain formed on the back side of the semiconductor substrate (3) A semiconductor device comprising an electrode (19), wherein an upper end of the contact hole (15) of the interlayer insulating film (11) has a curved shape that is convex upward.
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