JP2854019B2 - Method for manufacturing MOS type semiconductor device - Google Patents
Method for manufacturing MOS type semiconductor deviceInfo
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は微細化したコンタクト孔を具備するMOS型半
導体装置の製造方法に関する。The present invention relates to a method of manufacturing a MOS type semiconductor device having a miniaturized contact hole.
（ロ）従来の技術 従来のMOS型半導体装置をパワーMOSFETを例に説明す
る。即ち第４図に示す如く、底部に高濃度N+型層（１）
を有するN-型シリコン基体（２）をドレインとして、そ
の表面上に所定の間隔でゲート電極（ポリSiゲート）
（３）が配置され、このゲート電極（３）の下にチャン
ネル部を作るように基体（２）表面にＰ型拡散領域
（４）とN+型ソース領域（５）を形成したもので、ゲー
トへの電圧印加によってゲート下のＰ型拡散領域（４）
（チャンネル部）を通るドレイン電流IDSを制御するよ
うにMOSFETを動作させるものである。(B) Conventional technology A conventional MOS semiconductor device will be described using a power MOSFET as an example. That is, as shown in FIG. 4, a high concentration N + type layer (1)
A gate electrode (poly-Si gate) on the surface of the N - type silicon substrate (2) having
(3) is arranged, and a P-type diffusion region (4) and an N + -type source region (5) are formed on the surface of the base (2) so as to form a channel portion below the gate electrode (3). P-type diffusion region under the gate by applying voltage to the gate (4)
It is intended to operate the MOSFET to control the drain current I DS through (channel portion).
ところで、ソース領域（５）の取り出しは絶縁膜
（６）に開口したコンタクトホール（７）を介してオー
ミック接触する電極（８）により行われるのであるが、
装置の微細化を押し進める上で、コンタクト孔（７）の
段差による断線がしばしば大きな問題となる。By the way, the extraction of the source region (5) is performed by the electrode (8) which makes ohmic contact through the contact hole (7) opened in the insulating film (6).
In pushing down the size of the device, disconnection due to a step in the contact hole (7) often poses a serious problem.
そこで第５図に示すように、ホトレジスト膜（９）を
マスクとして絶縁膜（６）の半分を等方エッチング、残
り半分を異方性エッチングすることによりテーパ形状の
側壁と接続部分の微細化を両立せんとする技術が例えば
特開昭58−143535号公報に提案されている。Therefore, as shown in FIG. 5, using the photoresist film (9) as a mask, half of the insulating film (6) is isotropically etched, and the other half is anisotropically etched, thereby minimizing the tapered side wall and the connecting portion. A technique for achieving compatibility is proposed in, for example, Japanese Patent Application Laid-Open No. 58-143535.
しかしながら、これとて膜厚が厚い（例えば、１μｍ
以上）と下半分の段差が急峻となり、Al電極（７）の断
線の危惧は免れない。そこで本願発明者は、絶縁に必要
な最小膜厚だけを残し膜厚の大部分を等方エッチングで
開口することを検討したが、エッチング工程は時間的な
制御しかできないので、例えば0.1μｍの如き薄い膜厚
を残して等方エッチングを終了するようなコントロール
は不可能であるという新たな課題が生じた。しかも膜厚
が厚ければ当然膜厚のばらつきも大きくなり、エッチン
グの制御性は更に困難を極める。However, the film thickness is extremely large (for example, 1 μm
Above), the step in the lower half becomes steep, and the fear of disconnection of the Al electrode (7) is inevitable. Therefore, the inventor of the present application examined that most of the film thickness is opened by isotropic etching while leaving only the minimum film thickness necessary for insulation. However, since the etching process can only be controlled temporally, for example, 0.1 μm such as 0.1 μm is used. There is a new problem that it is impossible to control to end the isotropic etching while leaving a thin film thickness. In addition, if the film thickness is large, the variation in the film thickness naturally increases, and the controllability of etching becomes extremely difficult.
（ハ）発明が解決しようとする課題 このように、従来の改良されたコンタクトホールの形
成方法においても、エッチングの制御性に難問を残す欠
点があった。(C) Problems to be Solved by the Invention As described above, even the conventional improved contact hole forming method has a drawback in that the controllability of etching remains a problem.
（ニ）課題を解決するための手段 本発明は上記従来の課題に鑑み成されたもので、ゲー
ト絶縁膜（14）上にゲート絶縁膜（14）よりエッチング
レートが大きい材料で層間絶縁膜（18）を形成し、等方
エッチングでゲート絶縁膜（14）が残るように層間絶縁
膜（18）を完全に開口し、続いて異方性エッチングで残
るゲート絶縁膜（14）を開口することにより、微細化し
ステップカバレージに優れ且つエッチング制御の困難性
を解消したコンタクトホール（20）を具備するMOS型半
導体装置の製造方法を提供するものである。(D) Means for Solving the Problems The present invention has been made in view of the above-mentioned conventional problems, and has an interlayer insulating film (14) formed of a material having a higher etching rate than the gate insulating film (14) on the gate insulating film (14). 18), the interlayer insulating film (18) is completely opened so that the gate insulating film (14) remains by isotropic etching, and then the remaining gate insulating film (14) is opened by anisotropic etching. Accordingly, the present invention provides a method of manufacturing a MOS semiconductor device having a contact hole (20) which is miniaturized, has excellent step coverage, and has solved the difficulty of etching control.
（ホ）作 用 本発明によれば、膜厚の大部分を占める層間絶縁膜
（18）の等方エッチングが進行してゲート絶縁膜（14）
の表面が露出されると、ゲート絶縁膜（14）と層間絶縁
膜（18）とでエッチングレートを大きく異ならしめたの
で、それ以上は膜厚方向へのエッチングの進行を抑制で
きる。従って、多少のオーバーエッチングがあってもコ
ンタクトホール（20）が貫通してしまうことを避けられ
るので、エッチングの制御性は極めて良好となり薄い絶
縁膜を確実に残すことができる。その後、残ったゲート
絶縁膜（14）を異方性エッチングで開口するので、コン
タクトホール（20）の接続部分は微細加工を確実に行う
ことができ、しかもコンタクトホール（20）の側壁の大
部分はテーパ形状に形成できる。(E) Operation According to the present invention, the isotropic etching of the interlayer insulating film (18) occupying most of the film thickness progresses to form the gate insulating film (14).
When the surface is exposed, the etching rates of the gate insulating film (14) and the interlayer insulating film (18) are greatly different, so that the progress of the etching in the film thickness direction can be further suppressed. Therefore, it is possible to prevent the contact hole (20) from penetrating even if there is some over-etching, so that the controllability of the etching is extremely good and a thin insulating film can be reliably left. Thereafter, the remaining gate insulating film (14) is opened by anisotropic etching, so that the connection portion of the contact hole (20) can be finely processed without fail, and most of the side wall of the contact hole (20). Can be formed in a tapered shape.
（ヘ）実 施 例 以下に本発明の実施例を図面を参照して詳細に説明す
る。先ず縦型DSA（Diffusion Self Alignment）構造の
パワーMOSFETを例にとり説明する。(F) Embodiment An embodiment of the present invention will be described below in detail with reference to the drawings. First, a power MOSFET having a vertical DSA (Diffusion Self Alignment) structure will be described as an example.
第１図Ａに示すように、裏面に高濃度N+型層（11）を
有するN-型シリコン半導体基板（12）の表面に、浅い部
分と深い部分とを有するＰ型不純物領域（13）を選択的
に形成し、次いで基板（12）表面を露出し1100℃、wetO
2の酸化性雰囲気内で基板（12）表面を熱酸化すること
により膜厚1000Å程度のシリコン酸化膜（SiO2）を形成
し、これをゲート絶縁膜（14）とする。シリコン酸化膜
（SiO2）は熱酸化で形成することにより不純物がノンド
ープのものになる。その後、例えばCVD法等による膜厚
1.0μｍ前後のポリシリコン層の堆積とホトエッチング
により、ゲート絶縁膜（14）表面に選択的にゲート電極
（15）を形成する。As shown in FIG. 1 A, the high-concentration N + layer on the back surface N has a (11) - -type silicon semiconductor surface of the substrate (12), P-type impurity region having a shallow portion and a deep portion (13) Is formed selectively, and then the surface of the substrate (12) is exposed at 1100 ° C and wetO.
By subjecting the surface of the substrate (12) to thermal oxidation in the oxidizing atmosphere of 2 , a silicon oxide film (SiO 2 ) having a thickness of about 1000 mm is formed, and this is used as a gate insulating film (14). The silicon oxide film (SiO 2 ) is non-doped by forming it by thermal oxidation. Then, for example, a film thickness by a CVD method or the like.
A gate electrode (15) is selectively formed on the surface of the gate insulating film (14) by deposition of a polysilicon layer of about 1.0 μm and photoetching.
次いで第１図Ｂに示すように、ゲート絶縁膜（14）上
にレジストパターン（16）を形成し、ゲート電極（15）
とレジストパターン（16）をマスクパターンとしながら
リン（Ｐ）等のＮ型不純物をイオン注入する。イオン注
入した不純物はゲート絶縁膜（14）を貫通して基板（1
2）表面に導入され、その後の熱処理によってN+型ソー
ス領域（17）を形成する。Next, as shown in FIG. 1B, a resist pattern (16) is formed on the gate insulating film (14), and a gate electrode (15) is formed.
Then, an N-type impurity such as phosphorus (P) is ion-implanted while using the resist pattern (16) as a mask pattern. The ion-implanted impurity penetrates through the gate insulating film (14) and the substrate (1
2) Introduced on the surface, and form a N + type source region (17) by a subsequent heat treatment.
次いで第１図Ｃに示すように、シラン（SiH4）とフォ
スフィン（PH3）との化学反応を利用する常圧又は減圧C
VD法により、ゲート電極（15）とゲート絶縁膜（14）の
表面を覆うリンドープのシリコン酸化膜から成る膜厚約
1.0μｍの層間絶縁膜（18）を堆積する。ノンドープの
シリコン酸化膜の弗酸系エッチャントに対するエッチン
グレートは約1000Å/minなので、層間絶縁膜（18）はそ
れより大きくなるように、例えば５倍の5000Å/min以上
のエッチングレートとなるようにフォスフィン（PH3）
の流量をコントロールして不純物のドープ量を制御す
る。Next, as shown in FIG. 1C, normal pressure or reduced pressure C utilizing a chemical reaction between silane (SiH 4 ) and phosphine (PH 3 ).
The thickness of the gate electrode (15) and the phosphorus-doped silicon oxide film covering the surfaces of the gate insulating film (14) is reduced by the VD method.
A 1.0 μm interlayer insulating film (18) is deposited. Since the etching rate of the non-doped silicon oxide film with respect to the hydrofluoric acid-based etchant is about 1000Å / min, the interlayer insulating film (18) is phosphine so as to have an etching rate larger than that, for example, an etching rate of 5000Å / min or more. (PH 3)
Is controlled to control the doping amount of impurities.
その後、ポジ又はネガ型ホトレジストのスピンオン塗
布、ソフトベーク、露光、現像および120℃、20分のハ
ードベークを行うことにより層間絶縁膜（18）の表面に
コンタクト孔に対応したレジストパターン（19）を形成
する。Thereafter, a resist pattern (19) corresponding to the contact hole is formed on the surface of the interlayer insulating film (18) by performing spin-on coating of a positive or negative photoresist, soft baking, exposure, development, and hard baking at 120 ° C. for 20 minutes. Form.
次いで第１図Ｄに示すように、レジストパターン（1
9）をエッチングマスクとして層間絶縁膜（18）を酸化
膜エッチャント例えば弗化アンモン（NH4F）と弗酸（H
F）との緩衝液等で選択的にエッチングする。ウェット
であるから層間絶縁膜（18）は等方エッチングされ、ド
ープ量にもよるが側壁はおおむね70〜80℃の傾斜を持つ
テーパ状に形成される。Next, as shown in FIG. 1D, the resist pattern (1
Using 9) as an etching mask, the interlayer insulating film (18) is an oxide film etchant such as ammonium fluoride (NH 4 F) and hydrofluoric acid (H
Etching is selectively performed using a buffer solution described in F). Since it is wet, the interlayer insulating film (18) is isotropically etched, and depending on the doping amount, the side wall is formed in a tapered shape having an inclination of about 70 to 80 ° C.
一方、層間絶縁膜（18）が完全に開孔されゲート絶縁
膜（14）の表面が露出すると、ゲート絶縁膜（14）は層
間絶縁膜（18）よりエッチングレートが小さい構成とし
たので、上記酸化膜エッチャントではこれ以上のエッチ
ングの進行が極めて遅くなる。エッチングレートの差
は、上記第１図Ｃの工程で約５倍以上としてある。従っ
て、層間絶縁膜（18）の等方エッチングが多少進行して
も、ゲート絶縁膜（14）が膜厚方向の開口を阻止するよ
うな働きをするので、層間絶縁膜（18）のサイドエッチ
ングが進行するだけで済み、層間絶縁膜（18）の下部に
薄い絶縁膜を確実に残すことができる。具体的には、前
記エッチングレートと膜厚において層間絶縁膜（18）が
貫通してから１分間のオーバーエッチングが許容できる
ものである。On the other hand, when the interlayer insulating film (18) is completely opened and the surface of the gate insulating film (14) is exposed, the gate insulating film (14) has a smaller etching rate than the interlayer insulating film (18). With an oxide film etchant, the further progress of etching is extremely slow. The difference in the etching rate is about 5 times or more in the step of FIG. 1C. Accordingly, even if the isotropic etching of the interlayer insulating film (18) proceeds to some extent, the gate insulating film (14) functions to block the opening in the film thickness direction. Only progresses, and a thin insulating film can be reliably left under the interlayer insulating film (18). Specifically, over-etching for one minute after the interlayer insulating film (18) penetrates at the above-mentioned etching rate and film thickness is acceptable.
次いで第１図Ｅに示すように、層間絶縁膜（18）表面
を覆うレジストパターン（19）を再びエッチングマスク
として残るゲート絶縁膜（14）を異方性エッチングで開
口し、コンタクトホール（20）を形成する。異方性エッ
チングは、CDE（Chemical Dry Etching）装置やRIE（Re
active Ion Etchig）装置等により行う。Next, as shown in FIG. 1E, using the resist pattern (19) covering the surface of the interlayer insulating film (18) as an etching mask again, the remaining gate insulating film (14) is opened by anisotropic etching to form a contact hole (20). To form Anisotropic etching can be performed using a CDE (Chemical Dry Etching) device or RIE (Re
active Ion Etchig).
この後第１図Ｆに示すように硫酸等でレジストパター
ン（19）を除去し、さらに第１図Ｇに示すように蒸着又
はスパッタによるアルミの堆積とパターニングにより、
コンタクトホール（20）を介してＰ型不純物領域（13）
とN+型ソース領域（17）との両方にオーミックコンタク
トする電極（21）を形成する。Thereafter, as shown in FIG. 1F, the resist pattern (19) is removed with sulfuric acid or the like, and further, as shown in FIG. 1G, aluminum is deposited and patterned by vapor deposition or sputtering.
P-type impurity region (13) through contact hole (20)
An electrode (21) that makes ohmic contact with both the N + -type source region (17) is formed.
斯る本願発明の製造方法によれば、層間絶縁膜（18）
とゲート絶縁膜（14）とでエッチングレートが異なる構
成としたので、ゲート絶縁膜（14）は層間絶縁膜（18）
のエッチング工程においてエッチングがそれ以上膜厚方
向に進行するのを阻止する働きを成す。その為層間絶縁
膜（18）に多少のオーバーエッチングや膜厚のばらつき
があっても、確実に薄い絶縁膜を残しこの工程でコンタ
クトホール（20）が貫通してしまうことを避けられる。
従って、層間絶縁膜（18）のエッチング工程は時間の制
御が極めて容易となる。According to the manufacturing method of the present invention, the interlayer insulating film (18)
Since the etching rate is different between the gate insulating film (14) and the gate insulating film (14), the gate insulating film (14) is an interlayer insulating film (18).
In the etching step, the etching is prevented from proceeding further in the film thickness direction. Therefore, even if the interlayer insulating film (18) has a slight over-etching or a variation in the film thickness, a thin insulating film is surely left and the contact hole (20) can be prevented from penetrating in this step.
Therefore, it is extremely easy to control the time of the etching process of the interlayer insulating film (18).
一方、コンタクトホール（20）の接続部分となるゲー
ト絶縁膜（14）は異方性エッチングで微細加工ができる
ので、素子の集積度を向上できる。また、絶縁膜の膜厚
の大部分をテーパ状に形成されるので、Al配線（21）の
断線等を防止できる。さらに、ゲート絶縁膜（14）を利
用するので新たに工程を追加せずに済み、工程を簡略化
できる。On the other hand, since the gate insulating film (14) serving as a connection portion of the contact hole (20) can be finely processed by anisotropic etching, the degree of integration of the element can be improved. Further, since most of the thickness of the insulating film is formed in a tapered shape, disconnection of the Al wiring (21) can be prevented. Further, since the gate insulating film (14) is used, it is not necessary to add a new process, and the process can be simplified.
以上は縦型パワーMOSFETについて説明したが、本発明
は第２図に示す如く、LOCOS（30）で囲まれた活性領域
にゲート電極（15）が形成され、ゲート電極（15）の両
脇の基板（12）表面にソース領域（31）とドレイン領域
（32）とが形成された、MOS型集積回路を構成するよう
な所謂横型のMOS素子についても適用できることは明ら
かである。Although the vertical power MOSFET has been described above, in the present invention, as shown in FIG. 2, a gate electrode (15) is formed in an active region surrounded by a LOCOS (30), and both sides of the gate electrode (15) are formed. It is apparent that the present invention can be applied to a so-called lateral MOS element in which a source region (31) and a drain region (32) are formed on the surface of a substrate (12), such as a MOS integrated circuit.
次に本発明の第２の実施例は、層間絶縁膜（18）の表
面をガラスプラズマ中に曝すことによりコンタクトホー
ル（20）のテーパ角を適切に制御するものである。Next, in the second embodiment of the present invention, the taper angle of the contact hole (20) is appropriately controlled by exposing the surface of the interlayer insulating film (18) to glass plasma.
第２の実施例は、先ず第１図Ａから第１図Ｃまでの工
程を経て層間絶縁膜（18）の表面レジストパターン（1
9）を形成し、第２図Ａに示すように露出した層間絶縁
膜（18）の表面をガスプラズマ処理し、第２図Ｂに示す
ように同じく弗酸系の酸化膜エッチャントで層間絶縁膜
（18）を等方エッチングし、そして第１図Ｅ以降の工程
を処すものである。前記ガスプラズマ処理は例えばCDE
（Chemical Dry Etching）装置等により等方モードで0.
4Torr,150WでCF4ガス又はCF4＋O2ガスをプラズマ化し、
該プラズマ雰囲気内で層間絶縁膜（18）の露出部分に約
２分間の表面処理を与えたものである。シリコン酸化膜
（SiO2）に対するCF4プラズマガスはエッチング反応は
殆ど示さないので、層間絶縁膜（18）は除去されない。
あっても数十〜百Åと極く僅かである。ガスプラズマ処
理を受けた層間絶縁膜（18）の露出表面は、プラズマで
解離された活性ラジカルＦ＊と反応し、表面に弗酸リッ
チの状態の層（40）が形成されると考えられる。また、
前記弗酸リッチの状態の層（40）は処理時間によって層
間絶縁膜（18）の露出部分からレジストパターン（19）
との境界部分に沿ってある程度拡大されると考えられ
る。弗酸はシリコンエッチャントであるから、プラズマ
処理後のウェットエッチング工程において先ずフッ酸リ
ッチの状態層（40）が瞬時にして除去される。その結果
層間絶縁膜（18）の表面部分はレジストパターン（19）
の開口面積より拡大された面積が先ず除去され、これが
サイドエッチを助長する。従って、先の実施例のテーパ
角が70〜80゜なのに対し、本実施例のテーパ角（第２図
Ｂ図示θ）は40〜50゜の適切な角度に形成できる。しか
もブラズマ処理を受ける範囲が限定されることから、プ
ラズマ処理の時間に対するテーパ角の変化が緩やかなの
で、テーパ角の制御が容易に且つ正確に行える。また、
プラズマ処理を受けることによりウェットエッチング工
程において初期のェッチングレートが極めて大となり、
その結果膜厚方法のエッチング制御の困難性を増大する
ことになるので、本願発明の有効性が増す。In the second embodiment, the surface resist pattern (1) of the interlayer insulating film (18) is first processed through the steps shown in FIGS. 1A to 1C.
9) is formed, and the surface of the exposed interlayer insulating film (18) is subjected to gas plasma treatment as shown in FIG. 2A, and the interlayer insulating film is also etched with a hydrofluoric acid-based oxide etchant as shown in FIG. 2B. (18) is isotropically etched, and the steps after FIG. 1E are performed. The gas plasma processing is performed, for example, by CDE.
(Chemical Dry Etching) 0.
4 Torr, and plasma of CF 4 gas or CF 4 + O 2 gas at 150 W,
The exposed portion of the interlayer insulating film (18) is subjected to a surface treatment for about 2 minutes in the plasma atmosphere. Since the CF 4 plasma gas for the silicon oxide film (SiO 2 ) hardly shows an etching reaction, the interlayer insulating film (18) is not removed.
Even if it is, it is very small, several tens to one hundred square meters. It is considered that the exposed surface of the interlayer insulating film (18) subjected to the gas plasma reaction reacts with the active radicals F * dissociated by the plasma to form a hydrofluoric acid-rich layer (40) on the surface. Also,
The hydrofluoric acid-rich layer (40) is exposed to the resist pattern (19) from the exposed portion of the interlayer insulating film (18) depending on the processing time.
It is thought that it is expanded to some extent along the boundary with. Since hydrofluoric acid is a silicon etchant, the hydrofluoric acid-rich state layer (40) is first instantaneously removed in the wet etching step after the plasma treatment. As a result, the surface portion of the interlayer insulating film (18) has a resist pattern (19)
The area larger than the opening area is removed first, which promotes side etching. Therefore, while the taper angle of the previous embodiment is 70-80 °, the taper angle (θ shown in FIG. 2B) of this embodiment can be formed at an appropriate angle of 40-50 °. In addition, since the range in which the plasma processing is performed is limited, the taper angle changes gradually with respect to the plasma processing time, so that the taper angle can be easily and accurately controlled. Also,
Due to the plasma treatment, the initial etching rate in the wet etching process becomes extremely large,
As a result, the difficulty of controlling the etching by the film thickness method is increased, and the effectiveness of the present invention is increased.
（ト）発明の効果 以上に説明した如く、本願発明によれば絶縁膜の膜厚
の大部分をテーパエッチングできるので、エッチング段
差部における配線のステップカバレッジを改善し信頼性
の高い電極配線を有するMOS型半導体装置が得られる利
点を有する。(G) Effect of the Invention As described above, according to the present invention, since most of the film thickness of the insulating film can be tapered, the step coverage of the wiring at the etching step portion is improved, and a highly reliable electrode wiring is provided. There is an advantage that a MOS type semiconductor device can be obtained.
また、エッチングレートが小さいゲート絶縁膜（14）
を残すことにより、層間絶縁膜（18）のエッチング制御
が極めて容易に行える他、ゲート絶縁膜（14）の微細化
コンタクトが安定して高精度に得られ、よって半導体装
置の微細化、高集積化を押し進められる利点を有する。Also, a gate insulating film with a low etching rate (14)
In addition, the etching of the interlayer insulating film (18) can be extremely easily controlled, and the miniaturized contact of the gate insulating film (14) can be obtained stably and with high accuracy. It has the advantage that it can be promoted.
そして、ゲート絶縁膜（14）をそのまま利用するの
で、新たに膜形成の為の工程を付加せずに済み、工程を
簡略化できる利点を有する。Since the gate insulating film (14) is used as it is, there is no need to add a new process for forming a film, and there is an advantage that the process can be simplified.
さらに本願第２の実施例によれば、先の実施例より緩
やかなテーパ角が得られ且つ処理時間の制御によってテ
ーパ角の制御が安定して高精度に行える利点を有する。Furthermore, according to the second embodiment of the present application, there is an advantage that a gentler taper angle can be obtained as compared with the previous embodiment, and the taper angle can be controlled stably with high accuracy by controlling the processing time.
そしてさらに、本願発明は層間絶縁膜（18）のエッチ
ング制御が容易に行えるので、エッチングレートが大き
い高ドープ量のPSG又はBPSG膜を使用できる。そして高
ドープ量である程ゲッタリング効果が高い等の効果を期
待できる利点をも有する。Further, according to the present invention, since the etching control of the interlayer insulating film (18) can be easily performed, a highly doped PSG or BPSG film having a large etching rate can be used. Also, there is an advantage that the higher the doping amount, the higher the gettering effect can be expected.
第１図Ａ乃至第１図Ｇは本発明を説明する為の断面図、
第２図はMOS集積回路に本発明を適用した実施例を説明
する為の断面図、第３図Ａと第３図Ｂは本発明の第２の
実施例を説明する為の断面図、第４図と第５図は従来例
を説明する為の断面図である。1A to 1G are cross-sectional views for explaining the present invention,
FIG. 2 is a cross-sectional view for explaining an embodiment in which the present invention is applied to a MOS integrated circuit. FIGS. 3A and 3B are cross-sectional views for explaining a second embodiment of the present invention. 4 and 5 are cross-sectional views for explaining a conventional example.
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/302 Ｍ Continuation of the front page (51) Int.Cl. 6 Identification code FI H01L 21/302 M
Claims (9)
工程、 前記ゲート絶縁膜上にゲート電極を形成する工程、 少なくとも前記ゲート電極をマスクの一部として用いな
がら、前記ゲート絶縁膜を通して不純物をイオン注入す
ることにより前記半導体基板の表面に不純物拡散領域を
形成する工程、 前記ゲート絶縁膜に比べてエッチングレートが大きい材
料から成る層間絶縁膜を前記ゲート絶縁膜を覆うように
形成する工程、 前記層間絶縁膜上にコンタクト孔形成用のレジストパタ
ーンを形成する工程、 前記レジストパターンをマスクとして前記層間絶縁膜を
等方エッチングし、前記ゲート絶縁膜の表面を露出する
工程、 前記レジストパターンを再びマスクとして前記ゲート絶
縁膜を異方エッチングし、コンタクト孔を貫通させる工
程、 前記レジストパターンを除去し、前記コンタクトホール
の開孔により露出した前記不純物拡散領域の表面にコン
タクトする電極を形成する工程とを具備することを特徴
とするMOS型半導体装置の製造方法。A step of forming a gate insulating film on a surface of a semiconductor substrate; a step of forming a gate electrode on the gate insulating film; and using at least the gate electrode as a part of a mask, removing impurities through the gate insulating film. Forming an impurity diffusion region on the surface of the semiconductor substrate by ion implantation; forming an interlayer insulating film made of a material having a higher etching rate than the gate insulating film so as to cover the gate insulating film; Forming a resist pattern for forming a contact hole on the interlayer insulating film, isotropically etching the interlayer insulating film using the resist pattern as a mask to expose a surface of the gate insulating film, and masking the resist pattern again Anisotropically etching the gate insulating film to penetrate a contact hole, Removing the resist pattern and forming an electrode in contact with the surface of the impurity diffusion region exposed through the opening of the contact hole.
熱酸化によるシリコン酸化膜、前記層間絶縁膜がCVD法
による不純物ドープのシリコン酸化膜であることを特徴
とする請求項第１項記載のMOS型半導体装置の製造方
法。2. The semiconductor device according to claim 1, wherein said gate insulating film is a silicon oxide film formed by thermal oxidation of said semiconductor substrate surface, and said interlayer insulating film is an impurity-doped silicon oxide film formed by a CVD method. A method for manufacturing a MOS type semiconductor device.
の膜厚より大であることを特徴とする請求項第１項記載
のMOS型半導体装置の製造方法。3. The method according to claim 1, wherein the thickness of the interlayer insulating film is larger than the thickness of the gate insulating film.
る横型MOS素子であり前記不純物のイオン注入により前
記ゲート電極の脇に形成した不純物拡散領域は一方がソ
ース領域、他方がドレイン領域であることを特徴とする
請求項第１項記載のMOS型半導体装置の製造方法。4. A semiconductor device according to claim 1, wherein said semiconductor device is a lateral MOS device forming a MOS integrated circuit, and one of a plurality of impurity diffusion regions formed beside said gate electrode by ion implantation of said impurities is a source region and the other is a drain region. 2. The method according to claim 1, wherein the method comprises the steps of:
する縦型MOS素子であり前記不純物のイオン注入により
前記ゲート電極の脇に形成した不純物拡散領域はソース
領域であることを特徴とする請求項第１項記載のMOS型
半導体装置の製造方法。5. The semiconductor device according to claim 1, wherein the semiconductor device is a vertical MOS device constituting a power MOSFET device, and the impurity diffusion region formed beside the gate electrode by ion implantation of the impurity is a source region. 2. A method for manufacturing a MOS semiconductor device according to claim 1.
工程、 前記ゲート絶縁膜上にゲート電極を形成する工程、 少なくとも前記ゲート電極をマスクの一部として用いな
がら、前記ゲート絶縁膜を通して不純物をイオン注入す
ることにより前記半導体基板の表面に不純物拡散領域を
形成する工程、 前記ゲート絶縁膜に比べてエッチングレートが大きい材
料から成る層間絶縁膜を前記ゲート絶縁膜を覆うように
形成する工程、 前記層間絶縁膜上にコンタクト孔形成用のレジストパタ
ーンを形成する工程、 前記レジストパターンで覆われない前記層間絶縁膜の表
面をプラズマ雰囲気中で表面処理を行う工程、 前記レジストパターンをマスクとして前記層間絶縁膜を
等方エッチングし、前記ゲート絶縁膜の表面を露出する
工程、 前記レジストパターンを再びマスクとして前記ゲート絶
縁膜を異方エッチングし、コンタクト孔を貫通させる工
程、 前記レジストパターンを除去し、前記コンタクトホール
の開孔により露出した前記不純物拡散領域の表面にコン
タクトする電極を形成する工程とを具備することを特徴
とするMOS型半導体装置の製造方法。6. A step of forming a gate insulating film on the surface of the semiconductor substrate, a step of forming a gate electrode on the gate insulating film, and using at least the gate electrode as a part of a mask, removing impurities through the gate insulating film. Forming an impurity diffusion region on the surface of the semiconductor substrate by ion implantation; forming an interlayer insulating film made of a material having a higher etching rate than the gate insulating film so as to cover the gate insulating film; Forming a resist pattern for forming a contact hole on the interlayer insulating film; performing a surface treatment in a plasma atmosphere on a surface of the interlayer insulating film that is not covered with the resist pattern; and performing the interlayer insulating using the resist pattern as a mask. Exposing a surface of the gate insulating film by isotropically etching the film; Using the turn as a mask again to anisotropically etch the gate insulating film to penetrate the contact hole, remove the resist pattern, and form an electrode that contacts the surface of the impurity diffusion region exposed by the opening of the contact hole And a method of manufacturing a MOS type semiconductor device.
熱酸化によるシリコン酸化膜、前記層間絶縁膜がCVD法
による不純物ドープのシリコン酸化膜であり、且つ前記
プラズマ雰囲気はCF4ガス又はCF4＋O2ガスを使用したも
のであることを特徴とする請求項第６項記載のMOS型半
導体装置の製造方法。7. The gate insulating film is a silicon oxide film formed by thermal oxidation of the surface of the semiconductor substrate, the interlayer insulating film is a silicon oxide film doped with impurities by a CVD method, and the plasma atmosphere is CF 4 gas or CF 4 gas. 7. The method for manufacturing a MOS semiconductor device according to claim 6, wherein + O 2 gas is used.
の膜厚より大であることを特徴とする請求項第６項記載
のMOS型半導体装置の製造方法。8. The method according to claim 6, wherein the thickness of the interlayer insulating film is larger than the thickness of the gate insulating film.
する縦型MOS素子であり前記不純物のイオン注入により
前記ゲート電極の脇に形成した不純物拡散領域はソース
領域であることを特徴とする請求項第６項記載のMOS型
半導体装置の製造方法。9. The semiconductor device according to claim 1, wherein the semiconductor device is a vertical MOS device constituting a power MOSFET device, and the impurity diffusion region formed beside the gate electrode by ion implantation of the impurity is a source region. 7. The method for manufacturing a MOS type semiconductor device according to claim 6.
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|---|---|---|---|
| JP1186783A JP2854019B2 (en) | 1989-07-19 | 1989-07-19 | Method for manufacturing MOS type semiconductor device |
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| JP1186783A JP2854019B2 (en) | 1989-07-19 | 1989-07-19 | Method for manufacturing MOS type semiconductor device |
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| JPH0350836A JPH0350836A (en) | 1991-03-05 |
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Family Cites Families (2)
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