JP2003308537A

JP2003308537A - 図形描画装置

Info

Publication number: JP2003308537A
Application number: JP2002111905A
Authority: JP
Inventors: Akisuke Shigenaga; 哲資重永
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-04-15
Filing date: 2002-04-15
Publication date: 2003-10-31
Anticipated expiration: 2022-04-15
Also published as: US20030193507A1; CN100435128C; CN1452132A; JP4136432B2; US6965382B2; US20050225555A1; US7075549B2

Abstract

(57)【要約】【課題】同じ演算回路を用いて演算内容や入力する変数
を自由に変更できるようにすることで、描画機能に応じ
た専用回路を不要とし、少ない回路規模で多機能な描画
を実現する。【解決手段】図形を構成する各ピクセルのＸ，Ｙ座標に
対応した描画パラメータを生成する描画情報生成部と、
ピクセル毎に前記描画パラメータと定数から任意に選択
して演算を行うピクセル演算部と、前記ピクセル演算部
の演算結果をフレームメモリに書き込むメモリインター
フェース部とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータ・グ
ラフィックスの分野において図形を描画する装置に関す
るものであり、特に、図形を構成する各ピクセルの色を
演算するものに関する。

【０００２】

【従来の技術】近年のゲーム機やカーナビゲーションの
高度化に伴い、図形を単色で描画するだけでなく、テク
スチャマッピングを施したり、或いは、図形の各頂点間
の色を補間するグーローシェーディングや、背景色との
透明処理を行うアルファブレンディング等、図形を構成
する各ピクセルに対して様々な処理を行うことがよくあ
る。

【０００３】尚、テクスチャマッピングやグーローシェ
ーディングについての詳細は、James D.Foley，Andries
van Dam，Steven K.Feiner，John F.Hughes共著、佐藤
義雄監訳の「コンピュータグラフィックス理論と実践」
を参照することができる。

【０００４】図形に対してテクスチャマッピングとグー
ローシェーディングとを行うための従来の構成を図１６
に示す。ピクセル情報生成部１は、描画対象となる図形
の各頂点に与えられたＸ，Ｙ座標、テクスチャ座標であ
るＵ，Ｖ、輝度を表すＲ，Ｇ，Ｂといったパラメータを
基に、図形を構成する各ピクセルのＸ，Ｙ座標に対応し
たＵ，ＶやＲ，Ｇ，Ｂを生成する。尚、Ｒ，Ｇ，Ｂはそ
れぞれ０．０〜１．０の範囲で取り扱うものとする。

【０００５】ここで、図１７に示す三角形を例に、ピク
セル情報生成部１が図形を構成する各ピクセルの値を生
成する処理内容を説明する。図１７に示す三角形は、各
頂点に（Ｘ，Ｙ，Ｕ，Ｖ，Ｒ，Ｇ，Ｂ）が与えられてい
る。頂点Ｐ１は、（Ｘ，Ｙ，Ｕ，Ｖ，Ｒ，Ｇ，Ｂ）＝
（Ｘ１，Ｙ１，Ｕ１，Ｖ１，Ｒ１，Ｇ１，Ｂ１）であ
り、また頂点Ｐ２は、（Ｘ，Ｙ，Ｕ，Ｖ，Ｒ，Ｇ，Ｂ）
＝（Ｘ２，Ｙ２，Ｕ２，Ｖ２，Ｒ２，Ｇ２，Ｂ２）であ
り、さらに頂点Ｐ３は、（Ｘ，Ｙ，Ｕ，Ｖ，Ｒ，Ｇ，
Ｂ）＝（Ｘ３，Ｙ３，Ｕ３，Ｖ３，Ｒ３，Ｇ３，Ｂ３）
である。尚、Ｙ２とＹ３とは等しいものとする。

【０００６】ピクセル情報生成処理の概念を図１８に示
す。該処理はＹ座標が最も小さい頂点Ｐ１から開始さ
れ、各Ｙ座標毎に図形の左辺及び右辺のＸ座標を求め
る。その際、左辺に対応するＵ，Ｖ，Ｒ，Ｇ，Ｂの値も
求める。着目するＹ座標の左辺の各値が求まった後、左
辺のＸ座標から右辺のＸ座標までＸ軸に平行方向にＸ座
標をインクリメントするとともに、対応するＵ，Ｖ，
Ｒ，Ｇ，Ｂの値も求める。以上の処理を最終Ｙ座標であ
るＹ２まで行い、処理を終了する。

【０００７】次に、図１９に示すフローチャートを参照
しながらピクセル情報生成処理の流れを詳しく説明す
る。まず、同図中に示すパラメータを以下のように定義
する。

【０００８】ｄＸＬ/ｄＹ＝（Ｘ２-Ｘ１）/（Ｙ２-Ｙ１）ｄＸＲ/ｄＹ＝（Ｘ３-Ｘ１）/（Ｙ２-Ｙ１）ｄＵ/ｄＹ＝（Ｕ２-Ｕ１）/（Ｙ２-Ｙ１）ｄＵ/ｄＸ＝（Ｕ３-Ｕ２）/（Ｘ３-Ｘ２）ｄＶ/ｄＹ＝（Ｖ２-Ｖ１）/（Ｙ２-Ｙ１）ｄＶ/ｄＸ＝（Ｖ３-Ｖ２）/（Ｘ３-Ｘ２）ｄＲ/ｄＹ＝（Ｒ２-Ｒ１）/（Ｙ２-Ｙ１）ｄＲ/ｄＸ＝（Ｒ３-Ｒ２）/（Ｘ３-Ｘ２）ｄＧ/ｄＹ＝（Ｇ２-Ｇ１）/（Ｙ２-Ｙ１）ｄＧ/ｄＸ＝（Ｇ３-Ｇ２）/（Ｘ３-Ｘ２）ｄＢ/ｄＹ＝（Ｂ２-Ｂ１）/（Ｙ２-Ｙ１）ｄＢ/ｄＸ＝（Ｂ３-Ｂ２）/（Ｘ３-Ｘ２）

【０００９】尚、これらのパラメータはピクセル情報生
成部１内部で算出してもよいし、外部で予め算出してお
き、ピクセル情報生成部１に与えてもよい。また、Ｘ
Ｌ，ＵＬ，ＶＬ，ＲＬ，ＧＬ，ＢＬは左辺上の各値を記
憶するための変数で、左辺変数と呼ぶことにする。ＸＲ
は右辺上のＸ座標を記憶するための変数で、右辺変数と
呼ぶことにする。そして、Ｘ，Ｙ，Ｕ，Ｖ，Ｒ，Ｇ，Ｂ
は図形を構成する各ピクセルの値を記憶するための変数
で、ピクセル変数と呼ぶことにする。これらの値がピク
セル情報生成部１から出力される。尚、これまで述べた
変数は、回路上ではレジスタ等の記憶素子に記憶すると
考えてよい。

【００１０】処理が開始されると、ステップＳ１で、頂
点Ｐ１の各値を左辺変数とＹ座標のピクセル変数とにそ
れぞれ設定し、ステップＳ２に進む。ステップＳ２で
は、左辺変数に記憶されている各値をピクセル変数にそ
れぞれ設定し、ステップＳ３に進む。このステップＳ２
の時点でピクセル変数に記憶されている各値が、図形の
左辺を構成するピクセルの値としてピクセル情報生成部
１から出力される。

【００１１】ステップＳ３では、Ｘ座標のピクセル変数
が右辺変数と同じ値であればステップＳ５に進み、そう
でなければステップＳ４に進む。ステップＳ４では、Ｘ
座標のピクセル変数をインクリメントし、Ｕ，Ｖ，Ｒ，
Ｇ，Ｂのピクセル変数にはＸ方向の変位をそれぞれ加算
し、ステップＳ３に戻る。このステップＳ４の時点でピ
クセル変数に記憶されている各値が、左辺を除く図形を
構成するピクセルの値としてピクセル情報生成部１から
出力される。

【００１２】ステップＳ５では、Ｙ座標のピクセル変数
が頂点Ｐ２のＹ座標と同じ値であれば処理を終了し、そ
うでなければステップＳ６に進む。ステップＳ６では、
Ｙ座標のピクセル変数をインクリメントし、左辺変数に
はＹ方向の変位をそれぞれ加算し、ステップＳ２に戻
る。

【００１３】このように、ピクセル情報生成部１は図形
を構成する各ピクセルのＸ，Ｙ，Ｕ，Ｖ，Ｒ，Ｇ，Ｂを
生成する。

【００１４】図１６おいて、テクスチャメモリ２は、テ
クスチャが格納されているメモリで、ピクセル情報生成
部１から出力されたＵ，Ｖに対応するテクスチャデータ
を出力する。尚、該テクスチャデータは１つのデータの
中にＲ，Ｇ，Ｂが含まれる。

【００１５】乗算器３は、ピクセル情報生成部１から出
力されたＲ，Ｇ，ＢとテクスチャデータのＲ，Ｇ，Ｂと
をそれぞれ乗算する。

【００１６】加算器４は、前記乗算器３から出力された
Ｒ，Ｇ，Ｂとバイアス値のＲ，Ｇ，Ｂとをそれぞれ加算
し、図形のピクセルの色を決定するＲ，Ｇ，Ｂで構成さ
れたピクセルデータを出力する。もし、加算結果のＲ，
Ｇ，Ｂが１．０を超える場合は１．０に飽和させる。

【００１７】フレームメモリ５は、図形を描画するため
のメモリで、Ｒ，Ｇ，Ｂで構成されるピクセルデータを
格納する。フレームメモリ５に展開された図形情報が図
示しないディスプレイに表示される。

【００１８】メモリインターフェース部６は、フレーム
メモリ５に対して、ピクセル情報生成部１から出力され
たＸ，Ｙ座標に対応する場所にピクセルデータを書き込
む。

【００１９】

【発明が解決しようとする課題】図形に対してテクスチ
ャマッピングとグーローシェーディングとを行うための
従来の構成で、新たな機能としてアルファブレンディン
グを追加しようとした場合、グーローシェーディングで
必要な演算は、（テクスチャ）×（Ｒ，Ｇ，Ｂ）＋（バイアス値）であるのに対して、アルファブレンディングで必要な演
算は、（１−透明度）×（テクスチャ）＋（透明度）×（背景
色）である。

【００２０】このように、演算内容も異なれば、入力す
る変数も異なるので、アルファブレンディング機能を追
加するには、専用の演算回路が必要であった。

【００２１】描画機能毎に専用の演算回路を持つことは
回路規模増加に繋がり、少ない回路規模では描画機能の
種類を増やせないという問題があった。

【００２２】本発明は、上記従来の問題を解決しようと
するもので、機能に応じた専用回路を不要とし、少ない
回路規模で多機能な描画を実現する図形描画装置を提供
することを目的とする。

【００２３】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に係る発明は、図形を構成する各ピクセル
のＸ，Ｙ座標に対応した描画パラメータを生成する描画
情報生成部と、ピクセル毎に前記描画パラメータ及び定
数から任意に選択して演算を行うピクセル演算部と、こ
のピクセル演算部の演算結果をフレームメモリに書き込
むメモリインターフェース部とを備えたことを特徴とす
るものである。

【００２４】また、請求項２に係る発明は、図形を構成
する各ピクセルのＸ，Ｙ座標に対応した描画パラメータ
を生成する描画情報生成部と、最前段にあっては、ピク
セル毎に前記描画パラメータ及び定数から任意に選択し
て演算を行い、前記最前段よりも後段側にあっては、前
記描画パラメータ、定数、及び前段側の演算結果から任
意に選択して演算を行う複数のピクセル演算部と、前記
最後段のピクセル演算部の演算結果をフレームメモリに
書き込むメモリインターフェース部とを備えたことを特
徴とするものである。

【００２５】また、請求項３に係る発明は、図形を構成
する各ピクセルのＸ，Ｙ座標に対応した描画パラメータ
を生成する描画情報生成部と、最前段にあっては、ピク
セル毎に前記描画パラメータ及び定数から任意に選択し
て演算を行い、前記最前段よりも後段側にあっては、前
記描画パラメータ、定数、及び前段側の演算結果から任
意に選択して演算を行い、さらに最後段にあっては、前
記描画パラメータと定数と前段側の演算結果と着目する
ピクセルの座標に対応するフレームメモリ上のピクセル
データであるフレームデータとから任意に選択して演算
を行う複数のピクセル演算部と、前記フレームデータを
フレームメモリから読み出し、前記最後段のピクセル演
算部の演算結果をフレームメモリに書き込むメモリイン
ターフェース部とを備えたことを特徴とするものであ
る。

【００２６】また、請求項４に係る発明は、請求項３に
係る発明において、ピクセル演算部の段数よりも多い演
算段数の描画を行うときに、まず、ピクセル演算部の段
数で演算した結果をフレームメモリに展開した後、同じ
描画位置でフレームデータを最後段のピクセル演算部に
反映することで、前段までの演算結果に対する追加演算
をするように構成されていることを特徴とするものであ
る。

【００２７】また、請求項５に係る発明は、図形を構成
する各ピクセルのＸ，Ｙ座標に対応した描画パラメータ
を生成する描画情報生成部と、最前段にあっては、ピク
セル毎に前記描画パラメータ、定数、及び前記フレーム
データから任意に選択して演算を行い、前記最前段より
も後段側にあっては、前記描画パラメータ、定数、前段
側の演算結果、及び前記フレームデータから任意に選択
して演算を行う複数のピクセル演算部と、前記フレーム
データをフレームメモリから読み出し、前記最後段のピ
クセル演算部の演算結果をフレームメモリに書き込むメ
モリインターフェース部とを備えたことを特徴とするも
のである。

【００２８】また、請求項６に係る発明は、請求項５に
係る発明において、ピクセル演算部の段数よりも多い演
算段数の描画を行うときには、まず、ピクセル演算部の
段数で演算した結果をフレームメモリに展開した後、同
じ描画位置でフレームデータを最各ピクセル演算部に反
映することで、前段までの演算結果に対する追加演算を
するように構成されていることを特徴とするものであ
る。

【００２９】また、請求項７に係る発明は、内蔵メモリ
であるワークメモリと、図形を構成する各ピクセルの
Ｘ，Ｙ座標に対応した描画パラメータを生成する描画情
報生成部と、最前段にあっては、ピクセル毎に前記描画
パラメータ、定数、及び着目するピクセルの座標に対応
するワークメモリ上のピクセルデータであるワークデー
タから任意に選択して演算を行い、前記最前段よりも後
段側にあっては、前記描画パラメータ、定数、前段側の
演算結果、及び前記ワークデータから任意に選択して演
算を行う複数のピクセル演算部と、前記ワークデータを
ワークメモリから読み出し、前記最後段のピクセル演算
部の演算結果をワークメモリに書き込むワークメモリイ
ンターフェース部と、前記最後段のピクセル演算部の演
算結果のうち、最終段の演算結果のみフレームメモリに
書き込むフレームメモリインターフェース部とを備えた
ことを特徴とするものである。

【００３０】また、請求項８に係る発明は、請求項７に
係る発明において、ピクセル演算部の段数よりも多い演
算段数の描画を行うときには、まず、ピクセル演算部の
段数で演算した結果をワークメモリに展開した後、同じ
描画位置でワークデータを最各ピクセル演算部に反映す
ることで、前段までの演算結果に対する追加演算をする
ように構成されていることを特徴とするものである。

【００３１】また、請求項９に係る発明は、請求項７に
係る発明において、描画する図形の外接矩形の最小Ｘ，
Ｙ座標値をワークメモリにおける原点とし、ワークメモ
リインターフェース部はフレームメモリ上の座標をワー
クメモリ上の座標に変換してワークメモリとアクセスす
るように構成されていることを特徴とするものである。

【００３２】また、請求項１０に係る発明は、請求項７
に係る発明において、図形を描画する前のフレームデー
タを演算に用いるときには、図形描画を開始する前に描
画しようとする図形の外接矩形領域分のフレームデータ
をフレームメモリからワークメモリに予め転送しておく
ように構成されていることを特徴とするものである。

【００３３】また、請求項１１に係る発明は、内蔵メモ
リである第１及び第２ワークメモリと、図形を構成する
各ピクセルのＸ，Ｙ座標に対応した描画パラメータを生
成する描画情報生成部と、最前段にあっては、ピクセル
毎に前記描画パラメータ、定数、及び第１又は第２ワー
クメモリ上のワークデータから任意に選択して演算を行
い、前記最前段よりも後段側にあっては、前記描画パラ
メータ、定数、前段側の演算結果、及び前記ワークデー
タから任意に選択して演算を行う複数のピクセル演算部
と、描画演算処理を行う間、前記ワークデータを第１又
は第２ワークメモリから読み出し、前記最後段のピクセ
ル演算部の演算結果を第１又は第２ワークメモリに書き
込み、さらに描画演算処理と並行して、フレームメモリ
から読み出された描画する図形の外接矩形領域に存在す
る全てのフレームデータを第１又は第２ワークメモリに
書き込み、第１又は第２ワークメモリから演算が終了し
た図形の外接矩形領域に存在する全てのワークデータを
読み出すワークメモリインターフェース部と、描画する
図形の外接矩形領域に存在する全てのフレームデータを
フレームメモリから読み出し、第１又は第２ワークメモ
リから読み出された演算が終了した図形の外接矩形領域
に存在する全てのワークデータをフレームメモリの描画
位置に対して書き込むフレームメモリインターフェース
部と、前記ワークメモリインターフェース部又は前記フ
レームメモリインターフェース部に対して、図形の外接
矩形領域転送に関わる制御を行い、第１及び第２ワーク
メモリに対する描画演算処理、及び外接矩形転送処理の
割り当てを決定する矩形転送制御部とを備えたことを特
徴とするものである。

【００３４】また、請求項１２に係る発明は、請求項１
１に係る発明において、ピクセル演算部の段数よりも多
い演算段数の描画を行うときには、まず、ピクセル演算
部の段数で演算した結果を第１又は第２ワークメモリに
展開した後、同じ描画位置でワークデータを各ピクセル
演算部に反映することで、前段までの演算結果に対する
追加演算をするように構成されていることを特徴とする
ものである。

【００３５】また、請求項１３に係る発明は、請求項１
１に係る発明において、第１ワークメモリを用いる際に
描画する図形の外接矩形の最小Ｘ，Ｙ座標値を第１ワー
クメモリにおける原点とし、ワークメモリインターフェ
ース部はフレームメモリ上の座標を第１ワークメモリ上
の座標に変換して第１ワークメモリとアクセスする一
方、第２ワークメモリを用いる際に描画する図形の外接
矩形の最小Ｘ，Ｙ座標値を第２ワークメモリにおける原
点とし、ワークメモリインターフェース部はフレームメ
モリ上の座標を第２ワークメモリ上の座標に変換して第
２ワークメモリとアクセスするように構成されているこ
とを特徴とするものである。

【００３６】また、請求項１４に係る発明は、請求項１
１に係る発明において、描画順が連続する２つの図形の
外接矩形が重なるかどうか予め判定して、重なるときに
は、後の図形の描画順を遅らせて、描画順が連続する２
つの図形の外接矩形が重ならないように構成されている
ことを特徴とするものである。

【００３７】また、請求項１５に係る発明は、請求項
１、２、３、５、７又は１１に係る発明において、描画
機能毎にコード化された描画コマンドに基づいて各ピク
セル演算部が演算に用いるパラメータを選択するための
演算モード信号を各ピクセル演算部に供給する演算モー
ド信号供給部を備えたことを特徴とするものである。

【００３８】

【発明の実施の形態】（実施形態１）以下、本発明の実
施形態１について詳しく説明する。図１は実施形態１に
おける図形描画装置の構成を示すブロック図である。

【００３９】図１中、テクスチャメモリ２とフレームメ
モリ５とは従来の技術で説明したもの（図１６参照）と
同様のものである。

【００４０】ピクセル情報生成部７は、従来の技術で説
明したピクセル情報生成部１と同様に、描画対象となる
図形の各頂点に与えられたＸ，Ｙ座標、テクスチャ座標
であるＵ，Ｖ、輝度を表すＲ，Ｇ，Ｂといったパラメー
タを基に、図形を構成する各ピクセルのＸ，Ｙ座標に対
応したＵ，ＶやＲ，Ｇ，Ｂを生成する。さらに、ピクセ
ル情報生成部７は、透明度に用いたり輝度調整等に用い
られるαを出力する。αは０．０〜１．０の範囲で取り
扱うものとする。このαも、Ｕ，ＶやＲ，Ｇ，Ｂと同様
の方法で図形を構成する各ピクセルのＸ，Ｙ座標に対応
した値が求められる。

【００４１】ピクセル演算部８は、ピクセル情報生成部
７から出力されたピクセル毎のＲ，Ｇ，Ｂ，αと、テク
スチャデータのＲ，Ｇ，Ｂと、定数ＲＧＢと、定数Ｒ
ＧＢといった値を演算の入力に用い、外部から入力さ
れる演算モード信号９に基づいて演算器に対する入力値
の組み合わせを決定し、演算結果をピクセルデータとし
て出力する。

【００４２】前記ピクセル演算部８の内部構造につい
て、さらに詳しく説明する。演算入力選択部１０〜１３
は、演算モード信号９に基づき、ピクセル毎のＲ，Ｇ，
Ｂ，αやテクスチャデータ等から演算器に対する入力値
を選択する。演算入力選択部１０，１１によって選択さ
れた値は乗算器１４で乗算され、演算入力選択部１２，
１３によって選択された値は乗算器１５で乗算される。

【００４３】演算モード信号９は、演算入力選択部１０
が演算器に対する入力値を選択するための３ビットのＡ
入力選択信号と、Ａ入力選択信号によって選択された値
をＡとすると、Ａのまま演算器に対する入力値とする
か、（１−Ａ）にして演算器に対する入力値とするかを
決定するための１ビットのＡ入力変換信号と、演算入力
選択部１１が演算器に対する入力値を選択するための３
ビットのＢ入力選択信号と、演算入力選択部１２が演算
器に対する入力値を選択するための３ビットのＣ入力選
択信号と、演算入力選択部１３が演算器に対する入力値
を選択するための３ビットのＤ入力選択信号とで構成さ
れる。

【００４４】Ａ〜Ｄ入力選択信号によって、各演算入力
選択部が演算器に対する入力値を選択する割り当てを図
２に示す。尚、Ａ入力選択信号によって選択された値Ａ
は、Ａ入力変換信号が０であればＡのまま演算器に対す
る入力値とし、Ａ入力変換信号が１であれば（１−Ａ）
にして演算器に対する入力値とする。

【００４５】乗算器１４は、演算入力選択部１０から出
力されたＲ，Ｇ，Ｂと、演算入力選択部１１から出力さ
れたＲ，Ｇ，Ｂとをそれぞれ乗算する。尚、演算入力選
択部１０，１１から出力された値が、ピクセル毎のαや
定数０、定数１の場合は、それぞれをＲ，Ｇ，Ｂの乗算
に用いる。

【００４６】乗算器１５は、演算入力選択部１２から出
力されたＲ，Ｇ，Ｂと、演算入力選択部１３から出力さ
れたＲ，Ｇ，Ｂとをそれぞれ乗算する。尚、演算入力選
択部１２，１３から出力された値が、ピクセル毎のαや
定数０、定数１の場合は、乗算器１４と同様に、それぞ
れをＲ，Ｇ，Ｂの乗算に用いる。

【００４７】加算器１６は、乗算器１４から出力された
Ｒ，Ｇ，Ｂと、乗算器１５から出力されたＲ，Ｇ，Ｂと
をそれぞれ加算し、ピクセルデータを出力する。もし、
加算結果のＲ，Ｇ，Ｂが１．０を超える場合は、１．０
に飽和させる。

【００４８】メモリインターフェース部１７は、フレー
ムメモリ５に対して、ピクセル情報生成部７から出力さ
れたＸ，Ｙ座標に対応する場所にピクセルデータを書き
込む。

【００４９】このような本実施形態の構成によると、同
じ演算回路を用いて演算内容や入力する変数を自由に変
更できるので、描画機能毎の専用の演算回路が不要とな
り、少ない回路規模で多機能な描画が可能である。

【００５０】（実施形態２）次に、本発明の実施形態２
について詳しく説明する。図３は実施形態２における図
形描画装置の構成を示すブロック図である。

【００５１】同図中、テクスチャメモリ２とフレームメ
モリ５とピクセル情報生成部７とは実施形態１で説明し
たもの（図１参照）と同様である。

【００５２】第１ピクセル演算部１８は、実施形態１で
説明したピクセル演算部８と同じ構成であり、外部から
入力される第１演算モード信号１９に基づいて演算器に
対する入力値の組み合わせを決定し、演算結果を第１ピ
クセルデータとして出力する。尚、第１演算モード信号
１９も、実施形態１で説明した演算モード信号９と同じ
である。

【００５３】第２ピクセル演算部２０は、ピクセル毎の
Ｒ，Ｇ，Ｂ，α、テクスチャデータのＲ，Ｇ，Ｂ、定数
ＲＧＢ、定数ＲＧＢ、さらに第１ピクセル演算部１
８の演算結果である第１ピクセルデータといった値を演
算の入力に用い、外部から入力される第２演算モード信
号２１に基づいて演算器に対する入力値の組み合わせを
決定し、演算結果を第２ピクセルデータとして出力す
る。

【００５４】前記第２ピクセル演算部２０の内部構造に
ついて、さらに詳しく説明すると、演算入力選択部２２
〜２５は、第２演算モード信号２１に基づき、ピクセル
毎のＲ，Ｇ，Ｂ，αやテクスチャデータ、第１ピクセル
データ等から演算器に対する入力値を選択する。演算入
力選択部２２，２３によって選択された値は乗算器２６
で乗算され、演算入力選択部２４，２５によって選択さ
れた値は乗算器２７で乗算される。

【００５５】第２演算モード信号２１は、演算入力選択
部２２が演算器に対する入力値を選択するための３ビッ
トのＥ入力選択信号と、Ｅ入力選択信号によって選択さ
れた値をＥとすると、Ｅのまま演算器に対する入力値と
するか、（１−Ｅ）にして演算器に対する入力値とする
かを決定するための１ビットのＥ入力変換信号と、演算
入力選択部２３が演算器に対する入力値を選択するため
の３ビットのＦ入力選択信号と、演算入力選択部２４が
演算器に対する入力値を選択するための３ビットのＧ入
力選択信号と、演算入力選択部２５が演算器に対する入
力値を選択するための３ビットのＨ入力選択信号とで構
成される。

【００５６】Ｅ〜Ｈ入力選択信号によって、各演算入力
選択部が演算器に対する入力値を選択する割り当てを図
４に示す。尚、Ｅ入力選択信号によって選択された値Ｅ
は、Ｅ入力変換信号が０であればＥのまま演算器に対す
る入力値とし、Ｅ入力変換信号が１であれば（１−Ｅ）
にして演算器に対する入力値とする。

【００５７】乗算器２６は、演算入力選択部２２から出
力されたＲ，Ｇ，Ｂと、演算入力選択部２３から出力さ
れたＲ，Ｇ，Ｂとをそれぞれ乗算する。尚、演算入力選
択部２２，２３から出力された値が、ピクセル毎のαや
定数０、定数１の場合は、それぞれをＲ，Ｇ，Ｂの乗算
に用いる。

【００５８】乗算器２７は、演算入力選択部２４から出
力されたＲ，Ｇ，Ｂと、演算入力選択部２５から出力さ
れたＲ，Ｇ，Ｂとをそれぞれ乗算する。尚、演算入力選
択部２４，２５から出力された値が、ピクセル毎のαや
定数０、定数１の場合は、乗算器２６と同様に、それぞ
れをＲ，Ｇ，Ｂの乗算に用いる。

【００５９】加算器２８は、乗算器２６から出力された
Ｒ，Ｇ，Ｂと、乗算器２７から出力されたＲ，Ｇ，Ｂと
をそれぞれ加算し、第２ピクセルデータを出力する。も
し、加算結果のＲ，Ｇ，Ｂが１．０を超える場合は、
１．０に飽和させる。

【００６０】メモリインターフェース部２９は、フレー
ムメモリ５に対して、ピクセル情報生成部７から出力さ
れたＸ，Ｙ座標に対応する場所に第２ピクセルデータを
書き込む。

【００６１】このような構成によると、実施形態１の演
算回路を２段設け、前段の演算結果を後段の演算に反映
できるようにしたため、演算の組み合わせが増加し、よ
り多機能な描画が可能である。

【００６２】尚、３段以上の演算回路を構成する場合
は、前段の演算結果を後段の演算に反映させ、最後段の
演算結果をフレームメモリに書き込むようにすればよ
い。

【００６３】（実施形態３）さらに、本発明の実施形態
３について詳しく説明する。図５は本実施形態における
図形描画装置の構成を示すブロック図である。

【００６４】同図中、テクスチャメモリ２とフレームメ
モリ５とピクセル情報生成部７と第１ピクセル演算部１
８と第１演算モード信号１９とは実施形態２で説明した
もの（図３参照）と同様である。

【００６５】第２ピクセル演算部３０は、ピクセル毎の
Ｒ，Ｇ，Ｂ，α、テクスチャデータのＲ，Ｇ，Ｂ、定数
ＲＧＢ、定数ＲＧＢ、第１ピクセル演算部１８の演
算結果である第１ピクセルデータ、さらにフレームメモ
リ５のＸ，Ｙ座標に対応する場所に予め格納されている
ピクセルデータであるフレームデータといった値を演算
の入力に用い、外部から入力される第２演算モード信号
３１に基づいて演算器に対する入力値の組み合わせを決
定し、演算結果を第２ピクセルデータとして出力する。

【００６６】前記第２ピクセル演算部３０の内部構造に
ついて、さらに詳しく説明する。演算入力選択部３２〜
３５は、第２演算モード信号３１に基づき、ピクセル毎
のＲ，Ｇ，Ｂ，αやテクスチャデータ、第１ピクセルデ
ータ、フレームデータ等から演算器に対する入力値を選
択する。

【００６７】演算入力選択部３２，３３によって選択さ
れた値は乗算器３６で乗算され、演算入力選択部３４，
３５によって選択された値は乗算器３７で乗算される。

【００６８】第２演算モード信号３１は、演算入力選択
部３２が演算器に対する入力値を選択するための４ビッ
トのＥ入力選択信号と、Ｅ入力選択信号によって選択さ
れた値をＥとすると、Ｅのまま演算器に対する入力値と
するか、（１−Ｅ）にして演算器に対する入力値とする
かを決定するための１ビットのＥ入力変換信号と、演算
入力選択部３３が演算器に対する入力値を選択するため
の４ビットのＦ入力選択信号と、演算入力選択部３４が
演算器に対する入力値を選択するための４ビットのＧ入
力選択信号と、演算入力選択部３５が演算器に対する入
力値を選択するための４ビットのＨ入力選択信号とで構
成される。

【００６９】Ｅ〜Ｈ入力選択信号によって、各演算入力
選択部が演算器に対する入力値を選択する割り当てを図
６に示す。尚、Ｅ入力選択信号によって選択された値Ｅ
は、Ｅ入力変換信号が０であればＥのまま演算器に対す
る入力値とし、Ｅ入力変換信号が１であれば（１−Ｅ）
にして演算器に対する入力値とする。

【００７０】乗算器３６は、演算入力選択部３２から出
力されたＲ，Ｇ，Ｂと、演算入力選択部３３から出力さ
れたＲ，Ｇ，Ｂとをそれぞれ乗算する。尚、演算入力選
択部３２，３３から出力された値が、ピクセル毎のαや
定数０、定数１の場合は、それぞれをＲ，Ｇ，Ｂの乗算
に用いる。

【００７１】乗算器３７は、演算入力選択部３４から出
力されたＲ，Ｇ，Ｂと、演算入力選択部３５から出力さ
れたＲ，Ｇ，Ｂとをそれぞれ乗算する。尚、演算入力選
択部３４，３５から出力された値が、ピクセル毎のαや
定数０、定数１の場合は、乗算器３６と同様に、それぞ
れをＲ，Ｇ，Ｂの乗算に用いる。

【００７２】加算器３８は、乗算器３６から出力された
Ｒ，Ｇ，Ｂと、乗算器３７から出力されたＲ，Ｇ，Ｂと
をそれぞれ加算し、第２ピクセルデータを出力する。も
し、加算結果のＲ，Ｇ，Ｂが１．０を超える場合は、
１．０に飽和させる。

【００７３】メモリインターフェース部３９は、フレー
ムメモリ５から、ピクセル情報生成部７から出力された
Ｘ，Ｙ座標に対応する場所に予め格納されているピクセ
ルデータであるフレームデータを読み出す。また、メモ
リインターフェース部３９は、フレームメモリ５に対し
て、ピクセル情報生成部７から出力されたＸ，Ｙ座標に
対応する場所に第２ピクセルデータを書き込む。

【００７４】尚、第２演算モード信号３１がフレームデ
ータを用いない設定である場合は、メモリインターフェ
ース部３９は、フレームメモリ５からフレームデータを
読み出す処理は行わず、第２演算モード信号３１がフレ
ームデータを用いる設定である場合は、メモリインター
フェース部３９は、フレームメモリ５に対して第２ピク
セルデータを書き込む前に、フレームメモリ５からフレ
ームデータを読み出す処理を行う。

【００７５】このような本実施形態の構成によると、２
段の演算回路の後段に、フレームメモリからの読み出し
パスを設け、フレームデータを演算に反映できるように
したため、アルファブレンディング等、より多機能な描
画が可能である。

【００７６】尚、３段以上の演算回路を構成する場合
は、前段の演算結果を後段の演算に反映させ、最後段の
演算にフレームデータを反映させ、最後段の演算結果を
フレームメモリに書き込むようにすればよい。

【００７７】そして、前記実施形態２においては、演算
段数を増やせば、その段数分の演算回路が必要で回路規
模が増大するが、実施形態３の構成では、存在する演算
回路の段数よりも多い演算段数の描画を行いたい場合、
まず、存在する演算回路の段数で演算した結果をフレー
ムメモリに展開し、その後、同じ描画位置でフレームデ
ータを最後段の演算回路に反映させることで、前段まで
の演算結果に対する追加演算ができる。このような追加
演算を必要演算段数に達するまで行えばよい。

【００７８】このように、演算回路を増やさずに演算段
数を増やすことができるので、少ない回路規模で多機能
な描画が可能である。

【００７９】（実施形態４）また、本発明の実施形態４
について詳しく説明する。図７は実施形態４における図
形描画装置の構成を示すブロック図である。

【００８０】同図中、テクスチャメモリ２とフレームメ
モリ５とピクセル情報生成部７と第２ピクセル演算部３
０と第２演算モード信号３１とは実施形態３で説明した
もの（図５参照）と同様である。

【００８１】第１ピクセル演算部４０は、ピクセル毎の
Ｒ，Ｇ，Ｂ，α、テクスチャデータのＲ，Ｇ，Ｂ、定数
ＲＧＢ、定数ＲＧＢ、さらにフレームデータといっ
た値を演算の入力に用い、外部から入力される第１演算
モード信号４１に基づいて演算器に対する入力値の組み
合わせを決定し、演算結果を第１ピクセルデータとして
出力する。

【００８２】前記第１ピクセル演算部４０の内部構造に
ついて、さらに詳しく説明する。演算入力選択部４２〜
４５は、第１演算モード信号４１に基づき、ピクセル毎
のＲ，Ｇ，Ｂ，αやテクスチャデータ、フレームデータ
等から演算器に対する入力値を選択する。

【００８３】演算入力選択部４２，４３によって選択さ
れた値は乗算器４６で乗算され、演算入力選択部４４，
４５によって選択された値は乗算器４７で乗算される。

【００８４】第１演算モード信号４１は、演算入力選択
部４２が演算器に対する入力値を選択するための３ビッ
トのＡ入力選択信号と、Ａ入力選択信号によって選択さ
れた値をＡとすると、Ａのまま演算器に対する入力値と
するか、（１−Ａ）にして演算器に対する入力値とする
かを決定するための１ビットのＡ入力変換信号と、演算
入力選択部４３が演算器に対する入力値を選択するため
の３ビットのＢ入力選択信号と、演算入力選択部４４が
演算器に対する入力値を選択するための３ビットのＣ入
力選択信号と、演算入力選択部４５が演算器に対する入
力値を選択するための３ビットのＤ入力選択信号とで構
成される。

【００８５】Ａ〜Ｄ入力選択信号によって、各演算入力
選択部が演算器に対する入力値を選択する割り当てを図
８に示す。尚、Ａ入力選択信号によって選択された値Ａ
は、Ａ入力変換信号が０であればＡのまま演算器に対す
る入力値とし、Ａ入力変換信号が１であれば（１−Ａ）
にして演算器に対する入力値とする。

【００８６】乗算器４６は、演算入力選択部４２から出
力されたＲ，Ｇ，Ｂと、演算入力選択部４３から出力さ
れたＲ，Ｇ，Ｂとをそれぞれ乗算する。尚、演算入力選
択部４２，４３から出力された値が、ピクセル毎のαや
定数０、定数１の場合は、それぞれをＲ，Ｇ，Ｂの乗算
に用いる。

【００８７】乗算器４７は、演算入力選択部４４から出
力されたＲ，Ｇ，Ｂと、演算入力選択部４５から出力さ
れたＲ，Ｇ，Ｂとをそれぞれ乗算する。尚、演算入力選
択部４４，４５から出力された値が、ピクセル毎のαや
定数０、定数１の場合は、乗算器４６と同様に、それぞ
れをＲ，Ｇ，Ｂの乗算に用いる。

【００８８】加算器４８は、乗算器４６から出力された
Ｒ，Ｇ，Ｂと、乗算器４７から出力されたＲ，Ｇ，Ｂと
をそれぞれ加算し、第１ピクセルデータを出力する。も
し、加算結果のＲ，Ｇ，Ｂが１．０を超える場合は、
１．０に飽和させる。

【００８９】メモリインターフェース部４９は、フレー
ムメモリ５から、ピクセル情報生成部７から出力された
Ｘ，Ｙ座標に対応する場所に予め格納されているピクセ
ルデータであるフレームデータを読み出す。また、メモ
リインターフェース部４９は、フレームメモリ５に対し
て、ピクセル情報生成部７から出力されたＸ，Ｙ座標に
対応する場所に第２ピクセルデータを書き込む。

【００９０】尚、第１演算モード信号４１又は第２演算
モード信号３１がフレームデータを用いない設定である
場合は、メモリインターフェース部４９は、フレームメ
モリ５からフレームデータを読み出す処理は行わず、第
１演算モード信号４１又は第２演算モード信号３１がフ
レームデータを用いる設定である場合は、メモリインタ
ーフェース部４９は、フレームメモリ５に対して第２ピ
クセルデータを書き込む前に、フレームメモリ５からフ
レームデータを読み出す処理を行う。

【００９１】このような構成によると、２段の演算回路
のそれぞれに、フレームメモリからの読み出しパスを設
け、フレームデータを演算に反映できるようにしたた
め、３段以上の追加演算をする際、１段目の演算回路に
フレームデータを反映させれば、２段分の演算をフレー
ムメモリからフレームデータを読み出すことなく行うこ
とで、フレームメモリとのアクセス時間を削減し、高速
に処理を行うことができる。

【００９２】また、３段以上の演算回路を構成する場合
は、前段の演算結果を後段の演算に反映させ、それぞれ
の演算回路にフレームデータを反映させ、最後段の演算
結果をフレームメモリに書き込むようにすればよい。

【００９３】ここで、実施形態４の構成の場合、処理が
高速になるという効果について、図９を用いて説明す
る。図９は、実施形態３及び実施形態４で２段分の演算
回路が存在する構成で６段の演算を行う場合の処理時間
の目安を示す図で、図９（ａ）は実施形態３の場合を、
また図９（ｂ）は実施形態４の場合をそれぞれ示す。

【００９４】同図中、の期間は１段目の演算回路に関
係する処理期間を示し、の期間は２段目の演算回路に
関係する処理期間を示す。また、ＥＸＥは演算を実行す
ることを意味し、ＦＷはフレームメモリへピクセルデー
タを書き込むことを意味し、ＦＲはフレームメモリから
フレームデータを読み出すことを意味する。

【００９５】フレームメモリへの書き込みに係る時間と
フレームメモリからの読み出しに係る時間とが略同じで
あるとすると、ＥＸＥ，ＦＷ，ＦＲを組み合わせた処理
時間の大小の目安は以下のようになる。（ＥＸＥ）＜（ＦＲ+ＥＸＥ）≒（ＥＸＥ+ＦＷ）＜（Ｆ
Ｒ+ＥＸＥ+ＦＷ）

【００９６】実施形態３の構成では、フレームデータを
演算に反映できるのは２段目の演算回路のみであるた
め、３段目以降の演算は毎回フレームメモリからフレー
ムデータを読み出し、演算結果をフレームメモリに書き
込む必要がある。６段の演算を行う場合、図９（ａ）に
示すようにフレームメモリに書き込む処理が５段であ
り、フレームメモリから読み出す処理が４段である。

【００９７】実施形態４の構成では，フレームデータ選
択のための回路は増加するが、フレームデータをそれぞ
れの演算回路に反映できるため、３段目以降の演算は、
１段目の演算回路にフレームメモリから読み出したフレ
ームデータを反映させ、１段目の演算結果を２段目の演
算回路に反映させて得られた演算結果をフレームメモリ
に書き込むことにより、フレームメモリに対する書き込
み、読み出し時間を削減できる。６段の演算を行う場
合、図９（ｂ）に示すようにフレームメモリに書き込む
処理が３段となり、フレームメモリから読み出す処理が
２段となって、高速に処理できることが判る。

【００９８】（実施形態５）本発明の実施形態５につい
て詳しく説明する。これまで述べてきた実施形態におけ
る構成では、演算回路を多段に構成すればするほど、よ
り多機能な描画ができ、多段の演算を行う際にフレーム
メモリとのアクセス頻度が少ないので、高速に描画でき
ることを説明した。その反面、演算回路の構成が多段に
なると、演算器に対する入力を決定するための演算モー
ド信号の設定量が増加し、制御が複雑になる。

【００９９】本発明の実施形態５における図形描画装置
は、この問題を解決するためもので、その構成のブロッ
ク図を図１０に示す。

【０１００】同図中、描画コマンド５０と演算モード信
号供給部５１と以外は実施形態４で説明したもの（図７
参照）と同様である。

【０１０１】描画コマンド５０は、描画演算内容を判別
するため、描画機能毎にコード化されたパラメータで、
外部から供給される。

【０１０２】演算モード信号供給部５１は、前記描画コ
マンド５０に基づき、第１演算モード信号４１と第２演
算モード３１とを生成し、第１ピクセル演算部４０と第
２ピクセル演算部３０とに供給する。ここで、各描画機
能に対する描画コマンド５０と、演算モード信号供給部
５１で生成される第１演算モード信号４１及び第２演算
モード信号３１との割り当て例を図１１に示す。勿論、
同図に示されていない描画機能の割り当ても可能であ
る。

【０１０３】図１１において、アルファブレンディング
を例に挙げると、第１ピクセル演算部４０での演算内容
は、（テクスチャ）×（ピクセル毎のＲ，Ｇ，Ｂ）＋（定数
ＲＧＢ）×１→第１ピクセルデータとなり、第２ピクセル演算部３０での演算内容は、（１−ピクセル毎のα）×（第１ピクセルデータ）＋
（ピクセル毎のα）×（フレームデータ）→第２ピクセ
ルデータとなる。

【０１０４】尚、存在する演算回路よりも多い段数の演
算を行う場合、演算モード信号供給部５１は、各演算に
必要な演算モード信号を記憶し、各演算回路が行う演算
に対応した演算モード信号を割り当てる。

【０１０５】このような構成によると、多段の演算を行
う場合に、多数の描画モード信号を設定する必要がな
く、情報量の少ない描画コマンドを設定すればよいの
で、制御が簡単で、外部から行う描画パラメータの準備
や設定に係る時間が短縮される。

【０１０６】（実施形態６）さらに、本発明の実施形態
６について詳しく説明する。フレームメモリはディスプ
レイに表示される図形情報を格納するため、大容量のメ
モリを必要とし、ＬＳＩに外付けで使用されることが多
い。一般的に外付けのメモリは内蔵メモリに比べて書き
込みや読み出しが低速である。

【０１０７】これまで述べてきた実施形態における構成
では、多段の演算を行うほどフレームメモリとのアクセ
ス数が増加し、フレームメモリに対する低速なアクセス
が描画性能に与える影響が大きくなる。

【０１０８】本発明の実施形態６における図形描画装置
は、この問題を解決するためのもので、その構成のブロ
ック図を図１２に示す。

【０１０９】同図中、テクスチャメモリ２とフレームメ
モリ５とピクセル情報生成部７は実施形態４で説明した
もの（図７参照）と同様である。

【０１１０】ワークメモリ５２は、存在する演算回路の
段数より多段な演算を行う場合に、途中演算結果のピク
セルデータを格納するためのメモリで、描画する図形の
外接矩形の最小座標点を原点とする。

【０１１１】フレームメモリ５が大容量の外付けメモリ
であるのに対し、ワークメモリ５２は最大図形の外接矩
形領域分のピクセルデータを格納すればよいので、小容
量の内蔵メモリである。

【０１１２】第１ピクセル演算部５３は、実施形態４で
説明した第１ピクセル演算部４０のフレームデータを、
ワークメモリ５２に予め格納されているピクセルデータ
であるワークデータに置き換えた構成で、外部から入力
される第１演算モード信号５４に基づいて演算器に対す
る入力値の組み合わせを決定し、演算結果を第１ピクセ
ルデータとして出力する。

【０１１３】第１演算モード信号５４は、実施形態４で
説明した第１演算モード信号４１のフレームデータをワ
ークデータに置き換えた構成である。

【０１１４】第２ピクセル演算部５５は、実施形態４で
説明した第２ピクセル演算部３０のフレームデータを、
ワークデータに置き換えた構成で、外部から入力される
第１演算モード信号５６に基づいて演算器に対する入力
値の組み合わせを決定し、演算結果を第２ピクセルデー
タとして出力する。

【０１１５】第２演算モード信号５６は、実施形態４で
説明した第１演算モード信号３１のフレームデータをワ
ークデータに置き換えた構成である。

【０１１６】尚、第１演算モード信号５４と第２演算モ
ード信号５６とは、外部から入力されてもよいし、実施
形態５で説明したように描画コマンド５０に基づき演算
モード信号供給部５１によって与えられてもよい。

【０１１７】オフセット５７は、描画する図形の外接矩
形の最小Ｘ，Ｙ座標値であり、原点からの平行移動量で
ある。

【０１１８】ワークメモリインターフェース部５８は、
ワークメモリ５２から、ピクセル情報生成部７から出力
されたＸ，Ｙ座標にオフセット５７のＸ，Ｙ値をそれぞ
れ減算して得られたＸ，Ｙ座標に対応するワークデータ
を読み出す。

【０１１９】また、ワークメモリインターフェース部５
８は、ワークメモリ５２に対して、ピクセル情報生成部
７から出力されたＸ，Ｙ座標にオフセット５７のＸ，Ｙ
値をそれぞれ減算して得られたＸ，Ｙ座標に対応する場
所に第２ピクセルデータを書き込む。

【０１２０】ここで、ピクセル情報生成部７から出力さ
れたＸ，Ｙ座標にオフセット５７のＸ，Ｙ値をそれぞれ
減算して得られたＸ，Ｙ座標が用いられるのは、ピクセ
ル情報生成部７から出力されたＸ，Ｙ座標はフレームメ
モリ５上の座標で、これをワークメモリ５２上の座標に
変換するためである。

【０１２１】尚、第１演算モード信号５４又は第２演算
モード信号５６がワークデータを用いない設定である場
合は、ワークメモリインターフェース部５８は、ワーク
メモリ５２からワークデータを読み出す処理は行わず、
第１演算モード信号５４又は第２演算モード信号５６が
ワークデータを用いる設定である場合は、ワークメモリ
インターフェース部５８は、ワークメモリ５２に対して
第２ピクセルデータを書き込む前に、ワークメモリ５２
からワークデータを読み出す処理を行う。

【０１２２】フレームメモリインターフェース部５９
は、第２ピクセル演算部５５が最終段の演算をしている
場合のみ、フレームメモリ５に対して、ピクセル情報生
成部７から出力されたＸ，Ｙ座標に対応する場所に第２
ピクセルデータを書き込む。

【０１２３】尚、図形を描画する前のフレームデータを
必要とする場合は、図形描画を開始する前に、描画しよ
うとする図形の外接矩形領域分のフレームデータをフレ
ームメモリ５からワークメモリ５２に予め転送しておけ
ばよい。

【０１２４】このような構成によると、多段の演算を行
う場合、途中演算結果を高速なワークメモリ５２に展開
し、最終段の演算結果のみ低速なフレームメモリ５に書
き込むことにより、途中演算結果をフレームメモリ５に
展開する構成に比べて高速になる。

【０１２５】また、３段以上の演算回路を構成する場合
は、前段の演算結果を後段の演算に反映させ、それぞれ
の演算回路にワークデータを反映させ、最後段の演算結
果をワークメモリ及びフレームメモリに書き込むように
すればよい。

【０１２６】ここで、実施形態６の構成の場合、処理が
高速になるという効果について、図１３を用いて説明す
る。図１３は、実施形態４及び実施形態６で２段分の演
算回路が存在する構成で６段の演算を行う場合の処理時
間の目安を示す図で、図１３（ａ）は実施形態４の場合
を、また図１３（ｂ）は実施形態６の場合をそれぞれ示
す。

【０１２７】同図中、の期間は１段目の演算回路に関
係する処理期間を示し、の期間は２段目の演算回路に
関係する処理期間を示す。また、ＥＸＥは演算を実行す
ることを意味し、ＦＷはフレームメモリへピクセルデー
タを書き込むことを意味し、ＦＲはフレームメモリから
フレームデータを読み出すことを意味し、ＷＷはワーク
メモリへピクセルデータを書き込むことを意味し、ＷＲ
はワークメモリからワークデータを読み出すことを意味
する。

【０１２８】フレームメモリへの書き込みに係る時間と
フレームメモリからの読み出しに係る時間とが略同じで
あり、また、ワークメモリへの書き込みに係る時間とワ
ークメモリからの読み出しに係る時間が略同じであると
し、フレームメモリへの書き込み及び読み出しに係る時
間がワークメモリへの書き込み及び読み出しに係る時間
よりも長いとすると、ＥＸＥ，ＦＷ，ＦＲ，ＷＷ，ＷＲ
を組み合わせた処理時間の大小の目安は以下のようにな
る。（ＥＸＥ）＜（ＷＲ+ＥＸＥ）≒（ＥＸＥ+ＷＷ）＜（Ｆ
Ｒ+ＥＸＥ）≒（ＥＸＥ+ＦＷ）

【０１２９】実施形態４の構成では、前にも述べたよう
に、３段目以降の演算は、１段目の演算回路にフレーム
メモリから読み出したフレームデータを反映させ、１段
目の演算結果を２段目の演算回路に反映させて得られた
演算結果をフレームメモリに書き込むことになる。６段
の演算を行う場合、図１３（ａ）が示すようにフレーム
メモリに書き込む処理が３段、フレームメモリから読み
出す処理が２段となる。

【０１３０】実施形態６の構成では、途中演算結果は高
速なワークメモリに展開し、最終段の演算結果のみ低速
なフレームメモリに書き込むようになっており、３段目
以降の演算は、１段目の演算回路にワークメモリから読
み出したワークデータを反映させ、１段目の演算結果を
２段目の演算回路に反映させて得られた演算結果をワー
クメモリに書き込む。そして、最終段である６段目の演
算結果のみフレームメモリに書き込む。６段の演算を行
う場合、図１３（ｂ）が示すようにワークメモリに書き
込む処理が２段、ワークメモリから読み出す処理が２
段、フレームメモリに書き込む処理が１段となり、フレ
ームメモリへの書き込み読み出し時間よりもワークメモ
リへの書き込み読み出し時間の方が短いため、高速に処
理できることが判る。

【０１３１】（実施形態７）本発明の実施形態７につい
て詳しく説明する。本実施形態における内蔵メモリを用
いた図形描画装置の構成のブロック図を図１４に示す。

【０１３２】同図中、テクスチャメモリ２とフレームメ
モリ５とピクセル情報生成部７と第１ピクセル演算部５
３と第１演算モード信号５４と第２ピクセル演算部５５
と第２演算モード信号５６は実施形態６で説明したもの
（図１２参照）と同様である。

【０１３３】第１ワークメモリ６０と第２ワークメモリ
６１とは、それぞれ異なる図形について途中演算結果及
び最終演算結果のピクセルデータを格納するためのメモ
リで、描画する図形の外接矩形の最小座標点を原点とす
る。また、第１ワークメモリ６０と第２ワークメモリ６
１とは、実施形態６のワークメモリ５２と同様、最大図
形の外接矩形領域分のピクセルデータを格納すればよい
ので、小容量の内蔵メモリである。

【０１３４】第１オフセット６２は、第１ワークメモリ
６０を用いる際に描画する図形の外接矩形の最小Ｘ，Ｙ
座標値であり、原点からの平行移動量である。

【０１３５】第２オフセット６３は、第２ワークメモリ
６１を用いる際に描画する図形の外接矩形の最小Ｘ，Ｙ
座標値であり、原点からの平行移動量である。

【０１３６】ワークメモリインターフェース部６４は、
第１ワークメモリ６０に対して処理を行う場合、ピクセ
ル情報生成部７から出力されたＸ，Ｙ座標に第１オフセ
ット６２のＸ，Ｙ値をそれぞれ減算して得られたＸ，Ｙ
座標に対応する場所でワークデータを読み出したり、第
２ピクセルデータを書き込む。

【０１３７】また、ワークメモリインターフェース部６
４は、第２ワークメモリ６１に対して処理を行う場合、
ピクセル情報生成部７から出力されたＸ，Ｙ座標に第２
オフセット６３のＸ，Ｙ値をそれぞれ減算して得られた
Ｘ，Ｙ座標に対応する場所でワークデータを読み出した
り、第２ピクセルデータを書き込む。

【０１３８】ここで、ピクセル情報生成部７から出力さ
れたＸ，Ｙ座標に第１オフセット６０及び第２オフセッ
ト６１のＸ，Ｙ値をそれぞれ減算して得られたＸ，Ｙ座
標が用いられるのは、実施形態６と同様、フレームメモ
リ５上の座標を第１ワークメモリ６０及び第２ワークメ
モリ６１上の座標に変換するためである。以上の処理
は、図形の演算を実行する際に行われる。

【０１３９】さらに、ワークメモリインターフェース部
６４は、フレームメモリ５から読み出された描画する図
形の外接矩形領域に存在する全てのフレームデータを第
１ワークメモリ６０又は第２ワークメモリ６１に書き込
む。この際、外接矩形領域の最小座標がワークメモリの
原点になるようにする。

【０１４０】また、ワークメモリインターフェース部６
４は、第１ワークメモリ６０又は第２ワークメモリ６１
から、演算が終了した図形の外接矩形領域に存在する全
てのワークデータを読み出し、フレームメモリインター
フェース部に送る。

【０１４１】尚、ワークメモリインターフェース部６４
は、図形の演算を実行する際に行う処理に用いるワーク
メモリと外接矩形領域について行う処理に用いるワーク
メモリは、別々のワークメモリを同時に用いる。

【０１４２】フレームメモリインターフェース部６５
は、描画する図形の外接矩形領域に存在する全てのフレ
ームデータをフレームメモリ５から読み出し、ワークメ
モリインターフェース部６４に送る。

【０１４３】また、フレームメモリインターフェース部
６５は、第１ワークメモリ６０又は第２ワークメモリ６
１から読み出された演算が終了した図形の外接矩形領域
に存在する全てのワークデータをフレームメモリ５の描
画位置に対して書き込む。

【０１４４】矩形転送制御部６６は、ワークメモリイン
ターフェース部６４やフレームメモリインターフェース
部６５に対して、図形の外接矩形領域転送に関わる制御
を行い、第１ワークメモリ６０と第２ワークメモリ６１
に対する描画演算処理と外接矩形転送処理の割り当てを
決定する。

【０１４５】次に、実施形態７における動作について説
明する。図１５は、実施形態７における図形描画装置で
図形Ａ〜図形Ｄのそれぞれ異なる４つの図形を描画する
場合の動作タイミングを示す図である。

【０１４６】同図中、上段のタイミングチャートは第１
ワークメモリ６０に対する処理、下段のタイミングチャ
ートは第２ワークメモリ６１に対する処理を示す。以
下、各タイミングについて説明する。

【０１４７】［Ｓ１００］では、フレームメモリ５か
ら、図形Ａを描画しようとする位置における図形Ａの外
接矩形領域に存在するフレームデータを読み出し、第１
ワークメモリ６０に書き込む。

【０１４８】［Ｓ１０１］では、図形Ａの描画演算処理
を、第１ワークメモリ６０を用いて行う。一方、それと
並行して、フレームメモリ５から、図形Ｂを描画しよう
とする位置における図形Ｂの外接矩形領域に存在するフ
レームデータを読み出し、第２ワークメモリ６１に書き
込む。

【０１４９】図形Ａの最終演算結果が第１ワークメモリ
６０に書き込まれ、かつ、フレームデータが第２ワーク
メモリ６１に書き込まれたら、次の［Ｓ１０２］へ進
む。

【０１５０】［Ｓ１０２］では、図形Ｂの描画演算処理
を、第２ワークメモリ６１を用いて行う。一方、それと
並行して、第１ワークメモリ６０から演算が終了した図
形Ａの外接矩形領域に存在する全てのワークデータを読
み出し、フレームメモリ５の描画位置に書き込み、これ
で図形Ａの描画が完了する。

【０１５１】その後、フレームメモリ５から、図形Ｃを
描画しようとする位置における図形Ｃの外接矩形領域に
存在するフレームデータを読み出し、第１ワークメモリ
６０に書き込む。

【０１５２】図形Ｂの最終演算結果が第２ワークメモリ
６１に書き込まれ、かつ、フレームデータが第１ワーク
メモリ６０に書き込まれたら、次の［Ｓ１０３］へ進
む。

【０１５３】［Ｓ１０３］では、図形Ｃの描画演算処理
を、第１ワークメモリ６０を用いて行う。一方、それと
並行して、第２ワークメモリ６１から演算が終了した図
形Ｂの外接矩形領域に存在する全てのワークデータを読
み出し、フレームメモリ５の描画位置に書き込み、これ
で図形Ｂの描画が完了する。

【０１５４】その後、フレームメモリ５から、図形Ｄを
描画しようとする位置における図形Ｄの外接矩形領域に
存在するフレームデータを読み出し、第２ワークメモリ
６１に書き込む。

【０１５５】図形Ｃの最終演算結果が第１ワークメモリ
６０に書き込まれ、かつ、フレームデータが第２ワーク
メモリ６１に書き込まれたら、次の［Ｓ１０４］へ進
む。

【０１５６】［Ｓ１０４］では、図形Ｄの描画演算処理
を、第２ワークメモリ６１を用いて行う。一方、それと
並行して、第１ワークメモリ６０から演算が終了した図
形Ｃの外接矩形領域に存在する全てのワークデータを読
み出し、フレームメモリ５の描画位置に書き込み、これ
で図形Ｃの描画が完了する。

【０１５７】図形Ｄの最終演算結果が第２ワークメモリ
６１に書き込まれ、かつ、図形Ｃのワークデータがフレ
ームメモリ５に書き込まれたら、次の［Ｓ１０５］へ進
む。

【０１５８】［Ｓ１０５］では、第２ワークメモリ６１
から演算が終了した図形Ｄの外接矩形領域に存在する全
てのワークデータを読み出し、フレームメモリ５の描画
位置に書き込み、これで図形Ｄの描画が完了する。

【０１５９】このような構成によると、複数の図形を描
画する場合、ある図形の演算を最終段まで高速なワーク
メモリに対して行うのと並行して、別の図形について低
速なフレームメモリとの転送を行うので、高速に複数の
図形を描画できる。

【０１６０】また、３段以上の演算回路を構成する場合
は、前段の演算結果を後段の演算に反映させ、それぞれ
の演算回路に第１ワークメモリ６０又は第２ワークメモ
リ６１のワークデータを反映させ、最後段の演算結果を
第１ワークメモリ６０又は第２ワークメモリ６１に書き
込むようにすればよい。

【０１６１】尚、描画順が連続する２つの図形の外接矩
形が重なる場合、前の図形の描画結果が後の図形の演算
に反映できないが、これは、描画順が連続する２つの図
形の外接矩形が重なるかどうか予め判定し、もし重なれ
ば、後の図形の描画順を遅らせて、描画順が連続する２
つの図形の外接矩形が重ならないようにすればよい。

【０１６２】

【発明の効果】以上説明したように、本発明によると、
同じ演算回路を用いて演算内容や入力する変数を自由に
変更できるので、描画機能毎の専用の演算回路が不要と
なり、少ない回路規模で多機能な描画が可能である。

【０１６３】また、この演算回路を複数段設け、前段の
演算結果を後段の演算に反映すれば、より多機能な描画
が可能である。

【０１６４】さらに、演算を多段にすることにより、回
路規模が増えることに対しては、フレームメモリから演
算結果を読み出して、次の演算に反映させることによ
り、演算回路の段数が少なくても多機能の描画が可能で
ある。

【０１６５】また、演算を多段にすることで、演算回路
に対する設定量が増加して制御が複雑になることに対し
ては、情報量の少ない描画コマンドに基づいて演算回路
に対する設定を行うことにより、外部から行う描画パラ
メータの準備や設定に係る時間が短縮される。

【０１６６】多段演算を行う際、途中演算結果を低速な
フレームメモリではなく高速なワークメモリに展開する
ことにより、高速に演算処理が行える。

【０１６７】また、ワークメモリを２つ設け、ある図形
の描画演算処理と、別の図形の外接矩形領域転送を別々
のワークメモリで並列に行うことにより、複数の図形を
高速に描画できる。

【図面の簡単な説明】

【図１】本発明の実施形態１における図形描画装置の構
成を示すブロック図である。

【図２】本発明の実施形態１における各演算入力選択部
が演算器に対する入力値を選択する割り当てを示す図で
ある。

【図３】本発明の実施形態２における図形描画装置の構
成を示すブロック図である。

【図４】本発明の実施形態２における各演算入力選択部
が演算器に対する入力値を選択する割り当てを示す図で
ある。

【図５】本発明の実施形態３における図形描画装置の構
成を示すブロック図である。

【図６】本発明の実施形態３における各演算入力選択部
が演算器に対する入力値を選択する割り当てを示す図で
ある。

【図７】本発明の実施形態４における図形描画装置の構
成を示すブロック図である。

【図８】本発明の実施形態４における各演算入力選択部
が演算器に対する入力値を選択する割り当てを示す図で
ある。

【図９】本発明の実施形態３及び実施形態４で２段分の
演算回路が存在する構成で６段の演算を行う場合の処理
時間の目安を示す図である。

【図１０】本発明の実施形態５における図形描画装置の
構成を示すブロック図である。

【図１１】各描画機能に対する描画コマンドと、第１演
算モード信号及び第２演算モード信号との割り当て例を
示す図である。

【図１２】本発明の実施形態６における図形描画装置の
構成を示すブロック図である。

【図１３】本発明の実施形態４及び実施形態６で２段分
の演算回路が存在する構成で６段の演算を行う場合の処
理時間の目安を示す図である。

【図１４】本発明の実施形態７における図形描画装置の
構成を示すブロック図である。

【図１５】本発明の実施形態７における動作タイミング
を示す図である。

【図１６】図形に対してテクスチャマッピングとグーロ
ーシェーディングを行うための従来の構成を示す図であ
る。

【図１７】描画しようとする三角形を示す図である。

【図１８】三角形のピクセル情報生成処理の概念を示す
図である。

【図１９】三角形のピクセル情報生成処理のフローチャ
ートである。

【符号の説明】

１，７ピクセル情報生成部２テクスチャメモリ３，１４，１５，２６，２７，３６，３７，４６，４７
乗算器４，１６，２８，３８，４８加算器５フレームメモリ６，１７，２９，３９，４９メモリインターフェース
部８ピクセル演算部９演算モード信号１０，１１，１２，１３，２２，２３，２４，２５演
算入力選択部３２，３３，３４，３５，４２，４３，４４，４５演
算入力選択部１８，４０，５３第１ピクセル演算部１９，４１，５４第１演算モード信号２０，３０，５５第２ピクセル演算部２１，３１，５６第２演算モード信号５０描画コマンド５１演算モード信号供給部５２ワークメモリ５７オフセット５８，６４ワークメモリインターフェース部５９，６５フレームメモリインターフェース部６０第１ワークメモリ６１第２ワークメモリ６２第１オフセット６３第２オフセット６６矩形転送制御部

Claims

【特許請求の範囲】

【請求項１】図形を構成する各ピクセルのＸ，Ｙ座標
に対応した描画パラメータを生成する描画情報生成部
と、ピクセル毎に前記描画パラメータと定数とから任意に選
択して演算を行うピクセル演算部と、前記ピクセル演算部の演算結果をフレームメモリに書き
込むメモリインターフェース部とを備えたことを特徴と
する図形描画装置。
【請求項２】図形を構成する各ピクセルのＸ，Ｙ座標
に対応した描画パラメータを生成する描画情報生成部
と、最前段にあっては、ピクセル毎に前記描画パラメータと
定数とから任意に選択して演算を行い、前記最前段より
も後段側にあっては、前記描画パラメータと定数と前段
側の演算結果とから任意に選択して演算を行う複数のピ
クセル演算部と、前記最後段のピクセル演算部の演算結果をフレームメモ
リに書き込むメモリインターフェース部とを備えたこと
を特徴とする図形描画装置。
【請求項３】図形を構成する各ピクセルのＸ，Ｙ座標
に対応した描画パラメータを生成する描画情報生成部
と、最前段にあっては、ピクセル毎に前記描画パラメータと
定数とから任意に選択して演算を行い、前記最前段より
も後段側にあっては、前記描画パラメータと定数と前段
側の演算結果とから任意に選択して演算を行い、さらに
最後段にあっては、前記描画パラメータと定数と前段側
の演算結果と着目するピクセルの座標に対応するフレー
ムメモリ上のピクセルデータであるフレームデータとか
ら任意に選択して演算を行う複数のピクセル演算部と、前記フレームデータをフレームメモリから読み出し、前
記最後段のピクセル演算部の演算結果をフレームメモリ
に書き込むメモリインターフェース部とを備えたことを
特徴とする図形描画装置。
【請求項４】ピクセル演算部の段数よりも多い演算段
数の描画を行うときには、まず、ピクセル演算部の段数
で演算した結果をフレームメモリに展開した後、同じ描
画位置でフレームデータを最後段のピクセル演算部に反
映することで、前段までの演算結果に対する追加演算を
するように構成されていることを特徴とする請求項３記
載の図形描画装置。
【請求項５】図形を構成する各ピクセルのＸ，Ｙ座標
に対応した描画パラメータを生成する描画情報生成部
と、最前段にあっては、ピクセル毎に前記描画パラメータと
定数とフレームデータとから任意に選択して演算を行
い、前記最前段よりも後段側にあっては、前記描画パラ
メータと定数と前段側の演算結果と前記フレームデータ
とから任意に選択して演算を行う複数のピクセル演算部
と、前記フレームデータをフレームメモリから読み出し、前
記最後段のピクセル演算部の演算結果をフレームメモリ
に書き込むメモリインターフェース部とを備えたことを
特徴とする図形描画装置。
【請求項６】ピクセル演算部の段数よりも多い演算段
数の描画を行うときには、まず、ピクセル演算部の段数
で演算した結果をフレームメモリに展開した後、同じ描
画位置でフレームデータを最各ピクセル演算部に反映す
ることで、前段までの演算結果に対する追加演算をする
ように構成されていることを特徴とする請求項５記載の
図形描画装置。
【請求項７】内蔵メモリであるワークメモリと、図形を構成する各ピクセルのＸ，Ｙ座標に対応した描画
パラメータを生成する描画情報生成部と、最前段にあっては、ピクセル毎に前記描画パラメータと
定数と着目するピクセルの座標に対応するワークメモリ
上のピクセルデータであるワークデータとから任意に選
択して演算を行い、前記最前段よりも後段側にあって
は、前記描画パラメータと定数と前段側の演算結果と前
記ワークデータとから任意に選択して演算を行う複数の
ピクセル演算部と、前記ワークデータをワークメモリから読み出し、前記最
後段のピクセル演算部の演算結果をワークメモリに書き
込むワークメモリインターフェース部と、前記最後段のピクセル演算部の演算結果のうち、最終段
の演算結果のみフレームメモリに書き込むフレームメモ
リインターフェース部とを備えたことを特徴とする図形
描画装置。
【請求項８】ピクセル演算部の段数よりも多い演算段
数の描画を行うときには、まず、ピクセル演算部の段数
で演算した結果をワークメモリに展開した後、同じ描画
位置でワークデータを最各ピクセル演算部に反映するこ
とで、前段までの演算結果に対する追加演算をするよう
に構成されていることを特徴とする請求項７記載の図形
描画装置。
【請求項９】描画する図形の外接矩形の最小Ｘ，Ｙ座
標値をワークメモリにおける原点とし、ワークメモリイ
ンターフェース部はフレームメモリ上の座標をワークメ
モリ上の座標に変換してワークメモリとアクセスするよ
うに構成されていることを特徴とする請求項７記載の図
形描画装置。
【請求項１０】図形を描画する前のフレームデータを
演算に用いるときには、図形描画を開始する前に描画し
ようとする図形の外接矩形領域分のフレームデータをフ
レームメモリからワークメモリに予め転送しておくよう
に構成されていることを特徴とする請求項７記載の図形
描画装置。
【請求項１１】内蔵メモリである第１及び第２ワーク
メモリと、図形を構成する各ピクセルのＸ，Ｙ座標に対応した描画
パラメータを生成する描画情報生成部と、最前段にあっては、ピクセル毎に前記描画パラメータと
定数と第１又は第２ワークメモリ上のワークデータとか
ら任意に選択して演算を行い、前記最前段よりも後段側
にあっては、前記描画パラメータと定数と前段側の演算
結果と前記ワークデータとから任意に選択して演算を行
う複数のピクセル演算部と、描画演算処理を行う間、前記ワークデータを第１又は第
２ワークメモリから読み出し、前記最後段のピクセル演
算部の演算結果を第１又は第２ワークメモリに書き込
み、さらに描画演算処理と並行して、フレームメモリか
ら読み出された描画する図形の外接矩形領域に存在する
全てのフレームデータを第１又は第２ワークメモリに書
き込み、第１又は第２ワークメモリから演算が終了した
図形の外接矩形領域に存在する全てのワークデータを読
み出すワークメモリインターフェース部と、描画する図形の外接矩形領域に存在する全てのフレーム
データをフレームメモリから読み出し、第１又は第２ワ
ークメモリから読み出された演算が終了した図形の外接
矩形領域に存在する全てのワークデータをフレームメモ
リの描画位置に対して書き込むフレームメモリインター
フェース部と、前記ワークメモリインターフェース部又は前記フレーム
メモリインターフェース部に対して、図形の外接矩形領
域転送に関わる制御を行い、第１及び第２ワークメモリ
に対する描画演算処理と外接矩形転送処理の割り当てと
を決定する矩形転送制御部とを備えたことを特徴とする
図形描画装置。
【請求項１２】ピクセル演算部の段数よりも多い演算
段数の描画を行うときには、まず、ピクセル演算部の段
数で演算した結果を第１又は第２ワークメモリに展開し
た後、同じ描画位置でワークデータを各ピクセル演算部
に反映することで、前段までの演算結果に対する追加演
算をするように構成されていることを特徴とする請求項
１１記載の図形描画装置。
【請求項１３】第１ワークメモリを用いる際に描画す
る図形の外接矩形の最小Ｘ，Ｙ座標値を第１ワークメモ
リにおける原点とし、ワークメモリインターフェース部
はフレームメモリ上の座標を第１ワークメモリ上の座標
に変換して第１ワークメモリとアクセスする一方、第２
ワークメモリを用いる際に描画する図形の外接矩形の最
小Ｘ，Ｙ座標値を第２ワークメモリにおける原点とし、
ワークメモリインターフェース部はフレームメモリ上の
座標を第２ワークメモリ上の座標に変換して第２ワーク
メモリとアクセスするように構成されていることを特徴
とする請求項１１記載の図形描画装置。
【請求項１４】描画順が連続する２つの図形の外接矩
形が重なるかどうか予め判定して、重なるときには、後
の図形の描画順を遅らせて、描画順が連続する２つの図
形の外接矩形が重ならないように構成されていることを
特徴とする請求項１１記載の図形描画装置。
【請求項１５】描画機能毎にコード化された描画コマ
ンドに基づいて各ピクセル演算部が演算に用いるパラメ
ータを選択するための演算モード信号を各ピクセル演算
部に供給する演算モード信号供給部を備えたことを特徴
とする請求項１、２、３、５、７又は１１記載の図形描
画装置。