JP2003304157A - ディジタル−アナログ変換装置および方法 - Google Patents
ディジタル−アナログ変換装置および方法Info
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- H03M7/3015—Structural details of digital delta-sigma modulators
- H03M7/302—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L27/26—Systems using multi-frequency codes
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- H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【課題】 回路面積が小さく、コストを抑えることがで
きるマルチキャリア入力信号用のディジタル−アナログ
変換装置を提供する。 【解決手段】 １つよりも多いキャリア信号を含むディ
ジタル入力信号を送信用にアナログ信号に変換する。複
数のデルタ−シグマ変調ループ回路を、動作周波数が増
加する順序で接続し、入力信号のワード長を減少させ
る。チューニング回路が、信号周波数を送信周波数に調
節し、ディジタル−アナログ変換器がアナログ変換を行
う。第１ループ回路は、ＣＭＯＳゲートを用いて実施さ
れ、第２ループ回路およびチューニング回路は、燐化イ
ンジウム・ゲートを用いて実施されている。本装置は、
高解像度、広帯域のＲＦマルチキャリア信号を再量子化
し、容認可能な信号対ノイズ比を維持しつつ、低解像度
の信号を得ることができる。
きるマルチキャリア入力信号用のディジタル−アナログ
変換装置を提供する。 【解決手段】 １つよりも多いキャリア信号を含むディ
ジタル入力信号を送信用にアナログ信号に変換する。複
数のデルタ−シグマ変調ループ回路を、動作周波数が増
加する順序で接続し、入力信号のワード長を減少させ
る。チューニング回路が、信号周波数を送信周波数に調
節し、ディジタル−アナログ変換器がアナログ変換を行
う。第１ループ回路は、ＣＭＯＳゲートを用いて実施さ
れ、第２ループ回路およびチューニング回路は、燐化イ
ンジウム・ゲートを用いて実施されている。本装置は、
高解像度、広帯域のＲＦマルチキャリア信号を再量子化
し、容認可能な信号対ノイズ比を維持しつつ、低解像度
の信号を得ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的に、ディジ
タル−アナログ変換に関し、更に特定すれば多数のデル
タ−シグマ変調段によるディジタル−アナログ変換装置
に関する。
タル−アナログ変換に関し、更に特定すれば多数のデル
タ−シグマ変調段によるディジタル−アナログ変換装置
に関する。
【０００２】
【従来の技術】ワイヤレス電話ネットワークの基地局
は、複数の送信機を有し、各送信機は一度に１つのキャ
リアしか送信できないのが通例である。現在、送信機は
複数のキャリアを同時に送信することは現実的に不可能
である。これは、送信機に現在利用されているディジタ
ル−アナログ変換器（ＤＡＣ）の帯域幅が十分でなく、
しかも信号対ノイズ比（ＳＮＲ）も十分高くないため
に、多数の送信に対応しつつなおもＦＣＣのノイズ限度
を守ることができないからである。したがって、現行の
ＲＦマルチキャリア（多重キャリア）信号を変換して送
信する方法では、ＲＦ信号帯域を更に狭いサブバンド
（副帯域）に分割する必要がある。ディジタル−アナロ
グ変換器（ＤＣＡ）を用いて、各副帯域をアナログ信号
に変換する。ＤＡＣ出力の周波数値を調節するには、局
部発振（ＬＯ）源を備えた従来からのミキサを用いる。
しかしながら、ＬＯ源およびミキサの周波数は、温度変
化に伴ってドリフトする可能性がある。
は、複数の送信機を有し、各送信機は一度に１つのキャ
リアしか送信できないのが通例である。現在、送信機は
複数のキャリアを同時に送信することは現実的に不可能
である。これは、送信機に現在利用されているディジタ
ル−アナログ変換器（ＤＡＣ）の帯域幅が十分でなく、
しかも信号対ノイズ比（ＳＮＲ）も十分高くないため
に、多数の送信に対応しつつなおもＦＣＣのノイズ限度
を守ることができないからである。したがって、現行の
ＲＦマルチキャリア（多重キャリア）信号を変換して送
信する方法では、ＲＦ信号帯域を更に狭いサブバンド
（副帯域）に分割する必要がある。ディジタル−アナロ
グ変換器（ＤＣＡ）を用いて、各副帯域をアナログ信号
に変換する。ＤＡＣ出力の周波数値を調節するには、局
部発振（ＬＯ）源を備えた従来からのミキサを用いる。
しかしながら、ＬＯ源およびミキサの周波数は、温度変
化に伴ってドリフトする可能性がある。
【０００３】
【発明が解決しようとする課題】低コストの信号変調器
が、ＲＦ多重キャリア波形を処理し送信するために求め
られている。このような変調器が広い帯域幅において動
作し、しかも回路に占める「面積」(real estate)が少
ないことが望ましい。デルタ−シグマ変調技法は、信号
変換では公知である。しかしながら、デルタ−シグマ変
換は、セルラ・ネットワークのような商用ＲＦ用途に対
しては非実用的であった。例えば、１６ビット入力サン
プルを有するデルタ−シグマ変調器を燐化インジウム
（ＩｎＰ）高速ディジタル論理回路に実装する場合、占
有する回路「面積」は比較的小量で済む。とは言え、こ
のような回路を製作するのは、燐化インジウム製ウエハ
生産の高コスト、および低回路歩留まりのために、非常
に費用がかかる。対照的に、１６ビット・デルタ−シグ
マ変調器を製造する際に、低速の相補型金属酸化物半導
体（ＣＭＯＳ）技術を用いれば、燐化インディウムより
も低コストで、しかもウエハ当たりのトランジスタ歩留
まり率(percent transistor yield)を高めることができ
る。しかしながら、このようなＣＭＯＳを基礎とするチ
ップを用いた場合、商用ＣＭＯＳ技術の技術的現状を超
えたクロック・レートでの動作が必要となる。
が、ＲＦ多重キャリア波形を処理し送信するために求め
られている。このような変調器が広い帯域幅において動
作し、しかも回路に占める「面積」(real estate)が少
ないことが望ましい。デルタ−シグマ変調技法は、信号
変換では公知である。しかしながら、デルタ−シグマ変
換は、セルラ・ネットワークのような商用ＲＦ用途に対
しては非実用的であった。例えば、１６ビット入力サン
プルを有するデルタ−シグマ変調器を燐化インジウム
（ＩｎＰ）高速ディジタル論理回路に実装する場合、占
有する回路「面積」は比較的小量で済む。とは言え、こ
のような回路を製作するのは、燐化インジウム製ウエハ
生産の高コスト、および低回路歩留まりのために、非常
に費用がかかる。対照的に、１６ビット・デルタ−シグ
マ変調器を製造する際に、低速の相補型金属酸化物半導
体（ＣＭＯＳ）技術を用いれば、燐化インディウムより
も低コストで、しかもウエハ当たりのトランジスタ歩留
まり率(percent transistor yield)を高めることができ
る。しかしながら、このようなＣＭＯＳを基礎とするチ
ップを用いた場合、商用ＣＭＯＳ技術の技術的現状を超
えたクロック・レートでの動作が必要となる。
【０００４】
【課題を解決するための手段】一実施形態では、本発明
は、送信用にディジタル入力信号をアナログ信号に変換
する装置を対象とし、入力信号は１つよりも多いキャリ
ア信号を含むことができる。本装置は、複数のデルタ−
シグマ変調ループ回路を含み、各ループ回路が動作周波
数を有し、動作周波数が増加する順序でループ回路を接
続して、入力信号のワード長を減らし、ワード長を短縮
したディジタル信号を得る。調整（チューニング）回路
が、ディジタル信号の周波数を送信周波数に調節する。
ディジタル−アナログ変換器が、周波数調節ディジタル
信号をアナログ信号に変換する。
は、送信用にディジタル入力信号をアナログ信号に変換
する装置を対象とし、入力信号は１つよりも多いキャリ
ア信号を含むことができる。本装置は、複数のデルタ−
シグマ変調ループ回路を含み、各ループ回路が動作周波
数を有し、動作周波数が増加する順序でループ回路を接
続して、入力信号のワード長を減らし、ワード長を短縮
したディジタル信号を得る。調整（チューニング）回路
が、ディジタル信号の周波数を送信周波数に調節する。
ディジタル−アナログ変換器が、周波数調節ディジタル
信号をアナログ信号に変換する。
【０００５】好適な一形態では、第１デルタ−シグマ変
調ループ回路は、ＣＭＯＳゲートを用いて実施され、第
２デルタ−シグマ変調ループ回路およびチューニング回
路は、燐化インジウム・ゲートを用いて実施される。こ
の好適な実施形態では、第１および第２ループ回路は、
ループ次数が減少する順序で接続される。前述の装置
は、高分解能（解像度）、広帯域のＲＦ多重キャリア信
号を量子化し直し(quantize down)、容認可能な信号対
ノイズ比を維持しつつ、低解像度の信号を得る。この装
置は、全てをＣＭＯＳで実施した変換回路よりも、占有
する回路「面積」を縮小し、しかも全てを燐化インジウ
ムで実施した回路よりもコストを抑えることができる。
調ループ回路は、ＣＭＯＳゲートを用いて実施され、第
２デルタ−シグマ変調ループ回路およびチューニング回
路は、燐化インジウム・ゲートを用いて実施される。こ
の好適な実施形態では、第１および第２ループ回路は、
ループ次数が減少する順序で接続される。前述の装置
は、高分解能（解像度）、広帯域のＲＦ多重キャリア信
号を量子化し直し(quantize down)、容認可能な信号対
ノイズ比を維持しつつ、低解像度の信号を得る。この装
置は、全てをＣＭＯＳで実施した変換回路よりも、占有
する回路「面積」を縮小し、しかも全てを燐化インジウ
ムで実施した回路よりもコストを抑えることができる。
【０００６】本発明の更に別の適用可能分野は、以下の
詳細な説明から明白となろう。尚、詳細な説明および具
体的な例は、本発明の好適な実施形態を示すが、例示の
みを目的とすることを意図したものであり、本発明の範
囲を限定する意図ではないことは言うまでもない。
詳細な説明から明白となろう。尚、詳細な説明および具
体的な例は、本発明の好適な実施形態を示すが、例示の
みを目的とすることを意図したものであり、本発明の範
囲を限定する意図ではないことは言うまでもない。
【０００７】本発明は、詳細な説明および添付図面から
一層よく理解できよう。
一層よく理解できよう。
【０００８】
【発明の実施の形態】図１に、多段デルタ−シグマ・デ
ィジタル−アナログ変換回路の好適な実施形態を全体的
に参照番号１０で示す。変換回路または装置１０は、低
速デルタ−シグマ・ループ回路１４の前段にあるオーバ
ーサンプリング回路１２を含む。ループ回路１４の後段
には、アップサンプリング回路１６、高速デルタ−シグ
マ・ループ回路１８、高速チューニング操作（処理）部
または回路２２、および１ビット・ディジタル−アナロ
グ変換器（ＤＡＣ）２６がある。「低速」および「高
速」という用語は、ここでは相対的な意味で用いてお
り、本発明の実施形態を実施する際にそれぞれ利用する
技術の周波数のことを言う。例えば、一実施形態では、
デルタ−シグマ・ループ１４は、相補型金属酸化物半導
体（ＣＭＯＳ）ハードウエアを用いて実施し、デルタ−
シグマ・ループ１８およびチューニング処理部２２は、
ＣＭＯＳよりも高速の燐化インジウム（ＩｎＰ）ハード
ウエアで実施する。デルタ−シグマ・ループ１４は、デ
ルタ−シグマ・ループ１８よりも次数が高いことが好ま
しい。以下で更に詳しく説明するが、低速高次ループ１
４および高速低次ループ１８をカスケード接続してディ
ジタル多重キャリア（マルチキャリア）信号のサンプル
毎のビット数を減らし、この信号を全体的にディジタル
的に調整（チューニング）し、アナログ送信ができるよ
うにする。
ィジタル−アナログ変換回路の好適な実施形態を全体的
に参照番号１０で示す。変換回路または装置１０は、低
速デルタ−シグマ・ループ回路１４の前段にあるオーバ
ーサンプリング回路１２を含む。ループ回路１４の後段
には、アップサンプリング回路１６、高速デルタ−シグ
マ・ループ回路１８、高速チューニング操作（処理）部
または回路２２、および１ビット・ディジタル−アナロ
グ変換器（ＤＡＣ）２６がある。「低速」および「高
速」という用語は、ここでは相対的な意味で用いてお
り、本発明の実施形態を実施する際にそれぞれ利用する
技術の周波数のことを言う。例えば、一実施形態では、
デルタ−シグマ・ループ１４は、相補型金属酸化物半導
体（ＣＭＯＳ）ハードウエアを用いて実施し、デルタ−
シグマ・ループ１８およびチューニング処理部２２は、
ＣＭＯＳよりも高速の燐化インジウム（ＩｎＰ）ハード
ウエアで実施する。デルタ−シグマ・ループ１４は、デ
ルタ−シグマ・ループ１８よりも次数が高いことが好ま
しい。以下で更に詳しく説明するが、低速高次ループ１
４および高速低次ループ１８をカスケード接続してディ
ジタル多重キャリア（マルチキャリア）信号のサンプル
毎のビット数を減らし、この信号を全体的にディジタル
的に調整（チューニング）し、アナログ送信ができるよ
うにする。
【０００９】回路１０の動作についてこれより説明す
る。多重キャリア・ディジタル信号３４は、当技術分野
では公知のように、変調器ブロック（図示せず）によっ
て生成され、オーバーサンプリング回路１２に入力され
る。ベースバンド信号３４をＭ倍にオーバーサンプリン
グし、信号３６を生成する。オーバーサンプリング量
は、少なくとも部分的に、ループ１８に対するループ１
４の速度に基づいて決められ、例えば、ループ１４およ
び１８を実施するハードウエアによって異なる。信号３
６は、サンプリング・レートが毎秒ＭＦSメガサンプル
（Ｍｓｐｓ）で低周波デルタ−シグマ・ループ１４に入
力される。このサンプリング・レートは、適用可能なナ
イキスト・レート以上である。
る。多重キャリア・ディジタル信号３４は、当技術分野
では公知のように、変調器ブロック（図示せず）によっ
て生成され、オーバーサンプリング回路１２に入力され
る。ベースバンド信号３４をＭ倍にオーバーサンプリン
グし、信号３６を生成する。オーバーサンプリング量
は、少なくとも部分的に、ループ１８に対するループ１
４の速度に基づいて決められ、例えば、ループ１４およ
び１８を実施するハードウエアによって異なる。信号３
６は、サンプリング・レートが毎秒ＭＦSメガサンプル
（Ｍｓｐｓ）で低周波デルタ−シグマ・ループ１４に入
力される。このサンプリング・レートは、適用可能なナ
イキスト・レート以上である。
【００１０】デルタ−シグマ・ループ１４は、入力信号
３６の解像度を低下させるように動作する。入力信号３
６がワード当たりＢビットを有する場合（または等価的
に、サンプル毎にＢビット）、デルタ−シグマ・ループ
１４はｂビットだけ信号３６のディジタル・ワード幅Ｂ
を減らし、ワード当たりＢ−ｂビットを有するディジタ
ル信号３８を生成するように動作する。信号幅を減らす
ビット数ｂは、少なくとも部分的に、ループ１４の次数
に左右される。また、デルタ−シグマ・ループ１４は、
ロー・パス・ディジタル・フィルタとしても動作する。
即ち、入力信号がループ１４によって処理されると、量
子化ノイズを微分する（差分をとる）間に、基本的に多
重キャリア信号が蓄積される。したがって、以下で更に
説明するが、ループ・フィードバックおよびオーバーサ
ンプリングは、多重キャリア信号３６の周波数帯域から
量子化ノイズを排除するように機能する。
３６の解像度を低下させるように動作する。入力信号３
６がワード当たりＢビットを有する場合（または等価的
に、サンプル毎にＢビット）、デルタ−シグマ・ループ
１４はｂビットだけ信号３６のディジタル・ワード幅Ｂ
を減らし、ワード当たりＢ−ｂビットを有するディジタ
ル信号３８を生成するように動作する。信号幅を減らす
ビット数ｂは、少なくとも部分的に、ループ１４の次数
に左右される。また、デルタ−シグマ・ループ１４は、
ロー・パス・ディジタル・フィルタとしても動作する。
即ち、入力信号がループ１４によって処理されると、量
子化ノイズを微分する（差分をとる）間に、基本的に多
重キャリア信号が蓄積される。したがって、以下で更に
説明するが、ループ・フィードバックおよびオーバーサ
ンプリングは、多重キャリア信号３６の周波数帯域から
量子化ノイズを排除するように機能する。
【００１１】ループ回路１４によって出力された信号３
８は、アップサンプリング回路(up-sampling)１６に入
力され、Ｎ倍にアップサンプリングされる。アップサン
プリングを行うには、サンプリングの反復（繰り返
し）、即ち、周波数ドメインのサンプリング周波数Ｍ×
ＦSＭｓｐｓの倍数にあたる周波数において信号３８の
コピーを発生する。信号３８をアップサンプリングする
際のアップサンプリング倍数Ｎは、少なくとも部分的に
ループ１４に対するループ１８の速度に基づいて決めら
れ、例えば、ループ１４および１８を実施するハードウ
エアによって異なる。アップサンプリング回路１６は、
信号４０を生成し、デルタ−シグマ・ループ１８に入力
する。
８は、アップサンプリング回路(up-sampling)１６に入
力され、Ｎ倍にアップサンプリングされる。アップサン
プリングを行うには、サンプリングの反復（繰り返
し）、即ち、周波数ドメインのサンプリング周波数Ｍ×
ＦSＭｓｐｓの倍数にあたる周波数において信号３８の
コピーを発生する。信号３８をアップサンプリングする
際のアップサンプリング倍数Ｎは、少なくとも部分的に
ループ１４に対するループ１８の速度に基づいて決めら
れ、例えば、ループ１４および１８を実施するハードウ
エアによって異なる。アップサンプリング回路１６は、
信号４０を生成し、デルタ−シグマ・ループ１８に入力
する。
【００１２】デルタ−シグマ・ループ１８は、サンプリ
ング・レートＭ×Ｎ×ＦSＭｓｐｓで動作し、信号４０
のディジタル・ワード幅Ｂ−ｂを（Ｂ−ｂ−１）ビット
だけ減らす。また、デルタ−シグマ・ループ１８は、ロ
ー・パス・フィルタとしても作用する。更に具体的に
は、ループ・フィードバックおよびオーバーサンプリン
グは、以下で説明するチューニング処理部２２に入力さ
れる多重キャリア信号周波数に対して、より高い周波数
に量子ノイズをシフトするように機能する。ループ１８
は、ワード当たり１ビットを有するディジタル信号４２
を生成する。
ング・レートＭ×Ｎ×ＦSＭｓｐｓで動作し、信号４０
のディジタル・ワード幅Ｂ−ｂを（Ｂ−ｂ−１）ビット
だけ減らす。また、デルタ−シグマ・ループ１８は、ロ
ー・パス・フィルタとしても作用する。更に具体的に
は、ループ・フィードバックおよびオーバーサンプリン
グは、以下で説明するチューニング処理部２２に入力さ
れる多重キャリア信号周波数に対して、より高い周波数
に量子ノイズをシフトするように機能する。ループ１８
は、ワード当たり１ビットを有するディジタル信号４２
を生成する。
【００１３】信号４２は、サンプリング・レートＭ×Ｎ
×ＦSＭｓｐｓで高速チューニング回路または演算部２
２に入力される。チューニング処理部２２は、信号４２
の周波数を調節し、所望の送信無線周波数を有する信号
４６を生成する。例えば、チューニング処理部２２は、
サンプリング・レートＭ×Ｎ×ＦSＭｓｐｓの半分の周
波数を有するゼロ−ＤＣ方形波信号を用いて、ベースバ
ンド信号４２に排他的ＯＲ（「ビット反転（クリッ
プ）」）演算を行う。こうして、チューニング処理部２
２は、この信号を所望の無線周波数にアップコンバート
する。１ビット幅のディジタル信号４６は、１ビット・
ディジタル−アナログ変換器（ＤＡＣ）２６によってア
ナログ信号５０に変換される。アナログ信号５０は、更
に、以下で説明するように、フィルタ処理を受ける。
×ＦSＭｓｐｓで高速チューニング回路または演算部２
２に入力される。チューニング処理部２２は、信号４２
の周波数を調節し、所望の送信無線周波数を有する信号
４６を生成する。例えば、チューニング処理部２２は、
サンプリング・レートＭ×Ｎ×ＦSＭｓｐｓの半分の周
波数を有するゼロ−ＤＣ方形波信号を用いて、ベースバ
ンド信号４２に排他的ＯＲ（「ビット反転（クリッ
プ）」）演算を行う。こうして、チューニング処理部２
２は、この信号を所望の無線周波数にアップコンバート
する。１ビット幅のディジタル信号４６は、１ビット・
ディジタル−アナログ変換器（ＤＡＣ）２６によってア
ナログ信号５０に変換される。アナログ信号５０は、更
に、以下で説明するように、フィルタ処理を受ける。
【００１４】別の実施形態では、信号４２は、ワード当
たり１ビットよりも多いワード長を有することができ
る。例えば、信号４２には、サンプル当たり２ビットを
割り当てることができる。このような多重ビット・デー
タ・ストリームは、適切な組み合わせロジックを用いて
調整すれば、データ・ストリームからのサンプルを交互
に（１つ置きに）否定処理（ニゲート：negate)するこ
とができる。４レベルＤＡＣを用いれば、サンプル当た
り２ビットの信号を変換することができる。当技術分野
では公知の不整合整形(mismatch shaping)を用いれば、
回路不整合のあらゆる影響を相殺することができる。例
えば、不整合整形ロジックを用いれば、データに依存し
て単一ビットＤＡＣ間で選択を行うことができる。次
に、４つの単一ビットＤＡＣのアナログ出力を加算し、
信号５０を形成する。
たり１ビットよりも多いワード長を有することができ
る。例えば、信号４２には、サンプル当たり２ビットを
割り当てることができる。このような多重ビット・デー
タ・ストリームは、適切な組み合わせロジックを用いて
調整すれば、データ・ストリームからのサンプルを交互
に（１つ置きに）否定処理（ニゲート：negate)するこ
とができる。４レベルＤＡＣを用いれば、サンプル当た
り２ビットの信号を変換することができる。当技術分野
では公知の不整合整形(mismatch shaping)を用いれば、
回路不整合のあらゆる影響を相殺することができる。例
えば、不整合整形ロジックを用いれば、データに依存し
て単一ビットＤＡＣ間で選択を行うことができる。次
に、４つの単一ビットＤＡＣのアナログ出力を加算し、
信号５０を形成する。
【００１５】図２は、変換回路または装置１００の一例
を示す。以下に、回路１００について、例えば、１ワー
ド当たり１８ビットおよび２５ＭＨｚの帯域幅を有する
多重キャリア信号１３４の処理に関連付けて説明する。
ＣＭＯＳを用いた特定用途集積回路（ＡＳＩＣ）１０８
は、オーバーサンプリング回路１１２、およびデルタ−
シグマ・ループ１１４、例えば、ＣＭＯＳを用いた５次
ループを含む。ＩｎＰを用いた特定用途集積回路（ＡＳ
ＩＣ）１１０は、アップサンプリング回路１１６および
デルタ−シグマ・ループ１１８、例えば、ＩｎＰを用い
た三次ループを含む。また、ＡＳＩＣ１１０には、チュ
ーニング処理部１２２およびＤＡＣ１２６も含まれてい
る。また、別の数および次数のデルタ−シグマ・ループ
を有する実施形態や、このような別の次数のループを組
み合わせた実施形態も考えられる。限定としてではな
く、その中には、ループ次数が増加する順に接続した２
つのループ回路および／または等しいループ次数を有す
る２つのループ回路が含まれる。
を示す。以下に、回路１００について、例えば、１ワー
ド当たり１８ビットおよび２５ＭＨｚの帯域幅を有する
多重キャリア信号１３４の処理に関連付けて説明する。
ＣＭＯＳを用いた特定用途集積回路（ＡＳＩＣ）１０８
は、オーバーサンプリング回路１１２、およびデルタ−
シグマ・ループ１１４、例えば、ＣＭＯＳを用いた５次
ループを含む。ＩｎＰを用いた特定用途集積回路（ＡＳ
ＩＣ）１１０は、アップサンプリング回路１１６および
デルタ−シグマ・ループ１１８、例えば、ＩｎＰを用い
た三次ループを含む。また、ＡＳＩＣ１１０には、チュ
ーニング処理部１２２およびＤＡＣ１２６も含まれてい
る。また、別の数および次数のデルタ−シグマ・ループ
を有する実施形態や、このような別の次数のループを組
み合わせた実施形態も考えられる。限定としてではな
く、その中には、ループ次数が増加する順に接続した２
つのループ回路および／または等しいループ次数を有す
る２つのループ回路が含まれる。
【００１６】信号１３４は、オーバーサンプリング回路
１１２に入力される。オーバーサンプリングされた信号
１３６は、１１６．１２５Ｍｓｐｓのサンプリング・レ
ートでデルタ−シグマ・ループ１１４に入力される。ル
ープ１１４は、信号１３６のワード幅を、ワード当たり
１３ビットに減らすように動作する。ループ１１４は、
ワード当たり１３ビットの信号１３８を生成する。この
信号のサンプリング・レートは１１６．１２５Ｍｓｐ
ｓ、帯域幅は２５ＭＨｚである。
１１２に入力される。オーバーサンプリングされた信号
１３６は、１１６．１２５Ｍｓｐｓのサンプリング・レ
ートでデルタ−シグマ・ループ１１４に入力される。ル
ープ１１４は、信号１３６のワード幅を、ワード当たり
１３ビットに減らすように動作する。ループ１１４は、
ワード当たり１３ビットの信号１３８を生成する。この
信号のサンプリング・レートは１１６．１２５Ｍｓｐ
ｓ、帯域幅は２５ＭＨｚである。
【００１７】信号１３８は、アップサンプリング回路１
１６に入力され、反復（繰り返し）によって、即ち、信
号１３８の周波数ドメインにおいて低速サンプリング周
波数１１６．１２５Ｍｓｐｓの倍数にあたる周波数でコ
ピーを発生することによってアップサンプリングされ
る。アップサンプリングされた信号１４０は、デルタ−
シグマ・ループ１１８に入力される。ループ１１８は、
多重キャリア信号のワード幅を１ビットに更に減らすよ
うに動作する。更に具体的には、信号１３８は、アップ
サンプリング倍率を１６としてアップサンプリングさ
れ、サンプリング・レートが１８５８Ｍｓｐｓである１
ビット幅の信号１４２を生成する。
１６に入力され、反復（繰り返し）によって、即ち、信
号１３８の周波数ドメインにおいて低速サンプリング周
波数１１６．１２５Ｍｓｐｓの倍数にあたる周波数でコ
ピーを発生することによってアップサンプリングされ
る。アップサンプリングされた信号１４０は、デルタ−
シグマ・ループ１１８に入力される。ループ１１８は、
多重キャリア信号のワード幅を１ビットに更に減らすよ
うに動作する。更に具体的には、信号１３８は、アップ
サンプリング倍率を１６としてアップサンプリングさ
れ、サンプリング・レートが１８５８Ｍｓｐｓである１
ビット幅の信号１４２を生成する。
【００１８】信号１４２は、サンプリング・レート１８
５８Ｍｓｐｓでチューニング処理部１２２に入力され
る。チューニング処理部１２２は、ベースバンド信号１
４２を、周波数が９２９ＭＨｚ、即ち、サンプリング・
レート１８５８Ｍｓｐｓの半分のゼロ−ＤＣ方形波信号
と乗算する。９４２．５ＭＨｚを中心とする送信無線周
波数を有する信号１４６が生成される。この周波数は、
ＧＳＭ９００バンドの中心にあたる。こうして、チュー
ニング処理部１２２は信号を所望の無線周波数にアップ
コンバートする。１ビット・ディジタル−アナログ変換
器（ＤＡＣ）１２６は、信号１４６をアナログ信号１５
０に変換する。更に、バンドパス・フィルタ１５４を用
いて、アナログ信号１５０にフィルタ処理を行い、帯域
幅が２５ＭＨｚの送信信号１５８を生成する。
５８Ｍｓｐｓでチューニング処理部１２２に入力され
る。チューニング処理部１２２は、ベースバンド信号１
４２を、周波数が９２９ＭＨｚ、即ち、サンプリング・
レート１８５８Ｍｓｐｓの半分のゼロ−ＤＣ方形波信号
と乗算する。９４２．５ＭＨｚを中心とする送信無線周
波数を有する信号１４６が生成される。この周波数は、
ＧＳＭ９００バンドの中心にあたる。こうして、チュー
ニング処理部１２２は信号を所望の無線周波数にアップ
コンバートする。１ビット・ディジタル−アナログ変換
器（ＤＡＣ）１２６は、信号１４６をアナログ信号１５
０に変換する。更に、バンドパス・フィルタ１５４を用
いて、アナログ信号１５０にフィルタ処理を行い、帯域
幅が２５ＭＨｚの送信信号１５８を生成する。
【００１９】図３ないし図７は、回路１０（図１に示
す）による送信信号の変調における種々の点における代
表的スペクトルを示す。（尚、図３ないし図７は同じ拡
縮率で描かれたのではないことを注記しておく。）多重
キャリア変調信号３４は、オーバーサンプリングの後、
高次デルタ−シグマ・ループ１４に入力される。図３に
おいて、信号３４は、全体的に参照番号２００で示すス
ペクトルによって表されている。スペクトル２００の軸
２０８に沿って、信号帯域２０４が繰り返されている。
サンプリング定理によれば、サンプリング周波数ＦSは
信号帯域幅２０４の２倍となる。
す）による送信信号の変調における種々の点における代
表的スペクトルを示す。（尚、図３ないし図７は同じ拡
縮率で描かれたのではないことを注記しておく。）多重
キャリア変調信号３４は、オーバーサンプリングの後、
高次デルタ−シグマ・ループ１４に入力される。図３に
おいて、信号３４は、全体的に参照番号２００で示すス
ペクトルによって表されている。スペクトル２００の軸
２０８に沿って、信号帯域２０４が繰り返されている。
サンプリング定理によれば、サンプリング周波数ＦSは
信号帯域幅２０４の２倍となる。
【００２０】図４に、サンプリング・レートＭ×Ｎ×Ｆ
SＭｓｐｓで低次デルタ−シグマ・ループ１８に入力さ
れる代表的なスペクトルを、全体的に参照番号３００で
示す。サンプリング周波数Ｍ×ＦSＭｓｐｓの倍数にあ
たる周波数において、重み付けコピー２１２によりアッ
プサンプル信号帯域２０４を繰り返す。高次ループ１４
によって周波数がシフトした量子化ノイズ２１６もスペ
クトル３００に現れる。図５は、代表的なスペクトル３
００に対する量子化ノイズ２２０を示す。量子化ノイズ
２２０の周波数は、ループ１８の動作中に、周波数Ｍ×
Ｎ×ＦS／２を中心としてシフトされている。
SＭｓｐｓで低次デルタ−シグマ・ループ１８に入力さ
れる代表的なスペクトルを、全体的に参照番号３００で
示す。サンプリング周波数Ｍ×ＦSＭｓｐｓの倍数にあ
たる周波数において、重み付けコピー２１２によりアッ
プサンプル信号帯域２０４を繰り返す。高次ループ１４
によって周波数がシフトした量子化ノイズ２１６もスペ
クトル３００に現れる。図５は、代表的なスペクトル３
００に対する量子化ノイズ２２０を示す。量子化ノイズ
２２０の周波数は、ループ１８の動作中に、周波数Ｍ×
Ｎ×ＦS／２を中心としてシフトされている。
【００２１】図６では、チューニング処理部２２による
調整後の、サンプリング・レートＭ×Ｎ×ＦSＭｓｐｓ
における代表的スペクトルを、全体的に参照番号４００
で示す。信号帯域２０４は、前述の方形波との乗算の結
果として、周波数Ｍ×Ｎ×Ｆ S／２を中心として対称的
に配されている。図７は、アナログ・スペクトル５００
を示し、その中で、バンドパス・フィルタ１５４（図２
に示す）によるフィルタ処理後の信号２０４が示されて
いる。
調整後の、サンプリング・レートＭ×Ｎ×ＦSＭｓｐｓ
における代表的スペクトルを、全体的に参照番号４００
で示す。信号帯域２０４は、前述の方形波との乗算の結
果として、周波数Ｍ×Ｎ×Ｆ S／２を中心として対称的
に配されている。図７は、アナログ・スペクトル５００
を示し、その中で、バンドパス・フィルタ１５４（図２
に示す）によるフィルタ処理後の信号２０４が示されて
いる。
【００２２】変換回路の実施形態についての前述の説明
から、１つよりも多いキャリア信号を含むことができる
ディジタル入力信号をアナログ信号に変換し送信する方
法についても説明していることがわかる。この方法は、
入力信号のディジタル・ワード長を中間ワード長に減ら
すステップを含む。前述のステップを実行するには、第
１デルタ−シグマ・ループを用いる。この方法は、更
に、中間ワード長を減らし、ワード長を短縮したディジ
タル信号を生成することも含む。このステップを実行す
るには、別のデルタ−シグマ・ループを用いる。好まし
くは、デルタ−シグマ・ループは、ループ次数が減少す
る順序で用いる。ディジタル信号の周波数を送信周波数
に調節し、周波数を調節したディジタル信号をアナログ
信号に変換する。
から、１つよりも多いキャリア信号を含むことができる
ディジタル入力信号をアナログ信号に変換し送信する方
法についても説明していることがわかる。この方法は、
入力信号のディジタル・ワード長を中間ワード長に減ら
すステップを含む。前述のステップを実行するには、第
１デルタ−シグマ・ループを用いる。この方法は、更
に、中間ワード長を減らし、ワード長を短縮したディジ
タル信号を生成することも含む。このステップを実行す
るには、別のデルタ−シグマ・ループを用いる。好まし
くは、デルタ−シグマ・ループは、ループ次数が減少す
る順序で用いる。ディジタル信号の周波数を送信周波数
に調節し、周波数を調節したディジタル信号をアナログ
信号に変換する。
【００２３】低周波数ループ１４からの量子化ノイズ
は、高周波数ループ１８に対してノイズ整形ディザ(noi
se-shaped dither)源として機能し、ゼロまたはＤＣ入
力があるときに信号帯域に現れ得るいずれのアイドル・
チャネル・トーン(idle channel tone)をも除去するの
に役立つ。加えて、調整回路２２が信号を無線周波数に
アップコンバートするので、高周波数ループ１８は、他
の回路アーキテクチャで用いる場合よりも組み込むトラ
ンジスタが少ないロー・パス設計として実現することが
できる。前述の装置では、高解像度で広帯域のＲＦ多重
キャリア信号を量子化し、容認できる信号対ノイズ比を
維持しながらも低解像度の信号を得ることができる。こ
の装置は、全てをＣＭＯＳで実施した変換回路よりも、
占有する回路「面積」を縮小し、しかも全てを燐化イン
ジウムで実施した回路よりもコストを抑えることができ
る。周波数調整はディジタル的に行うことができるの
で、前述の装置は、局部発振源およびミキサを用いる場
合よりも温度安定性を高めることができる。加えて、前
述の装置は、副帯域（サブバンド）に再分割することな
く、多重キャリア信号を送信することができる。
は、高周波数ループ１８に対してノイズ整形ディザ(noi
se-shaped dither)源として機能し、ゼロまたはＤＣ入
力があるときに信号帯域に現れ得るいずれのアイドル・
チャネル・トーン(idle channel tone)をも除去するの
に役立つ。加えて、調整回路２２が信号を無線周波数に
アップコンバートするので、高周波数ループ１８は、他
の回路アーキテクチャで用いる場合よりも組み込むトラ
ンジスタが少ないロー・パス設計として実現することが
できる。前述の装置では、高解像度で広帯域のＲＦ多重
キャリア信号を量子化し、容認できる信号対ノイズ比を
維持しながらも低解像度の信号を得ることができる。こ
の装置は、全てをＣＭＯＳで実施した変換回路よりも、
占有する回路「面積」を縮小し、しかも全てを燐化イン
ジウムで実施した回路よりもコストを抑えることができ
る。周波数調整はディジタル的に行うことができるの
で、前述の装置は、局部発振源およびミキサを用いる場
合よりも温度安定性を高めることができる。加えて、前
述の装置は、副帯域（サブバンド）に再分割することな
く、多重キャリア信号を送信することができる。
【００２４】本発明の以上の説明は、その性質上一例に
過ぎず、したがって本発明の要旨から逸脱しない変更は
本発明の範囲内に含まれるものである。このような変更
は、本発明の精神および範囲からの逸脱するものではな
い。
過ぎず、したがって本発明の要旨から逸脱しない変更は
本発明の範囲内に含まれるものである。このような変更
は、本発明の精神および範囲からの逸脱するものではな
い。
【図１】図１は、多段デルタ−シグマ・ディジタル−ア
ナログ変換回路の一実施形態を示す図である。
ナログ変換回路の一実施形態を示す図である。
【図２】図２は、多段デルタ−シグマ・ディジタル−ア
ナログ変換回路の一実施形態を示す図である。
ナログ変換回路の一実施形態を示す図である。
【図３】図３は、一実施形態における高次デルタ−シグ
マ・ループに入力される多重キャリア変調信号の代表的
スペクトルを示す図である。
マ・ループに入力される多重キャリア変調信号の代表的
スペクトルを示す図である。
【図４】図４は、低次デルタ−シグマ・ループにおいて
発生する代表的信号スペクトルを示す図である。
発生する代表的信号スペクトルを示す図である。
【図５】図５は、図４に示す代表的スペクトルに対する
量子化ノイズを示す図である。
量子化ノイズを示す図である。
【図６】図６は、チューニング処理部による調整の後に
発生した代表的信号スペクトルを示す図である。
発生した代表的信号スペクトルを示す図である。
【図７】図７は、バンドパス・フィルタによってフィル
タ処理した後の信号の代表的アナログ・スペクトルを示
す図である。
タ処理した後の信号の代表的アナログ・スペクトルを示
す図である。
フロントページの続き
(72)発明者 ブライアン・ジェイ・ローゼンケッター
アメリカ合衆国ヴァージニア州20170，ハ
ーンドン，コールド・ハーバー・コート
1310
(72)発明者 ロバート・アール・ハーンデン
アメリカ合衆国カリフォルニア州90278,
リダンド・ビーチ，ギブソン・プレイス
2929
(72)発明者 ケネス・ビー・ウェバー
アメリカ合衆国カリフォルニア州90277,
リダンド・ビーチ，サウス・ルシア・アヴ
ェニュー 100，ナンバー５
(72)発明者 マーク・キンティス
アメリカ合衆国カリフォルニア州90266,
マンハッタン・ビーチ，ヴーアヒーズ・ア
ヴェニュー 1636
(72)発明者 ドナルド・アール・マーティン
アメリカ合衆国カリフォルニア州90277,
リダンド・ビーチ，スザナ・アヴェニュー
507
(72)発明者 ウィリアム・エム・スコンズ
アメリカ合衆国カリフォルニア州90266,
マンハッタン・ビーチ，エイス・ストリー
ト 1231
(72)発明者 カイ・イー・ジョンソン
アメリカ合衆国カリフォルニア州90277,
リダンド・ビーチ，サウス・ガートルー
ダ・アヴェニュー 1218
Ｆターム(参考） 5J064 AA04 BA03 BA06 BC01 BC07
BC08 BC10 BC11 BC18 BD02
Claims (9)
- 【請求項１】 送信用にディジタル入力信号をアナログ
信号に変換する装置であって、前記入力信号が１つより
も多いキャリア信号を含むことができ、 複数のデルタ−シグマ・ループ回路であって、各ループ
回路は動作周波数を有し、動作周波数が高くなる順序で
接続され、前記入力信号のワード長を減少させて、ワー
ド長を短縮したディジタル信号を得るようにした、デル
タ−シグマ・ループ回路と、 前記ディジタル信号の周波数を送信周波数に調節するよ
うに構成されたチューニング回路と、 前記周波数調節ディジタル信号をアナログ信号に変換す
るように構成されたディジタル−アナログ変換器と、を
備えた装置。 - 【請求項２】 請求項１記載の装置であって、更に、前
記アナログ信号にフィルタ処理を行うように構成された
出力フィルタを備えた装置。 - 【請求項３】 請求項１記載の装置であって、ループ次
数が減少する順序で接続された２つのループ回路を備え
た装置。 - 【請求項４】 請求項３記載の装置において、前記ルー
プ回路が、５次ループ回路と、前記５次ループ回路から
の出力信号を処理するように構成された３次ループ回路
とを備えた装置。 - 【請求項５】 請求項１記載の装置であって、ループ次
数が増加する順序で接続された２つのループ回路を備え
た装置。 - 【請求項６】 請求項１記載の装置であって、ループ次
数が等しい２つのループ回路を備えた装置。 - 【請求項７】 請求項１記載の装置において、前記ディ
ジタル信号の短縮ワード長が１ビット・ワード長である
装置。 - 【請求項８】 請求項１記載の装置において、前記ルー
プ回路の内第１ループ回路が、前記入力信号のワード長
を中間ワード長に減少させるように構成された装置。 - 【請求項９】 請求項８記載の装置において、前記入力
信号のワード長が１８ビットであり、前記中間ワード長
が１３ビットである装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/109,834 US7031395B2 (en) | 2002-03-29 | 2002-03-29 | Apparatus and methods for digital-to-analog conversion |
| US10/109834 | 2002-03-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003304157A true JP2003304157A (ja) | 2003-10-24 |
| JP4266684B2 JP4266684B2 (ja) | 2009-05-20 |
Family
ID=27804415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003093614A Expired - Lifetime JP4266684B2 (ja) | 2002-03-29 | 2003-03-31 | ディジタル−アナログ変換装置および方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7031395B2 (ja) |
| EP (1) | EP1349284B1 (ja) |
| JP (1) | JP4266684B2 (ja) |
| KR (1) | KR20030078642A (ja) |
| DE (1) | DE60300738T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013543715A (ja) * | 2010-10-22 | 2013-12-05 | スージョウ ソナヴォックス エレクトロニクス シーオー．，エルティーディー． | オールデジタルスピーカー装置 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006023726A1 (en) * | 2004-08-19 | 2006-03-02 | Intrinsix Corporation | Hybrid heterodyne transmitters and receivers |
| US7576671B2 (en) * | 2005-08-19 | 2009-08-18 | Intrinsix Corporation | Mismatch-shaping dynamic element matching systems and methods for multi-bit sigma-delta data converters |
| KR100850747B1 (ko) | 2006-12-06 | 2008-08-06 | 한국전자통신연구원 | 알고리즘 아날로그-디지털 변환기 |
| KR101432047B1 (ko) | 2007-09-20 | 2014-08-20 | 삼성전자주식회사 | 디지털-아날로그 컨버터 |
| US7889108B2 (en) * | 2008-05-09 | 2011-02-15 | Asahi Kasei Microdevices Corporation | Hybrid delta-sigma ADC |
| US7782237B2 (en) * | 2008-06-13 | 2010-08-24 | The Board Of Trustees Of The Leland Stanford Junior University | Semiconductor sensor circuit arrangement |
| CN102412952B (zh) * | 2010-09-26 | 2014-08-13 | 施耐德电器工业公司 | 一种具有串扰消除的多通道模拟模块及其控制方法 |
| DK177628B1 (en) * | 2012-04-13 | 2013-12-16 | Pr Electronics As | System for linear interpolation in multiple dimensions |
| US8970414B2 (en) * | 2013-06-24 | 2015-03-03 | Broadcom Corporation | Tri-level digital-to-analog converter |
| US10200053B2 (en) * | 2016-04-14 | 2019-02-05 | Cirrus Logic, Inc. | Magnitude compensation technique for processing single-bit wide data |
| DE102017124343B4 (de) * | 2016-12-16 | 2021-04-08 | Infineon Technologies Ag | Erzeugung schneller frequenzrampen |
| EP3471271A1 (en) * | 2017-10-16 | 2019-04-17 | Acoustical Beauty | Improved convolutions of digital signals using a bit requirement optimization of a target digital signal |
| US11683624B1 (en) * | 2020-05-12 | 2023-06-20 | Qualcomm Technologies, Inc. | Transducer with analog and digital modulators |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2213156A1 (en) * | 1997-08-15 | 1999-02-15 | Philsar Electronics Inc. | One bit digital quadrature vector modulator |
| GB2330708B (en) * | 1997-10-24 | 2001-07-04 | Sony Uk Ltd | Cascaded delta sigma modulators |
-
2002
- 2002-03-29 US US10/109,834 patent/US7031395B2/en not_active Expired - Lifetime
-
2003
- 2003-02-19 KR KR10-2003-0010334A patent/KR20030078642A/ko not_active Application Discontinuation
- 2003-03-20 DE DE60300738T patent/DE60300738T2/de not_active Expired - Lifetime
- 2003-03-20 EP EP03006234A patent/EP1349284B1/en not_active Expired - Lifetime
- 2003-03-31 JP JP2003093614A patent/JP4266684B2/ja not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013543715A (ja) * | 2010-10-22 | 2013-12-05 | スージョウ ソナヴォックス エレクトロニクス シーオー．，エルティーディー． | オールデジタルスピーカー装置 |
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|---|---|
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| US7031395B2 (en) | 2006-04-18 |
| US20030185288A1 (en) | 2003-10-02 |
| JP4266684B2 (ja) | 2009-05-20 |
| DE60300738T2 (de) | 2006-05-04 |
| EP1349284A3 (en) | 2003-10-08 |
| EP1349284A2 (en) | 2003-10-01 |
| EP1349284B1 (en) | 2005-06-01 |
| KR20030078642A (ko) | 2003-10-08 |
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