JP2003297870A - 半導体装置の設計支援装置 - Google Patents

半導体装置の設計支援装置

Info

Publication number
JP2003297870A
JP2003297870A JP2002102231A JP2002102231A JP2003297870A JP 2003297870 A JP2003297870 A JP 2003297870A JP 2002102231 A JP2002102231 A JP 2002102231A JP 2002102231 A JP2002102231 A JP 2002102231A JP 2003297870 A JP2003297870 A JP 2003297870A
Authority
JP
Japan
Prior art keywords
semiconductor device
wire
data
design support
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002102231A
Other languages
English (en)
Inventor
Akihiro Goto
明広 後藤
Takao Takahashi
隆雄 高橋
Yoshio Matsuda
義雄 松田
Takashi Arita
隆 有田
Koji Bando
晃司 板東
Akinobu Kawatsu
昭信 川津
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2002102231A priority Critical patent/JP2003297870A/ja
Priority to US10/263,090 priority patent/US6802048B2/en
Publication of JP2003297870A publication Critical patent/JP2003297870A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

(57)【要約】 【課題】 マルチチップパッケージを設計する際に、ワ
イヤリングの適否のチェックを簡単に行なえるようにす
る。 【解決手段】 半導体パッケージを構成する各要素を３
次元ＣＡＤデータ（ワイヤボンド用図面データ３）とし
て管理する。ルールチェック装置１のデザインルールチ
ェック制御部８、計測部１０および判定部９は、その３
次元のデータに基づいて半導体パッケージを構成する要
素と要素の３次元的な位置関係を求め、求められた位置
関係が適切か否かをデザインルールデータ４に基づいて
判定する。判定結果は、レポート作成部１１において表
形式のレポートにまとめて出力する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体パッケージ
の設計、詳しくは半導体チップとリードフレームを結ぶ
ワイヤの設計を支援する装置に関する。
【０００２】
【従来の技術】特開平５−２３３７６０号公報には、半
導体パッケージのレイアウト設計に使用するレイアウト
編集装置が開示されている。この装置は、半導体チップ
とリード間の結線を自動的に決定し、ワイヤリングルー
ルに基づいてその結線をチェックし、結線が適切な場合
にパッケージのレイアウト図を出力する。
【０００３】また、特開平５−６７６７９号公報、特開
平４−３４６２３９号公報、および特開平４−２３６６
６８号公報にも、チップ・フレーム間のワイヤ接続を、
検証を重ねながら決定する設計システムが開示されてい
る。
【０００４】
【発明が解決しようとする課題】近年、半導体パッケー
ジの高密度化が進み、１つのパッケージ内に複数の半導
体チップを積載したマルチチップパッケージの開発が進
んでいる。マルチチップパッケージでは、チップとパッ
ケージの接続のみならず、チップ同士の接続にもワイヤ
ボンディング技術が用いられる。
【０００５】上記各公報に記載されているシステムなど
は、同公報の本文および図面から明らかであるように、
２次元の設計図をベースにして結線、および結線の適否
のチェックを行っており、マルチチップパッケージの設
計には対応していない。このため、マルチチップパッケ
ージの設計では、必要に応じて目視による結線チェック
が必要となる。しかし、マルチチップパッケージは、従
来のパッケージよりも狭い領域に、従来よりも多くのワ
イヤが配線されるので、目視によるチェックは設計者の
大きな負担となる。
【０００６】本発明は、このような問題点を解決するた
めに、マルチチップパッケージを設計する際にワイヤリ
ングの適否をチェックする設計支援装置を提供する。
【０００７】
【課題を解決するための手段】本発明は、半導体チップ
とリードフレームを結ぶワイヤの設計を支援する半導体
装置の設計支援装置として、次のような装置を提供す
る。この装置は、半導体装置の構造を表す３次元図面デ
ータ、ワイヤが満たすべき条件を規定するルールデー
タ、およびその半導体装置を構成する各要素の仕様を表
す要素データに基づいて、設計されたワイヤが前記条件
を満たすか否かを検証する検証手段を備えたことを特徴
とする。
【０００８】３次元図面データには、半導体装置を構成
する要素として、例えば、その半導体装置に搭載する複
数の半導体チップ、リードフレーム、およびその半導体
チップとリードフレームを結ぶワイヤが表されている。
【０００９】ルールデータには、例えば、各ワイヤが、
半導体装置を構成する各要素との位置関係で満たすべき
条件が定められている。条件とは、ワイヤと要素の最短
距離の下限値などである。
【００１０】各ワイヤは、ワイヤの半導体チップ側接続
点の３次元座標、リードフレーム側接続点の３次元座
標、およびワイヤループの形状により定義することがで
きる。ワイヤループの形状は、ワイヤループの種類およ
びワイヤループの形状を特徴づける特徴点の３次元座標
により定義することができる。
【００１１】３次元図面データに、半導体装置の構成要
素を識別するための属性データを含めておき、その属性
データに基づいて構成要素を識別することにより検証を
行なうようにしてもよい。
【００１２】なお、３次元図面データ、ルールデータお
よび要素データはデータベースにより管理し、前記各デ
ータを該データベースから取得することにより前記検証
を行なうようにしてもよい。また、データベースによ
り、複数の選択可能なルールデータを管理し、入力され
た選択指示情報が示すルールデータを使用して前記検証
を行なうようにしてもよい。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。
【００１４】図２（Ａ）、図２（Ｂ）、図２（Ｃ）およ
び図２（Ｄ）は、リードフレームを備えた半導体パッケ
ージの内部構造を示す図である。図２（Ａ）は上面図、
図２（Ｂ）は鳥瞰図、図２（Ｃ）は側面の拡大図、図２
（Ｄ）は図２（Ｂ）の鳥瞰図の一部を拡大した図であ
る。図２（Ａ）および図２（Ｂ）に示すように、半導体
パッケージの内部は、ダイパッド２５に半導体チップ２
３、２２を載せ、各半導体チップとリードフレーム２０
とをワイヤ２１で接続した構造となっている。図２
（Ｃ）に示すように、ダイパッド２５の下側にも、半導
体チップ２４が搭載されており、図２（Ｃ）および図２
（Ｄ）に示すように、半導体チップ２４もリードフレー
ム２０とワイヤ２１により接続されている。
【００１５】図３、図４（Ａ）および４（Ｂ）、図５
（Ａ）および５（Ｂ）、並びに図６は、半導体パッケー
ジの側面の簡略図である。図３は半導体パッケージに実
装するチップ数が１個の１チップタイプを示している。
ダイパッド（Ｄ／Ｐ）３５の上にチップ３７が搭載さ
れ、チップ３７とリード３６がワイヤ３４により接続さ
れている。
【００１６】一方、図４（Ａ）、図４（Ｂ）は、半導体
パッケージに実装するチップ数が２個の２チップタイプ
を示している。２つのチップ３７、３８をダイパッド３
５上に積載し、リード３６とワイヤ３４で接続する図４
（Ａ）のタイプと、２つのチップ３７、３８をダイパッ
ド３５の両面に搭載して、リード３６の両面にワイヤ３
４で接続する図４（Ｂ）のタイプがある。また、図５
（Ａ）、図５（Ｂ）は、半導体パッケージに実装するチ
ップ数が３個の３チップタイプを示している。図５
（Ａ）はダイパッド３５の上面にチップ３７、３８の２
個を、下面にチップ３９を１個搭載したタイプであり、
図５（Ｂ）はダイパッド３５の上面にチップ３７を１
個、下面に２個のチップ３８、３９を搭載したタイプで
ある。各チップ３７、３８および３９は、いずれもリー
ド３６とワイヤ３４で接続されている。また、図６は、
半導体パッケージに実装するチップ数が４個の４チップ
タイプである。ダイパッド３５の各面にチップが２個ず
つ搭載されている。各チップ３７〜４０は、いずれもリ
ード３６とワイヤ３４で接続されている。このほか半導
体パッケージの構造としては、ダイパッド上に複数個の
チップを平面的に並べて配置するタイプもある。さら
に、チップの数が５個以上のタイプも考えられる。
【００１７】前述の特開平５−２３３７６０号公報など
に記載されている装置やシステムは、図３のようなパッ
ケージを前提としたものであるため、図２（Ａ）のよう
な上面図に基づいてワイヤのチェックを行なっている。
しかし、図４Ａ、図５Ａ、５Ｂ、図６からわかるよう
に、マルチチップパッケージでは、ダイパッド３５と垂
直な方向（図の縦方向）に２本以上のワイヤが並んで配
線されることもあり、３次元的なデザインルールチェッ
クが必要となる。具体的には、ワイヤ３４同士、ワイヤ
３４と半導体チップ３７、ワイヤ３４とダイパッド３
５、ワイヤ３４とリードフレーム３６の距離や角度が適
切か否かをチェックしなければならない。すなわち、ワ
イヤ３４同士が接触したり、ワイヤ２１が本来接続され
るべきチップと異なるチップに接触したりして、電気的
にショートすることはないかを検証する必要がある。
【００１８】図１に、ワイヤリングルールチェックシス
テムの一例を示す。このシステムは、ルールチェック装
置１と、ルールチェック装置１に各種データを提供する
データベース２により構成される。
【００１９】まず、データベース２およびそのデータベ
ースにより管理されるデータについて説明する。データ
ベース２は、ワイヤボンド用図面データ３、デザインル
ールデータ４および半導体パッケージデータ５を管理し
ている。
【００２０】ワイヤボンド用図面データ３は、ワイヤ、
リードフレーム、銅パターン、半導体チップ、ダイパッ
ド、パッケージ外形、ダイボンド、ワイヤボンディング
パッドなど半導体パッケージの構成要素が描かれた３次
元のＣＡＤデータである。なお、本実施の形態では、ル
ールチェック装置１が各構成要素を個別に認識できるよ
うに、ＣＡＤデータに各構成要素を識別するための属性
データが付与されている。
【００２１】デザインルールデータ４は、ワイヤボンド
工程における制約が記述されたデータである。具体的に
は、ワイヤとワイヤ、ワイヤと半導体チップ、ワイヤと
ダイパッド、ワイヤとリードフレーム、ワイヤとパッケ
ージ外表面、ワイヤと商標、ワイヤと基板配線など、ワ
イヤと各構成要素との位置的関係の制約を定義してい
る。例えば、ワイヤとワイヤの最短距離（最も近づいて
いる部分の距離）の下限値などが記述されている。
【００２２】半導体パッケージデータ５は、パッケージ
の外形サイズ（縦、横、高さ）、ピン数、チップ数、チ
ップ厚、ダイボンド厚、ワイヤ径など、半導体パッケー
ジの仕様を表すデータである。
【００２３】ワイヤボンド用図面データ３に描かれた構
成と半導体パッケージデータ５に示された数値とから、
ワイヤ同士の距離や、ワイヤと半導体チップなど他の要
素との距離を計算により求めることが可能になる。さら
には、求めた値とデザインルールデータ４に記述された
制約条件とを比較することにより検証を行なうことがで
きる。
【００２４】ワイヤは、いずれも一端がチップの電極パ
ッド(ワイヤボンディングパッド)にボンディングされ、
他の一端がリードフレームの所定の位置（ステッチ）に
ボンディングされる。また、図４（Ｂ）と図５（Ｂ）の
比較からわかるように、ワイヤループ形状（チップから
リードまでのワイヤの経路）は、途中１箇所で直角に折
り曲げられた形状、数箇所で段階的に折り曲げられた形
状など、種々の形状がある。よって、ワイヤを設計する
際には、通常、各ワイヤはボンディングされる位置座標
と、ワイヤループ形状により定義される。この際、ワイ
ヤループ形状は、例えば、形状種類と、屈曲点の座標に
より定義することができる。形状種類は、例えば図５
（Ｂ）のような形状を直角形状、図４（Ｂ）のような形
状を鋭角形状などと分類してもよいし、屈曲点の数によ
って屈曲点１個のタイプ、２個のタイプ、３個のタイプ
というように分類してもよい。設計者は、チップ側のボ
ンディング座標（ＸＣ、ＹＣ，ＺＣ）、リード側のボン
ディング座標（ＸＬ、ＹＬ、ＺＬ）、ワイヤの形状種類
および屈曲点の座標（ＸＢ１，ＹＢ１，ＺＢ１）、（Ｘ
Ｂ２，ＹＢ２，ＺＢ２）を特定することにより（但し屈
曲点の数は形状種類による）、ワイヤを設計する。な
お、曲線状に結線する場合には屈曲点に代えてその曲線
の半径などによりワイヤループ形状を定義してもよい。
すなわち、ワイヤループ形状は、種類と、所定の特徴点
の３次元座標により定義することができる。
【００２５】次に、設計されたワイヤが適切か否かをチ
ェックするルールチェック装置１の機能について説明す
る。ルールチェック装置１は、データベース２からの各
種データの入力を制御する入力制御部６と、入力された
データからチェック対象となるデータ（ワイヤボンディ
ングパッド座標、ステッチ座標、ワイヤループの形状な
ど）を抽出するデータ抽出部７と、抽出されたデータを
デザインルールと照合してワイヤリングの適否をチェッ
クするデザインルールチェック制御部８と、計測部１０
および判定部９と、チェック結果のレポートを作成する
レポート作成部１１と、作成されたレポートを出力する
出力制御部１２とを備えている。
【００２６】デザインルールチェック制御部８は、デー
タ抽出部７が抽出したデータを計測部１０に送る。計測
部１０は、デザインルールチェック制御部８から受けた
データを使用して、ワイヤとワイヤ、ワイヤと半導体チ
ップ、ワイヤとダイパッド、ワイヤとリードフレーム、
ワイヤとパッケージ外表面、ワイヤと商標、ワイヤと銅
パターンなど、ワイヤと各構成要素との２次元距離、３
次元距離および角度を計測する。すなわち、計測部１０
は、ワイヤボンディングパッド座標（ＸＣ、Ｙ Ｃ，
ＺＣ）、ステッチ座標（ＸＬ、ＹＬ、ＺＬ）、ワイヤの
形状種類および屈曲点の座標（ＸＢ１，ＹＢ１，
ＺＢ１）、（ＸＢ２，ＹＢ２，ＺＢ２）と、半導体パッ
ケージデータ５で規定されている各要素の仕様に基づい
て、例えばワイヤとワイヤの最短距離などを計算する。
【００２７】計測結果はデザインルールチェック制御部
８に返される。デザインルールチェック制御部は、計測
部１０から得た計測結果と、入力制御部６で取得したデ
ザインルールデータ４を、判定部９に送る。なお、デザ
インルールチェック制御部８は、外部からデザインルー
ルの変更を指示する入力を受け付ける機能も備える（図
示せず）。例えばデータベース２により複数のデザイン
ルールが管理されている場合には、操作者がデザインル
ールの変更、あるいはデザインルールの一部の値の変更
を指示した際にあらためて入力制御部６により別のデザ
インルールデータが読み込まれ、判定部９に送られる。
判定部９は、計測結果がデザインルールを満たしている
か否かを判定し、デザインルールチェック制御部８に判
定結果を返す。デザインルールチェック制御部８は判定
結果をレポート作成部１１に送り、レポート作成部１１
は判定結果を集計して、レポートを作成する。作成され
たレポートは、出力制御部１２を経て出力され、記憶媒
体や外部記憶装置に電子ファイルのレポート１３として
保存される。
【００２８】図７にレポートの一例を示す。レポートの
最左列の３行目以降には、ワイヤ名４０が示されてい
る。また、左から２列目、３列目には、最左列のワイヤ
名に対応するワイヤボンドパッド名４２と、ピン番号４
３が表示される。
【００２９】一方、最上列の５行目以降には、チェック
に使用するルールがデザインルールチェック制御部８で
選択された数だけ横に並ぶ。各行の５列目以降には、ル
ールごとに、チェック対象の計測値４６とその計測値が
ルールを満たしているか否かの判定結果４７が表示され
る。また、レポートの左から４列目には、そのワイヤが
デザインルールに適合しているか否かの判定結果４４が
表示される。判定結果４４は、そのワイヤが、複数ある
ルール４５のすべてに適合していれば○、１つでも適合
しないルールがあれば×となる。さらに、半導体パッケ
ージ全体としての判定結果が、総合判定４１としてレポ
ート左上部に表示される。すべてのワイヤについての判
定結果４４が○となれば総合判定４１も○であり、判定
結果４４が×のワイヤが１本でもあれば、総合判定４１
は×となる。なお、ここでは○×表示としているが、数
値による多段階表示や無段階表示としてもよいことは言
うまでもない。
【００３０】なお、上記実施の形態では、図面データや
デザインルールをデータベースとして管理し、ルールチ
ェック装置がそのデータベースから各データを読み出す
ことにより検証を行なっているが、ルールチェック装置
自体が各データを管理していてもよいことはいうまでも
ない。
【００３１】以上、本発明の半導体装置の設計支援装置
について説明したが、この装置は専用装置としての実施
に限らず汎用のコンピュータに設計支援プログラムを組
み込むことにより実現することもできる。また、そのよ
うなプログラムの処理は、方法としてとらえることも可
能である。すなわち、本明細書は、上記設計支援装置の
みならず次のような設計支援方法およびプログラムの発
明をも開示するものである。
【００３２】その方法とは、半導体チップとリードフレ
ームを結ぶワイヤの設計を支援する半導体装置の設計支
援方法であって、半導体装置の構造を表す３次元図面デ
ータ、ワイヤが満たすべき条件を規定するルールデー
タ、および半導体装置を構成する各要素の仕様を表す要
素データに基づいて、設計されたワイヤが前記条件を満
たすか否かを検証することにより、ワイヤの設計を支援
することを特徴とする。
【００３３】３次元図面データには半導体装置を構成す
る要素として、その半導体装置に搭載する複数の半導体
チップ、リードフレーム、およびその半導体チップとリ
ードフレームを結ぶワイヤが表されている。
【００３４】ルールデータには、各ワイヤが、半導体装
置を構成する各要素との位置関係で満たすべき条件が定
められている。条件としては、ワイヤと要素の最短距離
の下限値を定める条件などが考えられる。
【００３５】各ワイヤは、そのワイヤの半導体チップ側
接続点の３次元座標、リードフレーム側接続点の３次元
座標、およびワイヤループの形状により定義することが
できる。ワイヤループの形状は、ワイヤループの種類お
よびワイヤループの形状を特徴づける特徴点の３次元座
標により定義すればよい。
【００３６】３次元図面データには、半導体装置の構成
要素を識別するための属性データが含まれており、その
属性データに基づいて構成要素を識別することにより検
証を行なうようにするとよい。
【００３７】この際、３次元図面データ、ルールデータ
および前記要素データをデータベースにより管理し、各
データをデータベースから取得することにより検証を行
なうようにしてもよい。データベースにより、複数の選
択可能なルールデータを管理し、入力された選択指示情
報が示すルールデータを使用して検証を行なうようにし
てもよい。
【００３８】また、本明細書において開示されるプログ
ラムとは、半導体チップとリードフレームを結ぶワイヤ
の設計を支援する半導体装置の設計支援プログラムであ
って、半導体装置の構造を表す３次元図面データ、ワイ
ヤが満たすべき条件を規定するルールデータ、および半
導体装置を構成する各要素の仕様を表す要素データに基
づいて、設計されたワイヤが前記条件を満たすか否かを
検証する機能をコンピュータにより実現させることを特
徴とするプログラムである。
【００３９】３次元図面データには半導体装置を構成す
る要素として、半導体装置に搭載する複数の半導体チッ
プ、リードフレーム、および半導体チップとリードフレ
ームをつなぐワイヤが表されている。
【００４０】ルールデータには、各ワイヤが、半導体装
置を構成する各要素との位置関係で満たすべき条件が定
められていることが好ましい。条件としては、ワイヤと
要素の最短距離の下限値を定める条件などが考えられ
る。
【００４１】各ワイヤは、ワイヤの半導体チップ側接続
点の３次元座標、リードフレーム側接続点の３次元座
標、およびワイヤループの形状により定義することがで
きる。ワイヤループの形状は、ワイヤループの種類およ
びワイヤループの形状を特徴づける特徴点の３次元座標
により定義することができる。
【００４２】３次元図面データには、半導体装置の構成
要素を識別するための属性データが含まれていることが
好ましい。この場合、検証機能は、属性データに基づい
て半導体装置の各構成要素を識別することにより検証を
行なう機能とする。
【００４３】また、検証機能は、３次元図面データ、ル
ールデータおよび要素データを管理するデータベースか
ら各データを取得して検証を行なう機能であってもよ
い。さらには、検証機能は、データベースにより複数の
選択可能なルールデータが管理されている場合に、ルー
ルデータの選択指示入力を受け付けて、選択指示された
ルールデータを使用して検証を行なう機能であってもよ
い。
【００４４】このような半導体装置の設計支援プログラ
ムは、ＣＤ−ＲＯＭ、ＤＶＤなどのコンピュータ読み取
り可能な記録媒体に記録して頒布することが可能であ
る。
【００４５】
【発明の効果】本発明の装置は、半導体パッケージを構
成する各要素を３次元ＣＡＤデータとして管理し、要素
と要素の３次元的な位置関係を求めて、デザインルール
と照合する。このため、複数のチップが積載されたマル
チチップパッケージを設計する場合でも、ワイヤ同士が
ショートしないか、その他不具合が生じないかを簡単に
確認することができる。これにより、設計者の負担が軽
減されるのみならず、不具合を削減して製品の品質向上
を図ることができる。
【図面の簡単な説明】
【図１】 本発明の一実施の形態における設計支援装置
を示す図
【図２】 半導体パッケージの内部構造を示す図
【図３】 １チップタイプの半導体パッケージの構造を
示す図
【図４】 ２チップタイプの半導体パッケージの構造を
示す図
【図５】 ３チップタイプの半導体パッケージの構造を
示す図
【図６】 ４チップタイプの半導体パッケージの構造を
示す図
【図７】 レポートの一例を示す図
【符号の説明】
１ ルールチェック装置、 ２ データベース、 ２０
リードフレーム、２１、３４ ワイヤ、 ２２、２
３、２４、３７、３８、３９、４０ 半導体チップ、
２５、３５ ダイパッド、 ３６ リードフレーム。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松田 義雄 兵庫県川西市久代三丁目13番21号 株式会 社ケーディーエル内 (72)発明者 有田 隆 兵庫県川西市久代三丁目13番21号 株式会 社ケーディーエル内 (72)発明者 板東 晃司 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 川津 昭信 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F044 AA01 BB00

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップとリードフレームを結ぶワ
    イヤの設計を支援する半導体装置の設計支援装置であっ
    て、 半導体装置の構造を表す３次元図面データ、前記ワイヤ
    が満たすべき条件を規定するルールデータ、および該半
    導体装置を構成する各要素の仕様を表す要素データに基
    づいて、設計されたワイヤが前記条件を満たすか否かを
    検証する検証手段を備えたことを特徴とする半導体装置
    の設計支援装置。
  2. 【請求項２】 前記３次元図面データには前記半導体装
    置を構成する要素として、該半導体装置に搭載する複数
    の半導体チップ、リードフレーム、および該半導体チッ
    プとリードフレームを結ぶワイヤが表されていることを
    特徴とする請求項１記載の半導体装置の設計支援装置。
  3. 【請求項３】 前記ルールデータには、各ワイヤが、半
    導体装置を構成する前記各要素との位置関係で満たすべ
    き条件が定められていることを特徴とする請求項１また
    は２記載の半導体装置の設計支援装置。
  4. 【請求項４】 前記条件は、ワイヤと要素の最短距離の
    下限値を定める条件であることを特徴とする請求項３記
    載の半導体装置の設計支援装置。
  5. 【請求項５】 各ワイヤは、該ワイヤの半導体チップ側
    接続点の３次元座標、リードフレーム側接続点の３次元
    座標、およびワイヤループの形状により定義されること
    を特徴とする請求項１から４のいずれかに記載の半導体
    装置の設計支援装置。
  6. 【請求項６】 前記ワイヤループの形状は、ワイヤルー
    プの種類および該ワイヤループの形状を特徴づける特徴
    点の３次元座標により定義されることを特徴とする請求
    項５記載の半導体装置の設計支援装置。
  7. 【請求項７】 前記３次元図面データには、前記半導体
    装置の構成要素を識別するための属性データが含まれて
    いることを特徴とする請求項１から６のいずれかに記載
    の半導体装置の設計支援装置。
  8. 【請求項８】 前記検証手段は、前記属性データに基づ
    いて半導体装置の各構成要素を識別することを特徴とす
    る請求項７記載の半導体装置の設計支援装置。
  9. 【請求項９】 前記３次元図面データ、前記ルールデー
    タおよび前記要素データを管理するデータベースを備
    え、前記検証手段は前記各データを該データベースから
    取得することを特徴とする請求項１から８のいずれかに
    記載の半導体装置の設計支援装置。
  10. 【請求項１０】 前記データベースは、複数の選択可能
    なルールデータを管理し、 前記検証手段は、入力された選択指示情報が示すルール
    データを使用することを特徴とする請求項９記載の半導
    体装置の設計支援装置。
JP2002102231A 2002-04-04 2002-04-04 半導体装置の設計支援装置 Pending JP2003297870A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2002102231A JP2003297870A (ja) 2002-04-04 2002-04-04 半導体装置の設計支援装置
US10/263,090 US6802048B2 (en) 2002-04-04 2002-10-03 Design support apparatus and method for designing semiconductor packages

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002102231A JP2003297870A (ja) 2002-04-04 2002-04-04 半導体装置の設計支援装置

Publications (1)

Publication Number Publication Date
JP2003297870A true JP2003297870A (ja) 2003-10-17

Family

ID=28672184

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002102231A Pending JP2003297870A (ja) 2002-04-04 2002-04-04 半導体装置の設計支援装置

Country Status (2)

Country Link
US (1) US6802048B2 (ja)
JP (1) JP2003297870A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165339A (ja) * 2004-12-08 2006-06-22 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
WO2012032613A1 (ja) * 2010-09-08 2012-03-15 ルネサスエレクトロニクス株式会社 半導体装置の設計支援装置
KR101795458B1 (ko) 2009-05-19 2017-12-01 쿨리케 앤드 소파 인더스트리즈, 인코포레이티드 와이어 루프 형성 공정에서의 루프 변수들과 루프 궤도를 최적화하는 시스템 및 방법
WO2021070514A1 (ja) 2019-10-11 2021-04-15 株式会社日立製作所 設計支援装置、設計支援方法、および設計支援プログラム

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6789235B1 (en) * 2001-09-05 2004-09-07 National Semiconductor Corporation Bond program verification system
US7197738B1 (en) * 2002-08-09 2007-03-27 Cadence Design Systems, Inc. Method and apparatus for routing
US7174529B1 (en) * 2004-02-14 2007-02-06 Cadence Design Systems, Inc. Acute angle avoidance during routing
US7353480B1 (en) 2004-12-07 2008-04-01 Nvidia Corporation Apparatus, system, and method for designing via pads having extended contours
US7571408B1 (en) 2005-03-09 2009-08-04 Cadence Design Systems, Inc. Methods and apparatus for diagonal route shielding
US7472366B1 (en) 2005-08-01 2008-12-30 Cadence Design Systems, Inc. Method and apparatus for performing a path search
US7694258B1 (en) 2005-08-01 2010-04-06 Cadence Design Systems, Inc. Method and apparatus for inserting metal fill in an integrated circuit (“IC”) layout
WO2015171110A1 (en) * 2014-05-05 2015-11-12 Empire Technology Development Llc Systems and methods for automated preparation of design patent applications for three-dimensional objects
US9881895B2 (en) * 2015-08-18 2018-01-30 Lockheed Martin Corporation Wire bonding methods and systems incorporating metal nanoparticles
US20200135632A1 (en) * 2018-10-24 2020-04-30 Texas Instruments Incorporated Die isolation on a substrate
CN110263485B (zh) * 2019-06-27 2023-04-07 珠海泰芯半导体有限公司 一种芯片封装图的自动绘制系统以及计算机系统

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2822675B2 (ja) 1991-01-21 1998-11-11 日本電気株式会社 Ｌｓｉチップ設計システム
JP2536326B2 (ja) 1991-05-24 1996-09-18 日本電気株式会社 Ｌｓｉチップ設計装置
JP2547486B2 (ja) * 1991-07-26 1996-10-23 富士通株式会社 半導体集積回路の配線接続情報の自動生成方法
JP2836311B2 (ja) 1991-09-06 1998-12-14 三菱電機株式会社 Ｌｓｉ設計支援システム
JP3204716B2 (ja) 1992-02-21 2001-09-04 三菱電機株式会社 レイアウト編集装置及び図作成装置
US5479603A (en) * 1993-07-21 1995-12-26 Xerox Corporation Method and apparatus for producing a composite second image in the spatial context of a first image
JPH1174363A (ja) * 1997-07-03 1999-03-16 Matsushita Electric Ind Co Ltd 半導体チップ組立工程検証装置
JP3268740B2 (ja) * 1997-08-20 2002-03-25 株式会社東芝 Ａｓｉｃの設計製造方法、スタンダードセル、エンベッテドアレイ、及びマルチ・チップ・パッケージ
US5894166A (en) * 1997-09-17 1999-04-13 Northern Telecom Limited Chip mounting scheme

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165339A (ja) * 2004-12-08 2006-06-22 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
JP4675616B2 (ja) * 2004-12-08 2011-04-27 Ｏｋｉセミコンダクタ株式会社 半導体装置およびその製造方法
KR101795458B1 (ko) 2009-05-19 2017-12-01 쿨리케 앤드 소파 인더스트리즈, 인코포레이티드 와이어 루프 형성 공정에서의 루프 변수들과 루프 궤도를 최적화하는 시스템 및 방법
WO2012032613A1 (ja) * 2010-09-08 2012-03-15 ルネサスエレクトロニクス株式会社 半導体装置の設計支援装置
WO2021070514A1 (ja) 2019-10-11 2021-04-15 株式会社日立製作所 設計支援装置、設計支援方法、および設計支援プログラム

Also Published As

Publication number Publication date
US20030192019A1 (en) 2003-10-09
US6802048B2 (en) 2004-10-05

Similar Documents

Publication Publication Date Title
JP2003297870A (ja) 半導体装置の設計支援装置
CN100403502C (zh) 半导体器件的辅助设计装置
US6938335B2 (en) Electronic component mounting method
US6952814B2 (en) Method and apparatus for establishment of a die connection bump layout
JP3786398B2 (ja) 半導体パッケージの配線方法
US10571895B2 (en) Three-dimensional printing apparatus and three-dimensional printing method
US7454736B2 (en) Automatic trace determination apparatus and computer program thereof
US7873932B2 (en) Method for analyzing component mounting board
JP2010198466A (ja) 配線基板の配線設計方法
US8522191B2 (en) Aiding device, and non-transitory computer-readable recording medium in which design aiding program is stored
CN100511244C (zh) 零部件安装基板用分析方法
JP2008157746A (ja) 熱解析方法、熱解析プログラムおよびその熱解析プログラムを記録したコンピュータ読み取り可能な記録媒体
Qin et al. Wire bonding looping solutions for advanced high pin count devices
CN114299223B (zh) 一种多层打线封装的三维模型识别及构建方法
JP2007129121A (ja) 半導体チップ組立判定装置
US7397256B2 (en) Automatic design method for semiconductor device
JP4409363B2 (ja) 半導体装置の設計システム及びコスト評価方法
JP3119631B2 (ja) 半導体集積回路装置及びその設計方法
JP2008257302A (ja) レイアウト自動簡略化装置
JP2008077404A (ja) 設計支援装置および設計支援方法
JP2524649B2 (ja) 半導体ｉｃの自動接続方法
US7870526B2 (en) Aid apparatus, computer-readable recording medium in which design aid program is stored, and interactive design aid apparatus
JPWO2012073917A1 (ja) 配線チェック装置及び配線チェックシステム
JP6596623B2 (ja) 製造装置及びプログラム
US11282266B2 (en) Three-dimensional shape data generation apparatus, three-dimensional modeling apparatus, three-dimensional shape data generation system, and non-transitory computer readable medium storing three-dimensional shape data generation program

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050316

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060621

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060627

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20061024