JP2003289247A - ロック検出回路 - Google Patents
ロック検出回路Info
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- JP2003289247A JP2003289247A JP2002091253A JP2002091253A JP2003289247A JP 2003289247 A JP2003289247 A JP 2003289247A JP 2002091253 A JP2002091253 A JP 2002091253A JP 2002091253 A JP2002091253 A JP 2002091253A JP 2003289247 A JP2003289247 A JP 2003289247A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 比較的短い時間でロック／アンロック状態を
検出することができるロック検出回路を提供する。 【解決手段】 ＰＬＬ回路１００を構成する電圧制御発
振器１４０に入力されるコントロール電圧Ｖｃｏｎｔの
電圧変動を、サンプル・ホールド回路１１，差動アンプ
１２によるアナログ的な信号処理によって検出し，ウイ
ンドウ・コンパレータ１３でＰＬＬ回路１００のロック
／アンロック状態を判定するための信号ＯＵＴを出力す
る。
検出することができるロック検出回路を提供する。 【解決手段】 ＰＬＬ回路１００を構成する電圧制御発
振器１４０に入力されるコントロール電圧Ｖｃｏｎｔの
電圧変動を、サンプル・ホールド回路１１，差動アンプ
１２によるアナログ的な信号処理によって検出し，ウイ
ンドウ・コンパレータ１３でＰＬＬ回路１００のロック
／アンロック状態を判定するための信号ＯＵＴを出力す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ回路のロッ
ク／アンロック状態を検出するロック検出回路に関す
る。
ク／アンロック状態を検出するロック検出回路に関す
る。
【０００２】
【従来の技術】従来より、ＰＬＬ（ｐｈａｓｅ Ｌｏｃ
ｋｅｄ Ｌｏｏｐ）回路のロック／アンロック状態を検
出するロック検出回路が知られている。ＰＬＬ回路に
は、外部からの参照信号と内部からの比較信号との周波
数および位相の誤差信号を出力する位相・周波数検出回
路と、その誤差信号に応じた電圧レベルの信号を出力す
るチャージポンプと、そのチャージポンプからの信号を
直流レベルのコントロール電圧に変換するローパスフィ
ルタと、そのコントロール電圧に応じた周波数の発振信
号を出力する電圧制御発振器とが備えられている。ロッ
ク検出回路は、このようなＰＬＬ回路のロック／アンロ
ック状態を検出するにあたり、一般に、位相・周波数検
出回路の動作をモニタするか、あるいは単位時間内のク
ロックの数を参照信号の周波数（クロック数）と比較す
ることで実現している。
ｋｅｄ Ｌｏｏｐ）回路のロック／アンロック状態を検
出するロック検出回路が知られている。ＰＬＬ回路に
は、外部からの参照信号と内部からの比較信号との周波
数および位相の誤差信号を出力する位相・周波数検出回
路と、その誤差信号に応じた電圧レベルの信号を出力す
るチャージポンプと、そのチャージポンプからの信号を
直流レベルのコントロール電圧に変換するローパスフィ
ルタと、そのコントロール電圧に応じた周波数の発振信
号を出力する電圧制御発振器とが備えられている。ロッ
ク検出回路は、このようなＰＬＬ回路のロック／アンロ
ック状態を検出するにあたり、一般に、位相・周波数検
出回路の動作をモニタするか、あるいは単位時間内のク
ロックの数を参照信号の周波数（クロック数）と比較す
ることで実現している。
【０００３】
【発明が解決しようとする課題】上述したように、従来
のロック検出回路は、位相・周波数検出回路の動作をモ
ニタするか、単位時間内のクロックの数を参照信号のク
ロック数と比較することによりＰＬＬ回路のロック／ア
ンロック状態を検出している。しかし、いずれの場合で
あっても、比較的長い時間における動作の平均値に基づ
いてロック／アンロック状態を検出するものであるた
め、突発的にロック状態が外れたことを検出することは
困難である。
のロック検出回路は、位相・周波数検出回路の動作をモ
ニタするか、単位時間内のクロックの数を参照信号のク
ロック数と比較することによりＰＬＬ回路のロック／ア
ンロック状態を検出している。しかし、いずれの場合で
あっても、比較的長い時間における動作の平均値に基づ
いてロック／アンロック状態を検出するものであるた
め、突発的にロック状態が外れたことを検出することは
困難である。
【０００４】また、単位時間内のクロックの数を参照信
号のクロック数と比較してロック／アンロック状態を検
出するロック検出回路では、比較的低い周波数の参照信
号が入力されるＰＬＬ回路のロック／アンロック状態を
検出する場合、ロックされる周波数の観測精度を高めよ
うとすると、ロック検出までに要する時間が長くなると
いう問題が発生する。
号のクロック数と比較してロック／アンロック状態を検
出するロック検出回路では、比較的低い周波数の参照信
号が入力されるＰＬＬ回路のロック／アンロック状態を
検出する場合、ロックされる周波数の観測精度を高めよ
うとすると、ロック検出までに要する時間が長くなると
いう問題が発生する。
【０００５】本発明は、上記事情に鑑み、比較的短い時
間でロック／アンロック状態を検出することができるロ
ック検出回路を提供することを目的とする。
間でロック／アンロック状態を検出することができるロ
ック検出回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成する本発
明のロック検出回路は、ＰＬＬ回路のロック／アンロッ
ク状態を検出するロック検出回路において、上記ＰＬＬ
回路が、コントロール電圧が入力され入力されたコント
ロール電圧に応じた周波数の発振信号を出力する電圧制
御発振器を備えたものであって、上記コントロール電圧
の時間変化に基づいて上記ＰＬＬ回路のロック／アンロ
ック状態を検出することを特徴とする。
明のロック検出回路は、ＰＬＬ回路のロック／アンロッ
ク状態を検出するロック検出回路において、上記ＰＬＬ
回路が、コントロール電圧が入力され入力されたコント
ロール電圧に応じた周波数の発振信号を出力する電圧制
御発振器を備えたものであって、上記コントロール電圧
の時間変化に基づいて上記ＰＬＬ回路のロック／アンロ
ック状態を検出することを特徴とする。
【０００７】ここで、上記ＰＬＬ回路は、スペクトル拡
散クロック生成用のＰＬＬ回路であってもよい。
散クロック生成用のＰＬＬ回路であってもよい。
【０００８】従来のロック検出回路では、位相・周波数
検出回路の動作をモニタしたり、単位時間内のクロック
の数を参照信号のクロック数と比較することによりＰＬ
Ｌ回路のロック／アンロック状態を検出しているため、
パルス信号を比較したりクロック数をカウントする必要
があり、従ってロック検出までに要する時間は比較的長
い。ところで、ＰＬＬ回路を構成する電圧制御発振器か
ら出力される発振信号の発振周波数は、その電圧制御発
振器に入力されるコントロール電圧によって一意的に決
定される。このコントロール電圧が一定になっているこ
とが確認できれば、ＰＬＬ回路はある周波数にロックし
ていると言える。本発明は、この点に着目してなされた
ものである。
検出回路の動作をモニタしたり、単位時間内のクロック
の数を参照信号のクロック数と比較することによりＰＬ
Ｌ回路のロック／アンロック状態を検出しているため、
パルス信号を比較したりクロック数をカウントする必要
があり、従ってロック検出までに要する時間は比較的長
い。ところで、ＰＬＬ回路を構成する電圧制御発振器か
ら出力される発振信号の発振周波数は、その電圧制御発
振器に入力されるコントロール電圧によって一意的に決
定される。このコントロール電圧が一定になっているこ
とが確認できれば、ＰＬＬ回路はある周波数にロックし
ていると言える。本発明は、この点に着目してなされた
ものである。
【０００９】本発明のロック検出回路は、電圧制御発振
器に入力されるコントロール電圧の時間変化に基づいて
ＰＬＬ回路のロック／アンロック状態を検出するもので
ある。ここで、上記コントロール電圧は、直流レベルの
電圧であり、このような直流レベルの電圧変動は、例え
ば後述する実施形態に示すようにアナログ的な信号処理
によって短時間で検出することができる。従って、ＰＬ
Ｌ回路のロック／アンロック状態を比較的短い時間で検
出することができる。
器に入力されるコントロール電圧の時間変化に基づいて
ＰＬＬ回路のロック／アンロック状態を検出するもので
ある。ここで、上記コントロール電圧は、直流レベルの
電圧であり、このような直流レベルの電圧変動は、例え
ば後述する実施形態に示すようにアナログ的な信号処理
によって短時間で検出することができる。従って、ＰＬ
Ｌ回路のロック／アンロック状態を比較的短い時間で検
出することができる。
【００１０】
【発明の実施の形態】以下、本発明の実施形態について
説明する。
説明する。
【００１１】図１は、本発明の第１実施形態のロック検
出回路およびＰＬＬ回路の構成を示す図である。
出回路およびＰＬＬ回路の構成を示す図である。
【００１２】図１には、ＰＬＬ回路１００と、そのＰＬ
Ｌ回路１００のロック／アンロック状態を検出するロッ
ク検出回路１０が示されている。先ず、ＰＬＬ回路１０
０の構成について説明する。
Ｌ回路１００のロック／アンロック状態を検出するロッ
ク検出回路１０が示されている。先ず、ＰＬＬ回路１０
０の構成について説明する。
【００１３】図１に示すＰＬＬ回路１００には、位相・
周波数検出回路（ＰＦＤ：Ｐｈａｓｅ Ｆｒｅｑｕｅｎ
ｃｙ Ｄｅｔｅｃｔｏｒ）１１０と、チャージポンプ
（ＣＰ：Ｃｈａｒｇｅ Ｐｕｍｐ）１２０と、ローパス
フィルタ（ＬＰ：Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）１
３０と、電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃ
ｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）１４０と
が備えられている。
周波数検出回路（ＰＦＤ：Ｐｈａｓｅ Ｆｒｅｑｕｅｎ
ｃｙ Ｄｅｔｅｃｔｏｒ）１１０と、チャージポンプ
（ＣＰ：Ｃｈａｒｇｅ Ｐｕｍｐ）１２０と、ローパス
フィルタ（ＬＰ：Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）１
３０と、電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃ
ｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）１４０と
が備えられている。
【００１４】位相・周波数検出回路１１０には、外部か
ら参照クロック信号ＲＥＦＣＬＫが入力される。また、
位相・周波数検出回路１１０には、電圧制御発振器１４
０からの発振信号Ｖｏｓｃも入力される。位相・周波数
検出回路１１０は、これら参照クロック信号ＲＥＦＣＬ
Ｋと発振信号Ｖｏｓｃとの周波数および位相を比較し
て、それら周波数および位相の誤差信号を出力する。出
力された誤差信号はチャージポンプ１２０に入力され
る。チャージポンプ１２０は、入力された誤差信号に応
じた電圧レベルの信号を出力する。この信号はローパス
フィルタ１３０に入力される。ローパスフィルタ１３０
は、入力された信号を直流レベルのコントロール電圧Ｖ
ｃｏｎｔに変換する。このコントロール電圧Ｖｃｏｎｔ
は電圧制御発振器１４０に入力される。電圧制御発振器
１４０は、入力されたコントロール電圧Ｖｃｏｎｔに応
じた周波数の発振信号Ｖｏｓｃを生成する。この発振信
号Ｖｏｓｃは、位相・周波数検出回路１１０に入力され
るとともにＰＬＬ回路１００の外部に設けられたユーザ
ロジック回路にも入力される。このように、図１に示す
ＰＬＬ回路１００では、参照クロック信号ＲＥＦＣＬＫ
と発振信号Ｖｏｓｃとの周波数および位相の誤差信号
を、電圧制御発振器１４０に入力されるコントロール電
圧Ｖｃｏｎｔに反映させることにより、参照クロック信
号ＲＥＦＣＬＫと発振信号Ｖｏｓｃとの周波数および位
相を合わせるようにループ動作（ＰＬＬ動作）する。
ら参照クロック信号ＲＥＦＣＬＫが入力される。また、
位相・周波数検出回路１１０には、電圧制御発振器１４
０からの発振信号Ｖｏｓｃも入力される。位相・周波数
検出回路１１０は、これら参照クロック信号ＲＥＦＣＬ
Ｋと発振信号Ｖｏｓｃとの周波数および位相を比較し
て、それら周波数および位相の誤差信号を出力する。出
力された誤差信号はチャージポンプ１２０に入力され
る。チャージポンプ１２０は、入力された誤差信号に応
じた電圧レベルの信号を出力する。この信号はローパス
フィルタ１３０に入力される。ローパスフィルタ１３０
は、入力された信号を直流レベルのコントロール電圧Ｖ
ｃｏｎｔに変換する。このコントロール電圧Ｖｃｏｎｔ
は電圧制御発振器１４０に入力される。電圧制御発振器
１４０は、入力されたコントロール電圧Ｖｃｏｎｔに応
じた周波数の発振信号Ｖｏｓｃを生成する。この発振信
号Ｖｏｓｃは、位相・周波数検出回路１１０に入力され
るとともにＰＬＬ回路１００の外部に設けられたユーザ
ロジック回路にも入力される。このように、図１に示す
ＰＬＬ回路１００では、参照クロック信号ＲＥＦＣＬＫ
と発振信号Ｖｏｓｃとの周波数および位相の誤差信号
を、電圧制御発振器１４０に入力されるコントロール電
圧Ｖｃｏｎｔに反映させることにより、参照クロック信
号ＲＥＦＣＬＫと発振信号Ｖｏｓｃとの周波数および位
相を合わせるようにループ動作（ＰＬＬ動作）する。
【００１５】一方、ロック検出回路１０には、サンプル
・ホールド回路１１と、差動アンプ１２と、ウインドウ
・コンパレータ１３とが備えられている。サンプル・ホ
ールド回路１１および差動アンプ１２には、ＰＬＬ回路
１００からのコントロール電圧Ｖｃｏｎｔが入力され
る。
・ホールド回路１１と、差動アンプ１２と、ウインドウ
・コンパレータ１３とが備えられている。サンプル・ホ
ールド回路１１および差動アンプ１２には、ＰＬＬ回路
１００からのコントロール電圧Ｖｃｏｎｔが入力され
る。
【００１６】ここで、ＰＬＬ回路１００およびロック検
出回路１０に電源が投入され、ＰＬＬ回路１００に参照
クロック信号ＲＥＦＣＬＫが入力されると、上述したよ
うにしてＰＬＬ動作が開始する。即ち、ＰＬＬ回路１０
０は、自己帰還によって、参照クロック信号ＲＥＦＣＬ
Ｋの周波数および位相と同じ周波数および位相の発振信
号Ｖｏｓｃを出力するように、自身のコントロール電圧
Ｖｃｏｎｔを変化させていく。このコントロール電圧Ｖ
ｃｏｎｔはサンプル・ホールド回路１１に入力される。
出回路１０に電源が投入され、ＰＬＬ回路１００に参照
クロック信号ＲＥＦＣＬＫが入力されると、上述したよ
うにしてＰＬＬ動作が開始する。即ち、ＰＬＬ回路１０
０は、自己帰還によって、参照クロック信号ＲＥＦＣＬ
Ｋの周波数および位相と同じ周波数および位相の発振信
号Ｖｏｓｃを出力するように、自身のコントロール電圧
Ｖｃｏｎｔを変化させていく。このコントロール電圧Ｖ
ｃｏｎｔはサンプル・ホールド回路１１に入力される。
【００１７】サンプル・ホールド回路１１は、回路特性
に応じた周期でコントロール電圧Ｖｃｏｎｔを取得（サ
ンプリング）する。サンプル・ホールド回路１１で取得
された時点におけるコントロール電圧Ｖｃｏｎｔと、そ
れ以降の時点におけるコントロール電圧Ｖｃｏｎｔが差
動アンプ１２に入力される。差動アンプ１２は、これら
コントロール電圧Ｖｃｏｎｔの差分を増幅して差分電圧
としてウインドウ・コンパレータ１３に出力する。ウィ
ンドウ・コンパレータ１３は、詳細は後述するが、ロッ
ク状態と見なせる周波数差に対応するコントロール電圧
Ｖｃｏｎｔと等価な範囲内を定める上限しきい値と下限
しきい値を有する。ウィンドウ・コンパレータ１３は、
差動アンプ１２からの差分電圧がそのウィンドウ・コン
パレータ１３の上限しきい値と下限しきい値との間にあ
る場合にロック状態と見なす。以下、図２、図３、図４
を参照して詳細に説明する。
に応じた周期でコントロール電圧Ｖｃｏｎｔを取得（サ
ンプリング）する。サンプル・ホールド回路１１で取得
された時点におけるコントロール電圧Ｖｃｏｎｔと、そ
れ以降の時点におけるコントロール電圧Ｖｃｏｎｔが差
動アンプ１２に入力される。差動アンプ１２は、これら
コントロール電圧Ｖｃｏｎｔの差分を増幅して差分電圧
としてウインドウ・コンパレータ１３に出力する。ウィ
ンドウ・コンパレータ１３は、詳細は後述するが、ロッ
ク状態と見なせる周波数差に対応するコントロール電圧
Ｖｃｏｎｔと等価な範囲内を定める上限しきい値と下限
しきい値を有する。ウィンドウ・コンパレータ１３は、
差動アンプ１２からの差分電圧がそのウィンドウ・コン
パレータ１３の上限しきい値と下限しきい値との間にあ
る場合にロック状態と見なす。以下、図２、図３、図４
を参照して詳細に説明する。
【００１８】図２は、コントロール電圧Ｖｃｏｎｔの遷
移状態を示す図、図３は、図２に示すコントロール電圧
Ｖｃｏｎｔがサンプル・ホールド回路でサンプル・ホー
ルドされる様子を示す図である。また、図４は、ウィン
ドウ・コンパレータが有する上限しきい値と下限しきい
値により定まるロック範囲を示す図である。
移状態を示す図、図３は、図２に示すコントロール電圧
Ｖｃｏｎｔがサンプル・ホールド回路でサンプル・ホー
ルドされる様子を示す図である。また、図４は、ウィン
ドウ・コンパレータが有する上限しきい値と下限しきい
値により定まるロック範囲を示す図である。
【００１９】図２に示すように、コントロール電圧Ｖｃ
ｏｎｔは、ＰＬＬ回路１００の自己帰還動作によって収
束するように遷移する。このような遷移状態におけるコ
ントロール電圧Ｖｃｏｎｔが、サンプル・ホールド回路
１１でサンプル・ホールドされる。ここで、周波数の変
動が±１００ｋＨｚ以内になった時をロック状態と見な
し、それに相当する差動アンプ１２からの差分電圧は±
０．０２５Ｖ（＋０．０２５Ｖ〜−０．０２５Ｖ）であ
るものとする。尚、差動アンプ１２のＤＣゲインは、簡
単のため１とする。
ｏｎｔは、ＰＬＬ回路１００の自己帰還動作によって収
束するように遷移する。このような遷移状態におけるコ
ントロール電圧Ｖｃｏｎｔが、サンプル・ホールド回路
１１でサンプル・ホールドされる。ここで、周波数の変
動が±１００ｋＨｚ以内になった時をロック状態と見な
し、それに相当する差動アンプ１２からの差分電圧は±
０．０２５Ｖ（＋０．０２５Ｖ〜−０．０２５Ｖ）であ
るものとする。尚、差動アンプ１２のＤＣゲインは、簡
単のため１とする。
【００２０】先ず、サンプル・ホールド回路１１で、図
３に示す所定の時刻Ｔ１でコントロール電圧Ｖｃｏｎｔ
を取得する。取得したコントロール電圧ＶｃｏｎｔをＤ
Ｃ値Ｖ（Ｔ１）とする。この時刻Ｔ１以降、時刻Ｔ１．
１を含む時刻Ｔ２まで、上記ＤＣ値Ｖ（Ｔ１）と各時刻
におけるコントロール電圧Ｖｃｏｎｔとを差動アンプ１
２で比較して差分のＤＣ値を求める。この差分のＤＣ値
はウィンドウ・コンパレータ１３に入力される。ウィン
ドウ・コンパレータ１３では、その差分のＤＣ値の絶対
値が上限しきい値および下限しきい値を超える場合はア
ンロック状態と判定し、図４に示す上限しきい値と下限
しきい値とにより定まるロック範囲内にある場合はロッ
ク状態と判定し、その旨の信号ＯＵＴを出力する。尚、
図３に示す時刻Ｔ３以降では、差分のＤＣ値の絶対値は
上限しきい値および下限しきい値を超えることはなく、
この時刻Ｔ３以降ではロック状態にあると判定される。
ここで、ウィンドウ・コンパレータ１３から出力される
信号ＯＵＴの値を２ビットで表現した場合、図４に示す
ように、信号ＯＵＴとして‘００’もしくは‘１１’が
出力されている間はアンロック状態と判定され、信号Ｏ
ＵＴとして‘０１’の状態が続いている間はロック状態
であると判定される。
３に示す所定の時刻Ｔ１でコントロール電圧Ｖｃｏｎｔ
を取得する。取得したコントロール電圧ＶｃｏｎｔをＤ
Ｃ値Ｖ（Ｔ１）とする。この時刻Ｔ１以降、時刻Ｔ１．
１を含む時刻Ｔ２まで、上記ＤＣ値Ｖ（Ｔ１）と各時刻
におけるコントロール電圧Ｖｃｏｎｔとを差動アンプ１
２で比較して差分のＤＣ値を求める。この差分のＤＣ値
はウィンドウ・コンパレータ１３に入力される。ウィン
ドウ・コンパレータ１３では、その差分のＤＣ値の絶対
値が上限しきい値および下限しきい値を超える場合はア
ンロック状態と判定し、図４に示す上限しきい値と下限
しきい値とにより定まるロック範囲内にある場合はロッ
ク状態と判定し、その旨の信号ＯＵＴを出力する。尚、
図３に示す時刻Ｔ３以降では、差分のＤＣ値の絶対値は
上限しきい値および下限しきい値を超えることはなく、
この時刻Ｔ３以降ではロック状態にあると判定される。
ここで、ウィンドウ・コンパレータ１３から出力される
信号ＯＵＴの値を２ビットで表現した場合、図４に示す
ように、信号ＯＵＴとして‘００’もしくは‘１１’が
出力されている間はアンロック状態と判定され、信号Ｏ
ＵＴとして‘０１’の状態が続いている間はロック状態
であると判定される。
【００２１】このように、第１実施形態のロック検出回
路１０は、電圧制御発振器１４０に入力されるコントロ
ール電圧Ｖｃｏｎｔの時間変化に基づいてＰＬＬ回路１
００のロック／アンロック状態を検出するものである。
ここで、コントロール電圧Ｖｃｏｎｔは直流レベルの電
圧であり、このような直流レベルの電圧変動を、サンプ
ル・ホールド回路１１，差動アンプ１２によるアナログ
的な信号処理によって検出し，ウインドウ・コンパレー
タ１３でＰＬＬ回路１００のロック／アンロック状態を
判定するための信号ＯＵＴを出力する。従って、従来
の、位相・周波数検出回路の動作をモニタしたり、単位
時間内のクロックの数を参照信号のクロック数と比較す
ることによりＰＬＬ回路のロック／アンロック状態を検
出する技術と比べ、パルス信号を比較したりクロックを
カウントする必要はなく、比較的短い時間でロック／ア
ンロック状態を検出することができる。
路１０は、電圧制御発振器１４０に入力されるコントロ
ール電圧Ｖｃｏｎｔの時間変化に基づいてＰＬＬ回路１
００のロック／アンロック状態を検出するものである。
ここで、コントロール電圧Ｖｃｏｎｔは直流レベルの電
圧であり、このような直流レベルの電圧変動を、サンプ
ル・ホールド回路１１，差動アンプ１２によるアナログ
的な信号処理によって検出し，ウインドウ・コンパレー
タ１３でＰＬＬ回路１００のロック／アンロック状態を
判定するための信号ＯＵＴを出力する。従って、従来
の、位相・周波数検出回路の動作をモニタしたり、単位
時間内のクロックの数を参照信号のクロック数と比較す
ることによりＰＬＬ回路のロック／アンロック状態を検
出する技術と比べ、パルス信号を比較したりクロックを
カウントする必要はなく、比較的短い時間でロック／ア
ンロック状態を検出することができる。
【００２２】図５は、本発明の第２実施形態のロック検
出回路およびＰＬＬ回路の構成を示す図である。
出回路およびＰＬＬ回路の構成を示す図である。
【００２３】近年、電磁波によるノイズの影響を低減す
るために、スペクトル拡散クロック生成（ＳＳＣＧ：Ｓ
ｐｒｅａｄ Ｓｐｅｃｔｒｕｍ Ｃｌｏｃｋ Ｇｅｎｅ
ｒａｔｉｏｎ）機能を有するＰＬＬ回路がしばしば用い
られている。この図５には、スペクトル拡散クロック生
成機能を有するＰＬＬ回路２００と、そのＰＬＬ回路２
００のロック／アンロック状態を検出するロック検出回
路２０が示されている。
るために、スペクトル拡散クロック生成（ＳＳＣＧ：Ｓ
ｐｒｅａｄ Ｓｐｅｃｔｒｕｍ Ｃｌｏｃｋ Ｇｅｎｅ
ｒａｔｉｏｎ）機能を有するＰＬＬ回路がしばしば用い
られている。この図５には、スペクトル拡散クロック生
成機能を有するＰＬＬ回路２００と、そのＰＬＬ回路２
００のロック／アンロック状態を検出するロック検出回
路２０が示されている。
【００２４】図５に示すＰＬＬ回路２００には、位相・
周波数検出回路２１０と、チャージポンプ２２０と、ロ
ーパスフィルタ２３０と、電圧制御発振器２４０とが備
えられている。このＰＬＬ回路２００には、周波数スペ
クトルが拡散された参照クロック信号ＲＥＦＣＬＫが入
力される。
周波数検出回路２１０と、チャージポンプ２２０と、ロ
ーパスフィルタ２３０と、電圧制御発振器２４０とが備
えられている。このＰＬＬ回路２００には、周波数スペ
クトルが拡散された参照クロック信号ＲＥＦＣＬＫが入
力される。
【００２５】一方、ロック検出回路２０には、ＡＣ抽出
回路２１と、ウインドウ・コンパレータ２２が備えられ
ている。ＡＣ抽出回路２１には、ＰＬＬ回路２００から
のコントロール電圧Ｖｃｏｎｔが入力される。
回路２１と、ウインドウ・コンパレータ２２が備えられ
ている。ＡＣ抽出回路２１には、ＰＬＬ回路２００から
のコントロール電圧Ｖｃｏｎｔが入力される。
【００２６】ＰＬＬ回路２００およびロック検出回路２
０に電源が投入され、ＰＬＬ回路２００に参照クロック
信号ＲＥＦＣＬＫが入力されると、ＰＬＬ回路２００で
はＰＬＬ動作が開始する。ＰＬＬ回路２００は、自己帰
還によって、参照クロック信号ＲＥＦＣＬＫの周波数お
よび位相と同じ周波数および位相の発振信号Ｖｏｓｃを
出力するように、自身のコントロール電圧Ｖｃｏｎｔを
変化させていく。スペクトル拡散クロック生成機能を有
するＰＬＬ回路２００においては、参照クロック信号Ｒ
ＥＦＣＬＫの周波数が振動しているので、ＰＬＬ回路２
００から出力される発振信号Ｖｏｓｃも振動することと
なり、同時に、コントロール電圧Ｖｃｏｎｔも振動する
ことになる。
０に電源が投入され、ＰＬＬ回路２００に参照クロック
信号ＲＥＦＣＬＫが入力されると、ＰＬＬ回路２００で
はＰＬＬ動作が開始する。ＰＬＬ回路２００は、自己帰
還によって、参照クロック信号ＲＥＦＣＬＫの周波数お
よび位相と同じ周波数および位相の発振信号Ｖｏｓｃを
出力するように、自身のコントロール電圧Ｖｃｏｎｔを
変化させていく。スペクトル拡散クロック生成機能を有
するＰＬＬ回路２００においては、参照クロック信号Ｒ
ＥＦＣＬＫの周波数が振動しているので、ＰＬＬ回路２
００から出力される発振信号Ｖｏｓｃも振動することと
なり、同時に、コントロール電圧Ｖｃｏｎｔも振動する
ことになる。
【００２７】図６は、振動するコントロール電圧Ｖｃｏ
ｎｔの遷移状態を示す図である。
ｎｔの遷移状態を示す図である。
【００２８】図６に示すようなコントロール電圧Ｖｃｏ
ｎｔが、ロック検出回路２０を構成するＡＣ抽出回路２
１に入力される。ＡＣ抽出回路２１は、入力されたコン
トロール電圧ＶｃｏｎｔのＡＣ成分を抽出する。抽出さ
れたＡＣ成分はウインドウ・コンパレータ２２に入力さ
れる。ウィンドウ・コンパレータ２２には、コントロー
ル電圧Ｖｃｏｎｔの、所定の振動幅（拡散させたい周波
数幅）に対応する電圧しきい値範囲が設定されている。
ｎｔが、ロック検出回路２０を構成するＡＣ抽出回路２
１に入力される。ＡＣ抽出回路２１は、入力されたコン
トロール電圧ＶｃｏｎｔのＡＣ成分を抽出する。抽出さ
れたＡＣ成分はウインドウ・コンパレータ２２に入力さ
れる。ウィンドウ・コンパレータ２２には、コントロー
ル電圧Ｖｃｏｎｔの、所定の振動幅（拡散させたい周波
数幅）に対応する電圧しきい値範囲が設定されている。
【００２９】図７は、図５に示すウィンドウ・コンパレ
ータの電圧しきい値範囲と出力値を示す図である。
ータの電圧しきい値範囲と出力値を示す図である。
【００３０】ウィンドウ・コンパレータ２２は、図７に
示すように、＋上限しきい値（＋０．２５Ｖ）と＋下限
しきい値（＋０．１０Ｖ）の電圧範囲からなる第１の電
圧しきい値範囲と、−上限しきい値（−０．１０Ｖ）と
−下限しきい値（−０．２５Ｖ）の電圧範囲からなる第
２の電圧しきい値範囲を有する。ここで、ウィンドウ・
コンパレータ２２は、入力されたＡＣ成分が上記第１の
しきい値範囲を超えるか上記第２のしきい値範囲を下回
ると、比較結果として信号ＯＵＴ＝２または−２を出力
しアンロック状態と判定される。すなわち、比較の結果
ＯＵＴ＝±２が出力されている場合は、所定よりも大き
な振動幅であり、アンロック状態である。また、ウイン
ドウコンパレータ２２は入力されたＡＣ成分が上記第１
のしきい値範囲と上記第２の範囲との間にあると、比較
結果として信号ＯＵＴ＝０を出力し、アンロック状態と
判定される。ＯＵＴ＝０しか出力されない場合は、所定
よりも常に小さな振幅であり、拡散が充分でない状態で
ある。また、ウインドウコンパレータ２２は入力された
ＡＣ成分が上記第１のしきい値範囲内にあるか第２のし
きい値範囲内にあると、比較結果として信号ＯＵＴ＝１
または−１を出力し、ロック状態と判定される。ＯＵＴ
＝±１を出力する時は、所定の振動幅になっていると判
断する。このようにして、ＰＬＬ回路２００のロック／
アンロック状態を検出する。
示すように、＋上限しきい値（＋０．２５Ｖ）と＋下限
しきい値（＋０．１０Ｖ）の電圧範囲からなる第１の電
圧しきい値範囲と、−上限しきい値（−０．１０Ｖ）と
−下限しきい値（−０．２５Ｖ）の電圧範囲からなる第
２の電圧しきい値範囲を有する。ここで、ウィンドウ・
コンパレータ２２は、入力されたＡＣ成分が上記第１の
しきい値範囲を超えるか上記第２のしきい値範囲を下回
ると、比較結果として信号ＯＵＴ＝２または−２を出力
しアンロック状態と判定される。すなわち、比較の結果
ＯＵＴ＝±２が出力されている場合は、所定よりも大き
な振動幅であり、アンロック状態である。また、ウイン
ドウコンパレータ２２は入力されたＡＣ成分が上記第１
のしきい値範囲と上記第２の範囲との間にあると、比較
結果として信号ＯＵＴ＝０を出力し、アンロック状態と
判定される。ＯＵＴ＝０しか出力されない場合は、所定
よりも常に小さな振幅であり、拡散が充分でない状態で
ある。また、ウインドウコンパレータ２２は入力された
ＡＣ成分が上記第１のしきい値範囲内にあるか第２のし
きい値範囲内にあると、比較結果として信号ＯＵＴ＝１
または−１を出力し、ロック状態と判定される。ＯＵＴ
＝±１を出力する時は、所定の振動幅になっていると判
断する。このようにして、ＰＬＬ回路２００のロック／
アンロック状態を検出する。
【００３１】第２実施形態のロック検出回路２０は、参
照クロック信号ＲＥＦＣＬＫの周波数の振動に応じて振
動するコントロール電圧Ｖｃｏｎｔを、ＡＣ抽出回路２
１によるアナログ的な信号処理によって検出し，ウイン
ドウ・コンパレータ２２からＰＬＬ回路２００のロック
／アンロック状態を判定するための信号ＯＵＴを出力す
るものであるため、第１実施形態のロック検出回路１０
と同様に、比較的短い時間でロック／アンロック状態を
検出することができる。
照クロック信号ＲＥＦＣＬＫの周波数の振動に応じて振
動するコントロール電圧Ｖｃｏｎｔを、ＡＣ抽出回路２
１によるアナログ的な信号処理によって検出し，ウイン
ドウ・コンパレータ２２からＰＬＬ回路２００のロック
／アンロック状態を判定するための信号ＯＵＴを出力す
るものであるため、第１実施形態のロック検出回路１０
と同様に、比較的短い時間でロック／アンロック状態を
検出することができる。
【００３２】
【発明の効果】以上説明したように、本発明のロック検
出回路によれば、比較的短い時間でロック／アンロック
状態を検出することができる。
出回路によれば、比較的短い時間でロック／アンロック
状態を検出することができる。
【図１】本発明の第１実施形態のロック検出回路および
ＰＬＬ回路の構成を示す図である。
ＰＬＬ回路の構成を示す図である。
【図２】コントロール電圧Ｖｃｏｎｔの遷移状態を示す
図である。
図である。
【図３】図２に示すコントロール電圧Ｖｃｏｎｔがサン
プル・ホールド回路でサンプル・ホールドされる様子を
示す図である。
プル・ホールド回路でサンプル・ホールドされる様子を
示す図である。
【図４】ウィンドウ・コンパレータが有する上限しきい
値と下限しきい値により定まるロック範囲を示す図であ
る。
値と下限しきい値により定まるロック範囲を示す図であ
る。
【図５】本発明の第２実施形態のロック検出回路および
ＰＬＬ回路の構成を示す図である。
ＰＬＬ回路の構成を示す図である。
【図６】振動するコントロール電圧Ｖｃｏｎｔの遷移状
態を示す図である。
態を示す図である。
【図７】図５に示すウィンドウ・コンパレータの電圧し
きい値範囲と出力値を示す図である。
きい値範囲と出力値を示す図である。
１０,２０ ロック検出回路
１１ サンプル・ホールド回路
１２ 差動アンプ
１３，２２ ウインドウ・コンパレータ
２１ ＡＣ抽出回路
１００,２００ ＰＬＬ回路
１１０,２１０ 位相・周波数検出回路
１２０，２２０ チャージポンプ
１３０，２３０ ローパスフィルタ
１４０，２４０ 電圧制御発振器
Claims (2)
- 【請求項１】 ＰＬＬ回路のロック／アンロック状態を
検出するロック検出回路において、 前記ＰＬＬ回路が、コントロール電圧が入力され入力さ
れたコントロール電圧に応じた周波数の発振信号を出力
する電圧制御発振器を備えたものであって、 前記コントロール電圧の時間変化に基づいて前記ＰＬＬ
回路のロック／アンロック状態を検出することを特徴と
するロック検出回路。 - 【請求項２】 前記ＰＬＬ回路は、スペクトル拡散クロ
ック生成用のＰＬＬ回路であることを特徴とする請求項
１記載のロック検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002091253A JP2003289247A (ja) | 2002-03-28 | 2002-03-28 | ロック検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002091253A JP2003289247A (ja) | 2002-03-28 | 2002-03-28 | ロック検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003289247A true JP2003289247A (ja) | 2003-10-10 |
Family
ID=29236387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002091253A Pending JP2003289247A (ja) | 2002-03-28 | 2002-03-28 | ロック検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003289247A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111953339A (zh) * | 2020-08-19 | 2020-11-17 | 西安微电子技术研究所 | 一种锁相环快速锁定鉴频电路 |
-
2002
- 2002-03-28 JP JP2002091253A patent/JP2003289247A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111953339A (zh) * | 2020-08-19 | 2020-11-17 | 西安微电子技术研究所 | 一种锁相环快速锁定鉴频电路 |
| CN111953339B (zh) * | 2020-08-19 | 2023-06-13 | 西安微电子技术研究所 | 一种锁相环快速锁定鉴频电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050314 |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070620 |
|
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070626 |
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071106 |