JP2003264460A - 周波数監視回路、クロック供給装置、および周波数監視方法 - Google Patents
周波数監視回路、クロック供給装置、および周波数監視方法Info
- Publication number
- JP2003264460A JP2003264460A JP2002064423A JP2002064423A JP2003264460A JP 2003264460 A JP2003264460 A JP 2003264460A JP 2002064423 A JP2002064423 A JP 2002064423A JP 2002064423 A JP2002064423 A JP 2002064423A JP 2003264460 A JP2003264460 A JP 2003264460A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- digital value
- frequency
- signal
- digital
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Abstract
(57)【要約】
【課題】 安価に構築することができ、メンテナンスが
容易である周波数監視回路、クロック供給装置、および
周波数監視方法を提供する。 【解決手段】 障害判定用の最高周波数をデジタルサン
プリングした最高デジタル値と、障害判定用の最低周波
数をデジタルサンプリングした最低デジタル値とを書き
込むデータメモリ９と、複数の入力クロック１０１〜１
０Ｎの中から選択している入力クロックを分周した信号
１１０と電圧制御発振器７の出力クロックを分周した信
号１１６との位相比較結果デジタル信号１１２が、上記
最高デジタル値と上記最低デジタル値との範囲内に収ま
るか否かを判断するデジタル値比較回路１０と、を備
え、上記位相比較結果デジタル信号１１２が上記範囲を
外れたとき、アラーム信号１１９を出力する。
容易である周波数監視回路、クロック供給装置、および
周波数監視方法を提供する。 【解決手段】 障害判定用の最高周波数をデジタルサン
プリングした最高デジタル値と、障害判定用の最低周波
数をデジタルサンプリングした最低デジタル値とを書き
込むデータメモリ９と、複数の入力クロック１０１〜１
０Ｎの中から選択している入力クロックを分周した信号
１１０と電圧制御発振器７の出力クロックを分周した信
号１１６との位相比較結果デジタル信号１１２が、上記
最高デジタル値と上記最低デジタル値との範囲内に収ま
るか否かを判断するデジタル値比較回路１０と、を備
え、上記位相比較結果デジタル信号１１２が上記範囲を
外れたとき、アラーム信号１１９を出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のクロック源
からのクロックを選択するための周波数監視回路、クロ
ック供給装置、および周波数監視方法に関する。
からのクロックを選択するための周波数監視回路、クロ
ック供給装置、および周波数監視方法に関する。
【０００２】
【従来の技術】クロック供給装置は、ＩＴＵ−Ｔ等で規
定されているＳＤＨ(Synchronous Digital Hierarchy)
ネットワーク上で使用されているクロック源の中から選
択可能なクロックを選択し、選択された入力クロック源
に含まれているジッタやワンダ成分を取り除いた出力ク
ロックを周辺回路や、後段のネットワークに供給する役
割をもっている。よって、ネットワークの信頼性向上の
ためには障害の発生している入力クロック源を選択しな
いようにすることが重要である。
定されているＳＤＨ(Synchronous Digital Hierarchy)
ネットワーク上で使用されているクロック源の中から選
択可能なクロックを選択し、選択された入力クロック源
に含まれているジッタやワンダ成分を取り除いた出力ク
ロックを周辺回路や、後段のネットワークに供給する役
割をもっている。よって、ネットワークの信頼性向上の
ためには障害の発生している入力クロック源を選択しな
いようにすることが重要である。
【０００３】本発明に関連する従来技術として、特開２
０００−３１９５２号公報は、選択されている入力クロ
ック源のクロック断を検出することにより選択する入力
クロック源の切替を行うクロック切替装置を開示してい
る。
０００−３１９５２号公報は、選択されている入力クロ
ック源のクロック断を検出することにより選択する入力
クロック源の切替を行うクロック切替装置を開示してい
る。
【０００４】しかしながら、この従来装置には選択して
いるクロックの周波数に障害が発生した場合、入力クロ
ック源の切り替えが起こらず、障害を持った入力クロッ
クに同期したクロックが出力されるという問題があっ
た。その理由は、選択しているクロック源の周波数に障
害が発生したとしてもクロック断にはなっていないた
め、断検出回路が機能せず、結果的に入力クロック源の
切り替えが発生しないことにある。
いるクロックの周波数に障害が発生した場合、入力クロ
ック源の切り替えが起こらず、障害を持った入力クロッ
クに同期したクロックが出力されるという問題があっ
た。その理由は、選択しているクロック源の周波数に障
害が発生したとしてもクロック断にはなっていないた
め、断検出回路が機能せず、結果的に入力クロック源の
切り替えが発生しないことにある。
【０００５】また、特開平６−１１２９２９号公報は、
クロック供給装置においてクロック周波数異常を監視す
るクロック監視装置を開示している。図４に従来例のブ
ロック図を示す。クロック供給装置３１は、入力回線の
主信号から抽出したクロック入力信号３００のジッタお
よびワンダ成分を取り除いたクロック信号３０１を出力
する。通信装置３０は、入力回線の主信号３０３をクロ
ック供給装置３１からのクロック信号３０１に乗せ替
え、出力回線の主信号３０４として後段の通信装置に伝
送する。周波数監視回路３２は、入力回線のクロック信
号３００とクロック供給装置３１から出力されるクロッ
ク信号３０１との周波数差を監視して入出力の周波数差
を監視し、周波数異常警報３０２を出力する。
クロック供給装置においてクロック周波数異常を監視す
るクロック監視装置を開示している。図４に従来例のブ
ロック図を示す。クロック供給装置３１は、入力回線の
主信号から抽出したクロック入力信号３００のジッタお
よびワンダ成分を取り除いたクロック信号３０１を出力
する。通信装置３０は、入力回線の主信号３０３をクロ
ック供給装置３１からのクロック信号３０１に乗せ替
え、出力回線の主信号３０４として後段の通信装置に伝
送する。周波数監視回路３２は、入力回線のクロック信
号３００とクロック供給装置３１から出力されるクロッ
ク信号３０１との周波数差を監視して入出力の周波数差
を監視し、周波数異常警報３０２を出力する。
【０００６】しかしながら、この従来回路には次のよう
な問題があった。入力クロック周波数の異常を検出する
ことができないということである。その理由は、クロッ
ク供給装置３１の出力クロック３０１は、入力回線のク
ロック信号３００に対して同期しており、入力回線のク
ロック信号３００の周波数が変動したとしても出力側の
クロック信号３０１は入力回線のクロック信号３０１に
追従するため、入力クロック信号３００と出力クロック
３０１との周波数差がなくなることにある。
な問題があった。入力クロック周波数の異常を検出する
ことができないということである。その理由は、クロッ
ク供給装置３１の出力クロック３０１は、入力回線のク
ロック信号３００に対して同期しており、入力回線のク
ロック信号３００の周波数が変動したとしても出力側の
クロック信号３０１は入力回線のクロック信号３０１に
追従するため、入力クロック信号３００と出力クロック
３０１との周波数差がなくなることにある。
【０００７】さらに、同公報には基準発振器を用いて入
力クロックの周波数異常を検出するクロック監視回路が
提案されているが、この回路には次のような問題があっ
た。入力クロックの中心周波数に対するずれを正確に検
出するには、高精度の基準発振器が必要であり、結果的
に高価になってしまうということである。その理由は、
例えば、ＩＴＵ−Ｔ Ｇ．８１３の勧告によるとＳＥＣ
(SDH Equipment Clock) と呼ばれるクロッククオリティ
レベルでの周波数変動可能範囲は±４．６ｐｐｍ以内と
の規定がある。しかしながら、上記規定の周波数ずれを
検出するには、基準発振器が最低でも上記規定以上の精
度を持たなければならないためである。
力クロックの周波数異常を検出するクロック監視回路が
提案されているが、この回路には次のような問題があっ
た。入力クロックの中心周波数に対するずれを正確に検
出するには、高精度の基準発振器が必要であり、結果的
に高価になってしまうということである。その理由は、
例えば、ＩＴＵ−Ｔ Ｇ．８１３の勧告によるとＳＥＣ
(SDH Equipment Clock) と呼ばれるクロッククオリティ
レベルでの周波数変動可能範囲は±４．６ｐｐｍ以内と
の規定がある。しかしながら、上記規定の周波数ずれを
検出するには、基準発振器が最低でも上記規定以上の精
度を持たなければならないためである。
【０００８】また、特開平４−３１９５７５号公報は、
ＶＣＯを制御する位相比較器の位相差出力値を監視し、
位相差出力値が所定許容範囲外の値となったとき、入力
する基準クロックを選択するように制御することを開示
している。
ＶＣＯを制御する位相比較器の位相差出力値を監視し、
位相差出力値が所定許容範囲外の値となったとき、入力
する基準クロックを選択するように制御することを開示
している。
【０００９】また、特開平５−２４１６８０号公報は、
セレクタ部で選択されたクロックの周波数変動を監視
し、比較値の範囲外であればセレクタ制御部へ通知する
ことを開示している。
セレクタ部で選択されたクロックの周波数変動を監視
し、比較値の範囲外であればセレクタ制御部へ通知する
ことを開示している。
【００１０】しかしながら、上記特開平４−３１９５７
５号公報には、ローパスフィルタの出力レベルが所定の
許容値を外れた場合にＰＬＬの追従動作を停止させるよ
うに制御すると記載されているが、所定の許容値を決定
する手法については何ら開示されていない。また、特開
平５−２４１６８０号公報にも、所定の許容値を決定す
る手法は開示されていない。ましてや、デジタル値で比
較する手法については何ら示唆されていない。
５号公報には、ローパスフィルタの出力レベルが所定の
許容値を外れた場合にＰＬＬの追従動作を停止させるよ
うに制御すると記載されているが、所定の許容値を決定
する手法については何ら開示されていない。また、特開
平５−２４１６８０号公報にも、所定の許容値を決定す
る手法は開示されていない。ましてや、デジタル値で比
較する手法については何ら示唆されていない。
【００１１】
【発明が解決しようとする課題】本発明は、以上の問題
点を解決するためになされたものであり、安価に構築す
ることができ、メンテナンスが容易である周波数監視回
路、クロック供給装置、および周波数監視方法を提供す
ることを目的とする。
点を解決するためになされたものであり、安価に構築す
ることができ、メンテナンスが容易である周波数監視回
路、クロック供給装置、および周波数監視方法を提供す
ることを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、障害判定用の最高周波数を
デジタルサンプリングした最高デジタル値と、障害判定
用の最低周波数をデジタルサンプリングした最低デジタ
ル値とを記憶する記憶手段と、複数の入力クロックの中
から選択している入力クロックと、電圧制御発振器の出
力クロックとの位相比較結果デジタル信号が、記憶手段
に記憶された最高デジタル値と最低デジタル値との範囲
内に収まるか否かを判断するデジタル値比較手段と、を
有し、デジタル値比較手段による判断の結果、位相比較
結果デジタル信号が範囲を外れたとき、アラーム信号を
出力することを特徴としている。
に、請求項１記載の発明は、障害判定用の最高周波数を
デジタルサンプリングした最高デジタル値と、障害判定
用の最低周波数をデジタルサンプリングした最低デジタ
ル値とを記憶する記憶手段と、複数の入力クロックの中
から選択している入力クロックと、電圧制御発振器の出
力クロックとの位相比較結果デジタル信号が、記憶手段
に記憶された最高デジタル値と最低デジタル値との範囲
内に収まるか否かを判断するデジタル値比較手段と、を
有し、デジタル値比較手段による判断の結果、位相比較
結果デジタル信号が範囲を外れたとき、アラーム信号を
出力することを特徴としている。
【００１３】請求項２記載の発明は、請求項１記載の発
明において、位相比較結果デジタル信号、最高デジタル
値、および最低デジタル値を取得し、選択している入力
クロックの周波数をモニタするモニタ手段をさらに有す
ることを特徴としている。
明において、位相比較結果デジタル信号、最高デジタル
値、および最低デジタル値を取得し、選択している入力
クロックの周波数をモニタするモニタ手段をさらに有す
ることを特徴としている。
【００１４】請求項３記載の発明は、複数の入力クロッ
クの中から１の入力クロックを選択するクロック選択部
と、基準クロックとなる出力クロックを出力する電圧制
御発振手段と、電圧制御発振手段の出力クロックを分周
した信号とクロック選択部により選択された入力クロッ
クを分周した信号とを比較する位相比較手段と、位相比
較手段による位相比較結果信号をデジタルサンプリング
するデジタルサンプリング手段と、を有するＰＬＬ部
と、障害判定用の最高周波数をデジタルサンプリングし
た最高デジタル値と障害判定用の最低周波数をデジタル
サンプリングした最低デジタル値とを記憶する記憶手段
と、デジタルサンプリング手段によりサンプリングされ
た位相比較結果デジタル値が記憶手段に記憶された最高
デジタル値と最低デジタル値との範囲内に収まるか否か
を判断するデジタル値比較手段と、を含む周波数変動監
視部と、を有し、周波数変動監視部は、デジタル値比較
手段による判断の結果、位相比較結果デジタル信号が範
囲を外れたとき、アラーム信号をクロック選択部に出力
することを特徴としている。
クの中から１の入力クロックを選択するクロック選択部
と、基準クロックとなる出力クロックを出力する電圧制
御発振手段と、電圧制御発振手段の出力クロックを分周
した信号とクロック選択部により選択された入力クロッ
クを分周した信号とを比較する位相比較手段と、位相比
較手段による位相比較結果信号をデジタルサンプリング
するデジタルサンプリング手段と、を有するＰＬＬ部
と、障害判定用の最高周波数をデジタルサンプリングし
た最高デジタル値と障害判定用の最低周波数をデジタル
サンプリングした最低デジタル値とを記憶する記憶手段
と、デジタルサンプリング手段によりサンプリングされ
た位相比較結果デジタル値が記憶手段に記憶された最高
デジタル値と最低デジタル値との範囲内に収まるか否か
を判断するデジタル値比較手段と、を含む周波数変動監
視部と、を有し、周波数変動監視部は、デジタル値比較
手段による判断の結果、位相比較結果デジタル信号が範
囲を外れたとき、アラーム信号をクロック選択部に出力
することを特徴としている。
【００１５】請求項４記載の発明は、請求項３記載の発
明において、位相比較結果デジタル信号、最高デジタル
値、および最低デジタル値を取得し、選択している入力
クロックの周波数をモニタするモニタ手段をさらに有す
ることを特徴としている。
明において、位相比較結果デジタル信号、最高デジタル
値、および最低デジタル値を取得し、選択している入力
クロックの周波数をモニタするモニタ手段をさらに有す
ることを特徴としている。
【００１６】請求項５記載の発明は、障害と判定する最
高周波数のクロックを入力し、クロックをデジタルサン
プリングして、最高デジタル値としてデータメモリに書
き込む最高デジタル値登録工程と、障害と判定する最低
周波数のクロックを入力し、クロックをデジタルサンプ
リングして、最低デジタル値としてデータメモリに書き
込む最低デジタル値登録工程と、複数の入力クロックの
中から１の入力クロックを選択するクロック選択工程
と、クロック選択工程により選択された入力クロックを
分周した信号と、基準クロックとなる出力クロックを出
力する電圧制御発振器の出力クロックを分周した信号と
を比較する位相比較工程と、位相比較工程による比較結
果である比較結果信号をデジタルサンプリングするデジ
タルサンプリング工程と、最高デジタル値登録工程、お
よび最低デジタル値登録工程により登録された最高デジ
タル値、および最低デジタル値をデータメモリから読み
出すデジタル値読出工程と、デジタルサンプリング工程
によりサンプリングされた位相比較結果デジタル信号
が、デジタル値読出工程により読み出された最高デジタ
ル値と最低デジタル値との範囲内に収まるか否かを判断
するデジタル値比較工程と、デジタル値比較工程による
判断の結果、位相比較結果デジタル信号が範囲を外れた
とき、アラーム信号を出力するアラーム工程と、を有す
ることを特徴としている。
高周波数のクロックを入力し、クロックをデジタルサン
プリングして、最高デジタル値としてデータメモリに書
き込む最高デジタル値登録工程と、障害と判定する最低
周波数のクロックを入力し、クロックをデジタルサンプ
リングして、最低デジタル値としてデータメモリに書き
込む最低デジタル値登録工程と、複数の入力クロックの
中から１の入力クロックを選択するクロック選択工程
と、クロック選択工程により選択された入力クロックを
分周した信号と、基準クロックとなる出力クロックを出
力する電圧制御発振器の出力クロックを分周した信号と
を比較する位相比較工程と、位相比較工程による比較結
果である比較結果信号をデジタルサンプリングするデジ
タルサンプリング工程と、最高デジタル値登録工程、お
よび最低デジタル値登録工程により登録された最高デジ
タル値、および最低デジタル値をデータメモリから読み
出すデジタル値読出工程と、デジタルサンプリング工程
によりサンプリングされた位相比較結果デジタル信号
が、デジタル値読出工程により読み出された最高デジタ
ル値と最低デジタル値との範囲内に収まるか否かを判断
するデジタル値比較工程と、デジタル値比較工程による
判断の結果、位相比較結果デジタル信号が範囲を外れた
とき、アラーム信号を出力するアラーム工程と、を有す
ることを特徴としている。
【００１７】請求項６記載の発明は、請求項５記載の発
明において、位相比較結果デジタル信号、最高デジタル
値、および最低デジタル値を取得し、クロック選択工程
により選択されている入力クロックの周波数をモニタす
るモニタ工程をさらに有することを特徴としている。
明において、位相比較結果デジタル信号、最高デジタル
値、および最低デジタル値を取得し、クロック選択工程
により選択されている入力クロックの周波数をモニタす
るモニタ工程をさらに有することを特徴としている。
【００１８】
【発明の実施の形態】まず、本発明を概説する。本発明
によるクロック供給装置は、選択している入力クロック
の周波数変動を監視し、あらかじめ定められた以上の周
波数ずれを検出した場合には、入力クロックの周波数に
異常が発生したと判断して別の選択可能な入力クロック
源に切り替える周波数変動監視回路を設ける。これによ
り、周波数障害のあるクロック源が周辺回路および後段
のネットワークに伝送されることを防ぐことができる。
によるクロック供給装置は、選択している入力クロック
の周波数変動を監視し、あらかじめ定められた以上の周
波数ずれを検出した場合には、入力クロックの周波数に
異常が発生したと判断して別の選択可能な入力クロック
源に切り替える周波数変動監視回路を設ける。これによ
り、周波数障害のあるクロック源が周辺回路および後段
のネットワークに伝送されることを防ぐことができる。
【００１９】図１において、入力クロック信号１０１〜
１０Ｎ（Ｎ：自然数）は、各々分周回路１−１〜１−Ｎ
において位相比較周波数に分周後、クロックセレクタ２
に入力される。クロックセレクタ２は、クロック選択制
御回路１１から入力されるクロック選択制御信号１２０
に基づき、タイミング信号２０１〜２０Ｎの中から選択
可能な１つの信号を選択し、入力側位相比較タイミング
信号１１０として位相比較器３に出力する。
１０Ｎ（Ｎ：自然数）は、各々分周回路１−１〜１−Ｎ
において位相比較周波数に分周後、クロックセレクタ２
に入力される。クロックセレクタ２は、クロック選択制
御回路１１から入力されるクロック選択制御信号１２０
に基づき、タイミング信号２０１〜２０Ｎの中から選択
可能な１つの信号を選択し、入力側位相比較タイミング
信号１１０として位相比較器３に出力する。
【００２０】位相比較器３は、電圧制御発振器７から出
力されるクロック信号１１５を分周回路８で位相比較周
波数に分周したＶＣＯ側位相比較タイミング信号１１６
と、上記入力側位相比較タイミング信号１１０との位相
を比較して位相比較結果信号１１１を出力する。位相比
較結果信号１１１は、デジタルサンプリング回路４にお
いてデジタル値に変換され、Ｄ／Ａコンバータ５および
ループフィルタ６を経由して電圧制御発振器７の制御を
行う。
力されるクロック信号１１５を分周回路８で位相比較周
波数に分周したＶＣＯ側位相比較タイミング信号１１６
と、上記入力側位相比較タイミング信号１１０との位相
を比較して位相比較結果信号１１１を出力する。位相比
較結果信号１１１は、デジタルサンプリング回路４にお
いてデジタル値に変換され、Ｄ／Ａコンバータ５および
ループフィルタ６を経由して電圧制御発振器７の制御を
行う。
【００２１】また、データメモリ９は、クロック供給装
置の運用開始前もしくはメンテナンス時にデジタルサン
プリング回路４から出力される位相比較結果のデジタル
値１１２を記憶するメモリである。データメモリ９は、
選択しているクロックに周波数異常と判断する最高周波
数を入力した場合のサンプリング結果のデジタル値と、
最低周波数を入力した場合のデジタル値を格納する。
置の運用開始前もしくはメンテナンス時にデジタルサン
プリング回路４から出力される位相比較結果のデジタル
値１１２を記憶するメモリである。データメモリ９は、
選択しているクロックに周波数異常と判断する最高周波
数を入力した場合のサンプリング結果のデジタル値と、
最低周波数を入力した場合のデジタル値を格納する。
【００２２】デジタル値比較回路１０は、クロック供給
装置の運用時に上記データメモリ９に格納された最高周
波数での位相比較結果のデジタル値１１７と、最低周波
数でのデジタル値１１８とを読み出す。そして、現在の
位相比較結果をサンプリングしたデジタル値１１２が、
上記デジタル値１１７とデジタル値１１８との範囲内か
ら外れている場合は、選択しているクロックの周波数に
障害があると判断し、周波数異常ＡＬＭ信号１１９を出
力して別の選択可能な入力クロック源に切り替える。
装置の運用時に上記データメモリ９に格納された最高周
波数での位相比較結果のデジタル値１１７と、最低周波
数でのデジタル値１１８とを読み出す。そして、現在の
位相比較結果をサンプリングしたデジタル値１１２が、
上記デジタル値１１７とデジタル値１１８との範囲内か
ら外れている場合は、選択しているクロックの周波数に
障害があると判断し、周波数異常ＡＬＭ信号１１９を出
力して別の選択可能な入力クロック源に切り替える。
【００２３】以上の動作から、周波数に障害のある入力
クロックが選択され続けることがないため、周辺回路お
よび後段のネットワークには信頼性の高いクロックを供
給できるという特徴を有することになる。
クロックが選択され続けることがないため、周辺回路お
よび後段のネットワークには信頼性の高いクロックを供
給できるという特徴を有することになる。
【００２４】以下、本発明の実施の形態を添付図面を参
照しながら詳細に説明する。図１は、本発明の実施の形
態におけるクロック供給装置の構成を示すブロック図で
ある。図１において、入力クロック信号１０１〜１０Ｎ
は、各々分周回路１−１〜１−Ｎにおいて位相比較周波
数に分周した後、クロックセレクタ２に入力される。ク
ロックセレクタ２は、クロック選択制御回路１１から入
力されるクロック選択制御信号１２０に基づき、位相比
較周波数に分周したタイミング信号２０１〜２０Ｎの中
から選択可能な１つの信号を選択し、入力側位相比較タ
イミング信号１１０として位相比較器３に出力する。
照しながら詳細に説明する。図１は、本発明の実施の形
態におけるクロック供給装置の構成を示すブロック図で
ある。図１において、入力クロック信号１０１〜１０Ｎ
は、各々分周回路１−１〜１−Ｎにおいて位相比較周波
数に分周した後、クロックセレクタ２に入力される。ク
ロックセレクタ２は、クロック選択制御回路１１から入
力されるクロック選択制御信号１２０に基づき、位相比
較周波数に分周したタイミング信号２０１〜２０Ｎの中
から選択可能な１つの信号を選択し、入力側位相比較タ
イミング信号１１０として位相比較器３に出力する。
【００２５】位相比較器３は、電圧制御発振器７から出
力されるクロック信号１１５を分周回路８で位相比較周
波数に分周したＶＣＯ側位相比較タイミング信号１１６
と、上記入力側位相比較タイミング信号１１０との位相
を比較して位相比較結果信号１１１を出力する。位相比
較結果信号１１１は、デジタルサンプリング回路４にお
いてデジタル値１１２に変換され、Ｄ／Ａコンバータ５
およびループフィルタ６を経由して電圧制御発振器７の
制御を行う。
力されるクロック信号１１５を分周回路８で位相比較周
波数に分周したＶＣＯ側位相比較タイミング信号１１６
と、上記入力側位相比較タイミング信号１１０との位相
を比較して位相比較結果信号１１１を出力する。位相比
較結果信号１１１は、デジタルサンプリング回路４にお
いてデジタル値１１２に変換され、Ｄ／Ａコンバータ５
およびループフィルタ６を経由して電圧制御発振器７の
制御を行う。
【００２６】また、データメモリ９は、クロック供給装
置の運用開始前もしくはメンテナンス時に上記デジタル
サンプリング回路４から出力される位相比較結果のデジ
タル値１１２を記憶するメモリである。データメモリ９
は、選択しているクロックに周波数異常と判断する最高
周波数を入力した場合のサンプリング結果のデジタル値
と、最低周波数を入力した場合のデジタル値を格納す
る。
置の運用開始前もしくはメンテナンス時に上記デジタル
サンプリング回路４から出力される位相比較結果のデジ
タル値１１２を記憶するメモリである。データメモリ９
は、選択しているクロックに周波数異常と判断する最高
周波数を入力した場合のサンプリング結果のデジタル値
と、最低周波数を入力した場合のデジタル値を格納す
る。
【００２７】デジタル値比較回路１０は、クロック供給
装置の運用時に上記データメモリ９に格納された最高周
波数での位相比較結果のデジタル値１１７と最低周波数
でのデジタル値１１８とを読み出す。そして、現在の位
相比較結果をサンプリングしたデジタル値１１２と比較
して、選択しているクロックの周波数異常ＡＬＭ信号１
１９をクロック選択制御回路１１に出力する。
装置の運用時に上記データメモリ９に格納された最高周
波数での位相比較結果のデジタル値１１７と最低周波数
でのデジタル値１１８とを読み出す。そして、現在の位
相比較結果をサンプリングしたデジタル値１１２と比較
して、選択しているクロックの周波数異常ＡＬＭ信号１
１９をクロック選択制御回路１１に出力する。
【００２８】クロック選択制御回路１１は、外部から入
力される各入力クロック１０１〜１０Ｎのクロック断情
報１２１、クロックの品質を示すクオリティ情報１２
２、及び上記周波数異常ＡＬＭ信号１１９に基づき最適
な入力クロックを選び出し、クロック選択制御信号１２
０をクロックセレクタ２に出力する。
力される各入力クロック１０１〜１０Ｎのクロック断情
報１２１、クロックの品質を示すクオリティ情報１２
２、及び上記周波数異常ＡＬＭ信号１１９に基づき最適
な入力クロックを選び出し、クロック選択制御信号１２
０をクロックセレクタ２に出力する。
【００２９】次に、クロック選択部１２およびＰＬＬ部
１３の動作について、図１のブロック図を参照して説明
する。図１において、入力クロック信号１０１〜１０Ｎ
は、外部クロック供給装置から入力されたクロックもし
くは対向の伝送装置から伝送される主信号データから抽
出したクロックである。各々分周回路１−１〜１−Ｎ
は、入力クロック信号１０１〜１０Ｎを位相比較周波数
に分周したタイミングパルス２０１〜２０Ｎを生成しク
ロックセレクタ２に入力する。
１３の動作について、図１のブロック図を参照して説明
する。図１において、入力クロック信号１０１〜１０Ｎ
は、外部クロック供給装置から入力されたクロックもし
くは対向の伝送装置から伝送される主信号データから抽
出したクロックである。各々分周回路１−１〜１−Ｎ
は、入力クロック信号１０１〜１０Ｎを位相比較周波数
に分周したタイミングパルス２０１〜２０Ｎを生成しク
ロックセレクタ２に入力する。
【００３０】クロックセレクタ２は、クロック選択制御
回路１１から入力されるクロック選択制御信号１２０に
基づき、上記タイミング信号２０１〜２０Ｎの中から選
択可能な１つの信号を選択し、入力側位相比較タイミン
グ信号１１０として位相比較器３に出力する。
回路１１から入力されるクロック選択制御信号１２０に
基づき、上記タイミング信号２０１〜２０Ｎの中から選
択可能な１つの信号を選択し、入力側位相比較タイミン
グ信号１１０として位相比較器３に出力する。
【００３１】位相比較器３は、電圧制御発振器７から出
力されるクロック信号１１５を分周回路８で位相比較周
波数に分周したＶＣＯ側位相比較タイミング信号１１６
と、上記入力側位相比較タイミング信号１１０との位相
を比較して位相比較結果信号１１１を出力する。位相比
較結果信号１１１は、デジタルサンプリング回路４にお
いてデジタル値１１２に変換され、Ｄ／Ａコンバータ５
およびループフィルタ６を経由して電圧制御発振器７に
入力される。電圧制御発振器７は、ループフィルタ６が
出力する制御電圧１１４に基づき、選択している入力ク
ロックに同期した出力クロック１１５を得る。出力クロ
ック１１５は、周辺回路および後段のネットワークの基
準クロックとして使用される。
力されるクロック信号１１５を分周回路８で位相比較周
波数に分周したＶＣＯ側位相比較タイミング信号１１６
と、上記入力側位相比較タイミング信号１１０との位相
を比較して位相比較結果信号１１１を出力する。位相比
較結果信号１１１は、デジタルサンプリング回路４にお
いてデジタル値１１２に変換され、Ｄ／Ａコンバータ５
およびループフィルタ６を経由して電圧制御発振器７に
入力される。電圧制御発振器７は、ループフィルタ６が
出力する制御電圧１１４に基づき、選択している入力ク
ロックに同期した出力クロック１１５を得る。出力クロ
ック１１５は、周辺回路および後段のネットワークの基
準クロックとして使用される。
【００３２】クロック選択制御回路１１は、外部から入
力される各入力クロック信号１０１〜１０Ｎのクロック
断情報１２１、クロックの品質を示すクオリティ情報１
２２、及び選択しているクロックの周波数異常ＡＬＭ信
号１１９に基づいて最適なクロックを選出し、クロック
セレクタ２を制御する。
力される各入力クロック信号１０１〜１０Ｎのクロック
断情報１２１、クロックの品質を示すクオリティ情報１
２２、及び選択しているクロックの周波数異常ＡＬＭ信
号１１９に基づいて最適なクロックを選出し、クロック
セレクタ２を制御する。
【００３３】次に、周波数変動監視部１４の動作を図１
のブロック図、及び図２のフローチャートを用いて説明
する。図２は、本発明の実施の形態における周波数変動
監視部１４の動作を説明するためのフローチャートであ
る。まず、クロック供給装置の運用前もしくはメンテナ
ンス時の動作ついて説明する。
のブロック図、及び図２のフローチャートを用いて説明
する。図２は、本発明の実施の形態における周波数変動
監視部１４の動作を説明するためのフローチャートであ
る。まず、クロック供給装置の運用前もしくはメンテナ
ンス時の動作ついて説明する。
【００３４】入力クロック信号１０１にシンセサイザな
どを接続し、クロック選択制御回路１１の選択制御信号
１２０で強制的に入力クロック信号１０１から生成され
た位相比較周波数のタイミング信号２０１を選択する。
このとき、入力クロック１０１に入力周波数の障害と判
定する周波数の最高値を入力し（ステップＡ１）、位相
比較結果のデジタル値Ａをデータメモリ９に書き込む
（ステップＡ２）。
どを接続し、クロック選択制御回路１１の選択制御信号
１２０で強制的に入力クロック信号１０１から生成され
た位相比較周波数のタイミング信号２０１を選択する。
このとき、入力クロック１０１に入力周波数の障害と判
定する周波数の最高値を入力し（ステップＡ１）、位相
比較結果のデジタル値Ａをデータメモリ９に書き込む
（ステップＡ２）。
【００３５】次に、入力クロック１０１に入力周波数の
障害と判定する周波数の最低値を入力し（ステップＡ
３）、位相比較結果のデジタル値Ｂをデータメモリ９に
書き込む（ステップＡ４）。これにより、入力周波数の
障害と判断する周波数に対する位相比較結果のデジタル
値を記憶しておく。
障害と判定する周波数の最低値を入力し（ステップＡ
３）、位相比較結果のデジタル値Ｂをデータメモリ９に
書き込む（ステップＡ４）。これにより、入力周波数の
障害と判断する周波数に対する位相比較結果のデジタル
値を記憶しておく。
【００３６】ここで、図１における電圧制御発振器７
は、制御電圧１１４が高いほど出力周波数が高くなり、
Ｄ／Ａコンバータ６は、入力されるデジタル値が大きい
程出力電圧１１３が高くなるとする。また、位相比較器
３は、入力側位相比較タイミング信号１１０でセット
し、ＶＣＯ側位相比較タイミング信号１１６でリセット
を行うエッジトリガ式のセット・リセットフリップフロ
ップであるとすると、入力クロックの周波数が高くなる
とサンプリング結果のデジタル値１１２が大きくなり、
周波数が低くなると上記デジタル値１１２は小さくなる
ため、データメモリ９に書き込まれたデジタル値はＢ＜
Ａという関係が成立する。
は、制御電圧１１４が高いほど出力周波数が高くなり、
Ｄ／Ａコンバータ６は、入力されるデジタル値が大きい
程出力電圧１１３が高くなるとする。また、位相比較器
３は、入力側位相比較タイミング信号１１０でセット
し、ＶＣＯ側位相比較タイミング信号１１６でリセット
を行うエッジトリガ式のセット・リセットフリップフロ
ップであるとすると、入力クロックの周波数が高くなる
とサンプリング結果のデジタル値１１２が大きくなり、
周波数が低くなると上記デジタル値１１２は小さくなる
ため、データメモリ９に書き込まれたデジタル値はＢ＜
Ａという関係が成立する。
【００３７】次に、実運用時の動作について説明する。
上記データメモリ９から運用前もしくはメンテナンス時
に記憶しておいたデジタル値Ａ及びデジタル値Ｂを読み
出し（ステップＡ５) 、デジタル値比較回路１０におい
て現在選択しているクロックに対するサンプリング結果
のデジタル値１１２と比較する（ステップＡ６）。
上記データメモリ９から運用前もしくはメンテナンス時
に記憶しておいたデジタル値Ａ及びデジタル値Ｂを読み
出し（ステップＡ５) 、デジタル値比較回路１０におい
て現在選択しているクロックに対するサンプリング結果
のデジタル値１１２と比較する（ステップＡ６）。
【００３８】現在選択しているクロックのサンプリング
結果のデジタル値をＸとしたとき、Ｂ≦Ｘ≦Ａの関係が
成立していれば（ステップＡ６／イエス）、現在選択し
ているクロックは障害と判定する周波数変動の設定範囲
内であることを示している（ステップＡ７）。これに対
し、Ｘ≦Ｂ、もしくはＡ≦Ｘとなっていた場合（ステッ
プＡ６／ノー）、選択している入力クロックの周波数
は、周波数変動の設定範囲を超えているため、入力クロ
ックの周波数に障害が発生していると判断し、周波数異
常ＡＬＭ信号１１９を出力して他の選択可能な入力クロ
ックに切り替える（ステップＡ８）。
結果のデジタル値をＸとしたとき、Ｂ≦Ｘ≦Ａの関係が
成立していれば（ステップＡ６／イエス）、現在選択し
ているクロックは障害と判定する周波数変動の設定範囲
内であることを示している（ステップＡ７）。これに対
し、Ｘ≦Ｂ、もしくはＡ≦Ｘとなっていた場合（ステッ
プＡ６／ノー）、選択している入力クロックの周波数
は、周波数変動の設定範囲を超えているため、入力クロ
ックの周波数に障害が発生していると判断し、周波数異
常ＡＬＭ信号１１９を出力して他の選択可能な入力クロ
ックに切り替える（ステップＡ８）。
【００３９】次に、本発明の第２の実施の形態について
図３を参照して詳細に説明する。図３を参照すると、モ
ニタ回路１５が設けられ、入力クロックの障害と判定す
る最高周波数でのデジタル値１１７と最低周波数でのデ
ジタル値１１８及び現在選択しているクロックに対する
位相比較結果のデジタル値１１２が入力されている。上
記モニタ回路１５は、運用前もしくはメンテナンス前に
決定された上記デジタル値１１７、１１８、および現在
選択しているクロックに対する位相比較結果のデジタル
値１１２から現在選択しているクロックの周波数を算出
する。
図３を参照して詳細に説明する。図３を参照すると、モ
ニタ回路１５が設けられ、入力クロックの障害と判定す
る最高周波数でのデジタル値１１７と最低周波数でのデ
ジタル値１１８及び現在選択しているクロックに対する
位相比較結果のデジタル値１１２が入力されている。上
記モニタ回路１５は、運用前もしくはメンテナンス前に
決定された上記デジタル値１１７、１１８、および現在
選択しているクロックに対する位相比較結果のデジタル
値１１２から現在選択しているクロックの周波数を算出
する。
【００４０】例えば、入力クロックの障害と判定する最
高周波数を中心周波数＋３ｐｐｍとしたときのデジタル
値が”２００”、最低周波数を中心周波数−３ｐｐｍと
したときのデジタル値が”１００”であったとする。入
力周波数変動に対する位相比較結果のデジタル値変動は
比例関係にあるため、現在選択しているクロックに対す
る位相比較結果のデジタル値が”１５０”ならば選択し
ているクロックは中心周波数に対して全くずれていない
（０ｐｐｍ）ということになる。本実施の形態は、現在
選択しているクロックの周波数を測定できるという新た
な機能を提供する。
高周波数を中心周波数＋３ｐｐｍとしたときのデジタル
値が”２００”、最低周波数を中心周波数−３ｐｐｍと
したときのデジタル値が”１００”であったとする。入
力周波数変動に対する位相比較結果のデジタル値変動は
比例関係にあるため、現在選択しているクロックに対す
る位相比較結果のデジタル値が”１５０”ならば選択し
ているクロックは中心周波数に対して全くずれていない
（０ｐｐｍ）ということになる。本実施の形態は、現在
選択しているクロックの周波数を測定できるという新た
な機能を提供する。
【００４１】なお、上述した実施の形態は、本発明の好
適な実施の形態の一例を示すものであり、本発明はそれ
に限定されることなく、その要旨を逸脱しない範囲内に
おいて、種々変形実施が可能である。例えば、周波数変
動監視部１４は、ＤＳＰ（Digital Signal Processor）
を用いてマイコン制御によるデジタル信号処理で行って
もよい。
適な実施の形態の一例を示すものであり、本発明はそれ
に限定されることなく、その要旨を逸脱しない範囲内に
おいて、種々変形実施が可能である。例えば、周波数変
動監視部１４は、ＤＳＰ（Digital Signal Processor）
を用いてマイコン制御によるデジタル信号処理で行って
もよい。
【００４２】
【発明の効果】以上の説明から明らかなように、本発明
の第一の効果は、ネットワークの信頼性が向上するとい
うことである。その理由は、選択しているクロックの周
波数を常時監視し、周波数に障害が発生した際には他の
安定した入力クロックに切り替えるクロック周波数監視
回路を設けることにより、周波数に障害のあるクロック
に同期したクロックが周辺回路や後段のネットワークに
出力されることがないためである。
の第一の効果は、ネットワークの信頼性が向上するとい
うことである。その理由は、選択しているクロックの周
波数を常時監視し、周波数に障害が発生した際には他の
安定した入力クロックに切り替えるクロック周波数監視
回路を設けることにより、周波数に障害のあるクロック
に同期したクロックが周辺回路や後段のネットワークに
出力されることがないためである。
【００４３】本発明の第二の効果は、安価で周波数変動
を監視できるということである。その理由は、周波数変
動を監視する高精度の基準発振器が必要ないためであ
る。
を監視できるということである。その理由は、周波数変
動を監視する高精度の基準発振器が必要ないためであ
る。
【００４４】本発明の第三の効果は、周波数異常の判定
可能範囲の変更が容易であるということである。その理
由は、運用前、およびメンテナンス時に周波数変動許容
範囲を設定でき、ハード変更の必要がないからである。
可能範囲の変更が容易であるということである。その理
由は、運用前、およびメンテナンス時に周波数変動許容
範囲を設定でき、ハード変更の必要がないからである。
【図１】本発明の実施の形態におけるクロック供給装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】本発明の実施の形態における周波数変動監視部
１４の動作を説明するためのフローチャートである。
１４の動作を説明するためのフローチャートである。
【図３】本発明の第２の実施の形態におけるクロック供
給装置の構成を示すブロック図である。
給装置の構成を示すブロック図である。
【図４】従来技術におけるクロック供給装置の構成を示
すブロック図である。
すブロック図である。
１−１〜１−Ｎ 分周回路
２ クロックセレクタ
３ 位相比較器
４ デジタルサンプリング回路
５ Ｄ／Ａコンバータ
６ ループフィルタ
７ 電圧制御発振器
８ 分周回路
９ データメモリ
１０ デジタル値比較回路
１１ クロック選択制御回路
１２ クロック選択部
１３ ＰＬＬ部
１４ 周波数変動監視部
１５ モニタ回路
Claims (6)
- 【請求項１】 障害判定用の最高周波数をデジタルサン
プリングした最高デジタル値と、障害判定用の最低周波
数をデジタルサンプリングした最低デジタル値とを記憶
する記憶手段と、 複数の入力クロックの中から選択している入力クロック
と、電圧制御発振器の出力クロックとの位相比較結果デ
ジタル信号が、前記記憶手段に記憶された前記最高デジ
タル値と前記最低デジタル値との範囲内に収まるか否か
を判断するデジタル値比較手段と、を有し、 前記デジタル値比較手段による判断の結果、前記位相比
較結果デジタル信号が前記範囲を外れたとき、アラーム
信号を出力することを特徴とする周波数監視回路。 - 【請求項２】 前記位相比較結果デジタル信号、前記最
高デジタル値、および前記最低デジタル値を取得し、前
記選択している入力クロックの周波数をモニタするモニ
タ手段をさらに有することを特徴とする請求項１記載の
周波数監視回路。 - 【請求項３】 複数の入力クロックの中から１の入力ク
ロックを選択するクロック選択部と、 基準クロックとなる出力クロックを出力する電圧制御発
振手段と、該電圧制御発振手段の出力クロックを分周し
た信号と前記クロック選択部により選択された入力クロ
ックを分周した信号とを比較する位相比較手段と、該位
相比較手段による位相比較結果信号をデジタルサンプリ
ングするデジタルサンプリング手段と、を有するＰＬＬ
部と、 障害判定用の最高周波数をデジタルサンプリングした最
高デジタル値と障害判定用の最低周波数をデジタルサン
プリングした最低デジタル値とを記憶する記憶手段と、
前記デジタルサンプリング手段によりサンプリングされ
た位相比較結果デジタル値が前記記憶手段に記憶された
前記最高デジタル値と前記最低デジタル値との範囲内に
収まるか否かを判断するデジタル値比較手段と、を含む
周波数変動監視部と、を有し、 前記周波数変動監視部は、前記デジタル値比較手段によ
る判断の結果、前記位相比較結果デジタル信号が前記範
囲を外れたとき、アラーム信号を前記クロック選択部に
出力することを特徴とするクロック供給装置。 - 【請求項４】 前記位相比較結果デジタル信号、前記最
高デジタル値、および前記最低デジタル値を取得し、前
記選択している入力クロックの周波数をモニタするモニ
タ手段をさらに有することを特徴とする請求項３記載の
クロック供給装置。 - 【請求項５】 障害と判定する最高周波数のクロックを
入力し、該クロックをデジタルサンプリングして、最高
デジタル値としてデータメモリに書き込む最高デジタル
値登録工程と、 障害と判定する最低周波数のクロックを入力し、該クロ
ックをデジタルサンプリングして、最低デジタル値とし
てデータメモリに書き込む最低デジタル値登録工程と、 複数の入力クロックの中から１の入力クロックを選択す
るクロック選択工程と、 前記クロック選択工程により選択された入力クロックを
分周した信号と、基準クロックとなる出力クロックを出
力する電圧制御発振器の出力クロックを分周した信号と
を比較する位相比較工程と、 前記位相比較工程による比較結果である比較結果信号を
デジタルサンプリングするデジタルサンプリング工程
と、 前記最高デジタル値登録工程、および前記最低デジタル
値登録工程により登録された前記最高デジタル値、およ
び前記最低デジタル値を前記データメモリから読み出す
デジタル値読出工程と、 前記デジタルサンプリング工程によりサンプリングされ
た位相比較結果デジタル信号が、前記デジタル値読出工
程により読み出された前記最高デジタル値と前記最低デ
ジタル値との範囲内に収まるか否かを判断するデジタル
値比較工程と、 前記デジタル値比較工程による判断の結果、前記位相比
較結果デジタル信号が前記範囲を外れたとき、アラーム
信号を出力するアラーム工程と、 を有することを特徴とする周波数監視方法。 - 【請求項６】 前記位相比較結果デジタル信号、前記最
高デジタル値、および前記最低デジタル値を取得し、前
記クロック選択工程により選択されている入力クロック
の周波数をモニタするモニタ工程をさらに有することを
特徴とする請求項５記載の周波数監視方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002064423A JP4036013B2 (ja) | 2002-03-08 | 2002-03-08 | 周波数監視回路、クロック供給装置、および周波数監視方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002064423A JP4036013B2 (ja) | 2002-03-08 | 2002-03-08 | 周波数監視回路、クロック供給装置、および周波数監視方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003264460A true JP2003264460A (ja) | 2003-09-19 |
| JP4036013B2 JP4036013B2 (ja) | 2008-01-23 |
Family
ID=29197227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002064423A Expired - Fee Related JP4036013B2 (ja) | 2002-03-08 | 2002-03-08 | 周波数監視回路、クロック供給装置、および周波数監視方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4036013B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009040945A1 (ja) * | 2007-09-28 | 2009-04-02 | Fujitsu Limited | 監視装置及びプログラム |
| US10534015B2 (en) | 2016-05-19 | 2020-01-14 | Panasonic intellectual property Management co., Ltd | Sensor and method for diagnosing sensor |
| US10948311B2 (en) | 2017-10-25 | 2021-03-16 | Panasonic Intellectual Property Management Co., Ltd. | Electronic reliability enhancement of a physical quantity sensor |
-
2002
- 2002-03-08 JP JP2002064423A patent/JP4036013B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009040945A1 (ja) * | 2007-09-28 | 2009-04-02 | Fujitsu Limited | 監視装置及びプログラム |
| US8076961B2 (en) | 2007-09-28 | 2011-12-13 | Fujitsu Limited | Monitoring apparatus and computer-readable storage medium |
| JP5018888B2 (ja) * | 2007-09-28 | 2012-09-05 | 富士通株式会社 | 監視装置及びプログラム |
| US10534015B2 (en) | 2016-05-19 | 2020-01-14 | Panasonic intellectual property Management co., Ltd | Sensor and method for diagnosing sensor |
| US10921347B2 (en) | 2016-05-19 | 2021-02-16 | Panasonic Intellectual Property Management Co., Ltd. | Sensor and method for diagnosing sensor |
| US10948311B2 (en) | 2017-10-25 | 2021-03-16 | Panasonic Intellectual Property Management Co., Ltd. | Electronic reliability enhancement of a physical quantity sensor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4036013B2 (ja) | 2008-01-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0177731B1 (ko) | 망동기용 디지탈 위상동기루프 제어방법 | |
| JP3411909B2 (ja) | 同期通信ネットワークのためのスレーブ・クロック発生システム及び方法 | |
| JPH0795052A (ja) | 周波数同期回路 | |
| WO2014176673A1 (en) | Phase locked loop with simultaneous locking to low and high frequency clocks | |
| KR100871205B1 (ko) | 다중 클럭 위상 결정 시스템 | |
| JP6133986B2 (ja) | システム・クロックを発生させるためのシステム、および温度勾配検出システム | |
| US10908635B1 (en) | Detection and management of frequency errors in a reference input clock signal | |
| US9595972B2 (en) | Digital phase locked loop arrangement with master clock redundancy | |
| US20030214332A1 (en) | Phase locked loop with low steady state phase errors and calibration circuit for the same | |
| US20080146180A1 (en) | System clock supplying device and frequency shift determining method of master oscillator | |
| JPH11308102A (ja) | 位相同期回路 | |
| EP1843235A2 (en) | Clock generation circuit | |
| JP4036013B2 (ja) | 周波数監視回路、クロック供給装置、および周波数監視方法 | |
| US7856075B2 (en) | Clock supply circuit and clock supply method | |
| JPH0795053A (ja) | 周波数同期回路 | |
| WO2016161504A1 (en) | Digital phase locked loop arrangement with master clock redundancy | |
| JP3536780B2 (ja) | 同期源信号切替回路 | |
| JP2003324350A (ja) | 画像形成装置 | |
| KR19990052899A (ko) | 고정도 디지털 처리 위상 동기 루프 장치 및 방법 | |
| US20100124264A1 (en) | System and Method for Identifying a Non-Predetermined Input Data Rate | |
| JP2009302912A (ja) | クロック生成回路 | |
| JP2009212995A (ja) | 位相同期発振回路 | |
| JP3276078B2 (ja) | 位相同期システム及び方法 | |
| JPH11304972A (ja) | 基準周波数・タイミング発生装置 | |
| KR20000040753A (ko) | 능동필터를 사용하는 위상동기루프 회로의 록킹상태모니터링 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050221 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070426 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070508 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070704 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071009 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071022 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101109 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111109 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111109 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121109 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |