JP2003259221A - 欠陥画素検出補正回路 - Google Patents
欠陥画素検出補正回路Info
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Abstract
(57)【要約】
【課題】 使用環境に随時対応し、且つ記憶手段の容量
を最大限利用することができる、高品質の欠陥画素検出
補正回路を提供する。 【解決手段】 ＣＣＤエリアセンサ１の初期的要因によ
り発生する欠陥画素の位置情報を記憶する第１のメモリ
５と、ＣＣＤエリアセンサの外部環境や経時変化などの
後発的要因により発生する欠陥画素の位置情報を検出す
る検出回路４と、該検出回路４により検出された欠陥画
素の位置情報を記憶する第２のメモリ６と、第１のメモ
リと第２のメモリに記憶された欠陥画素位置に対応する
ＣＣＤエリアセンサの画素から出力される欠陥画素信号
を補正する欠陥補正回路８とで欠陥画素検出補正回路を
構成する。
を最大限利用することができる、高品質の欠陥画素検出
補正回路を提供する。 【解決手段】 ＣＣＤエリアセンサ１の初期的要因によ
り発生する欠陥画素の位置情報を記憶する第１のメモリ
５と、ＣＣＤエリアセンサの外部環境や経時変化などの
後発的要因により発生する欠陥画素の位置情報を検出す
る検出回路４と、該検出回路４により検出された欠陥画
素の位置情報を記憶する第２のメモリ６と、第１のメモ
リと第２のメモリに記憶された欠陥画素位置に対応する
ＣＣＤエリアセンサの画素から出力される欠陥画素信号
を補正する欠陥補正回路８とで欠陥画素検出補正回路を
構成する。
Description
【０００１】
【発明の属する技術分野】この発明は、固体撮像素子の
欠陥画素を検出し、その検出した欠陥画素を補正する欠
陥画素検出補正回路に関する。
欠陥画素を検出し、その検出した欠陥画素を補正する欠
陥画素検出補正回路に関する。
【０００２】
【従来の技術】一般に、多画素を有するＣＣＤ撮像素子
を用いたデジタルカメラのような撮像装置においては、
均一な入射光レベルにも関わらず周辺のＣＣＤ画素とは
特異なレベルを出力するいわゆる欠陥画素の発生頻度が
高くなり、画質が劣化するという問題をかかえている。
を用いたデジタルカメラのような撮像装置においては、
均一な入射光レベルにも関わらず周辺のＣＣＤ画素とは
特異なレベルを出力するいわゆる欠陥画素の発生頻度が
高くなり、画質が劣化するという問題をかかえている。
【０００３】この画素欠陥には、製造前のＣＣＤ素子材
料及び製造工程に起因して発生するいわゆる初期的欠陥
と、宇宙線、静電破壊等の外部環境や経時変化に起因し
て発生するいわゆる後発的欠陥がある。初期的欠陥の対
策として、従来の撮像装置においては、ユーザーに撮像
装置を出荷する前に欠陥画素の位置情報をメモリ等に記
憶しておき、補正回路によって欠陥画素の出力信号を、
周辺画素の出力信号などを用いて生成した補正信号に置
換する回路構成を備えている。
料及び製造工程に起因して発生するいわゆる初期的欠陥
と、宇宙線、静電破壊等の外部環境や経時変化に起因し
て発生するいわゆる後発的欠陥がある。初期的欠陥の対
策として、従来の撮像装置においては、ユーザーに撮像
装置を出荷する前に欠陥画素の位置情報をメモリ等に記
憶しておき、補正回路によって欠陥画素の出力信号を、
周辺画素の出力信号などを用いて生成した補正信号に置
換する回路構成を備えている。
【０００４】一方、後発的欠陥については、撮像装置内
に欠陥画素検出補正回路を搭載して後発的欠陥を検出
し、初期的欠陥と同様に補正信号に置換する構成になっ
ている。このようにして欠陥画素を検出し補正すること
により、固体撮像素子を用いた撮像装置は、画質を飛躍
的に向上させることができるようになっている。この欠
陥画素の検出回路については、例えば、特許第２９９０
９２７号公報には、温度が低いときには、前回検出した
欠陥画素の情報に今回検出する欠陥画素の情報を追加す
ることにより、欠陥の過少検出を回避することができる
と共に、温度が高いときには、前回検出した欠陥画素の
情報を全て抹消することにより、偶発的な誤検出のデー
タを抹消することができるという手法が開示されてい
る。
に欠陥画素検出補正回路を搭載して後発的欠陥を検出
し、初期的欠陥と同様に補正信号に置換する構成になっ
ている。このようにして欠陥画素を検出し補正すること
により、固体撮像素子を用いた撮像装置は、画質を飛躍
的に向上させることができるようになっている。この欠
陥画素の検出回路については、例えば、特許第２９９０
９２７号公報には、温度が低いときには、前回検出した
欠陥画素の情報に今回検出する欠陥画素の情報を追加す
ることにより、欠陥の過少検出を回避することができる
と共に、温度が高いときには、前回検出した欠陥画素の
情報を全て抹消することにより、偶発的な誤検出のデー
タを抹消することができるという手法が開示されてい
る。
【０００５】
【発明が解決しようとする課題】ところで、欠陥検出機
能を備えた前記従来技術の例では、後発的欠陥として検
出された画素について、位置情報の追加又は初期的欠陥
を含めた全欠陥画素の更新はできるが、例えば後発的欠
陥のみの更新はできない。したがって、温度変動が激し
い環境下で欠陥画素情報を追加、更新する場合は、欠陥
の誤検出もしくは過少検出の問題が発生する。また温度
により欠陥画素情報の更新の判断を行っているが、記憶
手段は、欠陥位置情報の追加又は更新何れの場合も、格
納できる容量には制限が発生する。更に温度の高低によ
り検出処理方法が異なる訳であるが、高低の温度の分岐
点も難しいという問題点がある。
能を備えた前記従来技術の例では、後発的欠陥として検
出された画素について、位置情報の追加又は初期的欠陥
を含めた全欠陥画素の更新はできるが、例えば後発的欠
陥のみの更新はできない。したがって、温度変動が激し
い環境下で欠陥画素情報を追加、更新する場合は、欠陥
の誤検出もしくは過少検出の問題が発生する。また温度
により欠陥画素情報の更新の判断を行っているが、記憶
手段は、欠陥位置情報の追加又は更新何れの場合も、格
納できる容量には制限が発生する。更に温度の高低によ
り検出処理方法が異なる訳であるが、高低の温度の分岐
点も難しいという問題点がある。
【０００６】本発明は、従来の欠陥画素検出補正手法に
おける上記問題点を解消するためになされたもので、使
用環境に随時対応し且つ記憶媒体の容量を最大限利用す
ることができる、高品質な欠陥画素検出補正回路を提供
することを目的とする。
おける上記問題点を解消するためになされたもので、使
用環境に随時対応し且つ記憶媒体の容量を最大限利用す
ることができる、高品質な欠陥画素検出補正回路を提供
することを目的とする。
【０００７】
【課題を解決するための手段】上記問題点を解消するた
め、請求項１に係る発明は、固体撮像素子の材料や製造
工程などの初期的要因により発生する欠陥画素の位置情
報を記憶する第１の記憶部と、製造後の固体撮像素子の
外部環境や経時変化などの後発的要因により発生する欠
陥画素の位置情報を検出する検出手段と、該検出手段に
より検出された欠陥画素の位置情報を記憶する第２の記
憶部と、前記第１の記憶部及び前記第２の記憶部に記憶
された欠陥画素位置に対応する固体撮像素子の画素から
出力されるる欠陥画素信号を補正する補正手段とで欠陥
画素検出補正回路を構成し、前記第１の記憶部と第２の
記憶部に記憶された欠陥画素位置に対応する欠陥画素信
号を補正することを特徴とするものである。
め、請求項１に係る発明は、固体撮像素子の材料や製造
工程などの初期的要因により発生する欠陥画素の位置情
報を記憶する第１の記憶部と、製造後の固体撮像素子の
外部環境や経時変化などの後発的要因により発生する欠
陥画素の位置情報を検出する検出手段と、該検出手段に
より検出された欠陥画素の位置情報を記憶する第２の記
憶部と、前記第１の記憶部及び前記第２の記憶部に記憶
された欠陥画素位置に対応する固体撮像素子の画素から
出力されるる欠陥画素信号を補正する補正手段とで欠陥
画素検出補正回路を構成し、前記第１の記憶部と第２の
記憶部に記憶された欠陥画素位置に対応する欠陥画素信
号を補正することを特徴とするものである。
【０００８】このように構成した欠陥画素検出補正回路
においては、初期的欠陥画素の位置情報と後発的欠陥画
素の位置情報とを、互いに異なる第１及び第２の記憶部
にそれぞれ記憶させ分割することにより、後発的欠陥画
素の位置情報が第２の記憶部に追加されても、初期的欠
陥画素の位置情報及び後発的欠陥画素の位置情報とを合
わせて、欠陥画素の位置情報を固体撮像素子の画素の読
み出し順に並び替える必要がなく、リアルタイムに欠陥
画素を補正することができる。また、後発的欠陥画素の
位置情報は、随時ユーザーによって、又は自動的に更新
することができる。
においては、初期的欠陥画素の位置情報と後発的欠陥画
素の位置情報とを、互いに異なる第１及び第２の記憶部
にそれぞれ記憶させ分割することにより、後発的欠陥画
素の位置情報が第２の記憶部に追加されても、初期的欠
陥画素の位置情報及び後発的欠陥画素の位置情報とを合
わせて、欠陥画素の位置情報を固体撮像素子の画素の読
み出し順に並び替える必要がなく、リアルタイムに欠陥
画素を補正することができる。また、後発的欠陥画素の
位置情報は、随時ユーザーによって、又は自動的に更新
することができる。
【０００９】請求項２に係る発明は、請求項１に係る欠
陥画素検出補正回路において、前記第１の記憶部と前記
第２の記憶部には、それぞれ、欠陥画素の位置情報が固
体撮像素子の読み出し順に記憶されていることを特徴と
するものである。
陥画素検出補正回路において、前記第１の記憶部と前記
第２の記憶部には、それぞれ、欠陥画素の位置情報が固
体撮像素子の読み出し順に記憶されていることを特徴と
するものである。
【００１０】このように構成した欠陥画素検出補正回路
においては、欠陥画素の位置情報が固体撮像素子の読み
出し順に記憶されているので、固体撮像素子の読み出し
と同時に欠陥画素の補正を行うことが可能となる。
においては、欠陥画素の位置情報が固体撮像素子の読み
出し順に記憶されているので、固体撮像素子の読み出し
と同時に欠陥画素の補正を行うことが可能となる。
【００１１】請求項３に係る発明は、請求項１又は２に
係る欠陥画素検出補正回路において、前記第２の記憶部
の容量は、前記第１の記憶部の容量より小さく設定され
ていることを特徴とするものである。
係る欠陥画素検出補正回路において、前記第２の記憶部
の容量は、前記第１の記憶部の容量より小さく設定され
ていることを特徴とするものである。
【００１２】一般に、固体撮像素子は初期的欠陥画素に
比べ後発的欠陥画素の発生頻度が低い。したがって上記
のように、第２の記憶部を第１の記憶部より容量を小さ
く設定することにより、効率的な記憶部構成とすること
ができる。
比べ後発的欠陥画素の発生頻度が低い。したがって上記
のように、第２の記憶部を第１の記憶部より容量を小さ
く設定することにより、効率的な記憶部構成とすること
ができる。
【００１３】請求項４に係る発明は、請求項１〜３のい
ずれか１項に係る欠陥画素検出補正回路において、前記
検出手段は、欠陥画素の位置情報を検出するタイミング
を任意に設定可能であり、設定されたタイミングで検出
された欠陥画素の位置情報により前記第２の記憶部に既
に記憶されている欠陥画素の位置情報は、必要に応じて
更新されることを特徴とするものである。
ずれか１項に係る欠陥画素検出補正回路において、前記
検出手段は、欠陥画素の位置情報を検出するタイミング
を任意に設定可能であり、設定されたタイミングで検出
された欠陥画素の位置情報により前記第２の記憶部に既
に記憶されている欠陥画素の位置情報は、必要に応じて
更新されることを特徴とするものである。
【００１４】このように構成した欠陥画素検出補正回路
においては、後発的欠陥画素の位置情報を適宜更新する
ことにより、撮影時点において最適な欠陥画素補正が行
われ、高画質の画像が得られる。
においては、後発的欠陥画素の位置情報を適宜更新する
ことにより、撮影時点において最適な欠陥画素補正が行
われ、高画質の画像が得られる。
【００１５】請求項５に係る発明は、請求項１〜４のい
ずれか１項に係る欠陥画素検出補正回路において、前記
検出手段により検出された欠陥画素の位置情報の内、前
記第１の記憶部に記憶されている欠陥画素の位置情報と
重複する位置情報については、新たに前記第２の記憶部
に欠陥画素の位置情報として記憶しないことを特徴とす
るものである。
ずれか１項に係る欠陥画素検出補正回路において、前記
検出手段により検出された欠陥画素の位置情報の内、前
記第１の記憶部に記憶されている欠陥画素の位置情報と
重複する位置情報については、新たに前記第２の記憶部
に欠陥画素の位置情報として記憶しないことを特徴とす
るものである。
【００１６】このように構成した欠陥画素検出補正回路
においては、検出された後発的欠陥画素の位置情報が初
期的欠陥画素の位置情報と重複する場合、新たに第２の
記憶手段に記憶しないので、欠陥画素の位置情報を、固
体撮像素子の読み出し順に効率的に記憶部に格納するこ
とができる。
においては、検出された後発的欠陥画素の位置情報が初
期的欠陥画素の位置情報と重複する場合、新たに第２の
記憶手段に記憶しないので、欠陥画素の位置情報を、固
体撮像素子の読み出し順に効率的に記憶部に格納するこ
とができる。
【００１７】請求項６に係る発明は、請求項１〜５のい
ずれか１項に係る欠陥画素検出補正回路において、更
に、上記第１の記憶部に記憶されている欠陥画素の位置
情報及び第２の記憶部に記憶されている欠陥画素の位置
情報に基づき、固体撮像素子の欠陥画素信号を補正する
際に用いる周辺画素を定める所定エリア内に含まれる画
素について欠陥画素の位置を検出する周辺欠陥検出手段
を具備し、前記欠陥補正手段は、前記周辺欠陥検出手段
により検出された欠陥画素の位置に対応する画素からの
出力信号を欠陥補正に適用しないように構成されている
ことを特徴とするものである。
ずれか１項に係る欠陥画素検出補正回路において、更
に、上記第１の記憶部に記憶されている欠陥画素の位置
情報及び第２の記憶部に記憶されている欠陥画素の位置
情報に基づき、固体撮像素子の欠陥画素信号を補正する
際に用いる周辺画素を定める所定エリア内に含まれる画
素について欠陥画素の位置を検出する周辺欠陥検出手段
を具備し、前記欠陥補正手段は、前記周辺欠陥検出手段
により検出された欠陥画素の位置に対応する画素からの
出力信号を欠陥補正に適用しないように構成されている
ことを特徴とするものである。
【００１８】このように構成した欠陥画素検出補正回路
においては、初期的欠陥画素と後発的欠陥画素の位置情
報を混在させて補正に必要な注目画素周辺の欠陥画素の
位置情報を検知することができるので、この周辺で検知
された欠陥画素を補正に用いないことにより、高精度な
補正が可能となる。
においては、初期的欠陥画素と後発的欠陥画素の位置情
報を混在させて補正に必要な注目画素周辺の欠陥画素の
位置情報を検知することができるので、この周辺で検知
された欠陥画素を補正に用いないことにより、高精度な
補正が可能となる。
【００１９】
【発明の実施の形態】次に、実施の形態について説明す
る。図１は、本発明に係る欠陥画素検出補正回路の第１
の実施の形態を示すブロック構成図である。この実施の
形態は、請求項１〜５に対応するものである。この実施
の形態に係る欠陥画素検出補正回路は、次のように構成
されている。すなわち、図１において、１は固体撮像素
子の一例として周辺回路を含むＣＣＤエリアセンサ、２
はアナログ回路で構成されるプリプロセス回路、３はＡ
／Ｄ変換回路、４は後発的欠陥を検知する欠陥検出回
路、５は初期的欠陥画素の位置情報を格納する第１のメ
モリ、６は後発的欠陥画素の位置情報を格納する第２の
メモリ、７はＯＲ回路、８は第１のメモリ５及び第２の
メモリ６に格納されている欠陥画素の位置情報に従って
ＣＣＤエリアセンサ１の欠陥画素から出力される信号を
補正する欠陥補正回路、９は映像信号処理回路、10は前
記欠陥検出回路４，第１のメモリ５，第２のメモリ６，
ＯＲ回路７及び欠陥補正回路８からなる欠陥画素検出補
正回路である。
る。図１は、本発明に係る欠陥画素検出補正回路の第１
の実施の形態を示すブロック構成図である。この実施の
形態は、請求項１〜５に対応するものである。この実施
の形態に係る欠陥画素検出補正回路は、次のように構成
されている。すなわち、図１において、１は固体撮像素
子の一例として周辺回路を含むＣＣＤエリアセンサ、２
はアナログ回路で構成されるプリプロセス回路、３はＡ
／Ｄ変換回路、４は後発的欠陥を検知する欠陥検出回
路、５は初期的欠陥画素の位置情報を格納する第１のメ
モリ、６は後発的欠陥画素の位置情報を格納する第２の
メモリ、７はＯＲ回路、８は第１のメモリ５及び第２の
メモリ６に格納されている欠陥画素の位置情報に従って
ＣＣＤエリアセンサ１の欠陥画素から出力される信号を
補正する欠陥補正回路、９は映像信号処理回路、10は前
記欠陥検出回路４，第１のメモリ５，第２のメモリ６，
ＯＲ回路７及び欠陥補正回路８からなる欠陥画素検出補
正回路である。
【００２０】次に、この実施の形態の動作について説明
する。ＣＣＤエリアセンサ１から出力された映像信号
は、プリプロセス回路２，Ａ／Ｄ変換回路３を介して、
欠陥画素検出補正回路10に入力される。映像信号が正常
なＣＣＤ画素から出力される場合は、何の処理もされず
に欠陥画素検出補正回路10から映像信号処理回路９へ出
力される。一方、ＣＣＤ欠陥画素から映像信号が出力さ
れた場合は、初期的欠陥か後発的欠陥かにより処理フロ
ーが異なる。
する。ＣＣＤエリアセンサ１から出力された映像信号
は、プリプロセス回路２，Ａ／Ｄ変換回路３を介して、
欠陥画素検出補正回路10に入力される。映像信号が正常
なＣＣＤ画素から出力される場合は、何の処理もされず
に欠陥画素検出補正回路10から映像信号処理回路９へ出
力される。一方、ＣＣＤ欠陥画素から映像信号が出力さ
れた場合は、初期的欠陥か後発的欠陥かにより処理フロ
ーが異なる。
【００２１】予め第１のメモリ５に位置情報が登録され
ている初期的欠陥画素の場合は、第１のメモリ５から欠
陥画素の位置情報を常時出力させておき、欠陥補正回路
８にてＣＣＤエリアセンサ１の読み出し位置と、第１の
メモリ５から出力される欠陥画素位置情報が一致した場
合に、ＣＣＤ欠陥画素の出力信号が補正信号に置換され
る。その際、第１のメモリ５からは、順次アドレスを１
ずつ進めることにより、次の欠陥画素位置情報を出力す
る。そして、再びＣＣＤエリアセンサ１の読み出し位置
が第１のメモリ５からの欠陥画素位置情報と一致したと
きに、補正を行う仕組みになっている。
ている初期的欠陥画素の場合は、第１のメモリ５から欠
陥画素の位置情報を常時出力させておき、欠陥補正回路
８にてＣＣＤエリアセンサ１の読み出し位置と、第１の
メモリ５から出力される欠陥画素位置情報が一致した場
合に、ＣＣＤ欠陥画素の出力信号が補正信号に置換され
る。その際、第１のメモリ５からは、順次アドレスを１
ずつ進めることにより、次の欠陥画素位置情報を出力す
る。そして、再びＣＣＤエリアセンサ１の読み出し位置
が第１のメモリ５からの欠陥画素位置情報と一致したと
きに、補正を行う仕組みになっている。
【００２２】一方、後発的欠陥が発生したときには、以
下の手順を取る。 （１）欠陥画素の位置情報の第２のメモリへの登録 まず、欠陥の位置情報を第２のメモリ６に登録する必要
がある。すなわち、検出回路４により検出された後発的
欠陥画素の位置情報は、検知された順に第２のメモリ６
に格納される。このとき検出回路４で検出された後発的
欠陥画素の位置情報が、初期的欠陥の位置情報を記憶し
ている第１のメモリ５に登録されている位置情報と重複
している場合は、第２のメモリ６には登録しない。これ
により、ＣＣＤエリアセンサ１の欠陥画素位置がＣＣＤ
エリアセンサ１の読み出し順に、第１のメモリ５の位置
情報とは重複せず第２のメモリ６に格納される。
下の手順を取る。 （１）欠陥画素の位置情報の第２のメモリへの登録 まず、欠陥の位置情報を第２のメモリ６に登録する必要
がある。すなわち、検出回路４により検出された後発的
欠陥画素の位置情報は、検知された順に第２のメモリ６
に格納される。このとき検出回路４で検出された後発的
欠陥画素の位置情報が、初期的欠陥の位置情報を記憶し
ている第１のメモリ５に登録されている位置情報と重複
している場合は、第２のメモリ６には登録しない。これ
により、ＣＣＤエリアセンサ１の欠陥画素位置がＣＣＤ
エリアセンサ１の読み出し順に、第１のメモリ５の位置
情報とは重複せず第２のメモリ６に格納される。
【００２３】（２）後発的欠陥画素の補正
次に、後発的欠陥画素の補正が行われる。すなわち、先
に第２のメモリ６に登録された後発的欠陥位置情報がＣ
ＣＤエリアセンサ１の読み出し位置と一致した場合、欠
陥補正回路８によりＣＣＤ欠陥画素の出力信号が補正信
号に置換される。この補正は、前述の初期的欠陥画素の
補正の場合と同じ仕組みである。なお、この欠陥補正処
理の実行可否は、初期的欠陥画素の位置情報が格納され
た第１のメモリ５と後発的欠陥画素の位置情報が格納さ
れた第２のメモリ６の各出力のＯＲ処理で制御される。
以上が、後発的欠陥画素を補正する基本的な処理のフロ
ーである。
に第２のメモリ６に登録された後発的欠陥位置情報がＣ
ＣＤエリアセンサ１の読み出し位置と一致した場合、欠
陥補正回路８によりＣＣＤ欠陥画素の出力信号が補正信
号に置換される。この補正は、前述の初期的欠陥画素の
補正の場合と同じ仕組みである。なお、この欠陥補正処
理の実行可否は、初期的欠陥画素の位置情報が格納され
た第１のメモリ５と後発的欠陥画素の位置情報が格納さ
れた第２のメモリ６の各出力のＯＲ処理で制御される。
以上が、後発的欠陥画素を補正する基本的な処理のフロ
ーである。
【００２４】図２は、第１及び第２のメモリ５，６に欠
陥画素位置情報を記憶するフォーマットである。ＣＣＤ
エリアセンサ１が、図３において矢印で示すように、各
行毎に順次読み出される場合、第１及び第２のメモリ
５，６に、図２に示すように、ＣＣＤ画素の読み出し順
（アドレス順）に欠陥画素の位置情報（データ）を格納
させることにより、ＣＣＤエリアセンサ１の読み出しと
同時に欠陥画素の補正が可能になる。また、初期的欠陥
画素の位置情報と後発的欠陥画素の位置情報を分離して
別々の第１及び第２のメモリ５，６に記憶させておくこ
とにより、後発的欠陥画素の位置情報を更新したとき
に、初期的欠陥画素の位置情報と後発的欠陥画素の位置
情報を混在させて並び替える必要はない。また、一般に
固体撮像素子材料や製造工程に起因する初期的欠陥画素
に比べ、製造後の固体撮像素子の外部環境や経時変化に
起因する後発的欠陥画素の方が発生頻度が低いとされる
ため、第２のメモリ６は第１のメモリ５に比べて容量を
小さくすることができる。
陥画素位置情報を記憶するフォーマットである。ＣＣＤ
エリアセンサ１が、図３において矢印で示すように、各
行毎に順次読み出される場合、第１及び第２のメモリ
５，６に、図２に示すように、ＣＣＤ画素の読み出し順
（アドレス順）に欠陥画素の位置情報（データ）を格納
させることにより、ＣＣＤエリアセンサ１の読み出しと
同時に欠陥画素の補正が可能になる。また、初期的欠陥
画素の位置情報と後発的欠陥画素の位置情報を分離して
別々の第１及び第２のメモリ５，６に記憶させておくこ
とにより、後発的欠陥画素の位置情報を更新したとき
に、初期的欠陥画素の位置情報と後発的欠陥画素の位置
情報を混在させて並び替える必要はない。また、一般に
固体撮像素子材料や製造工程に起因する初期的欠陥画素
に比べ、製造後の固体撮像素子の外部環境や経時変化に
起因する後発的欠陥画素の方が発生頻度が低いとされる
ため、第２のメモリ６は第１のメモリ５に比べて容量を
小さくすることができる。
【００２５】勿論、メモリサイズは、ＣＣＤエリアセン
サ１の性能や画素サイズなどによって任意に選択でき
る。もし、後発的欠陥画素として検知された欠陥画素数
が第２のメモリ６の容量以上となる場合は、検知する環
境が相応しくないとの判断により、後発的欠陥画素の位
置情報を更新させない。したがって、温度センサなどを
用いて更新の適否を判断させるなどの付帯的手段は必要
としない。なお、この実施の形態では、欠陥画素の位置
情報を記憶するメモリを２つの第１及び第２のメモリ
５，６に物理的に分けているものを示したが、同じチッ
プ内で領域を分けて第１及び第２の記憶部として記憶さ
せるようにしても、問題ないことはいうまでもない。な
お、上記検出回路４により後発的欠陥画素を検出するタ
イミングは任意に設定可能であり、また、この後発的欠
陥画素の位置情報は随時ユーザーによって、又は任意の
タイミングで自動的に更新することが可能である。
サ１の性能や画素サイズなどによって任意に選択でき
る。もし、後発的欠陥画素として検知された欠陥画素数
が第２のメモリ６の容量以上となる場合は、検知する環
境が相応しくないとの判断により、後発的欠陥画素の位
置情報を更新させない。したがって、温度センサなどを
用いて更新の適否を判断させるなどの付帯的手段は必要
としない。なお、この実施の形態では、欠陥画素の位置
情報を記憶するメモリを２つの第１及び第２のメモリ
５，６に物理的に分けているものを示したが、同じチッ
プ内で領域を分けて第１及び第２の記憶部として記憶さ
せるようにしても、問題ないことはいうまでもない。な
お、上記検出回路４により後発的欠陥画素を検出するタ
イミングは任意に設定可能であり、また、この後発的欠
陥画素の位置情報は随時ユーザーによって、又は任意の
タイミングで自動的に更新することが可能である。
【００２６】図４は、本発明の第２の実施の形態を示す
ブロック構成図で、第１の実施の形態と同一構成要素に
は同一符号を付して示している。この実施の形態は、請
求項６に対応するものである。この実施の形態は、次の
ように構成されている。すなわち、図４において、11
は、欠陥補正の対象となる画素である注目画素周辺の欠
陥画素の位置情報を認識検出する同時化回路である。こ
の同時化回路11には、第１のメモリ５から初期的欠陥画
素の位置情報、及び第２のメモリ６から後発的欠陥画素
の位置情報が、ＯＲ回路７を介して入力されている。そ
の他の構成は、図１に示した第１の実施の形態の構成と
同じである。
ブロック構成図で、第１の実施の形態と同一構成要素に
は同一符号を付して示している。この実施の形態は、請
求項６に対応するものである。この実施の形態は、次の
ように構成されている。すなわち、図４において、11
は、欠陥補正の対象となる画素である注目画素周辺の欠
陥画素の位置情報を認識検出する同時化回路である。こ
の同時化回路11には、第１のメモリ５から初期的欠陥画
素の位置情報、及び第２のメモリ６から後発的欠陥画素
の位置情報が、ＯＲ回路７を介して入力されている。そ
の他の構成は、図１に示した第１の実施の形態の構成と
同じである。
【００２７】同時化回路11には、図示しない欠陥画素の
欠陥信号を補正する際に用いる周辺画素を定める所定エ
リアの空間フィルタ（図示せず）を備えており、注目画
素周辺の画素の欠陥画素位置情報を同時化している。
欠陥信号を補正する際に用いる周辺画素を定める所定エ
リアの空間フィルタ（図示せず）を備えており、注目画
素周辺の画素の欠陥画素位置情報を同時化している。
【００２８】次に、この実施の形態の動作について説明
する。同時化回路11において、例えば、図５に示す５×
５の空間フィルタを備え、その出力において、中央にあ
る注目画素21が後発的欠陥画素の場合、その周辺にある
エリア画素群の欠陥画素位置情報から周辺画素22及び23
が、それぞれ初期的欠陥画素及び後発的欠陥画素として
検知された場合、欠陥補正回路８では前記検知した欠陥
画素22及び23からの出力信号を用いずに、補正信号を生
成する。これにより、高精度な欠陥補正が可能となる。
する。同時化回路11において、例えば、図５に示す５×
５の空間フィルタを備え、その出力において、中央にあ
る注目画素21が後発的欠陥画素の場合、その周辺にある
エリア画素群の欠陥画素位置情報から周辺画素22及び23
が、それぞれ初期的欠陥画素及び後発的欠陥画素として
検知された場合、欠陥補正回路８では前記検知した欠陥
画素22及び23からの出力信号を用いずに、補正信号を生
成する。これにより、高精度な欠陥補正が可能となる。
【００２９】ここでの説明では、５×５の空間フィルタ
を用いて説明しているが、この空間フィルタのサイズは
任意に設定できることは言うまでもなく、また初期的欠
陥画素であっても後発的欠陥画素であっても区別するこ
となく、周辺の欠陥画素情報を検知することができる。
を用いて説明しているが、この空間フィルタのサイズは
任意に設定できることは言うまでもなく、また初期的欠
陥画素であっても後発的欠陥画素であっても区別するこ
となく、周辺の欠陥画素情報を検知することができる。
【００３０】
【発明の効果】以上実施の形態に基づいて説明したよう
に、請求項１〜５に係る発明によれば、後発的欠陥画素
について、使用環境に随時対応して検出し補正すること
ができ、また記憶部の容量を最大限利用することができ
る。また請求項６に係る発明によれば、欠陥補正すべき
注目画素の周辺についても欠陥画素位置情報を検知し、
補正信号生成用の信号より排除することができるため、
より高画質な欠陥補正が可能となる。
に、請求項１〜５に係る発明によれば、後発的欠陥画素
について、使用環境に随時対応して検出し補正すること
ができ、また記憶部の容量を最大限利用することができ
る。また請求項６に係る発明によれば、欠陥補正すべき
注目画素の周辺についても欠陥画素位置情報を検知し、
補正信号生成用の信号より排除することができるため、
より高画質な欠陥補正が可能となる。
【図１】本発明に係る欠陥画素検出補正回路の第１の実
施の形態を示すブロック構成図である。
施の形態を示すブロック構成図である。
【図２】欠陥画素の位置情報を記憶する第１及び第２の
メモリのフォーマットを示す図である。
メモリのフォーマットを示す図である。
【図３】ＣＣＤエリアセンサの読み出し順と欠陥画素位
置情報との関連を示す図である。
置情報との関連を示す図である。
【図４】本発明の第２の実施の形態を示すブロック構成
図である。
図である。
【図５】同時化回路で用いる空間フィルタの例を示す図
である。
である。
１ ＣＣＤエリアセンサ
２ プリプロセス回路
３ Ａ／Ｄ変換回路
４ 欠陥検出回路
５ 初期的欠陥画素位置情報用の第１のメモリ
６ 後発的欠陥画素位置情報用の第２のメモリ
７ ＯＲ回路
８ 欠陥補正回路
９ 映像信号処理回路
10 欠陥画素検出補正回路
11 同時化回路
21 注目欠陥画素
22，23 周辺欠陥画素
Claims (6)
- 【請求項１】 固体撮像素子の材料や製造工程などの初
期的要因により発生する欠陥画素の位置情報を記憶する
第１の記憶部と、製造後の固体撮像素子の外部環境や経
時変化などの後発的要因により発生する欠陥画素の位置
情報を検出する検出手段と、該検出手段により検出され
た欠陥画素の位置情報を記憶する第２の記憶部と、前記
第１の記憶部及び前記第２の記憶部に記憶された欠陥画
素位置に対応する固体撮像素子の画素から出力される欠
陥画素信号を補正する補正手段とを具備し、前記第１の
記憶部と第２の記憶部に記憶された欠陥画素位置に対応
する欠陥画素信号を補正することを特徴とする欠陥画素
検出補正回路。 - 【請求項２】 前記第１の記憶部と前記第２の記憶部に
は、それぞれ、欠陥画素の位置情報が固体撮像素子の読
み出し順に記憶されていることを特徴とする請求項１に
係る欠陥画素検出補正回路。 - 【請求項３】 前記第２の記憶部の容量は、前記第１の
記憶部の容量より小さく設定されていることを特徴とす
る請求項１又は２に係る欠陥画素検出補正回路。 - 【請求項４】 前記検出手段は、欠陥画素の位置情報を
検出するタイミングを任意に設定可能であり、設定され
たタイミングで検出された欠陥画素の位置情報により前
記第２の記憶部に既に記憶されている欠陥画素の位置情
報は、必要に応じて更新されることを特徴とする請求項
１〜３のいずれか１項に係る欠陥画素検出補正回路。 - 【請求項５】 前記検出手段により検出された欠陥画素
の位置情報の内、前記第１の記憶部に記憶されている欠
陥画素の位置情報と重複する位置情報については、新た
に前記第２の記憶部に欠陥画素の位置情報として記憶し
ないことを特徴とする請求項１〜４のいずれか１項に係
る欠陥画素検出補正回路。 - 【請求項６】 更に、上記第１の記憶部に記憶されてい
る欠陥画素の位置情報及び第２の記憶部に記憶されてい
る欠陥画素の位置情報に基づき、固体撮像素子の欠陥画
素信号を補正する際に用いる周辺画素を定める所定エリ
ア内に含まれる画素について欠陥画素の位置を検出する
周辺欠陥検出手段を具備し、前記欠陥補正手段は、前記
周辺欠陥検出手段により検出された欠陥画素の位置に対
応する画素からの出力信号を欠陥補正に適用しないよう
に構成されていることを特徴とする請求項１〜５のいず
れか１項に係る欠陥画素検出補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002056735A JP2003259221A (ja) | 2002-03-04 | 2002-03-04 | 欠陥画素検出補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002056735A JP2003259221A (ja) | 2002-03-04 | 2002-03-04 | 欠陥画素検出補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003259221A true JP2003259221A (ja) | 2003-09-12 |
Family
ID=28667170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002056735A Pending JP2003259221A (ja) | 2002-03-04 | 2002-03-04 | 欠陥画素検出補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003259221A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006013598A (ja) * | 2004-06-22 | 2006-01-12 | Canon Inc | 画像処理装置 |
| JP2006113751A (ja) * | 2004-10-13 | 2006-04-27 | Toyota Motor Corp | 幾何変換回路 |
| US7777791B2 (en) | 2003-04-11 | 2010-08-17 | Mega Chips Corporation | Defective pixel correction device |
| US8711254B2 (en) | 2009-12-22 | 2014-04-29 | Canon Kabushiki Kaisha | Image processing apparatus and method having defective pixel detection and correction ability |
-
2002
- 2002-03-04 JP JP2002056735A patent/JP2003259221A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7777791B2 (en) | 2003-04-11 | 2010-08-17 | Mega Chips Corporation | Defective pixel correction device |
| US7812866B2 (en) | 2003-04-11 | 2010-10-12 | Mega Chips Corporation | Defective pixel correction device |
| US7911514B2 (en) | 2003-04-11 | 2011-03-22 | Mega Chips Corporation | Defective pixel correction device |
| US8023010B2 (en) | 2003-04-11 | 2011-09-20 | Mega Chips Corporation | Defective pixel correction device |
| JP2006013598A (ja) * | 2004-06-22 | 2006-01-12 | Canon Inc | 画像処理装置 |
| US7742086B2 (en) | 2004-06-22 | 2010-06-22 | Canon Kabushiki Kaisha | Image processing apparatus and image processing method |
| JP4508740B2 (ja) * | 2004-06-22 | 2010-07-21 | キヤノン株式会社 | 画像処理装置 |
| JP2006113751A (ja) * | 2004-10-13 | 2006-04-27 | Toyota Motor Corp | 幾何変換回路 |
| JP4490230B2 (ja) * | 2004-10-13 | 2010-06-23 | トヨタ自動車株式会社 | 幾何変換回路 |
| US8711254B2 (en) | 2009-12-22 | 2014-04-29 | Canon Kabushiki Kaisha | Image processing apparatus and method having defective pixel detection and correction ability |
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