JP2003258250A - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置

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Yoshihiro Sugita
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Kiyoshi Irino
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田中　　均
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Abstract

(57)【要約】 【課題】 下層絶縁膜の上層に高誘電率膜が積層される
積層構造の絶縁膜においてその絶縁性を確保する。 【解決手段】 半導体基板１上に、下層絶縁膜３として
シリコン酸化膜またはシリコン酸窒化膜を形成した後、
これを部分的に除去し、露出した半導体基板１上と下層
絶縁膜３上とに、下層絶縁膜３よりも誘電率が高い高誘
電率膜４を形成する。この高誘電率膜４を形成する際に
は、下層絶縁膜３がシリコン酸化膜であれば、非塩素系
金属化合物を用いる。また、下層絶縁膜３がシリコン酸
窒化膜であれば、金属塩化物を用いることができる。こ
れにより、下層絶縁膜３の劣化が抑えられ、下層絶縁膜
３の上層に高誘電率膜４を積層した絶縁膜を、絶縁性の
低下を抑えて形成することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法および半導体装置に関し、特にＭＯＳ（MetalOxide S
emiconductor）構造を有する半導体装置であって、２種
以上の異なる膜厚のゲート絶縁膜などの絶縁膜を有する
半導体装置の製造方法および半導体装置に関する。
【０００２】
【従来の技術】従来、ＭＯＳ構造の論理回路、ＲＡＭ
（Random Access Memory）、ＥＰＲＯＭ（Erasable Pro
grammable Read Only Memory）、ＬＣＤ（Liquid Cryst
al Display）などにおけるゲート絶縁膜やトンネル絶縁
膜などの絶縁膜としては、シリコン酸化膜が広く用いら
れてきた。しかし、デバイスの微細化とともに、これら
の絶縁膜の薄膜化が進み、直接トンネル電流によるゲー
トリーク電流の増加などの問題が発生してきた。そこ
で、近年では、従来のシリコン酸化膜よりも誘電率の高
い絶縁膜（高誘電率膜）を用いることにより、絶縁膜の
物理的な膜厚を厚くする方法が提案されてきている。
【０００３】ところで、ＬＳＩ回路が形成された半導体
装置内部では、ＭＯＳトランジスタなどの素子にかかる
電圧が一定ではなく、高電圧が印加されて動作する箇所
と低電圧で動作する箇所がある。そのため、高電圧が印
加される箇所のＭＯＳトランジスタは、ゲートリーク電
流を抑えてその信頼性を確保するために、ゲート絶縁膜
の膜厚が厚く形成された厚膜トランジスタになってい
る。一方、低電圧が印加される箇所のＭＯＳトランジス
タは、動作速度を高めてその高性能化を図るために、ゲ
ート絶縁膜の膜厚が薄く形成された薄膜トランジスタに
なっている。
【０００４】一般に、このように１つの半導体装置内に
異なる膜厚のゲート絶縁膜を形成する場合には、例え
ば、次のような手順で行われる。まず、シリコン基板を
熱酸化して厚膜のシリコン酸化膜を形成する。次いで、
厚膜トランジスタを形成する領域にのみ保護膜を形成
し、薄膜トランジスタを形成する領域にあるシリコン酸
化膜を除去する。そして、この保護膜を除去した後、再
度シリコン基板を熱酸化し、薄膜のシリコン酸化膜を形
成する。これにより、シリコン基板上に、異なる膜厚の
ゲート絶縁膜が形成される。
【０００５】一方、薄膜トランジスタのゲート絶縁膜
を、高誘電率膜とする場合には、例えば、次のような手
順で行われることになる。まず、シリコン基板を熱酸化
して厚膜のシリコン酸化膜を形成した後、厚膜トランジ
スタを形成する領域に保護膜を形成し、薄膜トランジス
タを形成する領域のシリコン酸化膜を除去する。そし
て、この保護膜を除去した後、高誘電率膜を、露出して
いるシリコン基板上および熱酸化で形成したシリコン酸
化膜上に、ＣＶＤ（Chemical Vapor Deposition）法で
形成する。したがって、薄膜トランジスタのゲート絶縁
膜は、高誘電率膜の単層構造であり、厚膜トランジスタ
のゲート絶縁膜は、下層絶縁膜としてのシリコン酸化膜
と、その上層に形成される高誘電率膜との積層構造にな
る。
【０００６】
【発明が解決しようとする課題】しかし、薄膜トランジ
スタに高誘電率膜を形成し、厚膜トランジスタにシリコ
ン酸化膜と高誘電率膜とを積層して形成する場合には、
高誘電率膜を形成する際の原料ガス、特にこれに含まれ
る塩素の影響で、厚膜トランジスタの下層絶縁膜として
形成されているシリコン酸化膜が劣化し、絶縁膜として
の特性が低下する場合があるという問題点があった。
【０００７】本発明はこのような点に鑑みてなされたも
のであり、上層に高誘電率膜が積層される下層絶縁膜の
信頼性を損なわずに絶縁膜の絶縁性を確保した半導体装
置の製造方法および半導体装置を提供することを目的と
する。
【０００８】
【課題を解決するための手段】本発明では上記課題を解
決するために、図１に示す工程によって実現可能な半導
体装置の製造方法が提供される。本発明の半導体装置の
製造方法は、２種以上の異なる膜厚の絶縁膜を有するＭ
ＯＳ構造の半導体装置の製造方法において、半導体基板
上にシリコン酸化膜を形成し、形成された前記シリコン
酸化膜を部分的に除去し、前記シリコン酸化膜が除去さ
れて露出した前記半導体基板上と前記シリコン酸化膜上
とに、非塩素系金属化合物を用いて、前記シリコン酸化
膜よりも誘電率が高い高誘電率膜を形成することを特徴
とする。
【０００９】このような半導体装置の製造方法によれ
ば、まず、図１（ａ）に示すように、半導体基板１上
に、下層絶縁膜３としてシリコン酸化膜を形成する。そ
の後、図１（ｂ）に示すように、これを部分的に除去す
る。そして、図１（ｃ）に示すように、露出した半導体
基板１上とシリコン酸化膜の下層絶縁膜３上とに、高誘
電率膜４を形成する。その際、例えばテトラキスジエチ
ルアミノハフニウム（Ｈｆ[Ｎ(Ｃ2Ｈ5)2]4）などの非塩
素系金属化合物を用いて、下層絶縁膜３よりも誘電率が
高い高誘電率膜４を形成する。高誘電率膜４の形成に非
塩素系金属化合物を用いることで、下層絶縁膜３の劣化
が抑えられるようになる。
【００１０】さらに、本発明では、２種以上の異なる膜
厚の絶縁膜を有するＭＯＳ構造の半導体装置の製造方法
において、半導体基板上にシリコン酸窒化膜を形成し、
形成された前記シリコン酸窒化膜を部分的に除去し、前
記シリコン酸窒化膜が除去されて露出した前記半導体基
板上と前記シリコン酸窒化膜上とに、前記シリコン酸窒
化膜よりも誘電率が高い高誘電率膜を形成することを特
徴とする半導体装置の製造方法が提供される。
【００１１】このような半導体装置の製造方法によれ
ば、図１に示した半導体基板１上に、下層絶縁膜３とし
てシリコン酸窒化膜を形成する。これにより、例えば塩
化ハフニウム（ＨｆＣｌ4）など、その組成に塩素を含
んだ金属塩化物を用いて高誘電率膜４を形成しても、下
層絶縁膜３の劣化が抑えられる。
【００１２】また、本発明では、２種以上の異なる膜厚
の絶縁膜を有するＭＯＳ構造の半導体装置において、半
導体基板上と前記半導体基板上に部分的に形成されたシ
リコン酸化膜上とに、非塩素系金属化合物を用いて形成
されて前記シリコン酸化膜よりも誘電率が高い高誘電率
膜を有することを特徴とする半導体装置が提供される。
このような半導体装置によれば、図１（ｃ）に示した高
誘電率膜４が非塩素系金属化合物を用いて形成されてい
るので、下層絶縁膜３のシリコン酸化膜の劣化が抑えら
れ、絶縁膜５の絶縁性が確保されるようになる。
【００１３】さらに、本発明では、２種以上の異なる膜
厚の絶縁膜を有するＭＯＳ構造の半導体装置において、
半導体基板上と前記半導体基板上に部分的に形成された
シリコン酸窒化膜上とに、金属塩化物を用いて形成され
て前記シリコン酸窒化膜よりも誘電率が高い高誘電率膜
を有することを特徴とする半導体装置が提供される。こ
のような半導体装置によれば、図１に示した半導体基板
１上に、シリコン酸窒化膜が下層絶縁膜３として形成さ
れる。これにより、例えば塩化ハフニウムなど、その組
成に塩素を含んだ金属塩化物を用いて高誘電率膜４を形
成しても、下層絶縁膜３の劣化が抑えられる。
【００１４】
【発明の実施の形態】まず、本発明の概略について図面
を参照して説明する。図１は半導体基板上に異なる膜厚
の絶縁膜を形成する工程の説明図であって、（ａ）は下
層絶縁膜形成工程、（ｂ）は下層絶縁膜除去工程、
（ｃ）は高誘電率膜形成工程の説明図である。
【００１５】半導体基板１上に異なる膜厚の絶縁膜を形
成する際には、まず、図１（ａ）に示すように、厚膜ト
ランジスタのための厚膜の絶縁膜が形成される領域（以
下「厚膜形成領域」という）と、薄膜トランジスタのた
めの薄膜の絶縁膜が形成される領域（以下「薄膜形成領
域」という）とを電気的に分離するための素子分離領域
２が形成された半導体基板１上に、下層絶縁膜３を形成
する。この下層絶縁膜３は、シリコン酸化膜またはシリ
コン酸窒化膜である。
【００１６】次いで、図１（ｂ）に示すように、半導体
基板１上に形成された下層絶縁膜３のうち、薄膜形成領
域に形成されている部分のみを除去する。この除去は、
例えばフッ酸によるウェットエッチングによって行うこ
とができる。下層絶縁膜３の除去により、厚膜形成領域
の下層絶縁膜３は半導体基板１上にそのまま残り、薄膜
形成領域の半導体基板１表面は露出した状態となる。
【００１７】この状態から、図１（ｃ）に示すように、
半導体基板１の薄膜形成領域および厚膜形成領域に高誘
電率膜４を成膜する。この成膜は、例えばＣＶＤ法によ
って行うことができる。
【００１８】ここで、下層絶縁膜３がシリコン酸化膜で
ある場合には、高誘電率膜４の原料に、例えばテトラキ
スジエチルアミノハフニウム（ＴＤＥＡＨ）といった金
属錯体など、その組成に塩素を含有しない非塩素系金属
化合物を用いる。そして、このような非塩素系金属化合
物を原料として、酸素共存下でのＣＶＤ法により、金属
酸化物として成膜する。したがって、原料の非塩素系金
属化合物には、上記のハフニウム（Ｈｆ）のように、そ
の金属が酸化物となった場合に高い誘電率を示すものが
用いられる。
【００１９】このような金属としては、ハフニウムのほ
か、例えば、アルミニウム（Ａｌ）、ジルコニウム（Ｚ
ｒ）、イットリウム（Ｙ）、トリウム（Ｔｈ）、プラセ
オジム（Ｐｒ）、ネオジム（Ｎｄ）、リチウム（Ｌ
ｉ）、ベリリウム（Ｂｅ）、マグネシウム（Ｍｇ）、ス
カンジウム（Ｓｃ）、ストロンチウム（Ｓｒ）、ランタ
ン（Ｌａ）なども用いることができる。これらの酸化物
からなる膜は、シリコン酸化膜またはシリコン酸窒化膜
よりも高い誘電率を有する。また、これらの金属からな
る非塩素系金属化合物を、２種以上混合して使用するこ
ともできる。また、これらの金属のうち２種以上の金属
を組成に含む非塩素系金属化合物を用いてもよい。
【００２０】このように高誘電率膜４を形成することに
より、従来の原料を用いた場合に生じていた下層絶縁膜
３の劣化を抑え、絶縁性の低下を防止することができ
る。また、下層絶縁膜３がシリコン酸窒化膜である場合
には、高誘電率膜４の原料に、例えば塩化ハフニウムな
ど、その組成に塩素を含有する金属塩化物を用いること
ができる。これは、下層絶縁膜３をシリコン酸窒化膜と
しておくことにより、原料中の塩素によって下層絶縁膜
３の劣化が抑えられるためである。したがって、原料の
組成に塩素が含まれていても、絶縁膜５の絶縁性の低下
を防止することができる。
【００２１】以上説明した高誘電率膜４の成膜により、
薄膜形成領域には、単層の高誘電率膜４が形成され、厚
膜形成領域は、下層絶縁膜３上に高誘電率膜４が積層さ
れた状態で形成される。このとき、下層絶縁膜３がシリ
コン酸化膜であればその組成に塩素を含まない非塩素系
金属化合物原料を用い、下層絶縁膜３がシリコン酸窒化
膜であれば金属塩化物原料を用いることができる。これ
により、下層絶縁膜３の信頼性を損なわずに積層構造を
実現することができ、異なる膜厚の絶縁膜５を有する半
導体装置を、高性能でかつ高い信頼性をもって形成する
ことが可能となる。
【００２２】以下、本発明の実施の形態を、図面を参照
して詳細に説明する。まず、第１の実施の形態について
説明する。図２は第１の実施の形態にかかる絶縁膜の形
成工程の説明図であって、（ａ）は下層絶縁膜形成工
程、（ｂ）は下層絶縁膜除去工程、（ｃ）は高誘電率膜
形成工程の説明図である。
【００２３】シリコン基板１０上に異なる膜厚の絶縁膜
を形成する際には、まず、厚膜形成領域と薄膜形成領域
とを電気的に分離する素子分離領域１１が形成されたシ
リコン基板１０を、フッ酸などを用いて薬液洗浄する。
そして、シリコン基板１０の表面を一部露出させた後、
拡散炉内で酸素（Ｏ2）ガスを用いて熱酸化する。この
熱酸化により、図２（ａ）に示すように、シリコン基板
１０上に、下層絶縁膜として膜厚６ｎｍのシリコン酸化
膜１２を形成する。
【００２４】次いで、シリコン酸化膜１２が形成された
シリコン基板１０の全面に保護膜１３を形成した後、露
光現像処理を行い、図２（ｂ）に示すように、全面に形
成した保護膜１３のうち、薄膜形成領域の部分を除去し
てパターニングする。そして、この状態から、フッ酸な
どを用いたウェットエッチングを行い、シリコン基板１
０上に形成されたシリコン酸化膜１２のうち、薄膜形成
領域に形成されている部分を除去する。これにより、厚
膜形成領域のシリコン酸化膜１２はシリコン基板１０上
にそのまま残り、薄膜形成領域のシリコン基板１０表面
は露出した状態となる。
【００２５】保護膜１３を除去して洗浄した後、このシ
リコン基板１０は、ＣＶＤ装置の真空チャンバに搬送す
る。そして、搬送したシリコン基板１０を、真空チャン
バ内で温度５００℃に加熱する。この真空チャンバ内
に、非塩素系金属化合物としてＴＤＥＡＨを酸素ガスと
ともに導入し、ＣＶＤ法により、図２（ｃ）に示すよう
に、シリコン基板１０上およびシリコン酸化膜１２上に
膜厚３ｎｍの酸化ハフニウム（ＨｆＯ2）膜１４を成膜
する。
【００２６】このように酸化ハフニウム膜１４を成膜す
ることにより、薄膜形成領域には、高誘電率膜として単
層の酸化ハフニウム膜１４が形成され、厚膜形成領域に
は、シリコン酸化膜１２上に酸化ハフニウム膜１４が積
層される。この酸化ハフニウム膜１４の成膜では、ＴＤ
ＥＡＨを原料として用いるので、下層絶縁膜であるシリ
コン酸化膜１２の信頼性を損なわずに積層構造を形成
し、シリコン基板１０上に異なる膜厚の絶縁膜１５を形
成することができる。
【００２７】次に、第２の実施の形態について説明す
る。図３は第２の実施の形態に係る絶縁膜の形成工程の
説明図であって、（ａ）は下層絶縁膜形成工程、（ｂ）
下層絶縁膜窒化工程、（ｃ）は下層絶縁膜除去工程、
（ｄ）は高誘電率膜形成工程の説明図である。
【００２８】第２の実施の形態では、まず、厚膜形成領
域と薄膜形成領域とを電気的に分離する素子分離領域２
１が形成されたシリコン基板２０を、フッ酸などを用い
て薬液洗浄する。そして、シリコン基板２０の表面を一
部露出させた後、拡散炉内で酸素ガスを用いて熱酸化
し、図３（ａ）に示すように、シリコン基板２０上に下
層絶縁膜として膜厚５．５ｎｍのシリコン酸化膜２２を
形成する。
【００２９】続いて、拡散炉内に導入するガスを、酸素
ガスから一酸化窒素（ＮＯ）に切り替え、図３（ｂ）に
示すように、合計膜厚６ｎｍのシリコン酸窒化膜２３を
形成する。
【００３０】次いで、シリコン酸窒化膜２３が形成され
たシリコン基板２０の全面に保護膜２４を形成した後、
露光現像処理を行い、薄膜形成領域の保護膜２４を除去
する。そして、この状態から、フッ酸などを用いたウェ
ットエッチングを行い、図３（ｃ）に示すように、シリ
コン基板２０上に形成されたシリコン酸窒化膜２３のう
ち、薄膜形成領域に形成されている部分を除去する。こ
れにより、厚膜形成領域のシリコン酸窒化膜２３はシリ
コン基板２０上にそのまま残り、薄膜形成領域のシリコ
ン基板２０表面は露出した状態となる。
【００３１】保護膜２４を除去して洗浄した後、このシ
リコン基板２０を、ＣＶＤ装置の真空チャンバに搬送
し、この真空チャンバ内で温度４００℃に加熱する。こ
の真空チャンバ内に、塩化ハフニウムと水蒸気を切り替
えながら繰り返し順番に導入し、原子層化学気相成長
（ＡＬＣＶＤ）法により、図３（ｄ）に示すように、シ
リコン基板２０上およびシリコン酸窒化膜２３上に膜厚
３ｎｍの酸化ハフニウム膜２５を成膜する。
【００３２】このように酸化ハフニウム膜２５を成膜す
ることにより、薄膜形成領域には、高誘電率膜として単
層の酸化ハフニウム膜２５が形成され、厚膜形成領域に
は、シリコン酸窒化膜２３上に酸化ハフニウム膜２５が
積層される。この酸化ハフニウム膜２５の成膜では、下
層絶縁膜がシリコン酸窒化膜２３であるので、原料に塩
素が含まれていても、その劣化が抑えられ、シリコン基
板２０上に異なる膜厚の絶縁膜２６を、絶縁性を損ねる
ことなく形成することができる。
【００３３】以上説明したように、下層絶縁膜が、図２
に示したシリコン酸化膜１２であれば、高誘電率膜の形
成には、非塩素系金属化合物原料を用いる。また、下層
絶縁膜が、図３に示したシリコン酸窒化膜２３であれ
ば、高誘電率膜の形成には、金属塩化物原料を用いる。
これにより、下層絶縁膜の信頼性を損なわずに上層に高
誘電率膜を積層することができる。
【００３４】図４はゲート電圧とゲートリーク電流との
関係を示す図である。図４では、横軸にゲート電圧
（Ｖ）の値を示し、縦軸にゲートリーク電流（Ａ）の値
を示している。また、この測定には、上記の第１，第２
の実施の形態に示した方法によって絶縁膜を形成した面
積４．０９６×１０-3（ｃｍ2）のｎチャネル型ＭＯＳ
ダイオード（以下「ｎＭＯＳダイオード」という）を使
用する。なお、図４には、第１の実施の形態に示した方
法により絶縁膜を形成した場合（図中「ＳｉＯ2＋Ｈｆ
Ｏ2（w/o Ｃｌ source）」と示す）、第２の実施の形態
に示した方法により絶縁膜を形成した場合（図中「Ｓｉ
ＯＮ＋ＨｆＯ2」と示す）の各測定結果を示している。
また、これらに加えて、図４には、シリコン酸化膜のみ
を絶縁膜とした場合（図中「ＳｉＯ2」と示す）、シリ
コン酸化膜に従来の方法で酸化ハフニウムを積層した場
合（図中「ＳｉＯ2＋ＨｆＯ2」と示す）の測定結果につ
いても、併せて示している。
【００３５】図４に示すように、シリコン酸化膜のみを
絶縁膜として用いた場合には、ゲート電圧を０Ｖから負
に増加させていくと、−４．５Ｖ程度までは、非常に小
さなゲートリーク電流値を維持している。
【００３６】また、シリコン酸化膜に従来の方法で酸化
ハフニウムを積層した場合には、ゲート電圧を０Ｖから
負に増加させていくとすぐに、高いゲートリーク電流値
を示すようになる。これは、絶縁膜形成時に、下層絶縁
膜であるシリコン酸化膜に劣化が生じ、絶縁性の低下が
引き起こされているためである。
【００３７】一方、第１の実施の形態に示した方法によ
り絶縁膜を形成した場合には、ゲート電圧を０Ｖから負
に増加させたときのゲートリーク電流値は、シリコン酸
化膜のみを絶縁膜として用いた場合に近い値を示すよう
になる。したがって、第１の実施の形態に示した方法に
より、絶縁性の低下が抑えられているということができ
る。
【００３８】また、第２の実施の形態に示した方法によ
り絶縁膜を形成した場合には、ゲート電圧が−２Ｖ程度
まではゲートリーク電流値は低く抑えられ、その後、上
昇する傾向が認められる。したがって、第２の実施の形
態に示した方法によっても、絶縁性の低下を抑えること
が可能である。
【００３９】これらの結果から、下層絶縁膜がシリコン
酸化膜であれば、上層の高誘電率膜の形成には、非塩素
系金属化合物原料を用い、下層絶縁膜がシリコン酸窒化
膜であれば、上層の高誘電率膜の形成には、金属塩化物
原料を用いることができる。これにより、下層絶縁膜の
劣化を抑えて、高誘電率膜との積層構造を有する絶縁膜
を形成することができる。その結果、異なる膜厚の絶縁
膜を有する半導体装置を、高性能でかつ高い信頼性をも
って形成することが可能となる。
【００４０】なお、以上の説明では、１つの半導体装置
内に、２種の膜厚の絶縁膜を形成する場合について述べ
たが、本発明はこれに限定されるものではなく、２種以
上の膜厚の絶縁膜を形成する場合にも利用することが可
能である。
【００４１】（付記１） ２種以上の異なる膜厚の絶縁
膜を有するＭＯＳ構造の半導体装置の製造方法におい
て、半導体基板上にシリコン酸化膜を形成し、形成され
た前記シリコン酸化膜を部分的に除去し、前記シリコン
酸化膜が除去されて露出した前記半導体基板上と前記シ
リコン酸化膜上とに、非塩素系金属化合物を用いて、前
記シリコン酸化膜よりも誘電率が高い高誘電率膜を形成
することを特徴とする半導体装置の製造方法。
【００４２】（付記２） 前記非塩素系金属化合物を用
いて、前記シリコン酸化膜よりも誘電率が高い前記高誘
電率膜を形成する際には、ハフニウム、アルミニウム、
ジルコニウム、イットリウム、トリウム、プラセオジ
ム、ネオジム、リチウム、ベリリウム、マグネシウム、
スカンジウム、ストロンチウムおよびランタンのうち少
なくとも１つの金属を組成に含む前記非塩素系金属化合
物を用いることを特徴とする付記１記載の半導体装置の
製造方法。
【００４３】（付記３） 前記非塩素系金属化合物を用
いて、前記シリコン酸化膜よりも誘電率が高い前記高誘
電率膜を形成する際には、前記非塩素系金属化合物とし
て、テトラキスジエチルアミノハフニウムを用いること
を特徴とする付記１記載の半導体装置の製造方法。
【００４４】（付記４） 前記非塩素系金属化合物を用
いて、前記シリコン酸化膜よりも誘電率が高い前記高誘
電率膜を形成する際には、前記高誘電率膜を、金属酸化
物で形成することを特徴とする付記１記載の半導体装置
の製造方法。
【００４５】（付記５） 露出した前記半導体基板上と
前記シリコン酸化膜上とに、前記非塩素系金属化合物を
用いて、前記シリコン酸化膜よりも誘電率が高い前記高
誘電率膜を形成する際には、テトラキスジエチルアミノ
ハフニウムと酸素ガスとを用いて、露出した前記半導体
基板上と前記シリコン酸化膜上とに酸化ハフニウムを成
膜して前記高誘電率膜を形成することを特徴とする付記
１記載の半導体装置の製造方法。
【００４６】（付記６） ２種以上の異なる膜厚の絶縁
膜を有するＭＯＳ構造の半導体装置の製造方法におい
て、半導体基板上にシリコン酸窒化膜を形成し、形成さ
れた前記シリコン酸窒化膜を部分的に除去し、前記シリ
コン酸窒化膜が除去されて露出した前記半導体基板上と
前記シリコン酸窒化膜上とに、前記シリコン酸窒化膜よ
りも誘電率が高い高誘電率膜を形成することを特徴とす
る半導体装置の製造方法。
【００４７】（付記７） 前記シリコン酸窒化膜よりも
誘電率が高い前記高誘電率膜を形成する際には、ハフニ
ウム、アルミニウム、ジルコニウム、イットリウム、ト
リウム、プラセオジム、ネオジム、リチウム、ベリリウ
ム、マグネシウム、スカンジウム、ストロンチウムおよ
びランタンのうち少なくとも１つの金属を組成に含む金
属塩化物を用いることを特徴とする付記６記載の半導体
装置の製造方法。
【００４８】（付記８） 前記シリコン酸窒化膜よりも
誘電率が高い前記高誘電率膜を形成する際には、前記高
誘電率膜を、金属酸化物で形成することを特徴とする付
記６記載の半導体装置の製造方法。
【００４９】（付記９） 前記半導体基板上に前記シリ
コン酸窒化膜を形成する際には、酸素ガスを用いて前記
半導体基板上にシリコン酸化膜を形成した後、前記酸素
ガスを一酸化窒素に切り替えて、前記シリコン酸化膜を
窒化して前記シリコン酸窒化膜を形成することを特徴と
する付記６記載の半導体装置の製造方法。
【００５０】（付記１０） 露出した前記半導体基板上
と前記シリコン酸窒化膜上とに、前記シリコン酸窒化膜
よりも誘電率が高い前記高誘電率膜を形成する際には、
塩化ハフニウムと水蒸気とを切り替えながら繰り返し順
番に用いて、露出した前記半導体基板上と前記シリコン
酸窒化膜上とに酸化ハフニウムを成膜して前記高誘電率
膜を形成することを特徴とする付記６記載の半導体装置
の製造方法。
【００５１】（付記１１） ２種以上の異なる膜厚の絶
縁膜を有するＭＯＳ構造の半導体装置において、半導体
基板上と前記半導体基板上に部分的に形成されたシリコ
ン酸化膜上とに、非塩素系金属化合物を用いて形成され
て前記シリコン酸化膜よりも誘電率が高い高誘電率膜を
有することを特徴とする半導体装置。
【００５２】（付記１２） 前記非塩素系金属化合物
は、ハフニウム、アルミニウム、ジルコニウム、イット
リウム、トリウム、プラセオジム、ネオジム、リチウ
ム、ベリリウム、マグネシウム、スカンジウム、ストロ
ンチウムおよびランタンのうち少なくとも１つの金属を
組成に含むことを特徴とする付記１１記載の半導体装
置。
【００５３】（付記１３） 前記非塩素系金属化合物
は、テトラキスジエチルアミノハフニウムであることを
特徴とする付記１１記載の半導体装置。 （付記１４） 前記高誘電率膜は、非塩素系金属化合物
を用いて形成された金属酸化物であることを特徴とする
付記１１記載の半導体装置。
【００５４】（付記１５） ２種以上の異なる膜厚の絶
縁膜を有するＭＯＳ構造の半導体装置において、半導体
基板上と前記半導体基板上に部分的に形成されたシリコ
ン酸窒化膜上とに、金属塩化物を用いて形成されて前記
シリコン酸窒化膜よりも誘電率が高い高誘電率膜を有す
ることを特徴とする半導体装置。
【００５５】（付記１６） 前記金属塩化物は、ハフニ
ウム、アルミニウム、ジルコニウム、イットリウム、ト
リウム、プラセオジム、ネオジム、リチウム、ベリリウ
ム、マグネシウム、スカンジウム、ストロンチウムおよ
びランタンのうち少なくとも１つの金属を組成に含むこ
とを特徴とする付記１５記載の半導体装置。
【００５６】（付記１７） 前記高誘電率膜は、金属塩
化物を用いて形成された金属酸化物であることを特徴と
する付記１５記載の半導体装置。
【００５７】
【発明の効果】以上説明したように本発明では、シリコ
ン酸化膜の上層に高誘電率膜を形成して絶縁膜を形成す
るときには、非塩素系金属化合物を用いる。また、シリ
コン酸窒化膜の上層に高誘電率膜を形成して絶縁膜を形
成する。これにより、下層絶縁膜であるシリコン酸化膜
またはシリコン酸窒化膜の劣化を抑えて、高誘電率膜と
の積層構造を有する絶縁膜を形成することができる。し
たがって、異なる膜厚の絶縁膜を有する半導体装置を、
高性能でかつ高い信頼性をもって形成することができ
る。
【図面の簡単な説明】
【図１】半導体基板上に異なる膜厚の絶縁膜を形成する
工程の説明図であって、（ａ）は下層絶縁膜形成工程、
（ｂ）は下層絶縁膜除去工程、（ｃ）は高誘電率膜形成
工程の説明図である。
【図２】第１の実施の形態にかかる絶縁膜の形成工程の
説明図であって、（ａ）は下層絶縁膜形成工程、（ｂ）
は下層絶縁膜除去工程、（ｃ）は高誘電率膜形成工程の
説明図である。
【図３】第２の実施の形態に係る絶縁膜の形成工程の説
明図であって、（ａ）は下層絶縁膜形成工程、（ｂ）下
層絶縁膜窒化工程、（ｃ）は下層絶縁膜除去工程、
（ｄ）は高誘電率膜形成工程の説明図である。
【図４】ゲート電圧とゲートリーク電流との関係を示す
図である。
【符号の説明】
１ 半導体基板 ２，１１，２１ 素子分離領域 ３ 下層絶縁膜 ４ 高誘電率膜 ５，１５，２６ 絶縁膜 １０，２０ シリコン基板 １２，２２ シリコン酸化膜 １３，２４ 保護膜 １４，２５ 酸化ハフニウム膜 ２３ シリコン酸窒化膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 杉田 義博 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 入野 清 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 青山 敬幸 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 吉田 親子 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 杉山 芳弘 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 田中 均 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 高崎 金剛 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5F048 AA07 AC01 BB11 BB12 BB16 BB17 BG14 5F058 BA20 BD01 BD04 BD05 BD15 BE03 BF02 BF27 BF29 BJ01 5F140 AA00 AB01 AC32 BA01 BD01 BD05 BD09 BD11 BD13 BE02 BE07 BE08 BE10 BE13 BE14 CB04

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 ２種以上の異なる膜厚の絶縁膜を有する
    ＭＯＳ（Metal Oxide Semiconductor）構造の半導体装
    置の製造方法において、 半導体基板上にシリコン酸化膜を形成し、 形成された前記シリコン酸化膜を部分的に除去し、 前記シリコン酸化膜が除去されて露出した前記半導体基
    板上と前記シリコン酸化膜上とに、非塩素系金属化合物
    を用いて、前記シリコン酸化膜よりも誘電率が高い高誘
    電率膜を形成することを特徴とする半導体装置の製造方
    法。
  2. 【請求項２】 露出した前記半導体基板上と前記シリコ
    ン酸化膜上とに、前記非塩素系金属化合物を用いて、前
    記シリコン酸化膜よりも誘電率が高い前記高誘電率膜を
    形成する際には、テトラキスジエチルアミノハフニウム
    と酸素ガスとを用いて、露出した前記半導体基板上と前
    記シリコン酸化膜上とに酸化ハフニウムを成膜して前記
    高誘電率膜を形成することを特徴とする請求項１記載の
    半導体装置の製造方法。
  3. 【請求項３】 ２種以上の異なる膜厚の絶縁膜を有する
    ＭＯＳ構造の半導体装置の製造方法において、 半導体基板上にシリコン酸窒化膜を形成し、 形成された前記シリコン酸窒化膜を部分的に除去し、 前記シリコン酸窒化膜が除去されて露出した前記半導体
    基板上と前記シリコン酸窒化膜上とに、前記シリコン酸
    窒化膜よりも誘電率が高い高誘電率膜を形成することを
    特徴とする半導体装置の製造方法。
  4. 【請求項４】 前記半導体基板上に前記シリコン酸窒化
    膜を形成する際には、酸素ガスを用いて前記半導体基板
    上にシリコン酸化膜を形成した後、前記酸素ガスを一酸
    化窒素に切り替えて、前記シリコン酸化膜を窒化して前
    記シリコン酸窒化膜を形成することを特徴とする請求項
    ３記載の半導体装置の製造方法。
  5. 【請求項５】 露出した前記半導体基板上と前記シリコ
    ン酸窒化膜上とに、前記シリコン酸窒化膜よりも誘電率
    が高い前記高誘電率膜を形成する際には、塩化ハフニウ
    ムと水蒸気とを切り替えながら繰り返し順番に用いて、
    露出した前記半導体基板上と前記シリコン酸窒化膜上と
    に酸化ハフニウムを成膜して前記高誘電率膜を形成する
    ことを特徴とする請求項３記載の半導体装置の製造方
    法。
  6. 【請求項６】 ２種以上の異なる膜厚の絶縁膜を有する
    ＭＯＳ構造の半導体装置において、 半導体基板上と前記半導体基板上に部分的に形成された
    シリコン酸化膜上とに、非塩素系金属化合物を用いて形
    成されて前記シリコン酸化膜よりも誘電率が高い高誘電
    率膜を有することを特徴とする半導体装置。
  7. 【請求項７】 前記非塩素系金属化合物は、ハフニウム
    （Ｈｆ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚ
    ｒ）、イットリウム（Ｙ）、トリウム（Ｔｈ）、プラセ
    オジム（Ｐｒ）、ネオジム（Ｎｄ）、リチウム（Ｌ
    ｉ）、ベリリウム（Ｂｅ）、マグネシウム（Ｍｇ）、ス
    カンジウム（Ｓｃ）、ストロンチウム（Ｓｒ）およびラ
    ンタン（Ｌａ）のうち少なくとも１つの金属を組成に含
    むことを特徴とする請求項６記載の半導体装置。
  8. 【請求項８】 前記非塩素系金属化合物は、テトラキス
    ジエチルアミノハフニウムであることを特徴とする請求
    項６記載の半導体装置。
  9. 【請求項９】 ２種以上の異なる膜厚の絶縁膜を有する
    ＭＯＳ構造の半導体装置において、 半導体基板上と前記半導体基板上に部分的に形成された
    シリコン酸窒化膜上とに、金属塩化物を用いて形成され
    て前記シリコン酸窒化膜よりも誘電率が高い高誘電率膜
    を有することを特徴とする半導体装置。
  10. 【請求項１０】 前記金属塩化物は、ハフニウム、アル
    ミニウム、ジルコニウム、イットリウム、トリウム、プ
    ラセオジム、ネオジム、リチウム、ベリリウム、マグネ
    シウム、スカンジウム、ストロンチウムおよびランタン
    のうちの少なくとも１つの金属を組成に含むことを特徴
    とする請求項９記載の半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005236083A (ja) * 2004-02-20 2005-09-02 Toshiba Corp 半導体装置の製造方法
JP2006164998A (ja) * 2004-12-02 2006-06-22 Renesas Technology Corp 半導体装置およびその製造方法
WO2013051362A1 (ja) * 2011-10-04 2013-04-11 東京エレクトロン株式会社 半導体装置の製造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6974764B2 (en) * 2003-11-06 2005-12-13 Intel Corporation Method for making a semiconductor device having a metal gate electrode
US7071038B2 (en) * 2004-09-22 2006-07-04 Freescale Semiconductor, Inc Method of forming a semiconductor device having a dielectric layer with high dielectric constant
KR100827435B1 (ko) * 2006-01-31 2008-05-06 삼성전자주식회사 반도체 소자에서 무산소 애싱 공정을 적용한 게이트 형성방법
US7759746B2 (en) * 2006-03-31 2010-07-20 Tokyo Electron Limited Semiconductor device with gate dielectric containing aluminum and mixed rare earth elements
US20070237697A1 (en) * 2006-03-31 2007-10-11 Tokyo Electron Limited Method of forming mixed rare earth oxide and aluminate films by atomic layer deposition
US7816737B2 (en) * 2006-03-31 2010-10-19 Tokyo Electron Limited Semiconductor device with gate dielectric containing mixed rare earth elements
US8012442B2 (en) * 2006-03-31 2011-09-06 Tokyo Electron Limited Method of forming mixed rare earth nitride and aluminum nitride films by atomic layer deposition
US8097300B2 (en) * 2006-03-31 2012-01-17 Tokyo Electron Limited Method of forming mixed rare earth oxynitride and aluminum oxynitride films by atomic layer deposition
US7767262B2 (en) * 2006-09-29 2010-08-03 Tokyo Electron Limited Nitrogen profile engineering in nitrided high dielectric constant films
US8076241B2 (en) * 2009-09-30 2011-12-13 Tokyo Electron Limited Methods for multi-step copper plating on a continuous ruthenium film in recessed features

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6077743A (en) * 1998-04-24 2000-06-20 Vanguard International Semiconductor Corporation Method for making dynamic random access memory cells having brush-shaped stacked capacitors patterned from a hemispherical grain hard mask
US6362041B1 (en) * 2000-06-19 2002-03-26 Taiwan Semiconductor Manufacturing Company Method and structure for stacked DRAM capacitors and FETs for embedded DRAM circuits
US6642131B2 (en) * 2001-06-21 2003-11-04 Matsushita Electric Industrial Co., Ltd. Method of forming a silicon-containing metal-oxide gate dielectric by depositing a high dielectric constant film on a silicon substrate and diffusing silicon from the substrate into the high dielectric constant film
US6451641B1 (en) * 2002-02-27 2002-09-17 Advanced Micro Devices, Inc. Non-reducing process for deposition of polysilicon gate electrode over high-K gate dielectric material

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005236083A (ja) * 2004-02-20 2005-09-02 Toshiba Corp 半導体装置の製造方法
JP2006164998A (ja) * 2004-12-02 2006-06-22 Renesas Technology Corp 半導体装置およびその製造方法
WO2013051362A1 (ja) * 2011-10-04 2013-04-11 東京エレクトロン株式会社 半導体装置の製造方法

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