JP2003241225A - 液晶装置、及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 閉回路を構成している信号線をシール下配線
としてギャップ材含有のシール材の下層側を通しても断
線の発生しない液晶装置を提供すること。 【解決手段】 シール材ＧＳの形成領域にリセット信号
線８１，８２の延在部と定電位配線８４の延在部が誘電
体膜４を介して重なるとともに、その重なりの領域は第
１基板の凹部１１０上に配置されてなる

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アクティブマトリ
クス基板を用いた液晶装置に関するものである。さらに
詳しくは、アクティブマトリクス基板と対向基板とを貼
り合わせるギャップ材含有のシール材を形成する領域で
下地となるシール材形成領域の構造に関するものであ
る。

【０００２】

【従来の技術】液晶装置に用いられるアクティブマトリ
クス基板には、石英基板や無アリカリガラスなどの基板
上に複数の走査線と複数のデータ線とが交差する方向に
形成され、これらの信号線によって複数の画素がマトリ
クス状に構成されている。これらの画素がマトリクス状
に並んでいる領域が画面表示領域である。アクティブマ
トリクス基板と対向基板とは画面表示領域より外側に形
成されたギャップ材含有のシール材によって所定のセル
ギャップを隔てて貼り合わされるが、セルギャップを精
度よくだすには、アクティブマトリクス基板側において
シール材の下地領域となる部分には、シール材形成領域
としての平坦さが求められる。

【０００３】そこで、従来は、図１７に示すように、ア
クティブマトリクス基板ＡＭでは、画面表示領域２１の
外側において、画面表示領域２１からデータ線駆動回路
２２へのデータ線Ｘの引き出し部分、および画面表示領
域２１から走査線駆動回路２３への走査線Ｙの引き出し
部分が多数並列し、そこに実質的に平坦な領域を形成し
ているので、この領域をシール材形成領域ＧＡとして利
用することがある。この場合には、たとえば、データ線
Ｘの引き出し部分および走査線Ｙの引き出し部分をその
ままシール材形成領域ＧＡを構成するシール下配線とし
て利用することもあるが、図１８、および図１９
（Ａ）、（Ｂ）に示すように、たとえば、走査線Ｙをポ
リシリコン膜からなる下層側配線３ｂとし、この下層側
配線３ｂに第１層間絶縁膜４を介してアルミニウム膜か
らなる上層側配線６ｂを重ねてシール下配線を２層構造
とすることにより、周囲より１段高くし、かつ、各配線
が隣合う配線とわずかな隙間を介して並んだシール材形
成領域ＧＡを構成することがある。このように構成する
と、図１９（Ｂ）に示すように、アクティブマトリクス
基板ＡＭと対向基板ＯＰとをギャップ材Ｇ含有のシール
材ＧＳによって貼り合わせたとき、各配線上にシール材
ＧＳに含まれていたギャップ材Ｇがのるので、アクティ
ブマトリクス基板ＡＭと対向基板ＯＰとのセルギャップ
を制御することができる。

【０００４】

【発明が解決しようとする課題】図１９（Ｂ）に示すよ
うに、シール下配線に相当する部分が周囲からみて１段
高く突出しているのを利用したギャップ制御構造では、
ギャップ材Ｇからの応力がシール下配線に集中するの
で、シール下配線にクラックが発生しやすい傾向にあ
る。それでも、シール下配線があくまで閉回路を構成し
ていないダミー配線であれば、たとえ断線が発生しても
表示に支障がない。

【０００５】しかし、データ線Ｘや走査線Ｙのようにそ
れ自身が信号線として閉回路を構成しているような配線
をシール下配線として用いた場合に、前記の断線が発生
すると、表示に線欠陥が発生するという問題点がある。
このような問題点はシール下配線を１層の配線から構成
した場合でも発生するが、シール下配線を２層構造にす
ると、その分、シール下配線に相当する部分が高く突出
するので断線が発生しやすい傾向にある。

【０００６】以上の問題点に鑑みて、本発明の課題は、
閉回路を構成している信号線をシール下配線としてギャ
ップ材含有のシール材の下層側を通しても断線の発生し
ない液晶装置を提供することにある。

【０００７】

【課題を解決するための手段】上記課題を解決するた
め、本発明は、第１と第２基板間に封入された液晶と、
前記第１基板上に設けられた複数の走査線と、前記複数
の走査線に交差する複数のデータ線と、前記走査線とデ
ータ線の交差に対応して設けられたトランジスタと、前
記トランジスタに対応して設けられた画素電極とからな
る画素領域と、前記画素領域の周囲に前記液晶を封入し
前記第１基板と前記第２基板を貼り合わせるシール材
と、前記複数のデータ線への画像信号の供給に先立って
リセット電位を印加するためのリセット信号線と、前記
シール材の形成領域よりも外側に設けられた定電位配線
とを備え、前記シール材の形成領域に前記リセット信号
線の延在部と前記定電位配線の延在部が誘電体膜を介し
て重なるとともに、その重なりの領域は前記第１基板の
凹部上に配置されてなることを特徴とする。

【０００８】また、本発明は、前記リセット信号線の延
在部と前記定電位配線の延在部の重なりは、その一方が
前記誘電体膜に形成されたコンタクトホールを介して他
方と重なるように配線が形成されていると良い。

【０００９】また、本発明は、前記リセット信号線の延
在部及び前記定電位配線の延在部は複数本延在して各々
が重なり、前記凹部は前記各々の重なりに対応して形成
されていると良い。

【００１０】また、本発明の液晶装置の製造方法は、第
１と第２基板間に封入された液晶と、前記第１基板上に
設けられた複数の走査線と、前記複数の走査線に交差す
る複数のデータ線と、前記走査線とデータ線の交差に対
応して設けられたトランジスタと、前記トランジスタに
対応して設けられた画素電極とからなる画素領域と、前
記画素領域の周囲に前記液晶を封入し前記第１基板と前
記第２基板を貼り合わせるシール材と、前記複数のデー
タ線への画像信号の供給に先立ってリセット電位を印加
するためのリセット信号線と、前記シール材の形成領域
よりも外側に設けられた定電位配線とを備えた液晶装置
の製造方法であって、前記第１基板上であって、前記シ
ール材の形成領域に前記リセット信号線の延在部と前記
定電位配線の延在部が誘電体膜を介して重なる領域に凹
部を形成することを特徴とすることを特徴とする。

【００１１】本発明によれば、シール材の形成領域にお
いて、配線は凹部に形成されているため、配線の膜厚分
に相当する盛り上がりは溝の深さで緩和、吸収されるた
め、シール材からの応力はシール材形成領域に分散して
加わるので、シール材下に形成された配線に集中するこ
とを防ぐことができる。

【００１２】

【発明の実施の形態】図面を参照して、本発明の実施の
形態を説明する。

【００１３】（液晶装置の全体構成）図１および図２
は、それぞれ、本発明を適用した液晶装置の平面図、お
よびそのＨ−Ｈ′線における断面図である。

【００１４】これらの図に示すように、液晶装置ＬＰ
は、後述する画素がマトリクス状に形成された矩形の画
面表示領域２１、この画面表示領域２１の外側領域に形
成されたデータ線駆動回路２２、および画面表示領域２
１の両側に形成された一対の走査線駆動回路２３を備え
るアクティブマトリクス基板ＡＭと、このアクティブマ
トリクス基板ＡＭに対向配置された対向基板ＯＰとから
概略構成されている。

【００１５】対向基板ＯＰとアクティブマトリクス基板
ＡＭとは、画面表示領域２１とデータ線駆動回路２２お
よび走査線駆動回路２３との間に相当する領域で画面表
示領域２１の外周縁に沿って形成されたギャップ材含有
のシール材ＧＳによって所定のセルギャップを隔てて貼
り合わされているとともに、このシール材ＧＳの内側領
域に液晶ＬＣが封入されている。ここで、シール材ＧＳ
は部分的に途切れているので、この途切れ部分によっ
て、液晶注入口２４１が構成されている。このため、液
晶装置ＬＰでは、対向基板ＯＰとアクティブマトリクス
基板ＡＭとを貼り合わせた後、シール材ＧＳの内側領域
を減圧状態にすれば、液晶注入口２４１から液晶ＬＣを
減圧注入でき、液晶ＬＣを封入した後、液晶注入口２４
１を封止剤２４２で塞いだ構成になっている。シール材
ＧＳには、エポキシ樹脂や各種の紫外線硬化樹脂などを
用いることができ、それに配合されるギャップ材として
は直径約２μｍ〜約６μｍの円筒や球状のグラスファイ
バーなどを用いることができる。

【００１６】ここで、対向基板ＯＰはアクティブマトリ
クス基板ＡＭよりも小さいので、アクティブマトリクス
基板ＡＭの周辺部分は、対向基板ＯＰの外周縁よりはみ
出た状態に貼り合わされる。従って、シール材ＧＳは、
対向基板ＯＰからみれば基板外周縁に沿って形成されて
いるが、アクティブマトリクス基板ＡＭからみれば、基
板外周縁からかなり内側に形成されている。それ故、走
査線駆動回路２３およびデータ線駆動回路２２は、対向
基板ＯＰの外側に位置しており、対向基板ＯＰとは対向
していない。

【００１７】アクティブマトリクス基板ＡＭでは、デー
タ線駆動回路２２の側の辺部分には定電源、変調画像信
号、各種信号などが入力されるアルミニウム膜等の金属
膜、金属シリサイド膜、あるいはＩＴＯ膜等の導電膜か
らなる多数の外部入出力端子２５が構成されている。こ
れらの外部入出力端子２５からは、走査線駆動回路２３
およびデータ線駆動回路２２を駆動するためのアルミニ
ウム膜等の低抵抗な金属膜や金属シリサイド膜からなる
複数の信号線２８がそれぞれ引き回されている。

【００１８】対向基板ＯＰには、アクティブマトリクス
基板ＡＭの側に形成されている各画素の画素電極に対し
て液晶ＬＣを挟んで対向するＩＴＯ膜からなる対向電極
５１と、各画素を囲むように形成された遮光膜からなる
ブラックマトリクスＢＭ１とが形成されている。また、
対向基板ＯＰには、シール材ＧＳの内周縁に沿って表示
画面見切り用の遮光膜ＢＭ２も形成されている。

【００１９】アクティブマトリクス基板ＡＭの外周部分
には、シール材ＧＳの形成領域のうち画面表示領域２１
の角部分に相当する領域に上下導通端子３３が形成さ
れ、この上下導通端子３３上でアクティブマトリクス基
板ＡＭと対向基板ＯＰとの間に挟まれた銀点ボールから
なる上下導通材３１によって、アクティブマトリクス基
板ＡＭの共通電位線３２から対向基板ＯＰの対向電極５
１には共通電位が供給されている。

【００２０】（アクティブマトリクス基板および画面表
示領域の構成）図３は、本形態の液晶装置に用いられる
駆動回路内蔵型のアクティブマトリクス基板のブロック
図である。

【００２１】図３において、一点鎖線Ｌ１は画面表示領
域２１を区画する位置を示し、一点鎖線Ｌ２は、シール
材ＧＳの形成領域を示している。

【００２２】アクティブマトリクス基板ＡＭでは、石英
基板や無アルカリガラスなどの透明な基板１０の上に複
数の走査線Ｙと複数のデータ線Ｘとによって複数の画素
ＰＸがマトリクス状に構成されている。いずれの画素Ｐ
Ｘも、それを取り出して図４に示すように、走査線Ｙお
よびデータ線Ｘに接続する画素スイッチング用の薄膜ト
ランジスタ６０（以下、薄膜トランジスタをＴＦＴとい
う。）が形成されている。このＴＦＴ６０の基本的な構
成は、従来からあるＴＦＴの構成と同一なので、製造方
法の中で詳述するが、そのドレイン電極は、対向基板Ｏ
Ｐの対向電極５１との間に液晶ＬＣを挟んで液晶セルを
構成する画素電極９ａである。なお、液晶セルに対して
は、前段のゲート線や容量配線Ｚを利用して保持容量Ｃ
ＡＰが構成されている。画素スイッチング用のＴＦＴ６
０は、走査線Ｙの一部であるゲート電極と、データ線Ｘ
の一部であるソース電極に第１層間絶縁膜の第１のコン
タクトホール５ａを介して電気的に接続するソース領域
と、第１層間絶縁膜および第２層間絶縁膜を貫通する第
２のコンタクトホール８ａを介してＩＴＯ膜からなる画
素電極９ａが電気的に接続するドレイン領域とを備えて
いる。

【００２３】（駆動回路の構成）再び図３において、ア
クティブマトリクス基板ＡＭに構成されているデータ線
駆動回路２２は、Ｘ側シフトレジスタ回路およびバッフ
ァ回路を有しており、データ線駆動回路２２と画面表示
領域２１との間には、Ｘ側シフトレジスタ回路からバッ
ファ回路を介して出力された信号に基づいて動作するＴ
ＦＴ（アナログスイッチ）を備えるサンプリング回路２
２４、および６相に展開された各画像信号に対応する６
本の画像信号線ＶＩＤ１〜ＶＩＤ６が構成されている。
なお、データ線駆動回路２２、画像信号線ＶＩＤ１〜Ｖ
ＩＤ６、およびサンプリング回路２２４は、Ｘ側シフト
レジスタ回路からサンプリング回路２２４への信号を供
給するためのサンプリング駆動信号線６４と、画像信号
線ＶＩＤ１〜ＶＩＤ６とサンプリング回路２２４とを接
続する画像信号サンプリング用配線６５とによって回路
的に接続されている。このため、サンプリング回路２２
４は、データ線駆動回路２２から出力された信号に基づ
いて各ＴＦＴが動作し、画像信号線ＶＩＤ１〜ＶＩＤ６
を介して供給される画像信号を所定のタイミングでデー
タ線Ｘに取り込み、各画素ＰＸに供給することが可能で
ある。

【００２４】また、アクティブマトリクス基板ＡＭに構
成されている走査線駆動回路２３も、Ｙ側シフトレジス
タ回路およびバッファ回路を備えている。

【００２５】本形態のアクティブマトリクス基板ＡＭで
は、さらに、画面表示領域２１に対してデータ線駆動回
路２２が形成されている側とは反対側で前記の表示画面
見切り用の遮光膜ＢＭ２に重なる領域には、各行毎に画
像信号が極性反転する反転駆動方式を適正に行なうため
のリセット駆動回路８０も構成されている。

【００２６】（リセット駆動回路）図５は、図１に示す
液晶装置で行なうリセット（プリチャージ）動作を示す
タイミングチャートである。

【００２７】アクティブマトリクス基板ＡＭを用いた液
晶装置ＬＰにおいて、たとえば、各行毎に画像信号が極
性反転する反転駆動方式を行うと、図５（Ａ）に示すよ
うに、データ線Ｘ（画素スイッチング用のＴＦＴ６０の
ソース電極）に供給される画像信号は１水平走査期間毎
に極性が反転しながらＴＦＴ６０を介して液晶セルに書
き込まれるので、画素スイッチング用のＴＦＴの画素電
極の電位は、図５（Ｂ）に示すように変化する。すなわ
ち、画像信号は１水平走査期間毎に極性が反転するの
で、画素電極の電位は大きく変化し、その分、データ線
Ｘから画像信号線ＶＩＤ１〜ＶＩＤ６への充放電が繰り
返される。このような充放電は、ＮＴＳＣ規格に基づく
表示であればサンプリングレートが比較的低いので、表
示の品位に悪影響を及ぼしにくいが、ＨＤＴＶや倍速Ｎ
ＴＳＣによる表示を行うと、サンプリングレートが高い
ため、表示にノイズなどを発生させる原因となる。

【００２８】そこで、本形態では、図３に示すように、
画面表示領域２１に対してデータ線駆動回路２２とは反
対側の領域には、水平帰線区間などを利用してデータ線
Ｘへの画像信号の供給に先立ってデータ線Ｘのそれぞれ
にリセット電位を印加するための２系列のリセット信号
線８１、８２、リセット電位給断用スイッチ回路８３、
およびこのリセット電位給断用スイッチ回路８３を駆動
するリセット駆動信号線８６を備えるリセット駆動回路
８０を構成し、データ線Ｘからの充放電をリセット電位
で殆ど済ませておく。この構成によれば、図５（Ｃ）に
示すように、データ線Ｘに画像信号を供給する直前にリ
セット信号線８１、８２から所定の極性をもつリセット
電位が印加される。このため、データ線Ｘからの充放電
を画像信号がデータ線Ｘに供給される前に殆ど済ませて
おけるので、図５（Ｄ）に示すように、画素電極の電位
の時間的変化が小さく、データ線Ｘからの充放電量を抑
えることができる。従って、画像信号線ＶＩＤ１〜ＶＩ
Ｄ６の電位の揺れを防止できるので、表示にノイズが発
生することを抑制できる。

【００２９】さらに、本形態のアクティブマトリクス基
板ＡＭでは、リセット信号線８１、８２よりも外側領域
にはリセット信号線８１、８２に平行に定電位線８４が
構成され、この定電位線８４とリセット信号線８１、８
２との間にはキャパシタ８５が構成されている。定電位
線８４は、たとえば、容量配線Ｚなどと同様、アクティ
ブマトリクス基板ＡＭと貼り合わされる対向基板ＯＰの
対向電極５１の電位と同電位に設定され、この電位は図
５（Ｃ）、（Ｄ）に示す画像信号やリセット信号の振幅
の中間電位に相当する。このように、本形態のアクティ
ブマトリクス基板ＡＭでは、リセット信号線８１、８２
と定電位線８４との間にキャパシタ８５が構成されてい
るため、リセット信号線８１、８２の時定数が大きい。
それ故、各データ線Ｘにリセット電位を印加した際にリ
セット信号線８１、８２を介して他のデータ線Ｘに信号
が回り込むことをより確実に防止できる。よって、デー
タ線Ｘへの画像信号の供給に先立ってデータ線Ｘのそれ
ぞれにリセット電位を印加するタイプの液晶装置であっ
ても、信号の回り込みに起因する横クロストークなどが
現れず、表示の品位を向上させることができる。

【００３０】（シール材形成領域の構成）このように構
成したアクティブマトリクス基板ＡＭでは、図３に一点
鎖線Ｌ２で示す領域にシール材ＧＳが形成される。この
シール材ＧＳを形成するにあたって、本形態では、図６
〜図１３を参照して詳述するように、アクティブマトリ
クス基板ＡＭ側でシール材ＧＳの下層側領域には、液晶
装置ＬＰの表示動作などを担う閉回路を構成している信
号線を通すことによって、この領域をシール材形成領域
として実質的に平坦化する。

【００３１】図６は、液晶装置ＬＰのコーナー部分（図
１の円形領域Ｌ１１）の拡大図である。図７は、図６に
示すデータ線駆動回路周辺のシール材形成領域の説明図
である。図８（Ａ）、（Ｂ）はそれぞれ、図７のＢ−
Ｂ′線における断面図、およびＣ−Ｃ′線における断面
図である。図９は、図６に示す走査線駆動回路周辺のシ
ール材形成領域の説明図である。図１０（Ａ）、（Ｂ）
はそれぞれ、図９のＢ−Ｂ′線における断面図、および
Ｃ−Ｃ′線における断面図である。

【００３２】まず、図６に示すように、本形態のアクテ
ィブマトリクス基板ＡＭでは、画面表示領域２１の外側
領域のうち、データ線駆動回路２２と画面表示領域２１
との間では、サンプリング回路２２４と画像信号線ＶＩ
Ｄ１〜ＶＩＤ６との間に相当する領域にギャップ材含有
のシール材ＧＳが形成されている。このため、シール材
ＧＳの下層側領域には、データ線駆動回路２２とサンプ
リング回路２２４とを配線接続する複数列のサンプリン
グ駆動信号線６４（画面表示領域２１からデータ線駆動
回路２２へのデータ線Ｘの引き出し部分）と、画像信号
線ＶＩＤ１〜ＶＩＤ６とサンプリング回路２２４とを接
続する画像信号サンプリング用配線６５（画面表示領域
２１からデータ線駆動回路２２へのデータ線Ｘの引き出
し部分）とがシールが形成された領域下の配線として並
列して通過している。

【００３３】また、図７にデータ線駆動回路２２の周辺
を拡大して示すように、サンプリング信号駆動信号線６
４および画像信号サンプリング用配線６５の形成領域の
両側には、これらの信号線と等間隔にリセット駆動回路
８０のリセット信号線８１およびリセット駆動信号線８
６が通っており、これらのリセット信号線８１およびリ
セット駆動信号線８６も、シール材ＧＳの下層側領域を
シール下配線として通過している。

【００３４】なお、マトリクス状に形成した各画素ＰＸ
のうち、外周縁にある画素は特性が安定しないとして、
表示に使用されないダミー画素ＰＸ′として見切り用の
遮光膜ＢＭ２に重なっている。

【００３５】ここで、サンプリング信号駆動信号線６
４、画像信号サンプリング用配線６５、リセット信号線
８１およびリセット駆動信号線８６は、シール材ＧＳの
下層側を通るシール下配線に相当する部分が、図７およ
び図８（Ａ）に示すように、データ線Ｘと同時形成され
たアルミニウム膜（導電膜）からなる上層側配線６ｂと
して構成され、この上層側配線６ｂは、走査線Ｙと同時
形成されたポリシリコン膜（導電膜）からなる下層側配
線３ｂに第１層間絶縁膜４を介して重なっている。ま
た、下層側配線３ｂと上層側配線６ｂとは、第１層間絶
縁膜４の複数のコンタクトホール５ｂを介して複数箇所
で電気的に接続して冗長配線構造を構成している。

【００３６】このように、下層側配線３ｂと上層側配線
６ｂが２層構造で、隣合う配線とわずかな隙間を介して
並んでいるのを利用して、そこをシール材ＧＳを塗布す
べきシール材形成領域ＧＡとして利用するが、本形態で
は、図８（Ｂ）に図７のＣ−Ｃ′断面を示すように、基
板１０の表面のうちシール材形成領域ＧＡにおいて各々
のシール下配線（下層側配線３ｂおよび上層側配線６
ｂ）と重なる領域には基板表面で凹む複数列の溝１１０
（凹部）が形成されている。従って、シール材ＧＳの下
層側に相当する領域にシール下配線（下層側配線３ｂお
よび上層側配線６ｂ）を形成しても、シール下配線の膜
厚分に相当する盛り上がりは溝１１０の深さで緩和、吸
収されるので、シール材形成領域ＧＡの最表層（第２層
間絶縁膜７の表面）は平坦である。このため、シール材
形成領域ＧＡの表面にギャップ材Ｇを含有のシール材Ｇ
Ｓを塗布し、このシール材ＧＳによってアクティブマト
リクス基板ＡＭと対向基板ＯＰとを貼り合わせても、ギ
ャップ材Ｇからの応力はシール材形成領域ＧＡに分散し
て加わるので、シール下配線（下層側配線３ｂおよび上
層側配線６ｂ）に集中することがない。それ故、閉回路
を構成している信号線（サンプリング信号駆動信号線６
４、画像信号サンプリング用配線６５、リセット信号線
８１およびリセット駆動信号線８６）をギャップ材Ｇを
含有のシール材ＧＳの下層側を通しても断線が発生しな
いので、表示の線欠陥などは発生しない。

【００３７】また、このシール下配線に相当する部分で
は、配線が２層構造になっているので、電気的抵抗が小
さいとともに、たとえ下層側配線３ｂおよび上層側配線
６ｂの一方に断線が発生したとしても、信号や電位の伝
達・供給が可能であり、表示には支障がない。

【００３８】図６に示すように、走査線駆動回路２３と
画面表示領域２１との間では、画面表示領域２１から走
査線駆動回路２３への走査線Ｙの引き出し部分に相当す
る領域にシール材ＧＳが形成されている。従って、シー
ル材ＧＳの下層側領域には、走査線Ｙがシール下配線と
して並列して通過している。

【００３９】また、図９にデータ線駆動回路２２の周辺
を拡大して示すように、走査線Ｙに隣接する位置にはリ
セット駆動回路８０のリセット信号線８２が通ってお
り、このリセット信号線８２も、シール材ＧＳの下層側
領域をシール下配線として通過している。

【００４０】ここで、走査線Ｙは、シール材ＧＳの下層
側を通るシール下配線に相当する部分が、図９および図
１０（Ａ）に示すように、ポリシリコン膜（導電膜）か
らなる下層側配線３ｂとして構成され、この下層側配線
３ｂには、データ線Ｘと同時形成されたアルミニウム膜
（導電膜）からなる上層側配線６ｂが第１層間絶縁膜４
を介して重なっている。また、走査線Ｙでは、下層側配
線３ｂと上層側配線６ｂとが第１層間絶縁膜４の複数の
コンタクトホール５ｂを介して複数箇所で電気的に接続
して冗長配線構造を構成している。

【００４１】これに対して、リセット信号線８２は、シ
ール材ＧＳの下層側を通るシール下配線に相当する部分
が、図９および図１０（Ａ）に示すように、データ線Ｘ
と同時形成されたアルミニウム膜（導電膜）からなる上
層側配線６ｂとして構成され、この上層側配線６ｂは、
走査線Ｙと同時形成されたポリシリコン膜（導電膜）か
らなる下層側配線３ｂに第１層間絶縁膜４を介して重な
っている。また、リセット信号線８２でも、下層側配線
３ｂと上層側配線６ｂとは、第１層間絶縁膜４の複数の
コンタクトホール５ｂを介して複数箇所で電気的に接続
して冗長配線構造を構成している。

【００４２】このように、走査線駆動回路２３の周辺で
も下層側配線３ｂと上層側配線６ｂが２層構造で、隣合
う配線とわずかな隙間を介して並んでいるのを利用し
て、そこをシール材ＧＳを塗布すべきシール材形成領域
ＧＡとして利用するが、本形態では、図１０（Ｂ）に図
９のＣ−Ｃ′断面を示すように、基板１０の表面のうち
シール材形成領域ＧＡにおいて各々のシール下配線（下
層側配線３ｂおよび上層側配線６ｂ）と重なる領域には
基板表面で凹む複数列の溝１１０（凹部）が形成されて
いる。従って、シール材ＧＳの下層側に相当する領域に
シール下配線（下層側配線３ｂおよび上層側配線６ｂ）
を形成しても、シール下配線の膜厚分に相当する盛り上
がりは溝１１０の深さで緩和、吸収されるので、シール
材形成領域ＧＡの最表層（第２層間絶縁膜７の表面）は
平坦である。このため、シール材形成領域ＧＡの表面に
ギャップ材Ｇを含有のシール材ＧＳを塗布し、このシー
ル材ＧＳによってアクティブマトリクス基板ＡＭと対向
基板ＯＰとを貼り合わせても、ギャップ材Ｇからの応力
はシール材形成領域ＧＡに分散して加わるので、シール
下配線に集中することがない。それ故、閉回路を構成し
ている信号線（走査線Ｙおよびリセット信号線８２）を
ギャップ材Ｇを含有のシール材ＧＳの下層側を通しても
断線が発生しないので、表示の線欠陥などは発生しな
い。

【００４３】また、このシール下配線に相当する部分で
も、配線が２層構造になっているので、電気的抵抗が小
さいとともに、たとえ下層側配線３ｂおよび上層側配線
６ｂの一方に断線が発生したとしても、信号や電位の伝
達・供給が可能であり、表示には支障がない。

【００４４】図１１は、液晶装置ＬＰのコーナー部分
（図１の円形領域Ｌ１２）の拡大図である。図１２は、
図１１に示すリセット回路周辺部分のシール材形成領域
の説明図である。図１３（Ａ）、（Ｂ）、（Ｃ）はそれ
ぞれ、図１２のＤ−Ｄ′線における断面図、Ｅ−Ｅ′線
における断面図、およびＦ−Ｆ′線における断面図であ
る。

【００４５】図１１に示すように、走査線駆動回路２３
の周辺のうちデータ線駆動回路２２の側とは反対側領域
では、リセット駆動回路８０を構成するリセット信号線
８１、８２と、定電位線８４との間にシール材ＧＳが形
成され、このシール材ＧＳの下層側領域には、図１２を
参照して説明するように、キャパシタ８５を構成する電
極としての上層側配線６ｂと下層側配線３ｂとがシール
下配線として通過している。

【００４６】図１２および図１３（Ａ）、（Ｂ）に示す
ように、リセット信号線８１、８２および定電位線８４
は、いずれも走査線Ｙと同時形成されたポリシリコン膜
からなる配線である。キャパシタ８５を構成する２つの
配線のうち、下層側配線３ｂは、あくまで定電位線８４
からリセット信号線８１、８２に向かって突き出た延設
部分であり、リセット信号線８１、８２および走査線Ｙ
と同時形成されたポリシリコン膜からなる電極層であ
る。これに対して、上層側配線６ｂは、データ線Ｘと同
時形成されたアルミニウム層からなる電極層であり、リ
セット信号線８１、８２に対してはコンタクトホール５
ｂを介して電気的接続している。ここで、リセット信号
線８１、８２に対してコンタクトホール５ｂを介して電
気的接続する電極層を上層側配線６ｂとして用いたの
は、リセット信号線８１、８２が互いに同層位置である
ため、リセット信号線８２に電気的接続する上層側配線
６ｂについては、リセット信号線８１に電気的接続させ
ずに定電位線８４に向けて延設するためである。この形
態では、キャパシタ８５は上層側配線６ｂと下層側配線
３ｂの重なり部分に第１層間絶縁膜４を誘電体膜として
備えている。

【００４７】この領域では、キャパシタ８５を構成する
下層側配線３ｂと上層側配線６ｂが２層構造で、隣合う
配線とわずかな隙間を介して並んでいるのを利用して、
そこをシール材ＧＳを塗布すべきシール材形成領域ＧＡ
として利用するが、本形態では、図１３（Ｃ）に図１２
のＦ−Ｆ′断面を示すように、基板１０の表面のうちシ
ール材形成領域ＧＡにおいて各々のシール下配線（下層
側配線３ｂおよび上層側配線６ｂ）と重なる領域には基
板表面で凹む複数列の溝１１０が形成されている。従っ
て、シール材ＧＳの下層側に相当する領域にシール下配
線（下層側配線３ｂおよび上層側配線６ｂ）を形成して
も、シール下配線の膜厚分に相当する盛り上がりは溝１
１０の深さで緩和、吸収されるので、シール材形成領域
ＧＡの最表層（第２層間絶縁膜７の表面）は平坦であ
る。このため、シール材形成領域ＧＡの表面にギャップ
材Ｇを含有のシール材ＧＳを塗布し、このシール材ＧＳ
によってアクティブマトリクス基板ＡＭと対向基板ＯＰ
とを貼り合わせても、ギャップ材Ｇからの応力はシール
材形成領域ＧＡに分散して加わるので、シール下配線に
集中することがない。それ故、閉回路を構成している信
号線（キャパシタ８５を構成する下層側配線３ｂおよび
上層側配線６ｂ）をギャップ材Ｇを含有のシール材ＧＳ
の下層側を通しても断線が発生しないので、所定の容量
を確実に得ることができる。また、画面表示領域２１の
四辺いずれの領域にも、実質的に同じ高さのシール材形
成領域ＧＡを形成するので、セルギャップを精度よく制
御できる。

【００４８】しかも、従来であればデッドスペースであ
ったシール材ＧＳの形成領域にキャパシタ８５を構成し
ているため、いくら容量の大きなキャパシタ８５を構成
したといっても、アクティブマトリクス基板ＡＭを大型
化せずに済み、かつ、画面表示領域２１を縮小する必要
もない。

【００４９】また、アクティブマトリクス基板ＡＭのい
ずれの領域でも、ベタで形成したアルミニウム層などを
シール材形成領域ＧＡとした構成では、光硬化性のシー
ル材ＧＳに紫外線を照射してそれを光硬化させる場合に
は対向基板ＯＰの方から光照射しなればならず、対向基
板ＯＰとしては光透過性のかなり高い石英基板などを使
用せざるを得ないという制約があるが、本発明によれ
ば、配線形成領域にシール材ＧＳを形成するので、アク
ティブマトリクス基板ＡＭの側から光照射しても、配線
同士の隙間を通って光がシール材ＧＳに到達し、硬化さ
せることができる。それ故、対向基板ＯＰの光透過性に
ついての要求を緩和でき、対向基板ＯＰについてはネオ
セラムなどの安価なガラス基板を使用できるという利点
もある。また、熱硬化性のシール材ＧＳの場合には硬化
時の熱に起因して基板に歪みが発生するのを避けること
ができないが、本発明によれば、このような歪みの原因
となる加熱を必要としない光硬化性のシール材ＧＳを用
いることができるという利点がある。

【００５０】また、本形態では、図３および図６に示す
ように、データ線駆動回路２２と画面表示領域２１との
間において、サンプリング回路２２４と画像信号線ＶＩ
Ｄ１〜ＶＩＤ６との間に相当する領域にシール材ＧＳが
形成され、サンプリング回路２２４はシール材ＧＳより
も内側領域にある。このため、図１７に示す構造からみ
れば、シール材ＧＳよりも内側部分にサンプリング回路
２２４を形成した分だけ、シール材８０よりも外側部分
においてデータ線駆動回路２２の形成領域を拡張でき
る。それ故、本形態によれば、液晶表示パネルの表示の
品位を高めることを目的に、データ線駆動回路２２に対
してはそれを構成するＴＦＴのチャネル幅の拡張による
オン電流の増大（動作速度の向上）、あるいは大規模回
路の導入などを行うことができる。逆にいえば、アクテ
ィブマトリクス基板の周辺部分を縮小できるので、同じ
大きさの表示領域を有しながらも周辺部分が狭い液晶表
示パネルを構成することができる。また、データ線駆動
回路２２全体をシール材ＧＳの内側に形成すると、そこ
に印加される直流成分の電位の影響を受けて液晶の劣化
を招くおそれがあるが、本形態では、サンプリング回路
２２４のみをシール材ＧＳの内側に配置したので、液晶
を劣化させない。しかも、サンプリング回路２２４は表
示画面見切り用の遮光膜ＢＭ２で覆われているので、た
とえ液晶の配向に乱れが生じたとしても、表示の品位を
落とさない。

【００５１】（アクティブマトリクス基板の製造方法）
このようにしてシール材形成領域ＧＡを構成する際に
は、画素スイッチング用のＴＦＴ６０、走査線Ｙ、およ
びデータ線Ｘの製造工程をそのまま利用する。その製造
方法を図１４ないし図１６を参照して説明する。これら
の図は、本形態のアクティブマトリクス基板の製造方法
を示す工程断面図であり、いずれの図においても、その
左側部分には図４のＡ−Ａ′線における断面（画素ＴＦ
Ｔ部の断面）、中央部分には図７または図９のＢ−Ｂ′
線における断面（シール材形成領域ＧＡ／シール下配線
部）、右側部分には図７または図９のＣ−Ｃ′線におけ
る断面（シール材形成領域ＧＡ／シール下配線部）を示
してある。なお、キャパシタ８５を構成する下層側配線
３ｂおよび上層側配線６ｂを形成する工程は、基本的に
は以下に説明する方法と同様なので、その説明を省略す
る。

【００５２】まず、図１４（Ａ）に示すように、石英基
板、あるいは無アリカリガラス基板などのガラス基板か
らなる透明な基板１０の表面のうち、前記したシール材
形成領域ＧＡに下層側配線層３ｂを形成する領域にウェ
ットエッチングまたはドライエッチングを施して、そこ
に溝１１０を形成する。但し、画素ＴＦＴ部については
平坦なままにしておく。なお、溝１１０を形成するにあ
たっては、基板１０にエッッチングを施してもよいが、
それとは逆に、シール材形成領域ＧＡに下層側配線層３
ｂを形成する領域の両側にシリコン酸化膜などを形成し
てこの部分を盛り上げ、その結果として、下層側配線層
３ｂを形成する領域に溝１１０が形成される構成であっ
てもよい。

【００５３】次に、画素ＴＦＴ部およびシール下配線部
のいずれの側にも、基板１０の表面全体に直接、あるい
は基板１０の表面に形成した下地保護膜の表面全体に、
減圧ＣＶＤ法などにより厚さが約５００オングストロー
ム〜約２０００オングストローム、好ましくは約１００
０オングストロームのポリシリコン膜からなる半導体膜
１を形成した後、それをフォトリソグラフィ技術を用い
て、図１４（Ｂ）に示すようにパターニングし、画素Ｔ
ＦＴ部の側に島状の半導体膜１ａ（能動層）を形成す
る。これに対して、シール下配線部の側では半導体膜１
を完全に除去する。上記の半導体膜の形成は、アモルフ
ァスシリコン膜を堆積した後、６００℃〜７００℃の温
度で１時間〜８時間の熱アニールを施してポリシリコン
膜を形成したり、ポリシリコン膜を堆積した後、シリコ
ンを打ち込み、非晶質化した後、熱アニールにより再結
晶化してポリシリコン膜を形成する方法を用いてもよ
い。

【００５４】次に、図１４（Ｃ）に示すように、熱酸化
法などにより半導体膜１ａの表面に厚さが約６００オン
グストローム〜約１５００オングストロームのゲート酸
化膜２を形成する（ゲート酸化膜形成工程）。その結
果、半導体膜１ａの厚さは、約３００オングストローム
〜約１５００オングストローム、好ましくは３５０オン
グストローム〜約４５０オングストロームとなる。

【００５５】次に、図１４（Ｄ）に示すように、走査線
Ｙなどを形成するためのポリシリコン膜３を基板１０全
面に形成した後、それをフォトリソグラフィ技術を用い
て、図１４（Ｅ）に示すように、パターニングし、画素
ＴＦＴ部の側に走査線Ｙの一部としてのゲート電極を形
成する。これに対して、シール材形成領域ＧＡではポリ
シリコン膜を下層側配線３ｂとして残す。

【００５６】次に、図１４（Ｆ）に示すように、画素Ｔ
ＦＴ部および駆動回路のＮチャネルＴＦＴ部の側には、
ゲート電極をマスクとして、約０．１×１０¹³／ｃｍ²
〜約１０×１０¹³／ｃｍ² のドーズ量で低濃度の不純物
イオン１００（リンイオン）の打ち込みを行い、画素Ｔ
ＦＴ部の側には、ゲート電極に対して自己整合的に低濃
度のソース領域１ｂ、および低濃度のドレイン領域１ｃ
を形成する。ここで、ゲート電極の真下に位置している
ため、不純物イオン１００が導入されなかった部分は半
導体膜１ａのままのチャネル領域となる。このようにし
てイオン打ち込みを行った際には、ゲート電極として形
成されていたポリシリコン膜、シール材形成領域ＧＡで
下層側配線３ｂとして形成されていたポリシリコン膜に
も不純物が導入されるので、それらはさらに導電化する
ことになる。

【００５７】次に、図１４（Ｇ）に示すように、画素Ｔ
ＦＴ部では、ゲート電極より幅の広いレジストマスク１
０２を形成して高濃度の不純物イオン１０１（リンイオ
ン）を約０．１×１０¹⁵／ｃｍ² 〜約１０×１０¹⁵／ｃ
ｍ² のドーズ量で打ち込み、高濃度のソース領域１ｄお
よびドレイン領域１ｅを形成する。

【００５８】これらの不純物導入工程に代えて、低濃度
の不純物の打ち込みを行わずにゲート電極より幅の広い
レジストマスク１０２を形成した状態で高濃度の不純物
（リンイオン）を打ち込み、オフセット構造のソース領
域およびドレイン領域を形成してもよい。また、ゲート
電極の上に高濃度の不純物（リンイオン）を打ち込ん
で、セルフアライン構造のソース領域およびドレイン領
域を形成してもよいことは勿論である。

【００５９】また、図示を省略するが、周辺駆動回路の
ＰチャネルＴＦＴ部を形成するために、前記画面表示領
域およびＮチャネルＴＦＴ部をレジストで被覆保護し
て、ゲート電極をマスクとして、約０．１×１０¹⁵／ｃ
ｍ² 〜約１０×１０¹⁵／ｃｍ²のドーズ量でボロンイオ
ンを打ち込むことにより、自己整合的にＰチャネルのソ
ース・ドレイン領域を形成する。なお、ＮチャネルＴＦ
Ｔ部の形成時と同様に、ゲート電極をマスクとして、約
０．１×１０¹³／ｃｍ² 〜約１０×１０¹³／ｃｍ² のド
ーズ量で低濃度の不純物（ボロンイオン）を導入して、
ポリシリコン膜に低濃度領域を形成した後、ゲート電極
よりの幅の広いマスクを形成して高濃度の不純物（ボロ
ンイオン）を約０．１×１０¹⁵／ｃｍ² 〜約１０×１０
¹⁵／ｃｍ ² のドーズ量で打ち込み、ＬＤＤ構造（ライ
トリー・ドープト・ドレイン構造）のソース領域および
ドレイン領域を形成してもよい。また、低濃度の不純物
の打ち込みを行わずに、ゲート電極より幅の広いマスク
を形成した状態で高濃度の不純物（ボロンイオン）を打
ち込み、オフセット構造のソース領域およびドレイン領
域を形成してもよい。これらのイオン打ち込み工程によ
って、ＣＭＯＳ化が可能になり、周辺駆動回路の同一基
板内への内蔵化が可能となる。

【００６０】次に、図１５（Ａ）に示すように、ゲート
電極および下層側配線３ｂの表面側に、ＣＶＤ法などに
よりたとえば８００℃程度の温度条件下で厚さが約５０
００オングストローム〜約１５０００オングストローム
のＮＳＧ膜（ボロンやリンを含まないシリケートガラス
膜）などからなる第１層間絶縁膜４を形成した後、図１
５（Ｂ）に示すように、画素ＴＦＴ部の側では、フォト
リソグラフィ技術を用いて、第１層間絶縁膜４のうち、
ソース領域１ｄに対応する部分にコンタクトホール５ａ
を形成する。また、シール材形成領域ＧＡでは、下層側
配線３ｂに対応する部分に複数のコンタクトホール５ｂ
を形成する。

【００６１】次に、図１５（Ｃ）に示すように、第１層
間絶縁膜４の表面側に、データ線Ｘを構成するためのア
ルミニウム膜６などの低抵抗導電膜をスパッタ法などで
形成した後、図１５（Ｄ）に示すように、フォトリソグ
ラフィ技術を用いて、アルミニウム膜６をパターニング
し、画素ＴＦＴ部では、データ線Ｘの一部としてソース
電極を形成し、シール材形成領域ＧＡでは上層側配線６
ｂを形成する。

【００６２】次に、図１６（Ａ）に示すように、ソース
電極および上層側配線６ｂの表面側に、ＣＶＤ法などに
よりたとえば５００℃程度の低い温度条件下で厚さが約
５０００オングストローム〜約１５０００オングストロ
ームのＰＳＧ膜（ボロンやリンを含むシリケートガラス
膜）などからなる第２層間絶縁膜７を形成した後、図１
６（Ｂ）に示すように、画素ＴＦＴ部の側では、フォト
リソグラフィ技術およびドライエッチング法などを用い
て、第１層間絶縁膜４および第２層間絶縁膜７のうちド
レイン領域１ｅに対応する部分にコンタクトホール８ａ
を形成する。

【００６３】次に、図１６（Ｃ）に示すように、第２層
間絶縁膜７の表面側に、ドレイン電極を構成するための
厚さが約１５００オングストロームのＩＴＯ膜９（Ｉｎ
ｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）をスパッタ法などで形
成した後、図１６（Ｄ）に示すように、フォトリソグラ
フィ技術を用いて、ＩＴＯ膜９をパターニングし、画素
ＴＦＴ部では画素電極９ａを形成し、シール下配線部で
は、ＩＴＯ膜９を完全に除去する。ここで、画素電極９
ａとしては、ＩＴＯ膜に限らず、ＳｎＯ_X 膜やＺｎＯ_X
膜などの高融点の金属酸化物などからなる透明電極材料
を使用することも可能であり、これらの材料であれば、
コンタクトホール８ａ内でのステップカバレージも実用
に耐えるものである。

【００６４】このように、画素ＴＦＴ部に画素スイッチ
ング用のＴＦＴ６０、走査線Ｙ、およびデータ線Ｘを形
成する工程を利用して下層側配線３ｂおよび上層側配線
６ｂを形成すれば、シール材形成領域ＧＡを必要最小限
の工程数で形成できる。

【００６５】（その他の実施の形態）なお、上記実施の
形態では、シール材形成領域ＧＡを構成するシール下配
線を１層の配線層で構成したが、ギャップ材含有のシー
ル材ＧＳの下層側を１本の信号配線がシール下配線とし
て通過する構成のアクティブマトリクス基板に本発明を
適用した場合でも、この信号配線の断線を防止できると
いう利点がある。

【００６６】

【発明の効果】以上説明したように、本発明に係る液晶
装置では、アクティブマトリクス基板の基体となる基板
の表面のうち、シール材形成領域において各々のシール
下配線と重なる領域には溝が形成され、その分だけ、基
板の表面が凹んでいる。従って、シール材の下層側に相
当する領域にシール下配線を通しても、シール下配線の
膜厚分に相当する盛り上がりは溝の深さで緩和、吸収さ
れるので、シール材形成領域の最表層は平坦になる。こ
のため、ギャップ材からの応力はシール材形成領域に分
散して加わるので、シール下配線に集中することがな
い。それ故、閉回路を構成している信号線をギャップ材
含有のシール材の下層側を通しても断線が発生しないの
で、表示の線欠陥などは発生しない。

【図面の簡単な説明】

【図１】 本発明を適用した液晶装置の平面図である。

【図２】 図１のＨ−Ｈ′線における断面図である。

【図３】 図１に示す液晶装置に用いられる駆動回路内
蔵型のアクティブマトリクス基板のブロック図である。

【図４】 図１に示すアクティブマトリクス基板に形成
した画素スイッチング用ＴＦＴの平面図である。

【図５】 図１に示す液晶装置で行なうリセット（プリ
チャージ）動作を示すタイミングチャートである。

【図６】 図１のＬ１１で示す領域を拡大して示す説明
図である。

【図７】 図６に示すデータ線駆動回路周辺のシール材
形成領域の説明図である。

【図８】 （Ａ）、（Ｂ）はそれぞれ、図７のＢ−Ｂ′
線における断面図、およびＣ−Ｃ′線における断面図で
ある。

【図９】 図６に示す走査線駆動回路周辺のシール材形
成領域の説明図である。

【図１０】 （Ａ）、（Ｂ）はそれぞれ、図９のＢ−
Ｂ′線における断面図、およびＣ−Ｃ′線における断面
図である。

【図１１】 図１のＬ１２で示す領域を拡大して示す説
明図である。

【図１２】 図１１に示すリセット回路周辺部分のシー
ル材形成領域の説明図である。

【図１３】 （Ａ）、（Ｂ）、（Ｃ）はそれぞれ、図１
２のＤ−Ｄ′線における断面図、Ｅ−Ｅ′線における断
面図、およびＦ−Ｆ′線における断面図である。

【図１４】 図１に示すアクティブマトリクス基板の製
造方法を示す工程断面図である。

【図１５】 図１４に続いて行う工程を示す工程断面図
である。

【図１６】 図１５に続いて行う工程を示す工程断面図
である。

【図１７】 従来のアクティブマトリクス基板のコーナ
部分を示す説明図である。

【図１８】 図１７に示すアクティブマトリクス基板の
走査線駆動回路周辺のシール材形成領域の説明図であ
る。

【図１９】 （Ａ）、（Ｂ）はそれぞれ、図１８のＱ−
Ｑ′線における断面図、およびＲ−Ｒ′線における断面
図である。

【符号の説明】

３ｂ シール材形成領域の下層側配線 ４ 第１層間絶縁膜 ６ｂ シール材形成領域の上層側配線 ７ 第２層間絶縁膜 １０ 基板 ２１ 画面表示領域 ２２ データ線駆動回路 ２３ 走査線駆動回路 ６０ 画素スイッチング用のＴＦＴ ６４ サンプリング駆動信号線 ６５ 画像信号サンプリング用配線 ８０ リセット駆動回路 ８５ キャパシタ １１０ 基板の溝 ＡＭ アクティブマトリクス基板 Ｇ ギャップ材 ＧＳ ギャップ材含有のシール材 ＧＡ シール材形成領域 ＬＰ 液晶装置 ＯＰ 対向基板 ＶＩＤ１〜ＶＩＤ６ 画像信号線 Ｘ データ線 Ｙ 走査線

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H089 HA15 LA15 QA16 TA02 TA05 TA09 2H090 HA02 JA03 JA05 JB02 JC03 LA01 LA03 LA04 2H092 GA41 GA43 GA59 GA61 JA25 NA15 PA01 PA04 PA06

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第１と第２基板間に封入された液晶と、
   前記第１基板上に設けられた複数の走査線と、前記複数
   の走査線に交差する複数のデータ線と、前記走査線とデ
   ータ線の交差に対応して設けられたトランジスタと、前
   記トランジスタに対応して設けられた画素電極とからな
   る画素領域と、前記画素領域の周囲に前記液晶を封入し
   前記第１基板と前記第２基板を貼り合わせるシール材
   と、 前記複数のデータ線への画像信号の供給に先立ってリセ
   ット電位を印加するためのリセット信号線と、 前記シール材の形成領域よりも外側に設けられた定電位
   配線とを備え、 前記シール材の形成領域に前記リセット信号線の延在部
   と前記定電位配線の延在部が誘電体膜を介して重なると
   ともに、その重なりの領域は前記第１基板の凹部上に配
   置されてなることを特徴とする液晶装置。
2. 【請求項２】 前記リセット信号線の延在部と前記定電
   位配線の延在部の重なりは、その一方が前記誘電体膜に
   形成されたコンタクトホールを介して他方と重なるよう
   に配線が形成されていることを特徴とする請求項１に記
   載の液晶装置。
3. 【請求項３】 前記リセット信号線の延在部及び前記定
   電位配線の延在部は複数本延在して各々が重なり、前記
   凹部は前記各々の重なりに対応して形成されていること
   を特徴とする請求項１または請求項２に記載の液晶装
   置。
4. 【請求項４】 第１と第２基板間に封入された液晶と、
   前記第１基板上に設けられた複数の走査線と、前記複数
   の走査線に交差する複数のデータ線と、前記走査線とデ
   ータ線の交差に対応して設けられたトランジスタと、前
   記トランジスタに対応して設けられた画素電極とからな
   る画素領域と、前記画素領域の周囲に前記液晶を封入し
   前記第１基板と前記第２基板を貼り合わせるシール材
   と、前記複数のデータ線への画像信号の供給に先立って
   リセット電位を印加するためのリセット信号線と、前記
   シール材の形成領域よりも外側に設けられた定電位配線
   とを備えた液晶装置の製造方法であって、 前記第１基板上であって、前記シール材の形成領域に前
   記リセット信号線の延在部と前記定電位配線の延在部が
   誘電体膜を介して重なる領域に凹部を形成することを特
   徴とすることを特徴とする液晶装置の製造方法。