JP2003233404A - 監視制御システムおよびその試験方法 - Google Patents

Abstract

(57)【要約】 【課題】 監視制御システムのインターフェース確認試
験において、重複指令ミスを効率よく、かつ確実に行え
る監視制御システムおよびその試験方法を得ることがで
きる。 【解決手段】 制御対象５Ａ〜５Ｆに対応するメモリ要
素を有する複数のシーケンス制御装置３Ａ，３Ｂと、シ
ーケンス制御装置３Ａ，３Ｂのメモリ要素へ分散型制御
システム２によって指令信号を供給し前記メモリ要素へ
データを付与する指令手段とを備え、シーケンス制御装
置３Ａ，３Ｂのメモリ要素へ付与されるデータに応じて
前記制御対象を制御する監視制御システムにおいて、前
記指令信号が供給される前記メモリ要素のデータ内容を
検出し前記指令信号の受付有無を検知して検知結果を保
持するフラグ生成手段を前記シーケンス制御装置３Ａ，
３Ｂにそれぞれ設け、シーケンス制御装置３Ａ，３Ｂに
設けられた前記フラグ生成手段による検知結果により重
複指令ミスを検出するようにした。

Description

【発明の詳細な説明】

【Ｏ００１】

【発明の属する技術分野】この発明は、監視制御システ
ムおよにその試験方法、特に、中央監視・制御システム
のインターフェース試験で用いるソフトウェアに関する
ものである。

【０００１】

【従来の技術】図１は、中央監視・操作システム構成図
である。図１において、１は受配電設備機器の警報・状
態・計測値・故障などの監視表示および受配電設備機器
の操作・制御を行うＣＲＴ（ディスプレイ画面）、２は
ネットワークの親局となるＤＣＳ（分散型制御システ
ム）、３Ａ〜３Ｃはネットワークの子局となるシーケン
サ（商品名）すなわちプログラマブルコントローラから
なるシーケンス制御装置、４Ａ〜４Ｃは主回路機器（遮
断器、断路器などの電力開閉器、計器用変成器など）を
収納する配電盤、５Ａ〜５Ｆはプラントを駆動させる電
動機や電動弁類である。６は遠方監視・制御を行う中央
操作室、７Ａ〜７Ｃは制御盤・配電盤などが据付けてあ
る電気室、８は電動機や電動弁類５Ａ〜５Ｆをはじめと
するプラント機器を表し、９はＤＣＳ２やシーケンサ３
Ａ，３Ｂ，３Ｃ間のネットワークまたは、伝送バスを示
す。

【０００２】次に、動作について説明する。中央監視・
操作システムでは、ＤＣＳやシーケンサをネットワーク
または、伝送バスで接続し、コンピュータと組合せる場
合もあり、規模に応じた保護，監視，制御，操作などの
システムが構築されている。遠方操作の場合、ＣＲＴ１
より、遮断器の「入／切」といった操作を行う。この操
作信号はＤＣＳ２→シーケンサ３Ａ（または、３Ｂ，３
Ｃ）→配電盤４Ａ（または、４Ｂ，４Ｃ）の経路で伝わ
り、配電盤内の遮断器が「入／切」するといった動作を
する。また、遠方監視の場合、配電盤内の故障や状態信
号および電圧・電流・電力・電力量・力率などの計測値
のデータが、配電盤４Ａ，４Ｂ，４Ｃ→シーケンサ３
Ａ，３Ｂ，３Ｃ→ＤＣＳ２の経路で伝わり、ＣＲＴ１に
て、警報や画面表示として監視できる。中央監視・操作
システムは、ネットワークまたは、伝送バスで接続され
たシステムであり、上位システム要素としてのＣＲＴ１
から配電盤４Ａ，４Ｂ，４Ｃまでに様々な信号やデータ
のインターフェースがある。工場などのプラントにシス
テム導入の際、通信Ｉ／Ｏチェックなどのインターフェ
ース確認試験を行い、確実に各信号がメモリアサインし
ていることをチェックしなければならない。

【０００３】特に、設備更新および増設時、既設プラン
トの稼働（運転）を継続しつつ、プログラムの変更およ
び追加（ＤＣＳや各シーケンサにメモリが追加アサイ
ン）されることとなるが、これらのインターフェース確
認試験を行う場合、電力開閉器の遠隔操作や故障表示等
のメモリアドレス割付でアサインミスがあると、誤動作
（操作対象以外の電力開閉器の動作で稼働中のプラント
機器８を誤って停止）や誤った故障表示などの不具合が
発生することから、確実なインターフエースの試験方法
を確立する必要があった。また、従来はＤＣＳやシーケ
ンサといった制御手段での各ＣＰＵ単体では、単体デバ
ック試験で確認しているが、システムとして組合わさ
り、かつ増設や改造工事でのインターフエース確認試験
方法は、確立されていなかった。

【０００４】

【発明が解決しようとする課題】従来の中央監視・操作
システムのインターフェース確認試験、特にアサイン確
認試験は重要であるが、一点一点確認するといった単調
な試験でもある。しかし、アサインの確認（Ｉ／Ｏチェ
ック）は、システムが複雑になればなるほど、多くの時
間を費やさなければならないという課題があり、特にダ
ブルアサインミスの確認には、より一層の時間と人数が
かかり、過大なコストがかかるという課題があった。

【０００５】この発明は上記のような課題を解決するた
めになされたものであり、監視制御システムのインター
フェース確認試験を効率よく、かつ確実に行える監視制
御システムおよびその試験方法を得ることを目的とす
る。

【０００６】

【課題を解決するための手段】第１の発明に係る監視制
御システムでは、メモリ要素を有する複数のシーケンス
制御装置と、前記シーケンス制御装置のメモリ要素へ分
散型制御システムによって指令信号を供給し前記メモリ
要素へデータを付与する指令手段とを備え、前記シーケ
ンス制御装置のメモリ要素へ付与されるデータに応じて
制御対象を制御する監視制御システムにおいて、前記指
令信号が供給される前記メモリ要素のデータ内容を検出
し前記指令信号の受付有無を検知して検知結果を保持す
るフラグ生成手段を前記シーケンス制御装置にそれぞれ
設け、前記複数のシーケンス制御装置に設けられた前記
フラグ生成手段による検知結果により重複指令ミスを検
出するようにしたものである。

【０００７】第２の発明に係る監視制御システムでは、
前記指令手段に設けたディスプレイ要素を備え、前記フ
ラグ生成手段による検知結果を前記指令手段に前記分散
型制御システムによって送信し、前記指令手段に設けた
ディスプレイ要素の画面上で前記フラグ生成手段による
検知結果を確認するとともに、前記指令手段により前記
分散型制御システムによって前記フラグ生成手段による
検知結果のリセットを行うようにしたものである。

【０００８】第３の発明に係る監視制御システムの試験
方法では、メモリ要素を有するシーケンス制御装置と、
メモリ要素を有し前記シーケンス制御装置のメモリ要素
へ分散型制御システムによって指令信号を供給し前記シ
ーケンス制御装置のメモリ要素へデータを付与する指令
手段とを備え、前記シーケンス制御装置のメモリ要素へ
付与されるデータに応じて制御対象を制御する監視制御
システムを試験するものであって、前記指令手段と前記
シーケンス制御装置との汎用通信に関するデータ伝送系
について通信試験を行うにあたり、データ伝送系の送信
側におけるメモリ要素の試験用全メモリアドレスに連続
数値データを設定し、データ伝送後に送信データと受信
データとの照合を行うことにより通信異常を検出するも
のである。

【０００９】第４の発明に係る監視制御システムの試験
方法では、メモリ要素を有するシーケンス制御装置と、
メモリ要素およびディスプレイ要素を有し前記シーケン
ス制御装置のメモリ要素へ分散型制御システムによって
指令信号を供給し前記シーケンス制御装置のメモリ要素
へデータを付与する指令手段とを備え、前記シーケンス
制御装置のメモリ要素へ付与されるデータに応じて制御
対象を制御する監視制御システムを試験するものであっ
て、前記指令手段と前記シーケンス制御装置との汎用通
信に関するデータ伝送系について通信試験を行うにあた
り、データ伝送系の送信側としての前記指令手段におけ
るメモリ要素の試験用全メモリアドレスに連続数値デー
タを設定し、前記シーケンス制御装置へデータ伝送後に
前記シーケンス制御装置における受信結果を前記試験用
データ伝送系と別のデータ伝送系で前記指令手段に戻し
て、前記指令手段におけるディスプレイ要素の画面上で
前記シーケンス制御装置への送信データと前記シーケン
ス制御装置での受信データとの照合を行うことにより通
信異常を検出するものである。

【００１０】

【発明の実施の形態】実施の形態１．この発明による実
施の形態１を図１ないし図４について説明する。図１は
この発明による実施の形態における中央監視・操作シス
テムの構成を示すブロック図である。図２は実施の形態
１におけるダブルアサインミス検出の説明を示すブロッ
ク図である。図３は実施の形態１におけるダブルアサイ
ン説明を示す説明図、図４はダブルアサインチエック回
路を示す説明図である。図中、同一符号は同一または相
当部分を示す。

【００１１】図において、１はＣＲＴ（ディスプレイ画
面）、２はＤＣＳ（分散型制御システム）、３Ａ，３Ｂ
はシーケンサ（商品名）すなわちプログラマブルコント
ローラからなるシーケンス制御装置、４Ａ，４Ｂは配電
盤、５Ａ〜５Ｆは電動機や電動弁類などの制御対象、１
０Ａ〜１０Ｆは配電盤に収納されている遮断器、６は中
央操作室、７Ａ，７Ｂは電気室、８は制御対象としての
電動機や電動弁類５Ａ〜５Ｆを含むプラント機器であ
る。９はネットワークまたは、伝送バスであり、１１は
ＣＲＴ１より遮断器・他を操作（または、制御）したと
きの操作（または、制御）パルス信号の流れを示してい
る。

【００１２】ＤＣＳ（分散制御システム）２は、ＣＲＴ
１とともに、シーケンサ３Ａ，３Ｂへの指令信号を生成
し供給する指令手段を構成するものであって、ＣＰＵお
よびメモリ要素ならびに入出力手段を具備している。プ
ログラマブルコントローラとしての実体を持つシーケン
サ３Ａ，３Ｂは、ＣＰＵおよびメモリ要素を有する。シ
ーケンサ３Ａ，３Ｂにそれぞれ設けられた複数のメモリ
要素はそれぞれ制御対象としてのプラント機器８を構成
する電動機や電動弁類５Ａ〜５Ｆに対応し、指令手段を
構成するＤＣＳ２によって供給される指令信号により付
与されるデータに応じて制御対象としての電動機や電動
弁類５Ａ〜５Ｆを制御するものである。そして、このシ
ーケンサ３Ａ，３Ｂは、それぞれ入力手段としてのキー
ボードおよび出力手段としての表示部等を有するプログ
ラミングパネル（以下、ＰＰという）を具備している。

【００１３】次に、動作（ダブルアサインミス検出Ｓ／
Ｗ）について説明する。図２において、例えば、遮断器
１０Ａと遮断器１０Ｄの「切」指令アドレスがダブルア
サインしており、遮断器１０Ａの「切」指令操作を行な
うとする。但し、電動機５Ａ〜５Ｆはすべて運転中とす
る。まず、ＣＲＴ１より遮断器１０Ａに対し「切」指令
の操作を行う。操作信号１１Ａは、ＤＣＳ２に伝送さ
れ、ネットワーク９にのって、操作信号１１Ｂ→シーケ
ンサ３Ａ→操作信号１１Ｄと伝送され該当する遮断器１
０Ａの「切」動作を行う。ここで誤って、遮断器１０Ｄ
も遮断器１０Ａと同じメモリアドレスでＤＣＳ２側が設
計（これをダブルアサインミスと称す）した場合、遮断
器１０Ａに対し「切」指令の操作を行なった際、操作信
号１１Ａは、ＤＣＳ２に伝送され、ネットワーク９にの
って操作信号１１Ｂ→シーケンサ３Ａ→・・・と伝わる
とともに、ネットワーク９にのって→操作信号１１Ｃ→
シーケンサ３Ｂ→操作信号１１Ｅと伝送され、操作対象
以外の遮断器１０Ｄの動作を行い、必要以外の電動機５
Ｄまで誤操作されることとなる。

【００１４】このような事故を防ぐために、複数個ある
シーケンサのシステム試験時には、ダブルアサインミス
の確認試験をしなければならない。しかし、従来のダブ
ルアサインミスの確認試験は、試験者がメモリアドレス
に割付けしたリストをみてダブルアサインミス無しを確
認するか、ＣＲＴ１から１操作毎に操作対象のシーケン
サ内部メモリ以外のメモリや他の操作対象外のシーケン
サ内部メモリがアクセスされていないことを一つ一つ確
認する程度であった。

【００１５】この課題を解決するダブルアサインミス検
出Ｓ／Ｗについて説明する。図３にダブルアサインの説
明を示し、図４にダブルアサインチエック回路を示す。
上位システム要素としてのＤＣＳ２から各シーケンサ３
Ａ，３Ｂ，・・・へと操作（または、制御）指令パルス
信号が伝わるが、指令信号が本来供給されるべきシーケ
ンサと異なるシーケンサに送られていないかをチェック
するため、確認用のフラグを用意し、そのフラグを見て
ダブルアサインのチェックを行う。例えば、図３に示す
システムでは、実際にアサインがあれば正常なシーケン
サ３Ａのフラグと間違ったシーケンサ３Ｂのフラグが立
ち、チェックが容易にできる。この実施の形態によるシ
ステムでは、ダブルアサインがあれば、オンし、制御用
のフラグがオフしてもダブルアサイン用のフラグは保持
される。ダブルアサイン用フラグについての保持の解除
は、シーケンサのリセット、または、シーケンサに付属
するＰＰツールによるフラグのリセット、または、指令
手段を構成するＤＣＳ２に設けられたＣＲＴ１を用いた
リセットにより行われる。

【００１６】また、図４に示すシーケンサ３Ｂの場合に
おけるダブルアサインチェック回路では、図４に示すよ
うに出力点の抽出を行い、その後、その抽出データ値が
零であるか比較チェックを行い、制御指令を検出する
と、内部メモリＭ１０１００をオンし、保持する。ここ
で、スイッチ要素ＳＭ４００はダブルアサインテスト中
オンまたは常時オンの状態となっているものである。も
し、ダブルアサインチェック試験中にメモリＭ１０１０
０のフラグがオンすると、そのメモリと連係するＣＰＵ
の調査が必要である。また、メモリＭ１０１００のリセ
ットは、シーケンサのＣＰＵによるリセット、または、
シーケンサに付属するＰＰツールによるリセット、また
は、指令手段を構成するＤＣＳ２に設けられたＣＲＴ１
を用いたリセットにより行われる。

【００１７】すなわち、各シーケンサ３Ａ，３Ｂ側で使
用されているメモリについて、指令パルス信号以外のビ
ットアサイン部はマスク処理することにより、出力点の
抽出を行い、ワードデータ（１６ビットまたは３２ビッ
ト）としてその後、そのワードデータが零であるかの比
較チェックを行い、指令受信を検出する。つまりシーケ
ンサ３Ｂの場合の例だと、試験用で空いている所へとっ
たメモリＭ１０１００〜Ｍ１０１０３の内いずれかがオ
ンし、Ｍ１０１００がオンしたとすると、この信号をダ
ブルアサイン確認用のフラグとする。確認は、各シーケ
ンサ３Ａ，３ＢのＣＰＵに接続したプログラミングパネ
ルＰＰにて行う。前例の場合・操作対象のシーケンサ３
Ａでは、遮断器１０Ａ，１０Ｂ，１０Ｃのうち、遮断器
１０Ａのフラグがオンし、遮断器１０Ｂ，１０Ｃのフラ
グはオフのままである。ここで、遮断器１０Ａのフラグ
がオンしているので、ダブルアサイン確認用のフラグは
オンとなる。同様に、操作対象外のシーケンサ３Ｂも、
遮断器１０Ｄのフラグがオンするので、ダブルアサイン
確認用のフラグはオンとなる。このように、ダブルアサ
インミス確認試験中に、操作対象外のシーケンサ３Ｂの
フラグがオンすると、そのＣＰＵの調査を行い、どのア
ドレスがアサインミスしているか確認できる。また、フ
ラグのリセットは、シーケンサのＣＰＵリセット、また
は、プログラミングパネルＰＰからのリセット、また
は、指令手段を構成するＤＣＳ２に設けられたＣＲＴ１
を用いたリセットにより行うようにする。

【００１８】以上のように、この実施の形態１によれ
ば、ダブルアサインミスが操作指令試験と同時に、しか
も確実に確認できるとともに、時間・人件費といったコ
ストの削減が得られる効果がある。

【００１９】この発明による実施の形態１によれば、プ
ラント機器８に含まれる電動機や電動弁類５Ａ〜５Ｆお
よび電動機や電動弁類５Ａ〜５Ｆに接続された遮断器１
０Ａ〜１０Ｆからなる複数の制御対象に対応するメモリ
要素をそれぞれ有するシーケンサ３Ａ，３Ｂからなる複
数のシーケンス制御装置と、前記シーケンサ３Ａ，３Ｂ
からなるシーケンス制御装置のメモリ要素へ分散型制御
システム２により指令信号を供給し前記シーケンサ３
Ａ，３Ｂからなるシーケンス制御装置のメモリ要素へデ
ータを付与する分散型制御システム２に設けられたＣＲ
Ｔ１による指令手段とを備え、前記シーケンサ３Ａ，３
Ｂからなるシーケンス制御装置のメモリ要素へ付与され
るデータに応じて前記制御対象を制御する監視制御シス
テムにおいて、前記指令信号が供給される前記シーケン
サ３Ａ，３Ｂからなるシーケンス制御装置のメモリ要素
のデータ内容を検出し前記指令信号の受付有無を検知し
て検知結果を保持するフラグ生成手段を前記シーケンサ
３Ａ，３Ｂからなるシーケンス制御装置にそれぞれ設
け、前記シーケンサ３Ａ，３Ｂからなる複数のシーケン
ス制御装置に設けられた前記フラグ生成手段による検知
結果によりダブルアサインミスすなわち重複指令ミスを
検出するようにしたので、監視制御システムのインター
フェース確認試験において、ダブルアサインミスすなわ
ち重複指令ミスを効率よく、かつ確実に行える監視制御
システムを得ることができる。

【００２０】実施の形態２．この発明による実施の形態
２を図５について説明する。図５は実施の形態２におけ
る実施の形態２におけるダブルアサインミス検出の説明
を示すブロック図である。この実施の形態２において、
ここで説明する特有の構成および方法以外については、
先に説明した実施の形態１と同様の構成および方法内容
を有し、同様の作用を奏するものである。図中、同一符
号は同一または相当部分を示す。

【００２１】前記実施の形態１では、ダブルアサインミ
スの確認を、各シーケンサに接続されたプログラミング
用パネルＰＰにて行うことについて述べたが、この実施
の形態２では、上位システム要素としてのＤＣＳ２のＣ
ＲＴ１画面にて、フラグのオン状態をチェックし、ダブ
ルアサインミスを確認する。また、このフラグの保持さ
れたオン状態を上位システム要素としてのＤＣＳ２のＣ
ＲＴ１画面からリセットする。

【００２２】図５は、この実施の形態２におけるダブル
アサインミス確認の説明図であり、図２ないし図４と同
一の部分については同一の符号を付し説明を省略する。
図５において、１２Ａ〜１２Ｃは上位ＤＣＳ２，ＣＲＴ
１へのアンサーバック信号の流れである。

【００２３】次に、動作について説明する。ダブルアサ
イン確認用の各フラグの状態をアンサーバック用メモリ
ヘ追加アサインすることにより、上位システム要素とし
てのＤＣＳ２→ＣＲＴ１に返送し、ＣＲＴ画面上にて、
各シーケンサのフラグ状態が確認できる。また、フラグ
のリセットは、ＣＲＴ画面上からリセットを行うように
する。前記実施の形態１では、各シーケンサに接続した
プログラミングパネルＰＰにて確認していたが、この実
施の形態２では、オペレータが中央操作室７にてフラグ
の状態を確認でき、人員削減の効果が得られる。

【００２４】この発明による実施の形態２によれば、実
施の形態１における構成において、中央操作室６に配設
されＤＣＳ２により構成される前記指令手段に設けられ
たＣＲＴ１からなるディスプレイ要素を備え、シーケン
サ３Ａ，３Ｂからなるシーケンス制御装置にそれぞれ設
けられた前記フラグ生成手段による検知結果を前記指令
手段に前記ＤＣＳ２からなる分散型制御システムによっ
て送信し、前記指令手段に設けられたＣＲＴ１からなる
ディスプレイ要素の画面上で前記フラグ生成手段による
検知結果を確認するとともに、前記指令手段により前記
分散型制御システムによって前記フラグ生成手段による
検知結果のリセットを行うようにしたので、監視制御シ
ステムのインターフェース確認試験において、ダブルア
サインミスすなわち重複指令ミスを指令手段に設けたデ
ィスプレイ要素の画面上で効率よく、かつ確実に行える
監視制御システムを得ることができる。

【００２５】実施の形態３．この発明による実施の形態
３を図６ないし図８について説明する。図６は実施の形
態３におけるＩ／Ｏチェックの説明を示すブロック図で
ある。図７は実施の形態３におけるＩ／ＯチェックＳ／
Ｗの動作を示すフローチャートである。図８は実施の形
態３における送受信データの照合確認方法を示す説明図
である。この実施の形態３において、ここで説明する特
有の構成および方法以外については、先に説明した実施
の形態１と同様の構成および方法内容を有し、同様の作
用を奏するものである。図中、同一符号は同一または相
当部分を示す。

【００２６】図６は、この実施の形態３のＩ／Ｏチェッ
ク説明図であり、２はＤＣＳ（分散型制御システム）、
３はシーケンサ、４は汎用通信（例：ＲＳ−２３２Ｃ，
ＲＳ−４２２）のデータ伝送系を示している。

【００２７】次に、動作（Ｉ／ＯチェックＳ／Ｗ）につ
いて説明する。Ｉ／ＯチェックＳ／Ｗのフローチャート
を図７に示す。例えば、上位システム要素としてのＤＣ
Ｓ上りデータの場合、送信するシーケンサ３側の正規の
メモリおよび前記の送信側メモリに格納したものと同じ
データを試験実施の前に、事前に仮に設けるＤＣＳ２側
の試験用テンポラリー・メモリヘ、先頭アドレスとワー
ド数を設定し（ステップＳ１０１）、次に、各アドレス
に連続数値をインデックス・アドレッシングを用いてセ
ットする（ステップＳ１０２）。但し、メモリ空領域も
含めて設定する（連続するアドレスとする必要があるた
め）。設定は、シーケンサ３に接続されたプログラミン
グパネルＰＰにて行う。セットされた数値がデータ伝送
された（ステップＳ１０３）後にＤＣＳ２にて、試験用
テンポラリーメモリに格納済みの（送信）データと受信
データの照合を行い、もし、アサインミスのような送受
信データが異なったとき、エラーのフラグとインデック
ス・カウンタ値を出力することにより、インターフェー
スの通信異常を検出することができる（ステップＳ１０
４）。

【００２８】以上のように、この実施の形態３によれ
ば、アサイン確認試験のときに、従来の一点一点確認す
るといった試験時間を削減できる。なお、全点確認が可
能なため、メモリアサインずれの有・無も検出すること
ができる。また、上記の実施形態では上りデータについ
て説明したが下りデータの場合でも、上位と下位を逆転
して考えれば、上記実施の形態と同様の効果を奏する。

【００２９】この発明による実施の形態３によれば、制
御対象に対応するメモリ要素を有するシーケンサ３から
なるシーケンス制御装置と、メモリ要素を有し前記シー
ケンサ３からなるシーケンス制御装置のメモリ要素へＤ
ＣＳ２からなる分散型制御システムによって指令信号を
供給し前記シーケンス制御装置のメモリ要素へデータを
付与する指令手段とを備え、前記シーケンサ３からなる
シーケンス制御装置のメモリ要素へ付与されるデータに
応じて前記制御対象を制御する監視制御システムを試験
するものであって、前記指令手段と前記シーケンス制御
装置との汎用通信に関するデータ伝送系について通信試
験を行うにあたり、データ伝送系の送信側におけるメモ
リ要素の試験用全メモリアドレスに連続数値データを設
定し、データ伝送後に送信データと受信データとの照合
を行うことにより通信異常を検出するようにしたので、
監視制御システムのインターフェース確認試験を効率よ
く、かつ確実に行える監視制御システムの試験方法を得
ることができる。

【００３０】実施の形態４．この発明による実施の形態
４を図９について説明する。図９は実施の形態４におけ
るＩ／Ｏチェックの説明を示すブロック図である。この
実施の形態４において、ここで説明する特有の構成およ
び方法以外については、先に説明した実施の形態１と同
様の構成および方法内容を有し、同様の作用を奏するも
のである。図中、同一符号は同一または相当部分を示
す。

【００３１】図９は、この実施の形態４におけるＩ／Ｏ
チェック説明図である。図において、１はＣＲＴ（ディ
スプレイ画面）、２はＤＣＳ（分散型制御システム）、
３はシーケンサ、４はデータ伝送系を示している。

【００３２】次に、動作について説明する。インターフ
ェース通信異常を、上位ＤＣＳ２経由ＣＲＴ１の画面上
に割り付けることにて、全アドレスの送信データと受信
データ対応のデータ照合結果を確認でき、ＣＲＴ１に付
属のプリンターがあればプリンターに出力され、試験デ
ータとなる。

【００３３】以上のように、この実施の形態４では、イ
ンターフェース通信試験結果がデータとなり、試験の信
頼性が向上する効果がある。また、上記実施の形態では
操作対象のシーケンサ３Ａについても、操作対象外のシ
ーケンサ３Ｂ〜と同じように指令（操作または制御の指
令）受信を検出させていることで説明したが、ダブルア
サインのみについて操作対象以外の他ＣＰＵチエック用
に使用する場合は、図４のダブルアサインチェック回路
において、操作対象シーケンサ３Ａにおける試験用ソフ
トウエアのダブルアサインテスト中フラグを立てるスイ
ッチ要素ＳＭ４００をオフさせて運用すれば、操作対象
外であるシーケンサ３Ｂ〜においてシーケンサ３Ａを除
く他ＣＰＵが異常検知した場合以外は、ダブルアサイン
チエックフラグが立たないようにでき、このダブルアサ
インチエックフラグによってダブルアサインを検出する
ことにより、上記実施の形態と同様の効果を奏する。ま
た、本説明では試験用ソフトウエアとして説明している
が、本ソフトウエアを実機にそのまま搭載しておき、初
期納入時のシステム試験や将来の増設，改造時のシステ
ム試験の際に用いても、上記実施の形態と同様の効果を
奏する。

【００３４】この発明による実施の形態４によれば、制
御対象に対応するメモリ要素を有するシーケンサ３から
なるシーケンス制御装置と、メモリ要素およびディスプ
レイ要素を有し前記シーケンサ３からなるシーケンス制
御装置のメモリ要素へＤＣＳ２からなる分散型制御シス
テムによって指令信号を供給し前記シーケンサ３からな
るシーケンス制御装置のメモリ要素へデータを付与する
指令手段とを備え、前記シーケンサ３からなるシーケン
ス制御装置のメモリ要素へ付与されるデータに応じて前
記制御対象を制御する監視制御システムを試験するもの
であって、前記指令手段と前記シーケンス制御装置との
汎用通信に関するデータ伝送系について通信試験を行う
にあたり、データ伝送系の送信側としての前記指令手段
におけるメモリ要素の試験用全メモリアドレスに連続数
値データを設定し、前記シーケンス制御装置へデータ伝
送後に前記シーケンス制御装置における受信結果を前記
試験用データ伝送系と別のデータ伝送系で前記指令手段
に戻して、前記指令手段におけるディスプレイ要素の画
面上で前記シーケンス制御装置への送信データと前記シ
ーケンス制御装置での受信データとの照合を行うことに
より通信異常を検出するようにしたので、監視制御シス
テムのインターフェース確認試験を指令手段におけるデ
ィスプレイ要素の画面上で効率よく、かつ確実に行える
監視制御システムの試験方法を得ることができる。

【００３５】この発明による実施の形態では、次の
（１）〜（４）項にそれぞれ示す構成を有する。 （１） 遮断器，断路器，変圧器，進相コンデンサ等の
受配電設備における、中央監視・制御システムにおい
て、ＣＲＴディスプレイ装置からの操作（または制御）
指令パルス信号がＤＣＳ（分散型制御システム）を介
し、下位の複数個あるシーケンサの内、該当するシーケ
ンサで、指令（または制御）信号をネットワーク［例：
ＭＥＬＳＥＣ（商品名）＿ＮＥＴ／１０，ＩＩ，システ
ムバス，他］を経て受信すると、下位の該当シーケンサ
がもつ内部メモリをオンさせる。この際に、上位ＤＣＳ
のメモリアサインに万一誤ってダブルアサイン（１つの
信号指令に対して１つのメモリをアサインするべき所へ
２つのメモリをアサイン）があれば、その誤ってアサイ
ンされた２つ目のメモリにより、下位の制御対象とは無
関係のシーケンサがもつ内部メモリがオンすることとな
る。ここで下位の各シーケンサ全てに、操作（または制
御）指令に関係する全てのメモリをデータメモリ化（ワ
ードデータ）した後、零（指令が受け付けられていない
場合は、このワードデータは０である。）と比較チエッ
クすることにより、このダブルアサインミスを検出する
試験用ソフトウェア。 （２） 前記事項（１）で記載のダブルアサインミスの
検出結果を、上位ＤＣＳへ返送し、ＤＣＳのＣＲＴ画面
上で確認およびリセットできるようにした、試験用ソフ
トウェア。 （３） 上位ＤＣＳとシーケンサとの汎用通信（例：Ｒ
Ｓ−２３２Ｃ，ＲＳ−４２２，他）に関する通信試験
（試験内容は、通信内容が確実に更新され、かつアドレ
スのずれが生じていない）において、データ伝送の送信
側の全メモリアドレスに、インデックス・アドレッシン
グにより連続数値データをＳＥＴし、データ伝送後、送
信データと受信データの照合を行い、もし、通信内容が
更新されていなかったり、アサインミスにより送信側と
受信側のアドレスにずれが生じた場合は、通信結果の送
受信データ不一致として、通信異常を検出する試験用ソ
フトウェア。 （４） 前記事項（３）で記載の通信で受信した結果
を、別の通信エリアを使用して上位ＤＣＳへ戻して、上
位ＤＣＳのＣＲＴ画面上で送信したデータと戻ってきた
下位受信データがチェックできるようにして、通信異常
を検出する試験用ソフトウェア。

【００３６】この発明による実施の形態によれば、中央
監視・制御システムのインターフェース試験用Ｓ／Ｗを
使用することにより、試験人員や試験費用を削減できる
とともに、信頼性が向上できる効果がある。

【００３７】

【発明の効果】第１の発明によれば、メモリ要素を有す
る複数のシーケンス制御装置と、前記シーケンス制御装
置のメモリ要素へ分散型制御システムによって指令信号
を供給し前記メモリ要素へデータを付与する指令手段と
を備え、前記シーケンス制御装置のメモリ要素へ付与さ
れるデータに応じて制御対象を制御する監視制御システ
ムにおいて、前記指令信号が供給される前記メモリ要素
のデータ内容を検出し前記指令信号の受付有無を検知し
て検知結果を保持するフラグ生成手段を前記シーケンス
制御装置にそれぞれ設け、前記複数のシーケンス制御装
置に設けられた前記フラグ生成手段による検知結果によ
り重複指令ミスを検出するようにしたので、監視制御シ
ステムのインターフェース確認試験において、重複指令
ミスを効率よく、かつ確実に行える監視制御システムを
得ることができる。

【００３８】第２の発明によれば、前記指令手段に設け
たディスプレイ要素を備え、前記フラグ生成手段による
検知結果を前記指令手段に前記分散型制御システムによ
って送信し、前記指令手段に設けたディスプレイ要素の
画面上で前記フラグ生成手段による検知結果を確認する
とともに、前記指令手段により前記分散型制御システム
によって前記フラグ生成手段による検知結果のリセット
を行うようにしたので、監視制御システムのインターフ
ェース確認試験において、重複指令ミスを指令手段に設
けたディスプレイ要素の画面上で効率よく、かつ確実に
行える監視制御システムを得ることができる。

【００３９】第３の発明によれば、メモリ要素を有する
シーケンス制御装置と、メモリ要素を有し前記シーケン
ス制御装置のメモリ要素へ分散型制御システムによって
指令信号を供給し前記シーケンス制御装置のメモリ要素
へデータを付与する指令手段とを備え、前記シーケンス
制御装置のメモリ要素へ付与されるデータに応じて制御
対象を制御する監視制御システムを試験するものであっ
て、前記指令手段と前記シーケンス制御装置との汎用通
信に関するデータ伝送系について通信試験を行うにあた
り、データ伝送系の送信側におけるメモリ要素の試験用
全メモリアドレスに連続数値データを設定し、データ伝
送後に送信データと受信データとの照合を行うことによ
り通信異常を検出するようにしたので、監視制御システ
ムのインターフェース確認試験を効率よく、かつ確実に
行える監視制御システムの試験方法を得ることができ
る。

【００４０】第４の発明によれば、メモリ要素を有する
シーケンス制御装置と、メモリ要素およびディスプレイ
要素を有し前記シーケンス制御装置のメモリ要素へ分散
型制御システムによって指令信号を供給し前記シーケン
ス制御装置のメモリ要素へデータを付与する指令手段と
を備え、前記シーケンス制御装置のメモリ要素へ付与さ
れるデータに応じて制御対象を制御する監視制御システ
ムを試験するものであって、前記指令手段と前記シーケ
ンス制御装置との汎用通信に関するデータ伝送系につい
て通信試験を行うにあたり、データ伝送系の送信側とし
ての前記指令手段におけるメモリ要素の試験用全メモリ
アドレスに連続数値データを設定し、前記シーケンス制
御装置へデータ伝送後に前記シーケンス制御装置におけ
る受信結果を前記試験用データ伝送系と別のデータ伝送
系で前記指令手段に戻して、前記指令手段におけるディ
スプレイ要素の画面上で前記シーケンス制御装置への送
信データと前記シーケンス制御装置での受信データとの
照合を行うことにより通信異常を検出するようにしたの
で、監視制御システムのインターフェース確認試験を指
令手段におけるディスプレイ要素の画面上で効率よく、
かつ確実に行える監視制御システムの試験方法を得るこ
とができる。

【図面の簡単な説明】

【図１】 この発明による実施の形態および従来技術に
おける中央監視・操作システムの構成を示すブロック図
である。

【図２】 この発明による実施の形態１におけるダブル
アサインミス検出の説明を示すブロック図である。

【図３】 この発明による実施の形態１におけるダブル
アサイン説明を示す説明図である。

【図４】 この発明による実施の形態１におけるダブル
アサインチエック回路を示す説明図である。

【図５】 この発明による実施の形態２におけるダブル
アサインミス検出の説明を示すブロック図である。

【図６】 この発明による実施の形態３におけるＩ／Ｏ
チェックの説明を示すブロック図である。

【図７】 この発明による実施の形態３におけるＩ／Ｏ
チェックＳ／Ｗの動作を示すフローチャートである。

【図８】 この発明による実施の形態３における送受信
データの照合確認方法を示す説明図である。

【図９】 この発明の実施の形態４におけるＩ／Ｏチェ
ックの説明を示すブロック図である。

【符号の説明】

１ ＣＲＴ（ディスプレイ画面）、２ ＤＣＳ（分散型
制御システム）、３Ａ，３Ｂ シーケンス制御装置、４
Ａ，４Ｂ，４Ｃ 配電盤、５Ａ〜５Ｆ 電動機や電動弁
類などの制御対象、６ 中央操作室、７Ａ，７Ｂ 電気
室、８ プラント機器、９はネットワーク、１０Ａ〜１
０Ｆ 遮断器。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 濱崎 航一 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B048 AA04 DD05 5H220 AA10 BB12 BB20 CC07 CX05 DD04 EE09 FF10 HH01 HH04 JJ07 JJ18 JJ42 KK03 KK08

Claims (4)

【特許請求の範囲】
1. 【請求項１】 メモリ要素を有する複数のシーケンス制
   御装置と、前記シーケンス制御装置のメモリ要素へ分散
   型制御システムによって指令信号を供給し前記メモリ要
   素へデータを付与する指令手段とを備え、前記シーケン
   ス制御装置のメモリ要素へ付与されるデータに応じて制
   御対象を制御する監視制御システムにおいて、前記指令
   信号が供給される前記メモリ要素のデータ内容を検出し
   前記指令信号の受付有無を検知して検知結果を保持する
   フラグ生成手段を前記シーケンス制御装置にそれぞれ設
   け、前記複数のシーケンス制御装置に設けられた前記フ
   ラグ生成手段による検知結果により重複指令ミスを検出
   するようにしたことを特徴とする監視制御システム。
2. 【請求項２】 前記指令手段に設けたディスプレイ要素
   を備え、前記フラグ生成手段による検知結果を前記指令
   手段に前記分散型制御システムによって送信し、前記指
   令手段に設けたディスプレイ要素の画面上で前記フラグ
   生成手段による検知結果を確認するとともに、前記指令
   手段により前記分散型制御システムによって前記フラグ
   生成手段による検知結果のリセットを行うようにしたこ
   とを特徴とする請求項１に記載の監視制御システム。
3. 【請求項３】 メモリ要素を有するシーケンス制御装置
   と、メモリ要素を有し前記シーケンス制御装置のメモリ
   要素へ分散型制御システムによって指令信号を供給し前
   記シーケンス制御装置のメモリ要素へデータを付与する
   指令手段とを備え、前記シーケンス制御装置のメモリ要
   素へ付与されるデータに応じて制御対象を制御する監視
   制御システムを試験するものであって、前記指令手段と
   前記シーケンス制御装置との汎用通信に関するデータ伝
   送系について通信試験を行うにあたり、データ伝送系の
   送信側におけるメモリ要素の試験用全メモリアドレスに
   連続数値データを設定し、データ伝送後に送信データと
   受信データとの照合を行うことにより通信異常を検出す
   ることを特徴とする監視制御システムの試験方法。
4. 【請求項４】 メモリ要素を有するシーケンス制御装置
   と、メモリ要素およびディスプレイ要素を有し前記シー
   ケンス制御装置のメモリ要素へ分散型制御システムによ
   って指令信号を供給し前記シーケンス制御装置のメモリ
   要素へデータを付与する指令手段とを備え、前記シーケ
   ンス制御装置のメモリ要素へ付与されるデータに応じて
   制御対象を制御する監視制御システムを試験するもので
   あって、前記指令手段と前記シーケンス制御装置との汎
   用通信に関するデータ伝送系について通信試験を行うに
   あたり、データ伝送系の送信側としての前記指令手段に
   おけるメモリ要素の試験用全メモリアドレスに連続数値
   データを設定し、前記シーケンス制御装置へデータ伝送
   後に前記シーケンス制御装置における受信結果を前記試
   験用データ伝送系と別のデータ伝送系で前記指令手段に
   戻して、前記指令手段におけるディスプレイ要素の画面
   上で前記シーケンス制御装置への送信データと前記シー
   ケンス制御装置での受信データとの照合を行うことによ
   り通信異常を検出することを特徴とする監視制御システ
   ムの試験方法。