JP2003218693A - ハーフレートｃｄｒ回路 - Google Patents
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- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
Abstract
(57)【要約】
【課題】 ハーフレートで動作することにより動作余裕
を増大させることのできるハーフレートＣＤＲ回路を提
供する。 【解決手段】 ハーフレートＣＤＲ回路において、ハー
フレート位相検出器が、第１の１段目ラッチ回路と、第
２の１段目ラッチ回路と、第１の２段目ラッチ回路と、
第２の２段目ラッチ回路と、第１及び第２の１段目ラッ
チ回路からの出力信号を受けて、リタイミング信号と反
転リタイミング信号を出力する選択回路と、第１及び第
２の２段目ラッチ回路からの出力信号を受けて、基準信
号と反転基準信号を出力する排他ＯＲ回路とを備える。
を増大させることのできるハーフレートＣＤＲ回路を提
供する。 【解決手段】 ハーフレートＣＤＲ回路において、ハー
フレート位相検出器が、第１の１段目ラッチ回路と、第
２の１段目ラッチ回路と、第１の２段目ラッチ回路と、
第２の２段目ラッチ回路と、第１及び第２の１段目ラッ
チ回路からの出力信号を受けて、リタイミング信号と反
転リタイミング信号を出力する選択回路と、第１及び第
２の２段目ラッチ回路からの出力信号を受けて、基準信
号と反転基準信号を出力する排他ＯＲ回路とを備える。
Description
【０００１】
【発明の属する技術分野】この発明は、構成部品が１０
ＧＨｚのフルレートの半分に等しい５ＧＨｚのハーフレ
ートで動作するハーフレートＣＤＲ（Clock and Data R
ecovery）回路に関する。
ＧＨｚのフルレートの半分に等しい５ＧＨｚのハーフレ
ートで動作するハーフレートＣＤＲ（Clock and Data R
ecovery）回路に関する。
【０００２】
【従来の技術】近年、光通信ネットワークの高速化に伴
い、１０Ｇｂｐｓ（ビット／秒）以上のデータ伝送速度
で動作するＣＤＲ回路が要求されている。従来、ＣＭＯ
Ｓプロセスで形成されるＣＤＲ回路を１０Ｇｂｐｓ以上
の高いデータ伝送速度で動作させるためには、構成トラ
ンジスタが１０ＧＨｚのフルレートで動作しなければな
らない構成になっていた。
い、１０Ｇｂｐｓ（ビット／秒）以上のデータ伝送速度
で動作するＣＤＲ回路が要求されている。従来、ＣＭＯ
Ｓプロセスで形成されるＣＤＲ回路を１０Ｇｂｐｓ以上
の高いデータ伝送速度で動作させるためには、構成トラ
ンジスタが１０ＧＨｚのフルレートで動作しなければな
らない構成になっていた。
【０００３】一方、ＣＭＯＳプロセスで形成されるレシ
ーバチップのいくつかは５ＧＨｚのハーフレートで動作
し得るハーフレート回路技術を用いて作製されている。
このハーフレート回路技術は、ＣＭＯＳトランジスタで
ＣＤＲ回路を高速に動作させるのに必要な技術と考えら
れている。
ーバチップのいくつかは５ＧＨｚのハーフレートで動作
し得るハーフレート回路技術を用いて作製されている。
このハーフレート回路技術は、ＣＭＯＳトランジスタで
ＣＤＲ回路を高速に動作させるのに必要な技術と考えら
れている。
【０００４】図１３は、従来のＣＤＲ回路の全体構成の
一例を示す。この従来のＣＤＲ回路は、この順で互いに
直列接続された位相検出器１１０、チャージポンプ回路
１２０、低域フィルタ（ＬＰＦ（low-pass filter））
１３０と電圧制御発振器（ＶＣＯ（voltage controlled
oscillator））１４０とを備える。
一例を示す。この従来のＣＤＲ回路は、この順で互いに
直列接続された位相検出器１１０、チャージポンプ回路
１２０、低域フィルタ（ＬＰＦ（low-pass filter））
１３０と電圧制御発振器（ＶＣＯ（voltage controlled
oscillator））１４０とを備える。
【０００５】位相検出器１１０は、基準信号Ｓｒｅｆと
電圧制御発振器１４０からフィードバックされた発振信
号Ｓｏの位相差を検出して、その位相差に応じた信号Ｓ
ｐｄをチャージポンプ回路１２０に出力する。位相検出
器１１０からの位相差信号Ｓｐｄは、チャージポンプ回
路１２０によって３値信号Ｓｔに変換される。次に、低
域フィルタ１３０は、チャージポンプ回路１２０からの
３値信号Ｓｔを積分して、電圧制御発振器１４０を制御
する制御電圧Ｖｃを生成する。更に、電圧制御発振器１
４０は、制御電圧Ｖｃに応じた周波数を有する発振信号
Ｓｏを位相検出器１１０に出力する。
電圧制御発振器１４０からフィードバックされた発振信
号Ｓｏの位相差を検出して、その位相差に応じた信号Ｓ
ｐｄをチャージポンプ回路１２０に出力する。位相検出
器１１０からの位相差信号Ｓｐｄは、チャージポンプ回
路１２０によって３値信号Ｓｔに変換される。次に、低
域フィルタ１３０は、チャージポンプ回路１２０からの
３値信号Ｓｔを積分して、電圧制御発振器１４０を制御
する制御電圧Ｖｃを生成する。更に、電圧制御発振器１
４０は、制御電圧Ｖｃに応じた周波数を有する発振信号
Ｓｏを位相検出器１１０に出力する。
【０００６】図１４は、図１３の従来のＣＤＲ回路に用
いられる位相検出器１１０の回路図であり、図１５は、
図１４の従来の位相検出器１１０の信号のタイミングチ
ャートである。図１５において、点線は従来の位相検出
器１１０の各信号が取り得るいくつかの波形を示す。従
来の位相検出器１１０は、入力信号Ｄａｔａ及び反転入
力信号／ＤａｔａとハーフレートクロックＣＬＫを受け
る１段目ラッチ回路１５１、入力信号Ｄａｔａ及び反転
入力信号／Ｄａｔａと反転ハーフレートクロック／ＣＬ
Ｋを受ける１段目ラッチ回路１５２、反転ハーフレート
クロック／ＣＬＫを受ける２段目ラッチ回路１５３、ハ
ーフレートクロックＣＬＫを受ける２段目ラッチ回路１
５４、誤差信号Ｅｒｒｏｒを出力する排他ＯＲ回路１５
５と基準信号Ｒｅｆを出力する排他ＯＲ回路１５６を備
える。
いられる位相検出器１１０の回路図であり、図１５は、
図１４の従来の位相検出器１１０の信号のタイミングチ
ャートである。図１５において、点線は従来の位相検出
器１１０の各信号が取り得るいくつかの波形を示す。従
来の位相検出器１１０は、入力信号Ｄａｔａ及び反転入
力信号／ＤａｔａとハーフレートクロックＣＬＫを受け
る１段目ラッチ回路１５１、入力信号Ｄａｔａ及び反転
入力信号／Ｄａｔａと反転ハーフレートクロック／ＣＬ
Ｋを受ける１段目ラッチ回路１５２、反転ハーフレート
クロック／ＣＬＫを受ける２段目ラッチ回路１５３、ハ
ーフレートクロックＣＬＫを受ける２段目ラッチ回路１
５４、誤差信号Ｅｒｒｏｒを出力する排他ＯＲ回路１５
５と基準信号Ｒｅｆを出力する排他ＯＲ回路１５６を備
える。
【０００７】図１５に示す誤差信号Ｅｒｒｏｒと基準信
号Ｒｅｆの波形から明らかなように、誤差信号Ｅｒｒｏ
ｒ用の排他ＯＲ回路１５５の動作速度は、基準信号Ｒｅ
ｆ用の排他ＯＲ回路１５６の動作速度よりも高い。
号Ｒｅｆの波形から明らかなように、誤差信号Ｅｒｒｏ
ｒ用の排他ＯＲ回路１５５の動作速度は、基準信号Ｒｅ
ｆ用の排他ＯＲ回路１５６の動作速度よりも高い。
【０００８】１段目ラッチ回路１５１の出力端子Ｑから
出力された信号Ｘ１と１段目ラッチ回路１５２の出力端
子Ｑから出力された信号Ｘ２を排他ＯＲ回路１５５に入
力するために、図１５における信号Ｘ１とＸ２のハッチ
ング部のパルスが必要となる。よって、排他ＯＲ回路１
５５は、信号Ｘ１とＸ２におけるフルレートに対応する
このハッチング部のパルスを取込むために、フルレート
のスイッチング速度を必要とする。よって、従来のＣＤ
Ｒ回路の位相検出器１１０では、１段目ラッチ回路１５
１及び１５２と排他ＯＲ回路１５５がフルレートで動作
する必要がある。
出力された信号Ｘ１と１段目ラッチ回路１５２の出力端
子Ｑから出力された信号Ｘ２を排他ＯＲ回路１５５に入
力するために、図１５における信号Ｘ１とＸ２のハッチ
ング部のパルスが必要となる。よって、排他ＯＲ回路１
５５は、信号Ｘ１とＸ２におけるフルレートに対応する
このハッチング部のパルスを取込むために、フルレート
のスイッチング速度を必要とする。よって、従来のＣＤ
Ｒ回路の位相検出器１１０では、１段目ラッチ回路１５
１及び１５２と排他ＯＲ回路１５５がフルレートで動作
する必要がある。
【０００９】
【発明が解決しようとする課題】従って、図１４及び図
１５に示す従来の位相検出器１１０では、排他ＯＲ回路
１５５がフルレートで動作する必要があるので、動作余
裕が少ないという問題点があった。
１５に示す従来の位相検出器１１０では、排他ＯＲ回路
１５５がフルレートで動作する必要があるので、動作余
裕が少ないという問題点があった。
【００１０】この発明は、従来技術の上記問題点を解決
するためになされたもので、ハーフレートで動作するこ
とにより動作余裕を増大させることのできるハーフレー
トＣＤＲ回路を提供することを目的とする。
するためになされたもので、ハーフレートで動作するこ
とにより動作余裕を増大させることのできるハーフレー
トＣＤＲ回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】請求項１にかかるハーフ
レートＣＤＲ回路は、ハーフレートで動作し得る位相検
出器と、チャージポンプ回路と、低域フィルタと、電圧
制御発振器とを含むハーフレートＣＤＲ回路において、
前記位相検出器が、入力信号及びその反転入力信号とハ
ーフレートクロックを受ける第１の１段目ラッチ回路
と、前記入力信号及び前記反転入力信号と反転ハーフレ
ートクロックを受ける第２の１段目ラッチ回路と、前記
第１の１段目ラッチ回路からの出力信号及びその反転出
力信号と前記反転ハーフレートクロックを受ける第１の
２段目ラッチ回路と、前記第２の１段目ラッチ回路から
の出力信号及びその反転出力信号と前記ハーフレートク
ロックを受ける第２の２段目ラッチ回路と、前記第１の
１段目ラッチ回路からの前記出力信号及び前記反転出力
信号、前記第２の１段目ラッチ回路からの前記出力信号
及び前記反転出力信号と前記ハーフレートクロック及び
前記反転ハーフレートクロックを受けて、リタイミング
されたリタイミング信号とその反転リタイミング信号を
出力する選択回路と、前記第１の２段目ラッチ回路から
の出力信号及びその反転出力信号と前記第２の２段目ラ
ッチ回路からの出力信号及びその反転出力信号を受け
て、基準信号とその反転基準信号を出力する排他ＯＲ回
路とを備えるものである。
レートＣＤＲ回路は、ハーフレートで動作し得る位相検
出器と、チャージポンプ回路と、低域フィルタと、電圧
制御発振器とを含むハーフレートＣＤＲ回路において、
前記位相検出器が、入力信号及びその反転入力信号とハ
ーフレートクロックを受ける第１の１段目ラッチ回路
と、前記入力信号及び前記反転入力信号と反転ハーフレ
ートクロックを受ける第２の１段目ラッチ回路と、前記
第１の１段目ラッチ回路からの出力信号及びその反転出
力信号と前記反転ハーフレートクロックを受ける第１の
２段目ラッチ回路と、前記第２の１段目ラッチ回路から
の出力信号及びその反転出力信号と前記ハーフレートク
ロックを受ける第２の２段目ラッチ回路と、前記第１の
１段目ラッチ回路からの前記出力信号及び前記反転出力
信号、前記第２の１段目ラッチ回路からの前記出力信号
及び前記反転出力信号と前記ハーフレートクロック及び
前記反転ハーフレートクロックを受けて、リタイミング
されたリタイミング信号とその反転リタイミング信号を
出力する選択回路と、前記第１の２段目ラッチ回路から
の出力信号及びその反転出力信号と前記第２の２段目ラ
ッチ回路からの出力信号及びその反転出力信号を受け
て、基準信号とその反転基準信号を出力する排他ＯＲ回
路とを備えるものである。
【００１２】請求項２にかかるハーフレートＣＤＲ回路
は、前記チャージポンプ回路が、前記低域フィルタに信
号を出力するカレントスイッチと、複数のＰチャネルＭ
ＯＳトランジスタを有して、ポンプアップ信号を出力す
るポンプアップ回路と、複数のＮチャネルＭＯＳトラン
ジスタを有して、第１ポンプダウン信号を出力する第１
ポンプダウン回路と、複数のＮチャネルＭＯＳトランジ
スタを有して、第２ポンプダウン信号を出力する第２ポ
ンプダウン回路と、前記カレントスイッチ回路、前記ポ
ンプアップ回路、前記第１ポンプダウン回路と前記第２
ポンプダウン回路に接続された定電流源とを備え、又、
前記ポンプアップ回路のＰチャネルＭＯＳトランジスタ
と前記第１ポンプダウン回路及び第２ポンプダウン回路
のＮチャネルＭＯＳトランジスタが論理回路を形成する
こととにより、前記チャージポンプ回路がハーフレート
入力に対してフルレート出力を生成し得るものである。
は、前記チャージポンプ回路が、前記低域フィルタに信
号を出力するカレントスイッチと、複数のＰチャネルＭ
ＯＳトランジスタを有して、ポンプアップ信号を出力す
るポンプアップ回路と、複数のＮチャネルＭＯＳトラン
ジスタを有して、第１ポンプダウン信号を出力する第１
ポンプダウン回路と、複数のＮチャネルＭＯＳトランジ
スタを有して、第２ポンプダウン信号を出力する第２ポ
ンプダウン回路と、前記カレントスイッチ回路、前記ポ
ンプアップ回路、前記第１ポンプダウン回路と前記第２
ポンプダウン回路に接続された定電流源とを備え、又、
前記ポンプアップ回路のＰチャネルＭＯＳトランジスタ
と前記第１ポンプダウン回路及び第２ポンプダウン回路
のＮチャネルＭＯＳトランジスタが論理回路を形成する
こととにより、前記チャージポンプ回路がハーフレート
入力に対してフルレート出力を生成し得るものである。
【００１３】請求項３にかかるハーフレートＣＤＲ回路
は、前記チャージポンプ回路の電圧レベルを調整する増
幅回路が、前記チャージポンプ回路に接続されて、前記
ハーフレートＣＤＲ回路の動作中の前記チャージポンプ
回路の前記カレントスイッチにおける不必要なオフリー
ク電流を低減するものである。
は、前記チャージポンプ回路の電圧レベルを調整する増
幅回路が、前記チャージポンプ回路に接続されて、前記
ハーフレートＣＤＲ回路の動作中の前記チャージポンプ
回路の前記カレントスイッチにおける不必要なオフリー
ク電流を低減するものである。
【００１４】請求項４にかかるハーフレートＣＤＲ回路
は、前記チャージポンプ回路が、前記低域フィルタに信
号を出力するカレントスイッチと、複数のＰチャネルＭ
ＯＳトランジスタを有して、第１ポンプアップ信号を出
力する第１ポンプアップ回路と、複数のＰチャネルＭＯ
Ｓトランジスタを有して、第２ポンプアップ信号を出力
する第２ポンプアップ回路と、複数のＮチャネルＭＯＳ
トランジスタを有して、ポンプダウン信号を出力するポ
ンプダウン回路と、前記カレントスイッチ回路、前記第
１ポンプアップ回路、前記第２ポンプアップ回路と前記
ポンプダウン回路に接続された定電流源とを備え、又、
ハーフレート相当の（立上り時間／立下り時間）が存在
する場合に、前記第１ポンプアップ信号及び前記第２ポ
ンプアップ信号のオン状態時間の前記ポンプダウン信号
のオン状態時間に対する比が１に近似するように、第１
ポンプアップ信号及び前記第２ポンプアップ信号と前記
ポンプダウン信号のオン状態時間を入力信号に対して設
定したものである。
は、前記チャージポンプ回路が、前記低域フィルタに信
号を出力するカレントスイッチと、複数のＰチャネルＭ
ＯＳトランジスタを有して、第１ポンプアップ信号を出
力する第１ポンプアップ回路と、複数のＰチャネルＭＯ
Ｓトランジスタを有して、第２ポンプアップ信号を出力
する第２ポンプアップ回路と、複数のＮチャネルＭＯＳ
トランジスタを有して、ポンプダウン信号を出力するポ
ンプダウン回路と、前記カレントスイッチ回路、前記第
１ポンプアップ回路、前記第２ポンプアップ回路と前記
ポンプダウン回路に接続された定電流源とを備え、又、
ハーフレート相当の（立上り時間／立下り時間）が存在
する場合に、前記第１ポンプアップ信号及び前記第２ポ
ンプアップ信号のオン状態時間の前記ポンプダウン信号
のオン状態時間に対する比が１に近似するように、第１
ポンプアップ信号及び前記第２ポンプアップ信号と前記
ポンプダウン信号のオン状態時間を入力信号に対して設
定したものである。
【００１５】
【発明の実施の形態】以下に、この発明の各実施の形態
を図面を参照して説明する。
を図面を参照して説明する。
【００１６】実施の形態１．図１は、この発明の実施の
形態１にかかるハーフレートＣＤＲ回路に用いられるハ
ーフレート位相検出器１０の回路図であり、図２は、図
１のハーフレート位相検出器１０の信号のタイミングチ
ャートである。図２において、点線はハーフレート位相
検出器１０の各信号が取り得るいくつかの波形を示す。
ハーフレート位相検出器１０では、図１５に示す従来の
位相検出器１１０において誤差信号を出力する排他ＯＲ
回路１５５が選択回路１５に置換されている。選択回路
１５は、ハーフレートクロックＣＬＫと反転ハーフレー
トクロック／ＣＬＫを受けて、リタイミングされた信号
Ｙ６とその反転信号／Ｙ６を出力する。ハーフレート位
相検出器１０の他の構成は従来の位相検出器１１０と同
様である。
形態１にかかるハーフレートＣＤＲ回路に用いられるハ
ーフレート位相検出器１０の回路図であり、図２は、図
１のハーフレート位相検出器１０の信号のタイミングチ
ャートである。図２において、点線はハーフレート位相
検出器１０の各信号が取り得るいくつかの波形を示す。
ハーフレート位相検出器１０では、図１５に示す従来の
位相検出器１１０において誤差信号を出力する排他ＯＲ
回路１５５が選択回路１５に置換されている。選択回路
１５は、ハーフレートクロックＣＬＫと反転ハーフレー
トクロック／ＣＬＫを受けて、リタイミングされた信号
Ｙ６とその反転信号／Ｙ６を出力する。ハーフレート位
相検出器１０の他の構成は従来の位相検出器１１０と同
様である。
【００１７】従って、ハーフレート位相検出器１０は、
更に、入力信号Ｄａｔａ及び反転入力信号／Ｄａｔａと
ハーフレートクロックＣＬＫを受ける１段目ラッチ回路
１１、入力信号Ｄａｔａ及び反転入力信号／Ｄａｔａと
反転ハーフレートクロック／ＣＬＫを受ける１段目ラッ
チ回路１２、反転ハーフレークロック／ＣＬＫを受ける
２段目ラッチ回路１３、ハーフレークロックＣＬＫを受
ける２段目ラッチ回路１４と、基準信号Ｙ５及びその反
転基準信号／Ｙ５を出力する排他ＯＲ回路１６を備え
る。又、入力信号Ｄａｔａと反転入力信号／Ｄａｔａ
は、夫々、出力信号Ｙ０とその反転出力信号／Ｙ０とし
て出力される。
更に、入力信号Ｄａｔａ及び反転入力信号／Ｄａｔａと
ハーフレートクロックＣＬＫを受ける１段目ラッチ回路
１１、入力信号Ｄａｔａ及び反転入力信号／Ｄａｔａと
反転ハーフレートクロック／ＣＬＫを受ける１段目ラッ
チ回路１２、反転ハーフレークロック／ＣＬＫを受ける
２段目ラッチ回路１３、ハーフレークロックＣＬＫを受
ける２段目ラッチ回路１４と、基準信号Ｙ５及びその反
転基準信号／Ｙ５を出力する排他ＯＲ回路１６を備え
る。又、入力信号Ｄａｔａと反転入力信号／Ｄａｔａ
は、夫々、出力信号Ｙ０とその反転出力信号／Ｙ０とし
て出力される。
【００１８】上記構成のハーフレート位相検出器１０に
おいて、信号Ｙ１とＹ２が、夫々、１段目ラッチ回路１
１と１２の出力端子Ｑから出力される。次に、信号Ｙ３
とＹ４が、夫々、２段目ラッチ回路１３の出力端子Ｑと
２段目ラッチ回路１４の出力端子／Ｑから出力される。
信号Ｙ３とＹ４は、両エッジ共、ハーフレートクロック
ＣＬＫの位相に同期している。排他ＯＲ回路１６は、信
号Ｙ３とＹ４を受けて、基準信号Ｙ５を出力する。基準
信号Ｙ５の波形は、入力信号Ｄａｔａ（＝出力信号Ｙ
０）の隣合う信号部分０と１、１と２、２と３等を排他
ＯＲ演算したものである。又、基準信号Ｙ５のパルス幅
はハーフレートクロックＣＬＫの半周期幅に等しい。
おいて、信号Ｙ１とＹ２が、夫々、１段目ラッチ回路１
１と１２の出力端子Ｑから出力される。次に、信号Ｙ３
とＹ４が、夫々、２段目ラッチ回路１３の出力端子Ｑと
２段目ラッチ回路１４の出力端子／Ｑから出力される。
信号Ｙ３とＹ４は、両エッジ共、ハーフレートクロック
ＣＬＫの位相に同期している。排他ＯＲ回路１６は、信
号Ｙ３とＹ４を受けて、基準信号Ｙ５を出力する。基準
信号Ｙ５の波形は、入力信号Ｄａｔａ（＝出力信号Ｙ
０）の隣合う信号部分０と１、１と２、２と３等を排他
ＯＲ演算したものである。又、基準信号Ｙ５のパルス幅
はハーフレートクロックＣＬＫの半周期幅に等しい。
【００１９】一方、選択回路１５は、フルレートの信号
パターン部は選択しないように構成されていて、信号Ｙ
１とＹ２をハーフレートクロックＣＬＫで選択して、リ
タイミングされた信号Ｙ６を出力する。図２に示すよう
に、信号Ｙ６の波形は、入力信号Ｄａｔａ（＝出力信号
Ｙ０）と同じ波形であり、ハーフレートクロックＣＬＫ
の位相に同期している。よって、１段目ラッチ回路１１
と１２はハーフレートで動作して構わない。
パターン部は選択しないように構成されていて、信号Ｙ
１とＹ２をハーフレートクロックＣＬＫで選択して、リ
タイミングされた信号Ｙ６を出力する。図２に示すよう
に、信号Ｙ６の波形は、入力信号Ｄａｔａ（＝出力信号
Ｙ０）と同じ波形であり、ハーフレートクロックＣＬＫ
の位相に同期している。よって、１段目ラッチ回路１１
と１２はハーフレートで動作して構わない。
【００２０】位相比較は信号Ｙ６、Ｙ０とＹ５に基づい
て行われる。信号Ｙ０とＹ５は、位相検出器１０の後段
のチャージポンプ回路によって位相比較される。
て行われる。信号Ｙ０とＹ５は、位相検出器１０の後段
のチャージポンプ回路によって位相比較される。
【００２１】この実施の形態では、ハーフレートＣＤＲ
回路のハーフレート位相検出器１０の１段目ラッチ回路
１１及び１２と選択回路１５がハーフレートで動作する
ので、ハーフレート位相検出器１０がハーフレートで動
作し得るから、ハーフレートＣＤＲ回路の動作余裕を増
大させることができる。
回路のハーフレート位相検出器１０の１段目ラッチ回路
１１及び１２と選択回路１５がハーフレートで動作する
ので、ハーフレート位相検出器１０がハーフレートで動
作し得るから、ハーフレートＣＤＲ回路の動作余裕を増
大させることができる。
【００２２】実施の形態２．図３は、この発明の実施の
形態２にかかるハーフレートＣＤＲ回路に用いられるハ
ーフレートチャージポンプ回路２０の回路図であり、図
４は、図１のハーフレート位相検出器１０と図３のハー
フレートチャージポンプ回路２０の信号のタイミングチ
ャートである。図５は、図３のハーフレートＣＤＲ回路
の位相比較原理を示し、図６は、ハーフレートチャージ
ポンプ回路２０のポンプダウン信号のタイミングチャー
トであり、時間と電源電圧Ｖｄｄを、夫々、横軸と縦軸
に取っている。図７（Ａ）と図７（Ｂ）は、夫々、ハー
フレートチャージポンプ回路２０に組込まれたＮＯＲ回
路とＡＮＤ回路を示す。
形態２にかかるハーフレートＣＤＲ回路に用いられるハ
ーフレートチャージポンプ回路２０の回路図であり、図
４は、図１のハーフレート位相検出器１０と図３のハー
フレートチャージポンプ回路２０の信号のタイミングチ
ャートである。図５は、図３のハーフレートＣＤＲ回路
の位相比較原理を示し、図６は、ハーフレートチャージ
ポンプ回路２０のポンプダウン信号のタイミングチャー
トであり、時間と電源電圧Ｖｄｄを、夫々、横軸と縦軸
に取っている。図７（Ａ）と図７（Ｂ）は、夫々、ハー
フレートチャージポンプ回路２０に組込まれたＮＯＲ回
路とＡＮＤ回路を示す。
【００２３】チャージポンプ回路２０は、カレントスイ
ッチ２１、第１定電流源２２、第２定電流源２３、Ｐチ
ャネルＭＯＳトランジスタ３１と３２を有するポンプア
ップ回路２４、ＮチャネルＭＯＳトランジスタ３３−３
５を有する第１ポンプダウン回路２５とＮチャネルＭＯ
Ｓトランジスタ３６−３８を有する第２ポンプダウン回
路２６を備える。ポンプアップ回路２４はポンプアップ
信号ＵＰを出力する一方、第１ポンプダウン回路２５と
第２ポンプダウン回路２６は、夫々、ポンプダウン信号
ＤＯＷＮ１とＤＯＷＮ２を出力する。
ッチ２１、第１定電流源２２、第２定電流源２３、Ｐチ
ャネルＭＯＳトランジスタ３１と３２を有するポンプア
ップ回路２４、ＮチャネルＭＯＳトランジスタ３３−３
５を有する第１ポンプダウン回路２５とＮチャネルＭＯ
Ｓトランジスタ３６−３８を有する第２ポンプダウン回
路２６を備える。ポンプアップ回路２４はポンプアップ
信号ＵＰを出力する一方、第１ポンプダウン回路２５と
第２ポンプダウン回路２６は、夫々、ポンプダウン信号
ＤＯＷＮ１とＤＯＷＮ２を出力する。
【００２４】チャージポンプ回路２０は、ハーフレート
クロックＣＬＫの位相を入力信号Ｄａｔａの位相の中心
に合わせるように、ポンプアップ信号ＵＰとポンプダウ
ン信号ＤＯＷＮ１とＤＯＷＮ２を低域フィルタ（ＬＰ
Ｆ）（不図示）に出力する。図４に示すように、信号Ｙ
０と信号Ｙ６は同じ波形を有し、又、信号Ｙ６の位相は
ハーフレートクロックＣＬＫの位相と同期している。
クロックＣＬＫの位相を入力信号Ｄａｔａの位相の中心
に合わせるように、ポンプアップ信号ＵＰとポンプダウ
ン信号ＤＯＷＮ１とＤＯＷＮ２を低域フィルタ（ＬＰ
Ｆ）（不図示）に出力する。図４に示すように、信号Ｙ
０と信号Ｙ６は同じ波形を有し、又、信号Ｙ６の位相は
ハーフレートクロックＣＬＫの位相と同期している。
【００２５】図７（Ａ）に示すように、ＮＯＲ回路を、
第１ポンプダウン回路２５のＮチャネルＭＯＳトランジ
スタ３３−３５によって形成し得る。又、図７（Ｂ）に
示すように、ＡＮＤ回路を、第２ポンプダウン回路２６
のＮチャネルＭＯＳトランジスタ３６−３８によって形
成し得る。更に、排他ＯＲ回路を、第１ポンプダウン回
路２５と第２ポンプダウン回路２６のＮチャネルＭＯＳ
トランジスタ３３−３８によって形成し得る。論理回路
を、ポンプダウン回路２５と２６のＮチャネルＭＯＳト
ランジスタだけでなく、ポンプアップ回路２４のＰチャ
ネルＭＯＳトランジスタによっても形成し得る。位相検
出器１０がロックされた時点で、図４に示すように、入
力信号ＤａｔａとハーフレートクロックＣＬＫの位相が
半周期ずれるように構成されている。
第１ポンプダウン回路２５のＮチャネルＭＯＳトランジ
スタ３３−３５によって形成し得る。又、図７（Ｂ）に
示すように、ＡＮＤ回路を、第２ポンプダウン回路２６
のＮチャネルＭＯＳトランジスタ３６−３８によって形
成し得る。更に、排他ＯＲ回路を、第１ポンプダウン回
路２５と第２ポンプダウン回路２６のＮチャネルＭＯＳ
トランジスタ３３−３８によって形成し得る。論理回路
を、ポンプダウン回路２５と２６のＮチャネルＭＯＳト
ランジスタだけでなく、ポンプアップ回路２４のＰチャ
ネルＭＯＳトランジスタによっても形成し得る。位相検
出器１０がロックされた時点で、図４に示すように、入
力信号ＤａｔａとハーフレートクロックＣＬＫの位相が
半周期ずれるように構成されている。
【００２６】上記構成のハーフレートＣＤＲ回路の電圧
制御発振器（不図示）の周波数は、低域フィルタから入
力される制御電圧の上昇により上昇する一方、制御電圧
の下降により下降する。もし入力信号ＤａｔａがＨＬレ
ベルの連続パターン＜ＨＬＨＬ…＞で入力された時、信
号Ｙ０と信号Ｙ６の波形は図４に示すようになる。信号
Ｙ０がＬレベルからＨレベルに変化した時、ポンプダウ
ン信号ＤＯＷＮ１が立上る一方、信号Ｙ０がＨレベルか
らＬレベルに変化した時、ポンプダウン信号ＤＯＷＮ２
が立上る。図５に示すように、ポンプダウン信号ＤＯＷ
Ｎ１とＤＯＷＮ２のパルス幅は、入力信号Ｄａｔａの位
相を固定することにより、エッジＥ２側において固定さ
れる一方、エッジＥ１側においてハーフレートクロック
ＣＬＫの位相により変動する。
制御発振器（不図示）の周波数は、低域フィルタから入
力される制御電圧の上昇により上昇する一方、制御電圧
の下降により下降する。もし入力信号ＤａｔａがＨＬレ
ベルの連続パターン＜ＨＬＨＬ…＞で入力された時、信
号Ｙ０と信号Ｙ６の波形は図４に示すようになる。信号
Ｙ０がＬレベルからＨレベルに変化した時、ポンプダウ
ン信号ＤＯＷＮ１が立上る一方、信号Ｙ０がＨレベルか
らＬレベルに変化した時、ポンプダウン信号ＤＯＷＮ２
が立上る。図５に示すように、ポンプダウン信号ＤＯＷ
Ｎ１とＤＯＷＮ２のパルス幅は、入力信号Ｄａｔａの位
相を固定することにより、エッジＥ２側において固定さ
れる一方、エッジＥ１側においてハーフレートクロック
ＣＬＫの位相により変動する。
【００２７】よって、ハーフレートクロックＣＬＫの位
相が入力信号Ｄａｔａの位相に対して遅くなる、即ち、
図５において右方にずれると、ポンプダウン信号ＤＯＷ
Ｎ１とＤＯＷＮ２のパルス幅は増加する。反対に、ハー
フレートクロックＣＬＫの位相が入力信号Ｄａｔａの位
相に対して早くなる、即ち、図５において左方にずれる
と、ポンプダウン信号ＤＯＷＮ１とＤＯＷＮ２のパルス
幅は減少する。つまり、ハーフレートクロックＣＬＫの
位相により、ポンプダウン信号ＤＯＷＮ１とＤＯＷＮ２
のパルス幅が変動する。これが位相比較の原理となる。
相が入力信号Ｄａｔａの位相に対して遅くなる、即ち、
図５において右方にずれると、ポンプダウン信号ＤＯＷ
Ｎ１とＤＯＷＮ２のパルス幅は増加する。反対に、ハー
フレートクロックＣＬＫの位相が入力信号Ｄａｔａの位
相に対して早くなる、即ち、図５において左方にずれる
と、ポンプダウン信号ＤＯＷＮ１とＤＯＷＮ２のパルス
幅は減少する。つまり、ハーフレートクロックＣＬＫの
位相により、ポンプダウン信号ＤＯＷＮ１とＤＯＷＮ２
のパルス幅が変動する。これが位相比較の原理となる。
【００２８】一方、基準信号Ｙ５のデータパターンはポ
ンプダウン信号ＤＯＷＮ１とＤＯＷＮ２と同じで、基準
信号Ｙ５のパルス周期はポンプダウン信号ＤＯＷＮ１と
ＤＯＷＮ２の２倍となる。又、基準信号Ｙ５のパルス幅
の両エッジＥ３とＥ４が、共に、ハーフレートクロック
ＣＬＫに同期しているので、基準信号Ｙ５のパルスは、
常にハーフレートクロックの半周期相当のパルス幅で立
上る。ポンプアップ信号ＵＰが基準信号Ｙ５に基づいて
ポンプアップ回路２４によって出力される。このように
して、ポンプアップ信号ＵＰとポンプダウン信号ＤＯＷ
Ｎ１とＤＯＷＮ２によって基準信号Ｙ５の位相を調整す
ることができる。又、ポンプアップ信号ＵＰのパルス幅
とポンプダウン信号ＤＯＷＮ１とＤＯＷＮ２のパルス幅
が違うので、第１定電流源２２の電流Ｉ１と第２定電流
源２３の電流Ｉ２は、Ｉ１／Ｉ２＝１／２の関係を満た
すように設定されている。
ンプダウン信号ＤＯＷＮ１とＤＯＷＮ２と同じで、基準
信号Ｙ５のパルス周期はポンプダウン信号ＤＯＷＮ１と
ＤＯＷＮ２の２倍となる。又、基準信号Ｙ５のパルス幅
の両エッジＥ３とＥ４が、共に、ハーフレートクロック
ＣＬＫに同期しているので、基準信号Ｙ５のパルスは、
常にハーフレートクロックの半周期相当のパルス幅で立
上る。ポンプアップ信号ＵＰが基準信号Ｙ５に基づいて
ポンプアップ回路２４によって出力される。このように
して、ポンプアップ信号ＵＰとポンプダウン信号ＤＯＷ
Ｎ１とＤＯＷＮ２によって基準信号Ｙ５の位相を調整す
ることができる。又、ポンプアップ信号ＵＰのパルス幅
とポンプダウン信号ＤＯＷＮ１とＤＯＷＮ２のパルス幅
が違うので、第１定電流源２２の電流Ｉ１と第２定電流
源２３の電流Ｉ２は、Ｉ１／Ｉ２＝１／２の関係を満た
すように設定されている。
【００２９】チャージポンプ回路２０内に上記論理回路
を形成するために、図６に示すように、信号Ｙ０と信号
Ｙ６の入力レベルを変更している。信号Ｙ６がポンプダ
ウン信号ＤＯＷＮ１でオンした時は、図３のノードＮ１
の電圧がＨレベルに上がり、信号Ｙ０の入力に関係無く
ポンプダウン信号ＤＯＷＮ１は流れない。図５に示すよ
うに、信号Ｙ６がオフの場合、ポンプダウン信号ＤＯＷ
Ｎ１は、信号Ｙ０がオンした時には流れるが、信号Ｙ０
がオフの時には流れないように構成されている。
を形成するために、図６に示すように、信号Ｙ０と信号
Ｙ６の入力レベルを変更している。信号Ｙ６がポンプダ
ウン信号ＤＯＷＮ１でオンした時は、図３のノードＮ１
の電圧がＨレベルに上がり、信号Ｙ０の入力に関係無く
ポンプダウン信号ＤＯＷＮ１は流れない。図５に示すよ
うに、信号Ｙ６がオフの場合、ポンプダウン信号ＤＯＷ
Ｎ１は、信号Ｙ０がオンした時には流れるが、信号Ｙ０
がオフの時には流れないように構成されている。
【００３０】この実施の形態では、論理回路をハーフレ
ートＣＤＲ回路のハーフレートチャージポンプ回路２０
に組込むので、ハーフレートチャージポンプ回路２０
は、フルレートで出力するのにフルレートの入力を必要
とせず、ハーフレートの入力に対してフルレートで出力
し得るから、ハーフレートＣＤＲ回路の動作余裕を増大
させることができる。
ートＣＤＲ回路のハーフレートチャージポンプ回路２０
に組込むので、ハーフレートチャージポンプ回路２０
は、フルレートで出力するのにフルレートの入力を必要
とせず、ハーフレートの入力に対してフルレートで出力
し得るから、ハーフレートＣＤＲ回路の動作余裕を増大
させることができる。
【００３１】実施の形態３．図８は、この発明の実施の
形態３にかかるハーフレートＣＤＲ回路に用いられるハ
ーフレートチャージポンプ回路４０の回路図である。ハ
ーフレートチャージポンプ回路４０は、図３のハーフレ
ートチャージポンプ回路２０に大略同様の構成を有し、
更に、ハーフレートチャージポンプ回路４０の電圧レベ
ルを調整する増幅回路５０がハーフレートチャージポン
プ回路４０のＰチャネルＭＯＳトランジスタ４１に接続
されている。増幅回路５０は、ハーフレートＣＤＲ回路
の動作中のハーフレートチャージポンプ回路４０のカレ
ントスイッチ２１における不必要なオフリーク電流を低
減する。
形態３にかかるハーフレートＣＤＲ回路に用いられるハ
ーフレートチャージポンプ回路４０の回路図である。ハ
ーフレートチャージポンプ回路４０は、図３のハーフレ
ートチャージポンプ回路２０に大略同様の構成を有し、
更に、ハーフレートチャージポンプ回路４０の電圧レベ
ルを調整する増幅回路５０がハーフレートチャージポン
プ回路４０のＰチャネルＭＯＳトランジスタ４１に接続
されている。増幅回路５０は、ハーフレートＣＤＲ回路
の動作中のハーフレートチャージポンプ回路４０のカレ
ントスイッチ２１における不必要なオフリーク電流を低
減する。
【００３２】本来、信号Ｙ６がオンした時は、信号Ｙ０
のオン／オフに拘わらず、ポンプダウン信号ＤＯＷＮ１
は流れてはならない。しかしながら、電圧レベルを調整
する増幅回路がチャージポンプ回路に設けられない場
合、信号Ｙ０がオンした時、図３のノードＮ１が電源電
圧Ｖｄｄに上がる。そのため、信号Ｙ０がオンすると、
ノードＮ１の電圧レベルが図３のノードＮ２の電圧レベ
ルより高くなる、即ち、（ノードＮ１＞ノードＮ２）と
なるから、電流がノードＮ１からノードＮ２に流れ込
む。
のオン／オフに拘わらず、ポンプダウン信号ＤＯＷＮ１
は流れてはならない。しかしながら、電圧レベルを調整
する増幅回路がチャージポンプ回路に設けられない場
合、信号Ｙ０がオンした時、図３のノードＮ１が電源電
圧Ｖｄｄに上がる。そのため、信号Ｙ０がオンすると、
ノードＮ１の電圧レベルが図３のノードＮ２の電圧レベ
ルより高くなる、即ち、（ノードＮ１＞ノードＮ２）と
なるから、電流がノードＮ１からノードＮ２に流れ込
む。
【００３３】ノードＮ１からノードＮ２への電流の上記
流れを防止するために、増幅回路５０を設ける。図８に
おいて、増幅回路５０により、ノードＮ３の電圧レベル
がノードＮ４の電圧レベルが等しくなる。よって、たと
え信号Ｙ０とＹ６がオンしても、ノードＮ３の電圧レベ
ルとノードＮ４の電圧レベルが常に等しいので、ノード
Ｎ５の電圧レベルがノードＮ４の電圧レベルよりも高く
なることはない、即ち、（ノードＮ５≦ノードＮ４）と
なるから、無駄なオフリーク電流は流れない。これをポ
ンプダウン信号ＤＯＷＮ１とＤＯＷＮ２用のＮチャネル
ＭＯＳトランジスタのみならず、ポンプアップ信号ＵＰ
用のＰチャネルＭＯＳトランジスタにも適用する。
流れを防止するために、増幅回路５０を設ける。図８に
おいて、増幅回路５０により、ノードＮ３の電圧レベル
がノードＮ４の電圧レベルが等しくなる。よって、たと
え信号Ｙ０とＹ６がオンしても、ノードＮ３の電圧レベ
ルとノードＮ４の電圧レベルが常に等しいので、ノード
Ｎ５の電圧レベルがノードＮ４の電圧レベルよりも高く
なることはない、即ち、（ノードＮ５≦ノードＮ４）と
なるから、無駄なオフリーク電流は流れない。これをポ
ンプダウン信号ＤＯＷＮ１とＤＯＷＮ２用のＮチャネル
ＭＯＳトランジスタのみならず、ポンプアップ信号ＵＰ
用のＰチャネルＭＯＳトランジスタにも適用する。
【００３４】この実施の形態では、電圧レベルを調整す
る増幅回路５０がハーフレートＣＤＲ回路のハーフレー
トチャージポンプ回路４０に設けられているので、ハー
フレートＣＤＲ回路の動作中のハーフレートチャージポ
ンプ回路４０のカレントスイッチ２１における不必要な
オフリーク電流が低減される。
る増幅回路５０がハーフレートＣＤＲ回路のハーフレー
トチャージポンプ回路４０に設けられているので、ハー
フレートＣＤＲ回路の動作中のハーフレートチャージポ
ンプ回路４０のカレントスイッチ２１における不必要な
オフリーク電流が低減される。
【００３５】実施の形態４．図９は、この発明の実施の
形態４にかかるハーフレートＣＤＲ回路に用いられるハ
ーフレートチャージポンプ回路６０の回路図であり、図
１０と図１２（Ａ）及び図１２（Ｂ）は、図９のハーフ
レートチャージポンプ回路６０の信号のタイミングチャ
ートである。ハーフレートチャージポンプ回路６０は、
図３のチャージポンプ回路２０と同様に各々が２個のＰ
チャネルＭＯＳトランジスタを有する第１ポンプアップ
回路６１及び第２ポンプアップ回路６２と３個のＮチャ
ネルＭＯＳトランジスタを有するポンプダウン回路６３
を備え、他の構成は図３のチャージポンプ回路２０と同
様である。
形態４にかかるハーフレートＣＤＲ回路に用いられるハ
ーフレートチャージポンプ回路６０の回路図であり、図
１０と図１２（Ａ）及び図１２（Ｂ）は、図９のハーフ
レートチャージポンプ回路６０の信号のタイミングチャ
ートである。ハーフレートチャージポンプ回路６０は、
図３のチャージポンプ回路２０と同様に各々が２個のＰ
チャネルＭＯＳトランジスタを有する第１ポンプアップ
回路６１及び第２ポンプアップ回路６２と３個のＮチャ
ネルＭＯＳトランジスタを有するポンプダウン回路６３
を備え、他の構成は図３のチャージポンプ回路２０と同
様である。
【００３６】第１ポンプアップ回路６１と第２ポンプア
ップ回路６２は、夫々、ポンプアップ信号ＵＰ１とＵＰ
２を出力する一方、ポンプダウン回路６３はポンプダウ
ン信号ＤＯＷＮ１を発生する。チャージポンプ回路６０
では、入力信号Ｄａｔａに対するポンプアップ信号ＵＰ
１及びＵＰ２とポンプダウン信号ＤＯＷＮ１の依存性を
低減するように、ポンプアップ信号ＵＰ１及びＵＰ２と
ポンプダウン信号ＤＯＷＮ１のオン状態時間が入力信号
Ｄａｔａに対して設定される。
ップ回路６２は、夫々、ポンプアップ信号ＵＰ１とＵＰ
２を出力する一方、ポンプダウン回路６３はポンプダウ
ン信号ＤＯＷＮ１を発生する。チャージポンプ回路６０
では、入力信号Ｄａｔａに対するポンプアップ信号ＵＰ
１及びＵＰ２とポンプダウン信号ＤＯＷＮ１の依存性を
低減するように、ポンプアップ信号ＵＰ１及びＵＰ２と
ポンプダウン信号ＤＯＷＮ１のオン状態時間が入力信号
Ｄａｔａに対して設定される。
【００３７】図１のＣＤＲ回路と図３のＣＤＲ回路は、
ハーフレートで動作し得るが、ハーフレート相当の（立
上り時間Ｔｒ／立下り時間Ｔｆ）を考慮に入れた場合、
入力パターンによってチャージポンプ回路の出力が影響
を受ける。図９のチャージポンプ回路６０は、ハーフレ
ート相当のＴｒ／Ｔｆを持っていたとしても、入力パタ
ーンによる影響を最小限に抑える機能を有する。
ハーフレートで動作し得るが、ハーフレート相当の（立
上り時間Ｔｒ／立下り時間Ｔｆ）を考慮に入れた場合、
入力パターンによってチャージポンプ回路の出力が影響
を受ける。図９のチャージポンプ回路６０は、ハーフレ
ート相当のＴｒ／Ｔｆを持っていたとしても、入力パタ
ーンによる影響を最小限に抑える機能を有する。
【００３８】図９のチャージポンプ回路６０の機能と対
比するために、例えば、図３のチャージポンプ回路２０
のように、入力パターンに対する出力の依存性の大きい
チャージポンプ回路の機能を図１１（Ａ）乃至図１１
（Ｃ）のタイミングチャートを参照して説明する。図１
１（Ａ）乃至図１１（Ｃ）においてポンプアップ信号Ｕ
Ｐとポンプダウン信号ＤＯＷＮのオン状態時間を比較す
る時、ポンプアップ信号ＵＰの電流量を１に対して、ポ
ンプダウン信号ＤＯＷＮの電流量を２に設定することに
より、ポンプアップ信号ＵＰのオン状態時間をそのまま
維持するのに対して、ポンプダウン信号のオン状態時間
を２倍する。
比するために、例えば、図３のチャージポンプ回路２０
のように、入力パターンに対する出力の依存性の大きい
チャージポンプ回路の機能を図１１（Ａ）乃至図１１
（Ｃ）のタイミングチャートを参照して説明する。図１
１（Ａ）乃至図１１（Ｃ）においてポンプアップ信号Ｕ
Ｐとポンプダウン信号ＤＯＷＮのオン状態時間を比較す
る時、ポンプアップ信号ＵＰの電流量を１に対して、ポ
ンプダウン信号ＤＯＷＮの電流量を２に設定することに
より、ポンプアップ信号ＵＰのオン状態時間をそのまま
維持するのに対して、ポンプダウン信号のオン状態時間
を２倍する。
【００３９】図１１（Ｂ）に示すように、このチャージ
ポンプ回路では、Ｔｒ／Ｔｆ＝０ｐｓ（ピコ秒）の場合
は、入力信号Ｄａｔａのレベルが＜ＨＬＬＬＬＬ…＞で
ある最適条件下で、上記したようにポンプダウン信号Ｄ
ＯＷＮのオン状態時間を２倍することにより、オン状態
時間が（ＵＰ：ＤＯＷＮ＝１：１）となって、ポンプア
ップ信号ＵＰとポンプダウン信号ＤＯＷＮのオン状態時
間が釣合う。
ポンプ回路では、Ｔｒ／Ｔｆ＝０ｐｓ（ピコ秒）の場合
は、入力信号Ｄａｔａのレベルが＜ＨＬＬＬＬＬ…＞で
ある最適条件下で、上記したようにポンプダウン信号Ｄ
ＯＷＮのオン状態時間を２倍することにより、オン状態
時間が（ＵＰ：ＤＯＷＮ＝１：１）となって、ポンプア
ップ信号ＵＰとポンプダウン信号ＤＯＷＮのオン状態時
間が釣合う。
【００４０】しかしながら、例えば、ハーフレート相当
のＴｒ／Ｔｆ＝１００ｐｓを有する場合は、図１１
（Ａ）に示す出力パターンになり、ポンプダウン信号Ｄ
ＯＷＮは、入力信号ＤａｔａのＨレベルからＬレベル又
はＬレベルからＨレベルの変化点で５０ｐｓ立上る一
方、ポンプアップ信号ＵＰは、ＨレベルからＬレベル又
はＬレベルからＨレベルの変化点で１００ｐｓ立上り、
ポンプダウン信号ＤＯＷＮのオン状態時間を２倍するこ
とにより、オン状態時間が（ＵＰ：ＤＯＷＮ＝３：２）
となって、同期していたとしてもポンプアップ信号ＵＰ
とポンプダウン信号ＤＯＷＮのオン状態時間の釣合いが
取れなくなる。
のＴｒ／Ｔｆ＝１００ｐｓを有する場合は、図１１
（Ａ）に示す出力パターンになり、ポンプダウン信号Ｄ
ＯＷＮは、入力信号ＤａｔａのＨレベルからＬレベル又
はＬレベルからＨレベルの変化点で５０ｐｓ立上る一
方、ポンプアップ信号ＵＰは、ＨレベルからＬレベル又
はＬレベルからＨレベルの変化点で１００ｐｓ立上り、
ポンプダウン信号ＤＯＷＮのオン状態時間を２倍するこ
とにより、オン状態時間が（ＵＰ：ＤＯＷＮ＝３：２）
となって、同期していたとしてもポンプアップ信号ＵＰ
とポンプダウン信号ＤＯＷＮのオン状態時間の釣合いが
取れなくなる。
【００４１】更に、このチャージポンプ回路では、図１
１（Ｃ）に示すように、入力信号ＤａｔａのＨＬレベル
の連続パターン＜ＨＬＨＬ…＞が出現した最悪条件下
で、オン状態時間が（ＵＰ：ＤＯＷＮ＝２：１）となっ
てしまう。
１（Ｃ）に示すように、入力信号ＤａｔａのＨＬレベル
の連続パターン＜ＨＬＨＬ…＞が出現した最悪条件下
で、オン状態時間が（ＵＰ：ＤＯＷＮ＝２：１）となっ
てしまう。
【００４２】一方、この発明のチャージポンプ回路６０
では、図１２（Ａ）に示すように、ポンプアップ信号Ｕ
Ｐ１は、入力信号ＤａｔａのＨレベルからＬレベルへの
変化点で立上り、ポンプダウン信号ＤＯＷＮ１は、入力
信号ＤａｔａのＨレベルからＬレベルへの変化点とＬレ
ベルの連続パターン＜ＬＬ＞において立上るのに対し
て、Ｌレベルの連続パターン＜ＬＬ＞において立上るポ
ンプダウン信号ＤＯＷＮ１のパターンを打ち消すため
に、Ｌレベルの連続パターン＜ＬＬ＞の際にはポンプア
ップ信号ＵＰ２が出力されるように構成する。
では、図１２（Ａ）に示すように、ポンプアップ信号Ｕ
Ｐ１は、入力信号ＤａｔａのＨレベルからＬレベルへの
変化点で立上り、ポンプダウン信号ＤＯＷＮ１は、入力
信号ＤａｔａのＨレベルからＬレベルへの変化点とＬレ
ベルの連続パターン＜ＬＬ＞において立上るのに対し
て、Ｌレベルの連続パターン＜ＬＬ＞において立上るポ
ンプダウン信号ＤＯＷＮ１のパターンを打ち消すため
に、Ｌレベルの連続パターン＜ＬＬ＞の際にはポンプア
ップ信号ＵＰ２が出力されるように構成する。
【００４３】従って、図１２（Ｂ）に示すように、チャ
ージポンプ回路６０では、入力信号ＤａｔａのＨＬレベ
ルの連続パターン＜ＨＬＨＬ…＞が出現した最適条件下
でＴｒ／Ｔｆ＝０ｐｓの場合は、上記したようにポンプ
ダウン信号ＤＯＷＮ１とポンプアップ信号ＵＰ２が打ち
消しあうので、オン状態時間が（ＵＰ１：ＤＯＷＮ１＝
１：１）となって、ポンプアップ信号ＵＰ１とポンプダ
ウン信号ＤＯＷＮ１のオン状態時間が釣合う。
ージポンプ回路６０では、入力信号ＤａｔａのＨＬレベ
ルの連続パターン＜ＨＬＨＬ…＞が出現した最適条件下
でＴｒ／Ｔｆ＝０ｐｓの場合は、上記したようにポンプ
ダウン信号ＤＯＷＮ１とポンプアップ信号ＵＰ２が打ち
消しあうので、オン状態時間が（ＵＰ１：ＤＯＷＮ１＝
１：１）となって、ポンプアップ信号ＵＰ１とポンプダ
ウン信号ＤＯＷＮ１のオン状態時間が釣合う。
【００４４】又、図１２（Ａ）に示すように、ハーフレ
ート相当のＴｒ／Ｔｆ＝１００ｐｓを有する場合に、入
力信号Ｄａｔａの図１２（Ａ）の線Ａで示すＨＬＬレベ
ルの連続パターン＜ＨＬＬＨＬＬ…＞が出現する最悪条
件下において、ポンプダウン信号ＤＯＷＮ１は連続して
立上るため、上記したようにポンプダウン信号ＤＯＷＮ
１とポンプアップ信号ＵＰ２が打ち消しあうので、オン
状態時間が（ＵＰ１：ＤＯＷＮ１＝４：５）となる。
ート相当のＴｒ／Ｔｆ＝１００ｐｓを有する場合に、入
力信号Ｄａｔａの図１２（Ａ）の線Ａで示すＨＬＬレベ
ルの連続パターン＜ＨＬＬＨＬＬ…＞が出現する最悪条
件下において、ポンプダウン信号ＤＯＷＮ１は連続して
立上るため、上記したようにポンプダウン信号ＤＯＷＮ
１とポンプアップ信号ＵＰ２が打ち消しあうので、オン
状態時間が（ＵＰ１：ＤＯＷＮ１＝４：５）となる。
【００４５】チャージポンプ回路６０では、入力パター
ンに対する出力の依存性を示す（ポンプアップ信号のオ
ン状態時間：ポンプダウン信号のオン状態時間）が、最
悪条件下で、入力パターンに対する出力の依存性を低減
するように構成されていないチャージポンプ回路の
（２：１）と比較して、より（１：１）に近似した
（４：５）となるから、入力パターンに対する出力の依
存性が低減される。
ンに対する出力の依存性を示す（ポンプアップ信号のオ
ン状態時間：ポンプダウン信号のオン状態時間）が、最
悪条件下で、入力パターンに対する出力の依存性を低減
するように構成されていないチャージポンプ回路の
（２：１）と比較して、より（１：１）に近似した
（４：５）となるから、入力パターンに対する出力の依
存性が低減される。
【００４６】この実施の形態では、ハーフレートチャー
ジポンプ回路６０では、入力パターンに対する出力の依
存性が低減されるので、ハーフレートチャージポンプ回
路６０の出力が入力パターンによる影響を受けにくい。
ジポンプ回路６０では、入力パターンに対する出力の依
存性が低減されるので、ハーフレートチャージポンプ回
路６０の出力が入力パターンによる影響を受けにくい。
【００４７】
【発明の効果】以上のように、請求項１の発明によれ
ば、ハーフレートで動作し得る位相検出器と、チャージ
ポンプ回路と、低域フィルタと、電圧制御発振器とを含
むハーフレートＣＤＲ回路において、前記位相検出器
が、入力信号及びその反転入力信号とハーフレートクロ
ックを受ける第１の１段目ラッチ回路と、前記入力信号
及び前記反転入力信号と反転ハーフレートクロックを受
ける第２の１段目ラッチ回路と、前記第１の１段目ラッ
チ回路からの出力信号及びその反転出力信号と前記反転
ハーフレートクロックを受ける第１の２段目ラッチ回路
と、前記第２の１段目ラッチ回路からの出力信号及びそ
の反転出力信号と前記ハーフレートクロックを受ける第
２の２段目ラッチ回路と、前記第１の１段目ラッチ回路
からの前記出力信号及び前記反転出力信号、前記第２の
１段目ラッチ回路からの前記出力信号及び前記反転出力
信号と前記ハーフレートクロック及び前記反転ハーフレ
ートクロックを受けて、リタイミングされたリタイミン
グ信号とその反転リタイミング信号を出力する選択回路
と、前記第１の２段目ラッチ回路からの出力信号とその
反転出力信号と前記第２の２段目ラッチ回路からの出力
信号とその反転出力信号を受けて、基準信号とその反転
基準信号を出力する排他ＯＲ回路とを備えるので、位相
検出器がハーフレートで動作し得るから、ハーフレート
ＣＤＲ回路の動作余裕を増大させることができる。
ば、ハーフレートで動作し得る位相検出器と、チャージ
ポンプ回路と、低域フィルタと、電圧制御発振器とを含
むハーフレートＣＤＲ回路において、前記位相検出器
が、入力信号及びその反転入力信号とハーフレートクロ
ックを受ける第１の１段目ラッチ回路と、前記入力信号
及び前記反転入力信号と反転ハーフレートクロックを受
ける第２の１段目ラッチ回路と、前記第１の１段目ラッ
チ回路からの出力信号及びその反転出力信号と前記反転
ハーフレートクロックを受ける第１の２段目ラッチ回路
と、前記第２の１段目ラッチ回路からの出力信号及びそ
の反転出力信号と前記ハーフレートクロックを受ける第
２の２段目ラッチ回路と、前記第１の１段目ラッチ回路
からの前記出力信号及び前記反転出力信号、前記第２の
１段目ラッチ回路からの前記出力信号及び前記反転出力
信号と前記ハーフレートクロック及び前記反転ハーフレ
ートクロックを受けて、リタイミングされたリタイミン
グ信号とその反転リタイミング信号を出力する選択回路
と、前記第１の２段目ラッチ回路からの出力信号とその
反転出力信号と前記第２の２段目ラッチ回路からの出力
信号とその反転出力信号を受けて、基準信号とその反転
基準信号を出力する排他ＯＲ回路とを備えるので、位相
検出器がハーフレートで動作し得るから、ハーフレート
ＣＤＲ回路の動作余裕を増大させることができる。
【００４８】又、請求項２の発明によれば、前記チャー
ジポンプ回路が、前記低域フィルタに信号を出力するカ
レントスイッチと、複数のＰチャネルＭＯＳトランジス
タを有して、ポンプアップ信号を出力するポンプアップ
回路と、複数のＮチャネルＭＯＳトランジスタを有し
て、第１ポンプダウン信号を出力する第１ポンプダウン
回路と、複数のＮチャネルＭＯＳトランジスタを有し
て、第２ポンプダウン信号を出力する第２ポンプダウン
回路と、前記カレントスイッチ回路、前記ポンプアップ
回路、前記第１ポンプダウン回路と前記第２ポンプダウ
ン回路に接続された定電流源とを備え、又、前記ポンプ
アップ回路のＰチャネルＭＯＳトランジスタと前記第１
ポンプダウン回路及び第２ポンプダウン回路のＮチャネ
ルＭＯＳトランジスタが論理回路を形成することとによ
り、前記チャージポンプ回路がハーフレート入力に対し
てフルレート出力を生成し得るので、チャージポンプ回
路は、フルレートで出力するのにフルレートの入力を必
要とせず、ハーフレートの入力に対してフルレートで出
力し得るから、ハーフレートＣＤＲ回路の動作余裕を増
大させることができる。
ジポンプ回路が、前記低域フィルタに信号を出力するカ
レントスイッチと、複数のＰチャネルＭＯＳトランジス
タを有して、ポンプアップ信号を出力するポンプアップ
回路と、複数のＮチャネルＭＯＳトランジスタを有し
て、第１ポンプダウン信号を出力する第１ポンプダウン
回路と、複数のＮチャネルＭＯＳトランジスタを有し
て、第２ポンプダウン信号を出力する第２ポンプダウン
回路と、前記カレントスイッチ回路、前記ポンプアップ
回路、前記第１ポンプダウン回路と前記第２ポンプダウ
ン回路に接続された定電流源とを備え、又、前記ポンプ
アップ回路のＰチャネルＭＯＳトランジスタと前記第１
ポンプダウン回路及び第２ポンプダウン回路のＮチャネ
ルＭＯＳトランジスタが論理回路を形成することとによ
り、前記チャージポンプ回路がハーフレート入力に対し
てフルレート出力を生成し得るので、チャージポンプ回
路は、フルレートで出力するのにフルレートの入力を必
要とせず、ハーフレートの入力に対してフルレートで出
力し得るから、ハーフレートＣＤＲ回路の動作余裕を増
大させることができる。
【００４９】又、請求項３の発明によれば、前記チャー
ジポンプ回路の電圧レベルを調整する増幅回路が、前記
チャージポンプ回路に接続されて、前記ハーフレートＣ
ＤＲ回路の動作中の前記チャージポンプ回路の前記カレ
ントスイッチにおける不必要なオフリーク電流を低減す
るので、ハーフレートＣＤＲ回路の動作中のチャージポ
ンプ回路のカレントスイッチにおける不必要なオフリー
ク電流が低減される。
ジポンプ回路の電圧レベルを調整する増幅回路が、前記
チャージポンプ回路に接続されて、前記ハーフレートＣ
ＤＲ回路の動作中の前記チャージポンプ回路の前記カレ
ントスイッチにおける不必要なオフリーク電流を低減す
るので、ハーフレートＣＤＲ回路の動作中のチャージポ
ンプ回路のカレントスイッチにおける不必要なオフリー
ク電流が低減される。
【００５０】又、請求項４の発明によれば、前記チャー
ジポンプ回路が、前記低域フィルタに信号を出力するカ
レントスイッチと、複数のＰチャネルＭＯＳトランジス
タを有して、第１ポンプアップ信号を出力する第１ポン
プアップ回路と、複数のＰチャネルＭＯＳトランジスタ
を有して、第２ポンプアップ信号を出力する第２ポンプ
アップ回路と、複数のＮチャネルＭＯＳトランジスタを
有して、ポンプダウン信号を出力するポンプダウン回路
と、前記カレントスイッチ回路、前記第１ポンプアップ
回路、前記第２ポンプアップ回路と前記ポンプダウン回
路に接続された定電流源とを備え、又、ハーフレート相
当の（立上り時間／立下り時間）が存在する場合に、前
記第１ポンプアップ信号及び前記第２ポンプアップ信号
のオン状態時間の前記ポンプダウン信号のオン状態時間
に対する比が１に近似するように、第１ポンプアップ信
号及び前記第２ポンプアップ信号と前記ポンプダウン信
号のオン状態時間を入力信号に対して設定したので、チ
ャージポンプ回路の出力が入力パターンによる影響を受
けにくい。
ジポンプ回路が、前記低域フィルタに信号を出力するカ
レントスイッチと、複数のＰチャネルＭＯＳトランジス
タを有して、第１ポンプアップ信号を出力する第１ポン
プアップ回路と、複数のＰチャネルＭＯＳトランジスタ
を有して、第２ポンプアップ信号を出力する第２ポンプ
アップ回路と、複数のＮチャネルＭＯＳトランジスタを
有して、ポンプダウン信号を出力するポンプダウン回路
と、前記カレントスイッチ回路、前記第１ポンプアップ
回路、前記第２ポンプアップ回路と前記ポンプダウン回
路に接続された定電流源とを備え、又、ハーフレート相
当の（立上り時間／立下り時間）が存在する場合に、前
記第１ポンプアップ信号及び前記第２ポンプアップ信号
のオン状態時間の前記ポンプダウン信号のオン状態時間
に対する比が１に近似するように、第１ポンプアップ信
号及び前記第２ポンプアップ信号と前記ポンプダウン信
号のオン状態時間を入力信号に対して設定したので、チ
ャージポンプ回路の出力が入力パターンによる影響を受
けにくい。
【図１】 この発明の実施の形態１にかかるハーフレー
トＣＤＲ回路に用いられるハーフレート位相検出器の回
路図である。
トＣＤＲ回路に用いられるハーフレート位相検出器の回
路図である。
【図２】 図１のハーフレート位相検出器の信号のタイ
ミングチャートである。
ミングチャートである。
【図３】 この発明の実施の形態２にかかるハーフレー
トＣＤＲ回路に用いられるハーフレートチャージポンプ
回路の回路図である。
トＣＤＲ回路に用いられるハーフレートチャージポンプ
回路の回路図である。
【図４】 図１のハーフレート位相検出器と図３のハー
フレートチャージポンプ回路の信号のタイミングチャー
トである。
フレートチャージポンプ回路の信号のタイミングチャー
トである。
【図５】 図３のハーフレートＣＤＲ回路の位相比較原
理を示す図である。
理を示す図である。
【図６】 図３のハーフレートチャージポンプ回路のポ
ンプダウン信号のタイミングチャートである。
ンプダウン信号のタイミングチャートである。
【図７】 （Ａ）と（Ｂ）は、夫々、図３のハーフレー
トチャージポンプ回路内で形成し得るＮＯＲ回路とＡＮ
Ｄ回路である。
トチャージポンプ回路内で形成し得るＮＯＲ回路とＡＮ
Ｄ回路である。
【図８】 この発明の実施の形態３にかかるハーフレー
トＣＤＲ回路に用いられるハーフレートチャージポンプ
回路の回路図である。
トＣＤＲ回路に用いられるハーフレートチャージポンプ
回路の回路図である。
【図９】 この発明の実施の形態４にかかるハーフレー
トＣＤＲ回路に用いられるハーフレートチャージポンプ
回路の回路図である。
トＣＤＲ回路に用いられるハーフレートチャージポンプ
回路の回路図である。
【図１０】 図９のハーフレートチャージポンプ回路の
信号のタイミングチャートである。
信号のタイミングチャートである。
【図１１】 （Ａ）、（Ｂ）と（Ｃ）は、図９のハーフ
レートチャージポンプ回路の比較例としてのチャージポ
ンプ回路の信号のタイミングチャートである。
レートチャージポンプ回路の比較例としてのチャージポ
ンプ回路の信号のタイミングチャートである。
【図１２】 （Ａ）と（Ｂ）は、図９のハーフレートチ
ャージポンプ回路の信号のタイミングチャートである。
ャージポンプ回路の信号のタイミングチャートである。
【図１３】 従来のＣＤＲ回路の構成を示すブロック図
である。
である。
【図１４】 図１３の従来のＣＤＲ回路に用いられる位
相検出器の回路図である。
相検出器の回路図である。
【図１５】 図１４の従来の位相検出器の信号のタイミ
ングチャートである。
ングチャートである。
１０ ハーフレート位相検出器、１１ １段目ラッチ回
路、１２ １段目ラッチ回路、１３ ２段目ラッチ回
路、１４ ２段目ラッチ回路、１５ 選択回路、１６
排他ＯＲ回路、２０ ハーフレートチャージポンプ回
路、２１ カレントスイッチ、２２ 第１定電流源、２
３ 第２定電流源、２４ ポンプアップ回路、２５ 第
１ポンプダウン回路、２６ 第２ポンプダウン回路、４
０ ハーフレートチャージポンプ回路、５０ 増幅回
路、６０ ハーフレートチャージポンプ回路、６１ 第
１ポンプアップ回路、６２ 第２ポンプアップ回路、６
３ ポンプダウン回路。
路、１２ １段目ラッチ回路、１３ ２段目ラッチ回
路、１４ ２段目ラッチ回路、１５ 選択回路、１６
排他ＯＲ回路、２０ ハーフレートチャージポンプ回
路、２１ カレントスイッチ、２２ 第１定電流源、２
３ 第２定電流源、２４ ポンプアップ回路、２５ 第
１ポンプダウン回路、２６ 第２ポンプダウン回路、４
０ ハーフレートチャージポンプ回路、５０ 増幅回
路、６０ ハーフレートチャージポンプ回路、６１ 第
１ポンプアップ回路、６２ 第２ポンプアップ回路、６
３ ポンプダウン回路。
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5J106 AA04 CC01 CC24 CC27 CC41
DD32 JJ02 KK02 KK12 LL02
5K047 MM33 MM46 MM50 MM53 MM60
MM63
Claims (4)
- 【請求項１】 ハーフレートで動作し得る位相検出器
と、チャージポンプ回路と、低域フィルタと、電圧制御
発振器とを含むハーフレートＣＤＲ回路において、 前記位相検出器が、入力信号及びその反転入力信号とハ
ーフレートクロックを受ける第１の１段目ラッチ回路
と、前記入力信号及び前記反転入力信号と反転ハーフレ
ートクロックを受ける第２の１段目ラッチ回路と、前記
第１の１段目ラッチ回路からの出力信号及びその反転出
力信号と前記反転ハーフレートクロックを受ける第１の
２段目ラッチ回路と、前記第２の１段目ラッチ回路から
の出力信号及びその反転出力信号と前記ハーフレートク
ロックを受ける第２の２段目ラッチ回路と、前記第１の
１段目ラッチ回路からの前記出力信号及び前記反転出力
信号、前記第２の１段目ラッチ回路からの前記出力信号
及び前記反転出力信号と前記ハーフレートクロック及び
前記反転ハーフレートクロックを受けて、リタイミング
されたリタイミング信号とその反転リタイミング信号を
出力する選択回路と、前記第１の２段目ラッチ回路から
の出力信号及びその反転出力信号と前記第２の２段目ラ
ッチ回路からの出力信号及びその反転出力信号を受け
て、基準信号とその反転基準信号を出力する排他ＯＲ回
路とを備えることを特徴とするハーフレートＣＤＲ回
路。 - 【請求項２】 前記チャージポンプ回路が、前記低域フ
ィルタに信号を出力するカレントスイッチと、複数のＰ
チャネルＭＯＳトランジスタを有して、ポンプアップ信
号を出力するポンプアップ回路と、複数のＮチャネルＭ
ＯＳトランジスタを有して、第１ポンプダウン信号を出
力する第１ポンプダウン回路と、複数のＮチャネルＭＯ
Ｓトランジスタを有して、第２ポンプダウン信号を出力
する第２ポンプダウン回路と、前記カレントスイッチ回
路、前記ポンプアップ回路、前記第１ポンプダウン回路
と前記第２ポンプダウン回路に接続された定電流源とを
備え、又、前記ポンプアップ回路のＰチャネルＭＯＳト
ランジスタと前記第１ポンプダウン回路及び第２ポンプ
ダウン回路のＮチャネルＭＯＳトランジスタが論理回路
を形成することとにより、前記チャージポンプ回路がハ
ーフレート入力に対してフルレート出力を生成し得るこ
とを特徴とする請求項１に記載のハーフレートＣＤＲ回
路。 - 【請求項３】 前記チャージポンプ回路の電圧レベルを
調整する増幅回路が、前記チャージポンプ回路に接続さ
れて、前記ハーフレートＣＤＲ回路の動作中の前記チャ
ージポンプ回路の前記カレントスイッチにおける不必要
なオフリーク電流を低減することを特徴とする請求項２
に記載のハーフレートＣＤＲ回路。 - 【請求項４】 前記チャージポンプ回路が、前記低域フ
ィルタに信号を出力するカレントスイッチと、複数のＰ
チャネルＭＯＳトランジスタを有して、第１ポンプアッ
プ信号を出力する第１ポンプアップ回路と、複数のＰチ
ャネルＭＯＳトランジスタを有して、第２ポンプアップ
信号を出力する第２ポンプアップ回路と、複数のＮチャ
ネルＭＯＳトランジスタを有して、ポンプダウン信号を
出力するポンプダウン回路と、前記カレントスイッチ回
路、前記第１ポンプアップ回路、前記第２ポンプアップ
回路と前記ポンプダウン回路に接続された定電流源とを
備え、又、ハーフレート相当の（立上り時間／立下り時
間）が存在する場合に、前記第１ポンプアップ信号及び
前記第２ポンプアップ信号のオン状態時間の前記ポンプ
ダウン信号のオン状態時間に対する比が１に近似するよ
うに、第１ポンプアップ信号及び前記第２ポンプアップ
信号と前記ポンプダウン信号のオン状態時間を入力信号
に対して設定したことを特徴する請求項１に記載のハー
フレートＣＤＲ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002018210A JP4007814B2 (ja) | 2002-01-28 | 2002-01-28 | ハーフレートｃｄｒ回路 |
| US10/212,779 US7050524B2 (en) | 2002-01-28 | 2002-08-07 | Half-rate clock and data recovery circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002018210A JP4007814B2 (ja) | 2002-01-28 | 2002-01-28 | ハーフレートｃｄｒ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003218693A true JP2003218693A (ja) | 2003-07-31 |
| JP4007814B2 JP4007814B2 (ja) | 2007-11-14 |
Family
ID=27606195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002018210A Expired - Lifetime JP4007814B2 (ja) | 2002-01-28 | 2002-01-28 | ハーフレートｃｄｒ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7050524B2 (ja) |
| JP (1) | JP4007814B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008244605A (ja) * | 2007-03-26 | 2008-10-09 | Mitsubishi Electric Corp | 周波数／位相比較器 |
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|---|---|---|---|---|
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| US20040114702A1 (en) * | 2002-12-12 | 2004-06-17 | International Business Machines Corporation | Bang-bang phase detector for full-rate and half-rate schemes clock and data recovery and method therefor |
| WO2004079907A1 (ja) * | 2003-03-04 | 2004-09-16 | Nippon Telegraph And Telephone Corporation | 位相比較回路およびｃｄｒ回路 |
| JP4393111B2 (ja) * | 2003-05-27 | 2010-01-06 | 三菱電機株式会社 | ハーフレートｃｄｒ回路 |
| US7433442B2 (en) * | 2004-09-23 | 2008-10-07 | Standard Microsystems Corporation | Linear half-rate clock and data recovery (CDR) circuit |
| US20110209848A1 (en) * | 2008-09-24 | 2011-09-01 | Earth To Air Systems, Llc | Heat Transfer Refrigerant Transport Tubing Coatings and Insulation for a Direct Exchange Geothermal Heating/Cooling System and Tubing Spool Core Size |
| WO2011092548A1 (en) * | 2010-01-26 | 2011-08-04 | Freescale Semiconductor, Inc. | Integrated circuit device and method of using combinatorial logic in a data processing circuit |
| US8497708B2 (en) * | 2011-05-06 | 2013-07-30 | National Semiconductor Corporation | Fractional-rate phase frequency detector |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6847789B2 (en) * | 2000-02-17 | 2005-01-25 | Broadcom Corporation | Linear half-rate phase detector and clock and data recovery circuit |
-
2002
- 2002-01-28 JP JP2002018210A patent/JP4007814B2/ja not_active Expired - Lifetime
- 2002-08-07 US US10/212,779 patent/US7050524B2/en active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008244605A (ja) * | 2007-03-26 | 2008-10-09 | Mitsubishi Electric Corp | 周波数／位相比較器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4007814B2 (ja) | 2007-11-14 |
| US7050524B2 (en) | 2006-05-23 |
| US20030142774A1 (en) | 2003-07-31 |
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