JP2003204032A - 電子部品及び電子部品の製造方法 - Google Patents
電子部品及び電子部品の製造方法Info
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
(57)【要約】
【課題】 半導体チップの接着強度を高め、薄型化でき
るようにする。 【解決手段】 ＬＳＩユニット７５は、ＬＳＩチップ４
３およびＬＳＩチップ７４が接合材７７によりモールド
されたものを、ＬＳＩユニット７５の厚みが１００μｍ
乃至２００μｍになるように、デバイス面ｆとは反対側
の面が、ＬＳＩチップ４３およびＬＳＩチップ７４の面
とほぼ平行に研磨され、さらに、ユニット別にダイシン
グされて、形成される。従って、ＬＳＩチップ４３およ
びＬＳＩチップ７４は、接合材７７とは、側面でしか接
合されないが、側面に予め段部Ｓ１が付けられたＬＳＩ
チップ４３およびＬＳＩチップ７４を使用することによ
り、ＬＳＩチップ４３およびＬＳＩチップ７４と接合材
７７の接続面積が増え、接合力が高まる。従って、ＬＳ
Ｉユニット７５の薄型化が図れるようになる。
るようにする。 【解決手段】 ＬＳＩユニット７５は、ＬＳＩチップ４
３およびＬＳＩチップ７４が接合材７７によりモールド
されたものを、ＬＳＩユニット７５の厚みが１００μｍ
乃至２００μｍになるように、デバイス面ｆとは反対側
の面が、ＬＳＩチップ４３およびＬＳＩチップ７４の面
とほぼ平行に研磨され、さらに、ユニット別にダイシン
グされて、形成される。従って、ＬＳＩチップ４３およ
びＬＳＩチップ７４は、接合材７７とは、側面でしか接
合されないが、側面に予め段部Ｓ１が付けられたＬＳＩ
チップ４３およびＬＳＩチップ７４を使用することによ
り、ＬＳＩチップ４３およびＬＳＩチップ７４と接合材
７７の接続面積が増え、接合力が高まる。従って、ＬＳ
Ｉユニット７５の薄型化が図れるようになる。
Description
【０００１】
【発明の属する技術分野】本発明は、電子部品および電
子部品の製造方法に関し、特に、半導体チップの接着強
度を高め、薄型化できるようにした電子部品および電子
部品の製造方法に関する。
子部品の製造方法に関し、特に、半導体チップの接着強
度を高め、薄型化できるようにした電子部品および電子
部品の製造方法に関する。
【０００２】
【従来の技術】近年、携帯端末や情報家電分野において
は、小型軽量化や高機能化に対する要求が強く、高速化
および高周波化が求められている。このため、１つのウ
エーハから多数のＬＳＩ（Large Scale Integrated cir
cuit）やＩＣ(Integrated Circuit)が作成されるＳＯＣ
（System On Chip）でも、半導体デバイスの微細ピッチ
化および高集積化が進んでいる。
は、小型軽量化や高機能化に対する要求が強く、高速化
および高周波化が求められている。このため、１つのウ
エーハから多数のＬＳＩ（Large Scale Integrated cir
cuit）やＩＣ(Integrated Circuit)が作成されるＳＯＣ
（System On Chip）でも、半導体デバイスの微細ピッチ
化および高集積化が進んでいる。
【０００３】図１に示されるように、ウエーハ１は、Ｓ
ＯＣによる複数の半導体チップ２が形成されている。ブ
レード３は、ダイヤモンド製の３５μｍのホイール幅に
より構成されたダイシング刃を有する。このウエーハ１
は、ブレード３により、半導体チップ２毎にダイシング
される。これにより、ウエーハ１から、複数のＬＳＩチ
ップ４が生成される。
ＯＣによる複数の半導体チップ２が形成されている。ブ
レード３は、ダイヤモンド製の３５μｍのホイール幅に
より構成されたダイシング刃を有する。このウエーハ１
は、ブレード３により、半導体チップ２毎にダイシング
される。これにより、ウエーハ１から、複数のＬＳＩチ
ップ４が生成される。
【０００４】しかしながら、ＳＯＣでウエーハ上に作成
される複数のＬＳＩやＩＣは、すべてが良品というわけ
ではなく、中には、不良品が存在する。ＬＳＩやＩＣが
不良品であるか否かは、作成プロセスの途中では判らな
いので、途中の作業工程で、既に不良品となってしまっ
ている作成途中のＬＳＩやＩＣに対しても、残りのすべ
ての作業工程を施さなければならない。従って、歩留ま
りが悪い場合、多くの作業が無駄となってしまう。さら
に、異なる動作電圧のデバイスを混在させにくく、高性
能な高周波ブロックのＳＯＣ化が困難であった。従っ
て、高性能な高周波の電気回路を作成するためには、Ｓ
ＯＣにより作成されたＬＳＩを個別に電気回路に接続し
ていた。
される複数のＬＳＩやＩＣは、すべてが良品というわけ
ではなく、中には、不良品が存在する。ＬＳＩやＩＣが
不良品であるか否かは、作成プロセスの途中では判らな
いので、途中の作業工程で、既に不良品となってしまっ
ている作成途中のＬＳＩやＩＣに対しても、残りのすべ
ての作業工程を施さなければならない。従って、歩留ま
りが悪い場合、多くの作業が無駄となってしまう。さら
に、異なる動作電圧のデバイスを混在させにくく、高性
能な高周波ブロックのＳＯＣ化が困難であった。従っ
て、高性能な高周波の電気回路を作成するためには、Ｓ
ＯＣにより作成されたＬＳＩを個別に電気回路に接続し
ていた。
【０００５】このＬＳＩチップ４を個別に電気回路に用
いる場合、ＬＳＩチップ４を、リードフレームのような
パッケージ材料上に導電樹脂等で固定し、金細線による
ボンディング後、樹脂でモールドし、さらに、リード加
工したり、あるいは、ＬＳＩチップ４を金細線ではな
く、はんだで直接接続し、フリップチップ方式の形状に
加工することが必要であった。
いる場合、ＬＳＩチップ４を、リードフレームのような
パッケージ材料上に導電樹脂等で固定し、金細線による
ボンディング後、樹脂でモールドし、さらに、リード加
工したり、あるいは、ＬＳＩチップ４を金細線ではな
く、はんだで直接接続し、フリップチップ方式の形状に
加工することが必要であった。
【０００６】従って、電気回路は、以上のように加工さ
れたＬＳＩチップ４をプリント基板上でさらに接続し、
作成されていた。しかしながら、この方法で作成された
電気回路は、接続するＬＳＩチップ４が多くなるほど、
小型化または薄型化が困難である問題があった。
れたＬＳＩチップ４をプリント基板上でさらに接続し、
作成されていた。しかしながら、この方法で作成された
電気回路は、接続するＬＳＩチップ４が多くなるほど、
小型化または薄型化が困難である問題があった。
【０００７】そこで、最近、ＳＩＰ(System In Packag
e)が注目されている。ＳＩＰでは、ＳＯＣで作成され、
すでに良品と確認されている各種（同種または異種）の
ＬＳＩチップやＩＣを組み合わせて配置し、再配線し、
ユニット（モジュール）化として完成させることで１つ
の部品（ＬＳＩまたはＩＣ）として取り扱うことができ
るようにするものである。
e)が注目されている。ＳＩＰでは、ＳＯＣで作成され、
すでに良品と確認されている各種（同種または異種）の
ＬＳＩチップやＩＣを組み合わせて配置し、再配線し、
ユニット（モジュール）化として完成させることで１つ
の部品（ＬＳＩまたはＩＣ）として取り扱うことができ
るようにするものである。
【０００８】図２は、ＳＩＰにより作成されたＬＳＩユ
ニット１１の例である。図１において、ダイシングされ
たＬＳＩチップ４の中から良品のみを選び出し、さら
に、ＬＳＩチップ４と同様に作成され、選び出された他
のＬＳＩチップ１２を組み合わせて、図２に示されるよ
うに、ＬＳＩユニット１１を作成する。ＬＳＩユニット
１１は、樹脂１３などにより、ＬＳＩチップ４とＬＳＩ
チップ１２が１つの部品としてモールドされたものであ
る。
ニット１１の例である。図１において、ダイシングされ
たＬＳＩチップ４の中から良品のみを選び出し、さら
に、ＬＳＩチップ４と同様に作成され、選び出された他
のＬＳＩチップ１２を組み合わせて、図２に示されるよ
うに、ＬＳＩユニット１１を作成する。ＬＳＩユニット
１１は、樹脂１３などにより、ＬＳＩチップ４とＬＳＩ
チップ１２が１つの部品としてモールドされたものであ
る。
【０００９】ＬＳＩユニット１１は、良品のＬＳＩチッ
プ４およびＬＳＩチップ１２のみ組み合わせているた
め、歩留まりがよい。また、ＳＩＰでは、多様な機能を
有するＬＳＩユニット１１やＩＣモジュール（図示しな
い）などが簡単に実現される。さらに、複数のＬＳＩチ
ップ４やＬＳＩチップ１２を１つの部品として扱うこと
ができるので、電気回路の小型化または薄型化に効果が
ある。
プ４およびＬＳＩチップ１２のみ組み合わせているた
め、歩留まりがよい。また、ＳＩＰでは、多様な機能を
有するＬＳＩユニット１１やＩＣモジュール（図示しな
い）などが簡単に実現される。さらに、複数のＬＳＩチ
ップ４やＬＳＩチップ１２を１つの部品として扱うこと
ができるので、電気回路の小型化または薄型化に効果が
ある。
【００１０】
【発明が解決しようとする課題】しかしながら、現状に
おいても、特に携帯用の端末においては、その薄型化あ
るいは小型化が進み、さらなる薄型の電気回路が要求さ
れるようになっている。
おいても、特に携帯用の端末においては、その薄型化あ
るいは小型化が進み、さらなる薄型の電気回路が要求さ
れるようになっている。
【００１１】ＬＳＩチップ４とＬＳＩチップ１２が１つ
の部品としてモールドされたＬＳＩユニット１１を用い
て電気回路の薄型化を図る場合、ＬＳＩチップ４（ＬＳ
Ｉチップ１２）自体を薄くダイシングすることが考えら
れるが、薄くダイシングされたＬＳＩチップ４は、歪み
のため、そりが発生しやすい。そのそりは、ＬＳＩチッ
プ４の厚みが１５０μｍ以下になると顕著になる傾向が
ある。従って、薄くダイシングされたＬＳＩチップ４を
使用してＬＳＩユニット１１を作成することは、困難で
あった。
の部品としてモールドされたＬＳＩユニット１１を用い
て電気回路の薄型化を図る場合、ＬＳＩチップ４（ＬＳ
Ｉチップ１２）自体を薄くダイシングすることが考えら
れるが、薄くダイシングされたＬＳＩチップ４は、歪み
のため、そりが発生しやすい。そのそりは、ＬＳＩチッ
プ４の厚みが１５０μｍ以下になると顕著になる傾向が
ある。従って、薄くダイシングされたＬＳＩチップ４を
使用してＬＳＩユニット１１を作成することは、困難で
あった。
【００１２】そこで、３００μｍ乃至５００μｍの厚み
のＬＳＩチップ４（ＬＳＩチップ１２）を用いてＬＳＩ
ユニット１１を作成し、そのＬＳＩチップ４のデバイス
面ｆとは反対側の面を、研磨して、ＬＳＩユニット１１
を薄くすることで対応させようとした。しかしながら、
求める薄さにするためには、ＬＳＩチップ４自体のデバ
イス面ｆとは反対側の面までも研磨する場合もあり、そ
の場合、図３に示されるように、ＬＳＩチップ４の薄い
側面のみが樹脂１３との接続面となるため、ＬＳＩチッ
プ４と樹脂１３との接続面積が狭くなり、接続の強度が
弱まるといった課題があった。
のＬＳＩチップ４（ＬＳＩチップ１２）を用いてＬＳＩ
ユニット１１を作成し、そのＬＳＩチップ４のデバイス
面ｆとは反対側の面を、研磨して、ＬＳＩユニット１１
を薄くすることで対応させようとした。しかしながら、
求める薄さにするためには、ＬＳＩチップ４自体のデバ
イス面ｆとは反対側の面までも研磨する場合もあり、そ
の場合、図３に示されるように、ＬＳＩチップ４の薄い
側面のみが樹脂１３との接続面となるため、ＬＳＩチッ
プ４と樹脂１３との接続面積が狭くなり、接続の強度が
弱まるといった課題があった。
【００１３】さらに、研磨によって、ＬＳＩチップ４
（ＬＳＩチップ１２）のデバイス面とは反対側から、ク
ラック（ひび）１４やチッピング（欠け）が生じる場合
があり、そのクラック１４がＬＳＩチップ４（ＬＳＩチ
ップ１２）のデバイス面ｆまで影響を及ぼし、特性不良
が発生してしまう課題があった。
（ＬＳＩチップ１２）のデバイス面とは反対側から、ク
ラック（ひび）１４やチッピング（欠け）が生じる場合
があり、そのクラック１４がＬＳＩチップ４（ＬＳＩチ
ップ１２）のデバイス面ｆまで影響を及ぼし、特性不良
が発生してしまう課題があった。
【００１４】以上のことから、ＬＳＩチップ４とＬＳＩ
チップ１２が１つの部品としてモールドされたＬＳＩユ
ニット１１の薄型化が困難である課題があった。
チップ１２が１つの部品としてモールドされたＬＳＩユ
ニット１１の薄型化が困難である課題があった。
【００１５】本発明は、このような状況に鑑みてなされ
たものであり、半導体チップの接着強度を高め、薄型化
できるようにするものである。
たものであり、半導体チップの接着強度を高め、薄型化
できるようにするものである。
【００１６】
【課題を解決するための手段】本発明の電子部品は、接
合材によりモールドされる半導体チップは、側面に段の
形状を有することを特徴とする。
合材によりモールドされる半導体チップは、側面に段の
形状を有することを特徴とする。
【００１７】接合材は、ガラス、セラミック、または、
樹脂よりなる絶縁体であるようにすることができる。
樹脂よりなる絶縁体であるようにすることができる。
【００１８】複数個または複数種の半導体チップは、金
属薄膜により電気的に、かつ、相互に再配線されている
ようにすることができる。
属薄膜により電気的に、かつ、相互に再配線されている
ようにすることができる。
【００１９】本発明の第１の電子部品の製造方法は、平
坦な基板上に、処理前は粘着力を持つが処理後は粘着力
が低下する粘着部材を貼り付ける第１のステップと、側
面に段の形状を有する、複数個または複数種の半導体チ
ップをデバイス面を下にして、粘着部材の上に配置する
第２のステップと、接合材により複数個または複数種の
半導体チップを基板上にモールドする第３のステップ
と、粘着部材に所定の工程を施して粘着部材の粘着力を
低下させ、半導体チップを配置した基板を剥離する第４
のステップと、接合材のデバイス面とは反対側の面を半
導体チップの面とほぼ平行に研磨する第５のステップ
と、複数個または複数種の半導体チップにより構成され
る電子部品の間において接合材を切断し、各電子部品を
分離する第６のステップとを含むことを特徴とする電子
部品の製造方法。
坦な基板上に、処理前は粘着力を持つが処理後は粘着力
が低下する粘着部材を貼り付ける第１のステップと、側
面に段の形状を有する、複数個または複数種の半導体チ
ップをデバイス面を下にして、粘着部材の上に配置する
第２のステップと、接合材により複数個または複数種の
半導体チップを基板上にモールドする第３のステップ
と、粘着部材に所定の工程を施して粘着部材の粘着力を
低下させ、半導体チップを配置した基板を剥離する第４
のステップと、接合材のデバイス面とは反対側の面を半
導体チップの面とほぼ平行に研磨する第５のステップ
と、複数個または複数種の半導体チップにより構成され
る電子部品の間において接合材を切断し、各電子部品を
分離する第６のステップとを含むことを特徴とする電子
部品の製造方法。
【００２０】接合材は、ガラス、セラミック、または、
樹脂よりなる絶縁体であるようにすることができる。
樹脂よりなる絶縁体であるようにすることができる。
【００２１】複数個または複数種の半導体チップを、金
属薄膜により電気的に、かつ、相互に再配線する第７の
ステップをさらに含むようにすることができる。
属薄膜により電気的に、かつ、相互に再配線する第７の
ステップをさらに含むようにすることができる。
【００２２】本発明の第２の電子部品の製造方法は、複
数の半導体チップが形成されたウエーハを用意する第１
のステップと、ウエーハを、一方の面側から途中の所定
の位置まで、第１の幅のブレードによりダイシングする
第２のステップと、ウエーハを、他方の面側から、第１
の幅と異なる第２の幅のブレードによりダイシングし
て、半導体チップを、その側面に段部を形成して分離す
る第３のステップとを含むことを特徴とする。
数の半導体チップが形成されたウエーハを用意する第１
のステップと、ウエーハを、一方の面側から途中の所定
の位置まで、第１の幅のブレードによりダイシングする
第２のステップと、ウエーハを、他方の面側から、第１
の幅と異なる第２の幅のブレードによりダイシングし
て、半導体チップを、その側面に段部を形成して分離す
る第３のステップとを含むことを特徴とする。
【００２３】ブレードの第１の幅は、３５μｍ乃至５０
μｍであり、第２の幅は、５０μｍ以上であるようにす
ることができる。
μｍであり、第２の幅は、５０μｍ以上であるようにす
ることができる。
【００２４】本発明の電子部品および第１の電子部品の
製造方法においては、側面に段の形状を有する半導体チ
ップが、接合材によりモールドされる。
製造方法においては、側面に段の形状を有する半導体チ
ップが、接合材によりモールドされる。
【００２５】本発明の第２の電子部品の製造方法におい
ては、第１の幅と第２の幅のブレードにより、ダイシン
グすることで側面に段部を有する半導体チップが製造さ
れる。
ては、第１の幅と第２の幅のブレードにより、ダイシン
グすることで側面に段部を有する半導体チップが製造さ
れる。
【００２６】
【発明の実施の形態】以下、図を参照して、本発明の実
施の形態について説明する。
施の形態について説明する。
【００２７】図４は、ＳＯＣにより前工程が施されたウ
エーハ２１を表している。ウエーハ２１には、複数の半
導体チップ２２が形成されている。ウエーハ２１上のダ
イシングライン２３は、ウエーハ２１を半導体チップ２
２毎にダイシングするために、予め設定された指標とな
るラインである。
エーハ２１を表している。ウエーハ２１には、複数の半
導体チップ２２が形成されている。ウエーハ２１上のダ
イシングライン２３は、ウエーハ２１を半導体チップ２
２毎にダイシングするために、予め設定された指標とな
るラインである。
【００２８】図５は、ウエーハ２１をダイシングするた
めの本発明のダイシング処理装置のブロック図である。
めの本発明のダイシング処理装置のブロック図である。
【００２９】ダイシング処理装置では、ウエーハ配置部
３１、ウエーハダイシング部３２、および検査部３３を
有している。
３１、ウエーハダイシング部３２、および検査部３３を
有している。
【００３０】ウエーハ配置部３１は、ウエーハ２１を用
意し、所定の位置に配置する。ウエーハダイシング部３
２は、ウエーハ２１をブレード４１（図７Ａ）または幅
広ブレード４２（図７Ｂ）を用いて、所定の方向からダ
イシングする。検査部３３は、生成されたＬＳＩチップ
を検査する。
意し、所定の位置に配置する。ウエーハダイシング部３
２は、ウエーハ２１をブレード４１（図７Ａ）または幅
広ブレード４２（図７Ｂ）を用いて、所定の方向からダ
イシングする。検査部３３は、生成されたＬＳＩチップ
を検査する。
【００３１】図６のフローチャート、および図７を参照
して、本発明を適用したウエーハ２１のダイシング処理
を説明する。
して、本発明を適用したウエーハ２１のダイシング処理
を説明する。
【００３２】ステップＳ１において、図７に示されるよ
うに、ウエーハ配置部３１は、複数の半導体チップ２２
が形成されているウエーハ２１を用意する。
うに、ウエーハ配置部３１は、複数の半導体チップ２２
が形成されているウエーハ２１を用意する。
【００３３】図７は、図４のウエーハ２１のデバイス面
（活性面）ｆを上にした側面図である。ウエーハ２１上
には、ＳＯＣにより形成された半導体チップ２２が配置
されている。
（活性面）ｆを上にした側面図である。ウエーハ２１上
には、ＳＯＣにより形成された半導体チップ２２が配置
されている。
【００３４】ステップＳ２において、ウエーハダイシン
グ部３２は、ダイシングライン２３に沿って、ブレード
４１（図７Ａ）により、デバイス面ｆ側から所定の位置
ｈまで、ウエーハ２１をダイシングする。ブレード４１
は、ブレード３（図１）と同様に、ダイヤモンド製の３
５μｍの刃幅のホイールのダイシング刃を有する。従っ
て、ウエーハ２１には、ブレード４１の刃幅（３５μ
ｍ）の切り込みｗ１が形成される。
グ部３２は、ダイシングライン２３に沿って、ブレード
４１（図７Ａ）により、デバイス面ｆ側から所定の位置
ｈまで、ウエーハ２１をダイシングする。ブレード４１
は、ブレード３（図１）と同様に、ダイヤモンド製の３
５μｍの刃幅のホイールのダイシング刃を有する。従っ
て、ウエーハ２１には、ブレード４１の刃幅（３５μ
ｍ）の切り込みｗ１が形成される。
【００３５】次に、ステップＳ３において、ウエーハダ
イシング部３２は、ウエーハ２１を幅広ブレード４２に
より、図７Ｂに示されるように、デバイス面ｆの反対側
から位置ｈまで、ダイシングさせる。幅広ブレード４２
は、ダイヤモンド製の、ブレード４１よりも幅広である
２００μｍの刃幅のホイールのダイシング刃を有する。
従って、ウエーハ２１には、幅広ブレード４２の刃幅
（２００μｍ）の切り込みｗ２が形成される。
イシング部３２は、ウエーハ２１を幅広ブレード４２に
より、図７Ｂに示されるように、デバイス面ｆの反対側
から位置ｈまで、ダイシングさせる。幅広ブレード４２
は、ダイヤモンド製の、ブレード４１よりも幅広である
２００μｍの刃幅のホイールのダイシング刃を有する。
従って、ウエーハ２１には、幅広ブレード４２の刃幅
（２００μｍ）の切り込みｗ２が形成される。
【００３６】これにより、半導体チップ２２により構成
されているＬＳＩチップ４３ａ，４３ｂ，４３ｃ，…
が、ウエーハ２１から得られる（以下、これらを個々に
区別する必要がない場合、単にＬＳＩチップ４３と称す
る）。
されているＬＳＩチップ４３ａ，４３ｂ，４３ｃ，…
が、ウエーハ２１から得られる（以下、これらを個々に
区別する必要がない場合、単にＬＳＩチップ４３と称す
る）。
【００３７】尚、所定の位置ｈは、デバイス面ｆより３
０μｍ乃至３００μｍとされ、ＬＳＩチップ４３がユニ
ット化され、研磨された後のＬＳＩユニット７５（図１
７）の厚みの１／２を目安に予め設定される。
０μｍ乃至３００μｍとされ、ＬＳＩチップ４３がユニ
ット化され、研磨された後のＬＳＩユニット７５（図１
７）の厚みの１／２を目安に予め設定される。
【００３８】図８は、ブレード４１および幅広ブレード
４２によりウエーハ２１をダイシング（ダブルダイシン
グ）することで生成されたＬＳＩチップ４３ａおよびＬ
ＳＩチップ４３ｂを拡大した図である。ブレード４１の
ダイシングによる切り込みｗ１は、３５μｍであり、幅
広ブレード４２のダイシングによる切り込みｗ２は、２
００μｍである。従って、半導体チップ２２を含むＬＳ
Ｉチップ４３の側面には、約８０μｍの段部Ｓ１が形成
される。尚、図８には、左右方向の側面しか図示されて
いないが、紙面と垂直な方向（前後方向）の側面も同様
に形成される。
４２によりウエーハ２１をダイシング（ダブルダイシン
グ）することで生成されたＬＳＩチップ４３ａおよびＬ
ＳＩチップ４３ｂを拡大した図である。ブレード４１の
ダイシングによる切り込みｗ１は、３５μｍであり、幅
広ブレード４２のダイシングによる切り込みｗ２は、２
００μｍである。従って、半導体チップ２２を含むＬＳ
Ｉチップ４３の側面には、約８０μｍの段部Ｓ１が形成
される。尚、図８には、左右方向の側面しか図示されて
いないが、紙面と垂直な方向（前後方向）の側面も同様
に形成される。
【００３９】以上においては、ブレード４１の刃幅が３
５μｍとして、幅広ブレード４２の刃幅が２００μｍと
して説明されたが、ブレード４１の刃幅は、３５μｍ乃
至５０μｍであればよく、また、幅広ブレード４２の刃
幅は、ブレード４１の刃幅よりも幅広の５０μｍ以上で
あればよい。さらに、上記説明では、ウエーハ２１にお
いて、先に、ブレード４１によるデバイス面ｆ側からの
ダイシングを行ったが、幅広ブレード４２によるデバイ
ス面ｆの反対側からのダイシングを先に行わせるように
してもよい。
５μｍとして、幅広ブレード４２の刃幅が２００μｍと
して説明されたが、ブレード４１の刃幅は、３５μｍ乃
至５０μｍであればよく、また、幅広ブレード４２の刃
幅は、ブレード４１の刃幅よりも幅広の５０μｍ以上で
あればよい。さらに、上記説明では、ウエーハ２１にお
いて、先に、ブレード４１によるデバイス面ｆ側からの
ダイシングを行ったが、幅広ブレード４２によるデバイ
ス面ｆの反対側からのダイシングを先に行わせるように
してもよい。
【００４０】以上のように作成されたＬＳＩチップ４３
は検査部３３で検査され、その中から良品のみが選び出
され、次に後述するＬＳＩユニットの形成処理において
は、選び出された良品のみが用いられる。
は検査部３３で検査され、その中から良品のみが選び出
され、次に後述するＬＳＩユニットの形成処理において
は、選び出された良品のみが用いられる。
【００４１】図９は、本発明のＬＳＩユニットの形成処
理装置のブロック図である。
理装置のブロック図である。
【００４２】この形成処理装置は、基板配置部５１，シ
ート貼付部５２，ＬＳＩ配置部５３，ガイド処理部５
４，接合材処理部５５，加熱処理部５６，再配線処理部
５７，研磨部５８およびダイシング部５９により構成さ
れている。
ート貼付部５２，ＬＳＩ配置部５３，ガイド処理部５
４，接合材処理部５５，加熱処理部５６，再配線処理部
５７，研磨部５８およびダイシング部５９により構成さ
れている。
【００４３】基板配置部５１は、支持基板７１（図１１
Ａ）を用意し、所定の位置に配置する。シート貼付部５
２は、支持基板７１上に、接着用シート７２（図１１
Ｂ）を貼付けたり、その接着用シート７２上に、離散層
７３（図１１Ｃ）を塗布する。
Ａ）を用意し、所定の位置に配置する。シート貼付部５
２は、支持基板７１上に、接着用シート７２（図１１
Ｂ）を貼付けたり、その接着用シート７２上に、離散層
７３（図１１Ｃ）を塗布する。
【００４４】ＬＳＩ配置部５３は、画像認識機能を有す
るマウンタ（図示せず）を制御し、ＬＳＩチップ４３お
よびＬＳＩチップ７４（図１１Ｄ）を支持基板７１上に
配置させる。ガイド処理部５４は、支持基板７１の周囲
に、流れ止め用ガイド７６（図１２Ｅ）を設置したり、
外す処理を行う。
るマウンタ（図示せず）を制御し、ＬＳＩチップ４３お
よびＬＳＩチップ７４（図１１Ｄ）を支持基板７１上に
配置させる。ガイド処理部５４は、支持基板７１の周囲
に、流れ止め用ガイド７６（図１２Ｅ）を設置したり、
外す処理を行う。
【００４５】接合材処理部５５は、支持基板７１上に、
接合材７７（図１２Ｆ）を流し込む処理を行う。加熱処
理部５６は、支持基板７１上に形成されるもの全てを加
熱させ、接合材７７を硬化し、支持基板７１からＬＳＩ
ユニット７５（図１２Ｇ）を剥離する。
接合材７７（図１２Ｆ）を流し込む処理を行う。加熱処
理部５６は、支持基板７１上に形成されるもの全てを加
熱させ、接合材７７を硬化し、支持基板７１からＬＳＩ
ユニット７５（図１２Ｇ）を剥離する。
【００４６】再配線処理部５７は、ＬＳＩユニット７５
の再配線処理を行う。研磨部５８は、ＬＳＩユニット７
５の接合材７７の厚みが所定の厚みになるように、接合
材７７を研磨する。ダイシング部５９は、複数個のＬＳ
Ｉユニット７５により構成されている半導体ＬＳＩ集積
板を各ユニット毎にダイシングする。
の再配線処理を行う。研磨部５８は、ＬＳＩユニット７
５の接合材７７の厚みが所定の厚みになるように、接合
材７７を研磨する。ダイシング部５９は、複数個のＬＳ
Ｉユニット７５により構成されている半導体ＬＳＩ集積
板を各ユニット毎にダイシングする。
【００４７】次に、図１０のフローチャートと図１１乃
至図１４の工程図を参照して、本発明のＬＳＩユニット
の形成処理を説明する。
至図１４の工程図を参照して、本発明のＬＳＩユニット
の形成処理を説明する。
【００４８】まず、ステップＳ２１において、基板配置
部５１は、支持基板７１（図１１Ａ）を用意し、所定の
位置に配置する。支持基板７１は、ＬＳＩチップ４３お
よびＬＳＩチップ７４（図１１Ｄ）を配置するための仮
の基板であり、１辺が約２０ｃｍで、厚みが１ｍｍ乃至
３ｍｍの金属、ガラス、または、シリコンにより構成さ
れる角板である。支持基板７１の表面は、ミラー状に研
磨されている。
部５１は、支持基板７１（図１１Ａ）を用意し、所定の
位置に配置する。支持基板７１は、ＬＳＩチップ４３お
よびＬＳＩチップ７４（図１１Ｄ）を配置するための仮
の基板であり、１辺が約２０ｃｍで、厚みが１ｍｍ乃至
３ｍｍの金属、ガラス、または、シリコンにより構成さ
れる角板である。支持基板７１の表面は、ミラー状に研
磨されている。
【００４９】次に、ステップＳ２２において、シート貼
付部５２は、支持基板７１上に、接着用シート７２（図
１１Ｂ）を貼付け、さらに、その接着用シート７２上
に、離散層７３（図１１Ｃ）を塗布する。この離散層７
３は、熱および紫外線が照射されることにより、接着力
を低下させる性質を持っており、後の工程で、接着用シ
ート７２の接着強度を下げるために塗布される。
付部５２は、支持基板７１上に、接着用シート７２（図
１１Ｂ）を貼付け、さらに、その接着用シート７２上
に、離散層７３（図１１Ｃ）を塗布する。この離散層７
３は、熱および紫外線が照射されることにより、接着力
を低下させる性質を持っており、後の工程で、接着用シ
ート７２の接着強度を下げるために塗布される。
【００５０】次に、ステップＳ２３において、ＬＳＩ配
置部５３は、図１１Ｄに示されるように、任意の数のＬ
ＳＩチップ４３およびＬＳＩチップ７４を、支持基板７
１の離散層７３の上に、デバイス面（活性面）ｆを下
（離散層７３に接する方向）にして配置する。ＬＳＩチ
ップ７４は、ＬＳＩチップ４３と同様に作成され、検査
の結果、良品であることが確認されたＬＳＩチップであ
る。
置部５３は、図１１Ｄに示されるように、任意の数のＬ
ＳＩチップ４３およびＬＳＩチップ７４を、支持基板７
１の離散層７３の上に、デバイス面（活性面）ｆを下
（離散層７３に接する方向）にして配置する。ＬＳＩチ
ップ７４は、ＬＳＩチップ４３と同様に作成され、検査
の結果、良品であることが確認されたＬＳＩチップであ
る。
【００５１】図１１Ｄの例では、ＬＳＩチップ４３およ
びＬＳＩチップ７４により１つのＬＳＩユニット（ＬＳ
Ｉチップの組み合わせ）７５が構成され、支持基板７１
上には、複数のＬＳＩユニット７５が形成されるよう
に、所定の数のＬＳＩチップ４３およびＬＳＩチップ７
４が所定の位置に配置される。具体的には、用意された
ＬＳＩチップ４３およびＬＳＩチップ７４は、デバイス
面ｆを下（離散層７３に接する方向）にして、画像認識
機能を有するマウンタにより、±５μｍ以上の精度で正
確に予め決められた位置（支持基板７１上の位置）に配
置される。
びＬＳＩチップ７４により１つのＬＳＩユニット（ＬＳ
Ｉチップの組み合わせ）７５が構成され、支持基板７１
上には、複数のＬＳＩユニット７５が形成されるよう
に、所定の数のＬＳＩチップ４３およびＬＳＩチップ７
４が所定の位置に配置される。具体的には、用意された
ＬＳＩチップ４３およびＬＳＩチップ７４は、デバイス
面ｆを下（離散層７３に接する方向）にして、画像認識
機能を有するマウンタにより、±５μｍ以上の精度で正
確に予め決められた位置（支持基板７１上の位置）に配
置される。
【００５２】尚、図１１Ｄにおいて、ＬＳＩユニット７
５が、ＬＳＩチップ４３およびＬＳＩチップ７４により
構成されているが、組み合わせるＬＳＩチップは、同じ
種類でも異なる種類でもよく、さらに、その組み合わせ
る数は、２個以上であれば、いくつでもよい。ただし、
組み合わせるＬＳＩチップは、良品と確認されたものに
限られる。
５が、ＬＳＩチップ４３およびＬＳＩチップ７４により
構成されているが、組み合わせるＬＳＩチップは、同じ
種類でも異なる種類でもよく、さらに、その組み合わせ
る数は、２個以上であれば、いくつでもよい。ただし、
組み合わせるＬＳＩチップは、良品と確認されたものに
限られる。
【００５３】図１０のステップＳ２４において、ガイド
処理部５４は、支持基板７１の周囲に、ＬＳＩユニット
７５をモールドするための接合材７７（図１２Ｆ）の流
出を防止するための流れ止め用ガイド７６（図１２Ｅ）
を設置する。流れ止め用ガイド７６は、丸状でも四角状
でも流れ止めができればよい。その後、ステップＳ２５
において、接合材処理部５５は、図１２Ｆに示されるよ
うに、支持基板７１上に、ＬＳＩユニット７５をモール
ドするための接合材７７を流し込む。
処理部５４は、支持基板７１の周囲に、ＬＳＩユニット
７５をモールドするための接合材７７（図１２Ｆ）の流
出を防止するための流れ止め用ガイド７６（図１２Ｅ）
を設置する。流れ止め用ガイド７６は、丸状でも四角状
でも流れ止めができればよい。その後、ステップＳ２５
において、接合材処理部５５は、図１２Ｆに示されるよ
うに、支持基板７１上に、ＬＳＩユニット７５をモール
ドするための接合材７７を流し込む。
【００５４】接合材７７は、樹脂及び充填剤により構成
される。樹脂は、接合材７７のベースとして用いられ、
例えば、エポキシ樹脂により構成される。ただし、エポ
キシ樹脂は、硬化収縮や熱膨張係数が大きく、そりや割
れを引き起こしやすい性質があるため、その中でもでき
るだけその値が小さなものを選ぶ。さらに、充填剤を大
量に混合することにより、樹脂のそりや割れを防止し、
接合材７７の歪みを小さくする。従って、この充填剤に
は、例えば、熱膨張係数の小さい球状シリカ（石英）が
用いられる。接合材７７における球状シリカは、さまざ
まな大きさの粒径のものを組み合わせることにより、重
量比で９０％まで混合させることが可能である。
される。樹脂は、接合材７７のベースとして用いられ、
例えば、エポキシ樹脂により構成される。ただし、エポ
キシ樹脂は、硬化収縮や熱膨張係数が大きく、そりや割
れを引き起こしやすい性質があるため、その中でもでき
るだけその値が小さなものを選ぶ。さらに、充填剤を大
量に混合することにより、樹脂のそりや割れを防止し、
接合材７７の歪みを小さくする。従って、この充填剤に
は、例えば、熱膨張係数の小さい球状シリカ（石英）が
用いられる。接合材７７における球状シリカは、さまざ
まな大きさの粒径のものを組み合わせることにより、重
量比で９０％まで混合させることが可能である。
【００５５】尚、上記を満たすものであれば、エポキシ
樹脂の代わりに他の有機樹脂を用いてもよいし、球状シ
リカの代わりに、他のガラス、セラミックを用いるよう
にしてもよい。
樹脂の代わりに他の有機樹脂を用いてもよいし、球状シ
リカの代わりに、他のガラス、セラミックを用いるよう
にしてもよい。
【００５６】次に、図１０のステップＳ２６において、
加熱処理部５６は、接合材７７を加熱により、硬化さ
せ、支持基板７１から剥がす。また、ガイド処理部５４
は、流れ止め用ガイド７６を外す（図１２Ｇ）。具体的
には、支持基板７１上に形成されるもの全てが、１００
℃で３０分加熱され、さらに、１５０℃で８０分、加熱
されている。この加熱により、離散層７３が接着用シー
ト７２の接着力を低下させるので、接合材７７およびＬ
ＳＩユニット７５のデバイス面は、支持基板７１から容
易に剥離でき、モールドされた半導体ＬＳＩ集積板が得
られる。
加熱処理部５６は、接合材７７を加熱により、硬化さ
せ、支持基板７１から剥がす。また、ガイド処理部５４
は、流れ止め用ガイド７６を外す（図１２Ｇ）。具体的
には、支持基板７１上に形成されるもの全てが、１００
℃で３０分加熱され、さらに、１５０℃で８０分、加熱
されている。この加熱により、離散層７３が接着用シー
ト７２の接着力を低下させるので、接合材７７およびＬ
ＳＩユニット７５のデバイス面は、支持基板７１から容
易に剥離でき、モールドされた半導体ＬＳＩ集積板が得
られる。
【００５７】次に、ステップＳ２７において、再配線処
理部５７は、半導体ＬＳＩ集積板（ＬＳＩユニット７
５）の再配線処理を実行する。ＬＳＩユニット７５の再
配線処理について、図１５のフローチャートを参照して
説明する。
理部５７は、半導体ＬＳＩ集積板（ＬＳＩユニット７
５）の再配線処理を実行する。ＬＳＩユニット７５の再
配線処理について、図１５のフローチャートを参照して
説明する。
【００５８】ステップＳ４１において、再配線処理部５
７は、図１３Hに示されるように、ＬＳＩユニット７５
のデバイス面ｆに、層間膜７８として、オーバーコート
樹脂（例えば、感光性ポリイミド液体樹脂）をスピンナ
ーコートする。この層間膜７８は、接合材７７およびＬ
ＳＩユニット７５のデバイス面を平坦化させ、さらに、
ＬＳＩチップ４３およびＬＳＩチップ７４のパッシベー
ション膜として作用する。
７は、図１３Hに示されるように、ＬＳＩユニット７５
のデバイス面ｆに、層間膜７８として、オーバーコート
樹脂（例えば、感光性ポリイミド液体樹脂）をスピンナ
ーコートする。この層間膜７８は、接合材７７およびＬ
ＳＩユニット７５のデバイス面を平坦化させ、さらに、
ＬＳＩチップ４３およびＬＳＩチップ７４のパッシベー
ション膜として作用する。
【００５９】さらに、ステップＳ４２において、再配線
処理部５７は、層間膜７８上の所定の位置に、３０μｍ
以下のコンタクトホール７９を作成する。図１３Ｉに示
されるように、層間膜７８上のＬＳＩチップ４３および
ＬＳＩチップ７４のボンドエリアには、ＬＳＩチップ４
３およびＬＳＩチップ７４を再配線するために、ＬＳＩ
ユニット７５あたり数百から数千個のコンタクトホール
７９が作成される。このコンタクトホール７９は、層間
膜７８上にフォトレジストを形成し、その後、フォトレ
ジストの所定の位置を、露光、現像、および、加熱硬化
することにより作成される。
処理部５７は、層間膜７８上の所定の位置に、３０μｍ
以下のコンタクトホール７９を作成する。図１３Ｉに示
されるように、層間膜７８上のＬＳＩチップ４３および
ＬＳＩチップ７４のボンドエリアには、ＬＳＩチップ４
３およびＬＳＩチップ７４を再配線するために、ＬＳＩ
ユニット７５あたり数百から数千個のコンタクトホール
７９が作成される。このコンタクトホール７９は、層間
膜７８上にフォトレジストを形成し、その後、フォトレ
ジストの所定の位置を、露光、現像、および、加熱硬化
することにより作成される。
【００６０】次に、ステップＳ４３において、再配線処
理部５７は、コンタクトホール７９が作成された層間膜
７８上に、再配線層８１（図１４Ｋ）になる金属薄膜８
０を成膜する。金属薄膜８０は、ニッケルまたはクロム
の下地層と銅とが一緒にスパッタ技術により成膜された
ものである。下地層は、層間膜７８と銅の密着をよくす
るための層であり、厚みは、５００Å乃至２０００Åで
ある。また、銅の厚みは、５０００Å乃至５μｍであ
る。
理部５７は、コンタクトホール７９が作成された層間膜
７８上に、再配線層８１（図１４Ｋ）になる金属薄膜８
０を成膜する。金属薄膜８０は、ニッケルまたはクロム
の下地層と銅とが一緒にスパッタ技術により成膜された
ものである。下地層は、層間膜７８と銅の密着をよくす
るための層であり、厚みは、５００Å乃至２０００Åで
ある。また、銅の厚みは、５０００Å乃至５μｍであ
る。
【００６１】さらに、ステップＳ４４において、再配線
処理部５７は、フォトプロセスにより、この金属薄膜８
０上に、所定の回路パターンの元になるマスクパターン
をフォトレジストで形成する。その後、ステップＳ４５
において、再配線処理部５７は、回路パターンの元にな
るマスクパターンが形成されたフォトレジストを表面に
有する金属薄膜８０に対して金属の専用エッチング液に
よりエッチングを行い、金属薄膜８０に回路パターンを
転写する。その後、再配線処理部５７により、金属薄膜
８０上のレジストは除去される。これにより、図１４Ｋ
に示されるように、層間膜７８上に再配線層８１が形成
される。
処理部５７は、フォトプロセスにより、この金属薄膜８
０上に、所定の回路パターンの元になるマスクパターン
をフォトレジストで形成する。その後、ステップＳ４５
において、再配線処理部５７は、回路パターンの元にな
るマスクパターンが形成されたフォトレジストを表面に
有する金属薄膜８０に対して金属の専用エッチング液に
よりエッチングを行い、金属薄膜８０に回路パターンを
転写する。その後、再配線処理部５７により、金属薄膜
８０上のレジストは除去される。これにより、図１４Ｋ
に示されるように、層間膜７８上に再配線層８１が形成
される。
【００６２】以上のようして、再配線処理が行われた
後、図１０のステップＳ２８において、研磨部５８は、
接合材７７のデバイス面の反対側の面を研磨する。すな
わち、図１４Ｋに示されるように、モールドされた半導
体ＬＳＩ集積板（ＬＳＩユニット７５の接合材７７）の
厚みｄ１は、製造工程中における取り扱いが容易なよう
に、５００μｍ乃至７００μｍの厚みとされていたが、
図１４Ｌに示されるように、ＬＳＩユニット７５の接合
材７７は、その厚みｄ２が、半導体チップの面とほぼ平
行に、１００μｍ乃至２００μｍになるように、研磨さ
れる。
後、図１０のステップＳ２８において、研磨部５８は、
接合材７７のデバイス面の反対側の面を研磨する。すな
わち、図１４Ｋに示されるように、モールドされた半導
体ＬＳＩ集積板（ＬＳＩユニット７５の接合材７７）の
厚みｄ１は、製造工程中における取り扱いが容易なよう
に、５００μｍ乃至７００μｍの厚みとされていたが、
図１４Ｌに示されるように、ＬＳＩユニット７５の接合
材７７は、その厚みｄ２が、半導体チップの面とほぼ平
行に、１００μｍ乃至２００μｍになるように、研磨さ
れる。
【００６３】なお、図１１乃至図１４においては、ＬＳ
Ｉユニット７５の１ユニット分しか示されていないが、
実際には、半導体ＬＳＩ集積板は、複数個のＬＳＩユニ
ット７５により構成されている。したがって、ステップ
Ｓ２９において、ダイシング部５９は、上記作業により
形成された半導体ＬＳＩ集積板を、図１４Ｌに示される
ように、それぞれ、１ユニット毎にブレード８２により
ダイシング（切削加工）させる。これにより、多数のＬ
ＳＩユニット７５が得られる。
Ｉユニット７５の１ユニット分しか示されていないが、
実際には、半導体ＬＳＩ集積板は、複数個のＬＳＩユニ
ット７５により構成されている。したがって、ステップ
Ｓ２９において、ダイシング部５９は、上記作業により
形成された半導体ＬＳＩ集積板を、図１４Ｌに示される
ように、それぞれ、１ユニット毎にブレード８２により
ダイシング（切削加工）させる。これにより、多数のＬ
ＳＩユニット７５が得られる。
【００６４】以上のように、本発明を適用したＬＳＩユ
ニット７５が作成される。
ニット７５が作成される。
【００６５】図１６は、研磨前のＬＳＩユニット７５
（図１４Ｋ）のデバイス面ｆを上にした図である（図１
６において、ＬＳＩユニット７５の再配線層の図示は、
省略されている）。ＬＳＩユニット７５は、このＬＳＩ
ユニット７５の厚みが１００μｍ乃至２００μｍになる
ように予め決められた位置ｅにおいて、デバイス面ｆと
は反対側の面が研磨される。これにより、図１７のＬＳ
Ｉユニット７５が生成される。
（図１４Ｋ）のデバイス面ｆを上にした図である（図１
６において、ＬＳＩユニット７５の再配線層の図示は、
省略されている）。ＬＳＩユニット７５は、このＬＳＩ
ユニット７５の厚みが１００μｍ乃至２００μｍになる
ように予め決められた位置ｅにおいて、デバイス面ｆと
は反対側の面が研磨される。これにより、図１７のＬＳ
Ｉユニット７５が生成される。
【００６６】また、図１７は、図１４ＬのＬＳＩユニッ
ト７５のデバイス面ｆを上にした図である（図１７にお
いても、図１６と同様に、ＬＳＩユニット７５の再配線
層の図示は、省略されている）。図１７に示されるよう
に、ＬＳＩチップ４３およびＬＳＩチップ７４の側面に
段部Ｓ１（図９）をつけたことにより、接合材７７と接
続される面積が段部Ｓ１の分だけ多くなる。これによ
り、弱かった接合力が強化される。この効果は、厚さｄ
２が小さい程、顕著となる。
ト７５のデバイス面ｆを上にした図である（図１７にお
いても、図１６と同様に、ＬＳＩユニット７５の再配線
層の図示は、省略されている）。図１７に示されるよう
に、ＬＳＩチップ４３およびＬＳＩチップ７４の側面に
段部Ｓ１（図９）をつけたことにより、接合材７７と接
続される面積が段部Ｓ１の分だけ多くなる。これによ
り、弱かった接合力が強化される。この効果は、厚さｄ
２が小さい程、顕著となる。
【００６７】さらに、ＬＳＩチップ４３（ＬＳＩチップ
７４）のデバイス面ｆとは反対側の面を、デバイス面ｆ
よりも狭くしたことにより、ＬＳＩユニット７５の位置
ｅまで研磨されたとき、クラック（ひび）やチッピング
（欠け）が生じたとしても、それらがデバイス面ｆに影
響の少ない内側に位置するので、ＬＳＩの特性への被害
を抑える効果があり、ＬＳＩユニット７５の信頼性が向
上する。
７４）のデバイス面ｆとは反対側の面を、デバイス面ｆ
よりも狭くしたことにより、ＬＳＩユニット７５の位置
ｅまで研磨されたとき、クラック（ひび）やチッピング
（欠け）が生じたとしても、それらがデバイス面ｆに影
響の少ない内側に位置するので、ＬＳＩの特性への被害
を抑える効果があり、ＬＳＩユニット７５の信頼性が向
上する。
【００６８】ＬＳＩチップ４３のデバイス面ｆとは反対
側の面を、デバイス面ｆよりも狭くする方法としては、
ＬＳＩチップ４３の側面を斜めに断裁する方法もある
が、その方法では、ＬＳＩチップ４３の加工が難しくな
る。ＬＳＩチップ４３の側面に段部Ｓ１をつけて、ＬＳ
Ｉチップ４３のデバイス面ｆとは反対側の面を、デバイ
ス面ｆよりも狭くしたので、ＬＳＩチップ４３が加工し
やすい効果もある。
側の面を、デバイス面ｆよりも狭くする方法としては、
ＬＳＩチップ４３の側面を斜めに断裁する方法もある
が、その方法では、ＬＳＩチップ４３の加工が難しくな
る。ＬＳＩチップ４３の側面に段部Ｓ１をつけて、ＬＳ
Ｉチップ４３のデバイス面ｆとは反対側の面を、デバイ
ス面ｆよりも狭くしたので、ＬＳＩチップ４３が加工し
やすい効果もある。
【００６９】以上のように、ＬＳＩチップ７４およびＬ
ＳＩチップ４３がモールドされたＬＳＩユニット７５に
おいて、ＬＳＩユニット７５を薄くすることができるの
で、ＬＳＩユニット７５を使用して電気回路を作る場合
において、小型化、薄型化が図れる。
ＳＩチップ４３がモールドされたＬＳＩユニット７５に
おいて、ＬＳＩユニット７５を薄くすることができるの
で、ＬＳＩユニット７５を使用して電気回路を作る場合
において、小型化、薄型化が図れる。
【００７０】
【発明の効果】以上のごとく、本発明の電子部品および
電子部品の製造方法によれば、半導体チップの接着強度
を高め、薄型化できるようになり、これにより、半導体
チップの信頼性の向上、電気回路の小型化および薄型化
を図ることができる。
電子部品の製造方法によれば、半導体チップの接着強度
を高め、薄型化できるようになり、これにより、半導体
チップの信頼性の向上、電気回路の小型化および薄型化
を図ることができる。
【図１】従来のダイシングによるウエーハのダイシング
を説明する図である。
を説明する図である。
【図２】研磨前の従来のＬＳＩユニットを説明する図で
ある。
ある。
【図３】研磨後の従来のＬＳＩユニットを説明する図で
ある。
ある。
【図４】ＳＯＣにより作成されたウエーハを説明する図
である。
である。
【図５】本発明のウエーハのダイシング装置のブロック
図である。
図である。
【図６】本発明のダイシング処理を説明するフローチャ
ートである。
ートである。
【図７】本発明のダイシングにより、図４のウエーハの
切断を説明する図である。
切断を説明する図である。
【図８】本発明のダイシングにより、生成されたＬＳＩ
チップを説明する図である。
チップを説明する図である。
【図９】本発明のＬＳＩユニットの形成処理装置のブロ
ック図である。
ック図である。
【図１０】本発明のＬＳＩユニットの形成処理を説明す
るフローチャートである。
るフローチャートである。
【図１１】本発明のＬＳＩユニットの形成工程を説明す
る図である。
る図である。
【図１２】本発明のＬＳＩユニットの形成工程を説明す
る図である。
る図である。
【図１３】本発明のＬＳＩユニットの形成工程を説明す
る図である。
る図である。
【図１４】本発明のＬＳＩユニットの形成工程を説明す
る図である。
る図である。
【図１５】図１０のステップＳ２７のＬＳＩユニットの
再配線処理を説明するフローチャートである。
再配線処理を説明するフローチャートである。
【図１６】研磨前の本発明のＬＳＩユニットを説明する
工程図である。
工程図である。
【図１７】研磨後の本発明のＬＳＩユニットを説明する
工程図である。
工程図である。
２１ ウエーハ， ２２ 半導体チップ， ３１ ウエ
ーハ配置部， ３２ ウエーハダイシング部， ３３
検査部， ４１ ブレード， ４２ 幅広ブレード，
４３ ＬＳＩチップ， ５１ 基板配置部， ５２ シ
ート貼付部， ５３ ＬＳＩ配置部， ５４ ガイド処
理部， ５５ 接合材処理部， ５６ 加熱処理部，
５７ 再配線処理部， ５８ 研磨部， ５９ ダイシ
ング部，７１ 支持基板， ７２ 接着用シート， ７
３ 離散層， ７４ ＬＳＩチップ， ７５ ＬＳＩユ
ニット， ７６ 流れ止め用ガイド， ７７ 接合材，
７８ 層間膜， ７９ コンタクトホール， ８０ 金
属薄膜， ８１ 再配線層， ８２ ブレード
ーハ配置部， ３２ ウエーハダイシング部， ３３
検査部， ４１ ブレード， ４２ 幅広ブレード，
４３ ＬＳＩチップ， ５１ 基板配置部， ５２ シ
ート貼付部， ５３ ＬＳＩ配置部， ５４ ガイド処
理部， ５５ 接合材処理部， ５６ 加熱処理部，
５７ 再配線処理部， ５８ 研磨部， ５９ ダイシ
ング部，７１ 支持基板， ７２ 接着用シート， ７
３ 離散層， ７４ ＬＳＩチップ， ７５ ＬＳＩユ
ニット， ７６ 流れ止め用ガイド， ７７ 接合材，
７８ 層間膜， ７９ コンタクトホール， ８０ 金
属薄膜， ８１ 再配線層， ８２ ブレード
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 草野 英俊
東京都品川区北品川６丁目７番35号 ソニ
ー株式会社内
Ｆターム(参考） 5F061 AA01 BA07 CA06 CB13 FA06
Claims (8)
- 【請求項１】 複数個または複数種の半導体チップが接
合材により平坦な基板上にモールドされ、モールドされ
たユニット毎に前記接合材の位置で切断され、実装基板
に用いられる電子部品であって、 前記接合材によりモールドされる半導体チップは、側面
に段の形状を有することを特徴とする電子部品。 - 【請求項２】 前記接合材は、ガラス、セラミック、ま
たは、樹脂よりなる絶縁体であることを特徴とする請求
項１に記載の電子部品。 - 【請求項３】 前記複数個または複数種の半導体チップ
は、金属薄膜により電気的に、かつ、相互に再配線され
ていることを特徴とする請求項１に記載の電子部品。 - 【請求項４】 平坦な基板上に、処理前は粘着力を持つ
が処理後は粘着力が低下する粘着部材を貼り付ける第１
のステップと、 側面に段の形状を有する、複数個または複数種の半導体
チップをデバイス面を下にして、前記粘着部材の上に配
置する第２のステップと、 接合材により前記複数個または複数種の半導体チップを
前記基板上にモールドする第３のステップと、 前記粘着部材に所定の工程を施して前記粘着部材の粘着
力を低下させ、前記半導体チップを配置した前記基板を
剥離する第４のステップと、 前記接合材の前記デバイス面とは反対側の面を前記半導
体チップの面とほぼ平行に研磨する第５のステップと、 前記複数個または複数種の半導体チップにより構成され
る電子部品の間において前記接合材を切断し、各電子部
品を分離する第６のステップとを含むことを特徴とする
電子部品の製造方法。 - 【請求項５】 前記接合材は、ガラス、セラミック、ま
たは、樹脂よりなる絶縁体であることを特徴とする請求
項４に記載の電子部品の製造方法。 - 【請求項６】 前記複数個または複数種の半導体チップ
を、金属薄膜により電気的に、かつ、相互に再配線する
第７のステップをさらに含むことを特徴とする請求項４
に記載の電子部品の製造方法。 - 【請求項７】 複数の半導体チップが形成されたウエー
ハを用意する第１のステップと、 前記ウエーハを、一方の面側から途中の所定の位置ま
で、第１の幅のブレードによりダイシングする第２のス
テップと、 前記ウエーハを、他方の面側から、前記第１の幅と異な
る第２の幅のブレードによりダイシングして、前記半導
体チップを、その側面に段部を形成して分離する第３の
ステップとを含むことを特徴とする電子部品の製造方
法。 - 【請求項８】 前記ブレードの第１の幅は、３５μｍ乃
至５０μｍであり、前記第２の幅は、５０μｍ以上であ
ることを特徴とする請求項７に記載の電子部品の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002001963A JP2003204032A (ja) | 2002-01-09 | 2002-01-09 | 電子部品及び電子部品の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002001963A JP2003204032A (ja) | 2002-01-09 | 2002-01-09 | 電子部品及び電子部品の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003204032A true JP2003204032A (ja) | 2003-07-18 |
Family
ID=27641952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002001963A Withdrawn JP2003204032A (ja) | 2002-01-09 | 2002-01-09 | 電子部品及び電子部品の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003204032A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006287235A (ja) * | 2005-04-04 | 2006-10-19 | Infineon Technologies Ag | 積層されたダイのパッケージ |
| US7397327B2 (en) | 2004-04-08 | 2008-07-08 | Murata Manufacturing Co., Ltd. | Surface acoustic wave filter and method of producing the same |
| JP2011138851A (ja) * | 2009-12-28 | 2011-07-14 | Hitachi Ltd | 半導体装置 |
-
2002
- 2002-01-09 JP JP2002001963A patent/JP2003204032A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7397327B2 (en) | 2004-04-08 | 2008-07-08 | Murata Manufacturing Co., Ltd. | Surface acoustic wave filter and method of producing the same |
| JP2006287235A (ja) * | 2005-04-04 | 2006-10-19 | Infineon Technologies Ag | 積層されたダイのパッケージ |
| JP2011138851A (ja) * | 2009-12-28 | 2011-07-14 | Hitachi Ltd | 半導体装置 |
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