JP2003203983A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】機能ブロックと電源を遮断する電源スイッチと
して用いられるＭＯＳトランジスタは大きなサイズをな
らざるを得ない。 【解決手段】サイリスタ１０１をスイッチ素子として用
いて、制御回路１０２によりサイリスタを制御すること
により、機能ブロックが動作しないときに、電源と機能
ブロックをつないでいる線を開放してリーク電流を遮断
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
各論理回路に供給する電源を遮断して、漏れ電流を排除
し、消費電力を低減させることに関する。特に電源を遮
断するための素子としてサイリスタを用いたことを特徴
とする。

【０００２】

【従来の技術】現在、マイクロプロセッサやメモリデバ
イスなどの論理回路は一般に、ＣＭＯＳ（Complementar
y Metal-Oxide-Semiconductor）デバイスで構成されて
いる。特に、急速に普及した携帯電話やＰＤＡに用いら
れる大規模集積回路は、その低消費電力性能が重要視さ
れるため、低消費電力動作可能なＣＭＯＳデバイスの採
用が必須である。

【０００３】しかしながら、ＣＭＯＳデバイスはスケー
リング則に従った微細化及び低電圧化が進んだ結果、動
作電力の低減は図られたが、従来動作電力に比べて微小
で問題にならなかった漏れ電流による電力消費が無視で
きなくなりつつある。

【０００４】

【発明が解決しようとする課題】このリーク電流の問題
を回避する方法として、電源を論理回路からＭＯＳトラ
ンジスタスイッチで遮断する構成例が、特開平５−２１
０９７６号に開示されている。しかし、ＭＯＳトランジ
スタによる電圧降下の影響をできるだけ防ぎ、論理回路
の通常動作時の駆動力不足を生じさせないため、ＭＯＳ
トランジスタのサイズが大きくなるおそれがある。

【０００５】そのため、今後の微細化によりさらに顕著
になると考えられるリーク電流を減らし、そのための副
作用を小さく抑える必要がある。

【０００６】本発明の前記目的並びにその他の目的およ
び新規の特徴は、本明細書の記載および添付図面によっ
て明らかにする。

【０００７】

【課題を解決するための手段】本発明では、従来電力用
デバイスとして利用されてきた種々のサイリスタを、電
源と論理回路を遮断するための電源スイッチとして利用
することである。サイリスタは、その状態を保持する性
質があり、低電圧下においても十分な電流を供給できる
能力があるため、駆動能力に優れる。さらに、ゲート電
圧の大きさによって、自由に閾値を変更できるため、ス
タンバイ時のリーク電流を極限まで削減できる。また、
従来通り材料としてシリコンを利用でき、現存のＣＭＯ
Ｓプロセスをそのまま活用できる利点がある。

【０００８】

【発明の実施の形態】図１に電流遮断回路の構成例を示
す。電流遮断を行うための基本システム１００は、制御
回路１０２と電源遮断のためのサイリスタ１０１とを含
む。制御回路１０２は、サイリスタ１０１のゲートに接
続されている。制御回路１０２はサイリスタ１０１を導
通状態とすることにより、機能ブロック１０４は電源電
位ＶＤＤとの電流経路を形成する。このとき、機能ブロ
ック１０４は入力信号ＩＮを受けて、所定の論理演算を
行い、出力信号ＯＵＴを出力する（通常動作状態）。一
方、制御回路１０２はサイリスタ１０１を非導通状態と
することにより、機能ブロック１０４と電源電位ＶＤＤ
との電流経路を遮断する。このとき、機能ブロック１０
４は待機状態にあり、機能ブロック１０４に含まれるＭ
ＯＳトランジスタ（本願明細書においては、絶縁ゲート
型電界効果型トランジスタをＭＯＳトランジスタと称す
るものとする。）は動作しない。なお、待機状態におい
ては、入力信号ＩＮはHighまたはLowのレベルに固定
し、機能ブロック１０４が誤動作しないようにすること
が望ましい。サイリスタ１０１により電流経路を遮断す
ることにより、オフ状態にあるＭＯＳトランジスタに流
れる漏れ電流は、サイリスタ１０１を設けない場合に比
べて大幅に低減される。漏れ電流には、ＭＯＳトランジ
スタのゲート電位とソース電位との差を０としてもその
ソース・ドレイン経路を流れるサブスレッショルド電流
やＭＯＳトランジスタのゲート絶縁膜を介してゲート・
ドレイン間またはゲート・ソース間に流れるゲートリー
ク電流、その他接合リーク電流が含まれる。

【０００９】なお、機能ブロック１０４は図面では簡略
化のためＣＭＯＳインバータの列にて代表させている
が、一般的には、複数のフリップフロップ回路を含み、
クロック信号ＣＬＫの入力を受けて動作する同期回路で
ある。ＣＭＯＳインバータを構成するＭＯＳトランジス
タのソース・ドレイン経路は第１ノードＶＤＤ’と第２
ノードＶＳＳ’との間に設けられている。図１に示され
る通り、第１ノードＶＤＤ’は電源電位ＶＤＤからサイ
リスタ１０１を介して電位が供給され、第２ノードＶＳ
Ｓ’は電源電位ＶＳＳから電位が供給されている。

【００１０】このように本発明では、サイリスタを電流
遮断のスイッチ動作に用いる。サイリスタは３端子素子
で、ｐｎｐｎ構造をとり、陽極(アノード)、陰極(カソ
ード)、ゲートからなる。アノード側がカソード側に対
して高電位であるときを正バイアス印加状態といい、そ
の逆を逆バイアス印加状態という。正バイアス印加状態
のときにゲートに信号が入ると、サイリスタはターンオ
ンして電流が流れる。電流が流れる方向を順方向とい
う。サイリスタは一度ターンオンすると、その状態を維
持する性質をもつ。一度ターンオンしたサイリスタをタ
ーンオフするためには、一般的なサイリスタでは逆バイ
アスを印加するか、保持電流以下まで供給電流を下げる
必要がある。

【００１１】本実施の形態では、電流経路を制御するス
イッチ素子として自己消弧型サイリスタを用いる。自己
消弧型サイリスタとは、一般的なサイリスタが、自分で
電流をＯＦＦできないのに対して、何らかの手法でＯＦ
Ｆできる素子のことである。

【００１２】ここで、サイリスタ１０１の動作を図２で
簡単に説明する。一般的なサイリスタは、自己消弧能力
をもたないが、ＧＴＯ（Gate Turn Off）サイリスタや
静電誘導サイリスタなどは自己消弧能力をもち、自己消
弧型サイリスタと称する。ＧＴＯサイリスタは、基本構
造は一般的なサイリスタと同一であるが、ゲートへの負
電圧の印加によってターンオフできる。また、静電誘導
サイリスタは、３極真空管に類似しており、ゲートの開
放でオン状態となり、ゲートをカソードに対して負にす
るとオフ状態となる。本発明では、サイリスタに電源ス
イッチの役割、すなわちＯＮ／ＯＦＦ動作を持たせるた
め、自己消弧能力を有する必要がある。

【００１３】図２（ａ）、（ｂ）を用いてＧＴＯサイリ
スタの動作を説明する。ＧＴＯサイリスタ２００のゲー
トＧに正バイアス２０１が印加されると、出力ＹはＯＮ
状態２０３となり、その状態を継続する。そして、ゲー
トＧに逆バイアス２０２が印加されることにより、出力
ＹはＯＦＦ状態２０３となる。従って、ＧＴＯサイリス
タ２００のゲートに、正電圧および負電圧を印加する回
路をつなげることによって、ＧＴＯサイリスタが、ＯＮ
／ＯＦＦ状態を保持できるスイッチして使用できるよう
になる。

【００１４】次に、そのＧＴＯサイリスタのゲートを制
御する制御回路の構成例を図３を用いて説明する。制御
回路３００はＧＴＯサイリスタ３０１のゲートに接続さ
れ、サイリスタ３０１のＯＮ／ＯＦＦ状態を制御する。
この構成例では、制御回路３００への入力は、クロック
ＣＬＫと制御信号ＣＳの２種類である。この制御回路３
００により、サイリスタ３０１のゲートに正電圧電源
（ＶＤＤ）３０８または負電圧電源（−ＶＤＤ）３１０
のいずれかが印加される。サイリスタＧＴＯはバイポー
ラ型であり、図２を用いて説明したように、ゲートへの
電流注入によってターンオンとなり、電流の吸い出しに
よってターンオフされる。

【００１５】ここでサイリスタの電流電圧特性を図５で
説明する。この図は、横軸にアノード・カソード間の電
圧Ｖａｃ、縦軸にアノード・カソード間電流Ｉａｃ、パ
ラメータとして、ゲート電流Ｉｇを示している。ターン
オン前の電圧電流曲線が６０２〜６０５のグラフで、タ
ーンオン後は６０１の曲線へ移行する。パラメータとし
てとったゲート電流Ｉｇ１〜Ｉｇ４の大小関係は６０６
として示した通りであり、ゲート電流Ｉｇが大きい程、
より低いアノード・カソード間電圧Ｖａｃでターンオン
できる。

【００１６】図３の説明に戻る。制御回路３００にはト
ライアック３０２が設けられている。このトライアック
３０２は、サイリスタ３０１のゲートと直結しており、
制御回路の出力を担う。トライアック３０２はサイリス
タ３０１の制御をクロックと同期をとって制御するため
に設けられたものである。

【００１７】制御信号ＣＳとして“１”（High）が入力
された時、トランジスタ３０４と３１１とはＯＦＦ、ト
ランジスタ３０３と３０５とがＯＮとなる。トランジス
タ３０３が導通状態となることにより、正電圧電源ＶＤ
Ｄとトライアック３０２とが短絡される。従ってトライ
アック３０２においては、トライアック３０２の左側の
電位がトライアック３０２の右側の電位に対してHighと
なり、クロックの立ち上がりとともにトライアック３０
２が動作して、左から右側へ電流が流れ、サイリスタ３
０１のゲートへ正電圧が印加される。これにより、サイ
リスタ３０１はターンオン状態とすることができる。

【００１８】制御信号ＣＳとして“０”（Low）が入力
された時、トランジスタ３０３と３０５とがＯＦＦとな
り、トランジスタ３０４と３１１とがＯＮとなる。トラ
ンジスタ３０４が導通状態となることにより、正電圧電
源ＶＤＤがトランジスタ３０７のゲートに印加され、ト
ランジスタ３０７もＯＮ状態となる。これにより、トラ
ンジスタ３１１と３０７とが導通状態なので、負電圧電
源−ＶＤＤとトライアック３０２とが短絡される。すな
わち、トライアック３０２の左側の電位がトライアック
３０２の右側に対してLowとなって、クロックの立ち上
がりとともにトライアック３０２が動作して、右から左
へ電流が流れるようになり、サイリスタ３０１のゲート
からも電流を引き戻し、ターンオフ状態へと遷移させる
ことができる。

【００１９】図４に、負電圧を印加するための電源回路
４００を示す。入力Inputにパルス電圧を印加すると、
コンデンサ４０１の上側が正に、下側が負に帯電して、
点４０４の電位は接地電位に対して負となり、ダイオー
ド４０２が動作して、出力Outputと点４０４が等電位と
なる。すなわち出力が負となる。このとき、コンデンサ
４０３の上側も点４０４と同電位となる。次に入力パル
スが０となったとき、点４０４が負ではなくなるので、
ダイオード４０２が停止して、コンデンサ４０３の上側
と出力が同電位となり、すなわち出力は負となる。この
ように回路４００によって、負電圧を作ることができ
る。このような電源回路を同じチップに集積することに
より、サイリスタのオン／オフ制御に必要な負電圧を外
部から供給することが不要になる。

【００２０】以上によって、サイリスタのＯＮ／ＯＦＦ
制御を可能とし、また、機能ブロックへの電源遮断を実
施することができる。ただし、サイリスタの種類は、Ｇ
ＴＯでも静電誘導方式でも、ＯＮ／ＯＦＦ制御が可能で
あれば何でも良い。また、制御回路や負電圧生成回路も
上記した構成例に限定されるものではない。例えば、制
御回路をクロック信号ＣＬＫに同期して制御する必要が
なければ、トライアックは不要である。

【００２１】また、図１の例ではＶＤＤとＶＤＤ’との
間にサイリスタを設けたが、ＶＳＳとＶＳＳ’との間に
サイリスタを設けてもよい。

【００２２】このようなサイリスタは、ＣＭＯＳプロセ
スにより形成でき、サイリスタを構成するための特別な
プロセスは必要ない。まず比較対照のために、ＣＭＯＳ
プロセスによるインバータの作成方法を説明し、その後
比較を行いながら、サイリスタの作成方法を示す。

【００２３】ＣＭＯＳインバータの例を図６に示す。ｐ
型基板８０１上に素子分離層８０２をエピタキシャル成
長させ素地を作る。その上に酸化膜（SiO2）をまず形成
して、ｐウェル層用の開口部を作って、ボロンを打ち込
みｐウェル層８０３を形成する。

【００２４】その後、酸化膜・窒化膜（Si3N4）を形成
し、フィールド領域用のマスクパターンを形成して、先
にチャネルストッパの８０５と８１０をイオン打ち込み
で形成してから、フィールド酸化膜８１６を形成する。

【００２５】次に再び表面に酸化膜を作ってから、ポリ
シリコンを成長させた後、フォトリソグラフィによって
ポリシリコンパターン８０７を形成、イオン打ち込みに
より、ｎチャネルソース・ドレイン８０６・８１７、ｐ
チャネルソース・ドレイン８０８・８０９を形成する。

【００２６】最後に層間絶縁膜を形成したのち、コンタ
クト開口部を形成して、スパッタによりアルミニウム
（Al）を蒸着して電極８１２・８１８・８１４を形成し
て完了する。

【００２７】図示の通り、ポリシリコン層８０７をゲー
ト、コンタクト部８０６，８１７をソース／ドレイン領
域とするｎＭＯＳトランジスタが形成され、ポリシリコ
ン層８０７をゲート、コンタクト部８０８，８０９をソ
ース／ドレイン領域とするｐＭＯＳトランジスタが形成
されている。コンタクト部８１７とコンタクト部８０８
は配線８１８によって結合される。

【００２８】横型のサイリスタは、このＣＭＯＳプロセ
スにより作成可能である。相違点は、サイリスタがバイ
ポーラ型であるため、ゲート用のポリシリコン層が必要
ないことであり、マスク枚数が減ることはあっても、増
える要因にはならない。

【００２９】サイリスタのデバイス断面図を図７に示
す。まずｐ基板５０１上に、素子分離層５０２をエピタ
キシャル成長させ素地を作る。その上に酸化膜（SiO2）
をまず形成して、ｐウェル層用の開口部を作って、選択
拡散法や、イオン打ち込みにより、ｐウェル層５０３と
５０６を形成する。その後、酸化膜・窒化膜（Si3Ni4）
を形成し、フィールド領域用のマスクパターンを形成し
て、フィールド酸化膜５１２を作成する。

【００３０】次に再びＣＭＯＳインバータ同様に表面を
酸化して、コンタクト開口部を形成して、イオン打ち込
み、もしくは選択拡散によって、アノード部５０４、カ
ソード部５１３を形成する。ただし、ＣＭＯＳインバー
タと違う点は、ゲート用のポリシリコン層が必要ないた
め、それをマスクとすることができないことから、高濃
度拡散領域であるアノードコンタクト部ｐ＋５０４、カ
ソードコンタクト部ｎ＋５１３を形成する際のレジスト
パターンにより作成する。

【００３１】最後に層間絶縁膜を形成したのち、コンタ
クト開口部を作成した後、アルミニウムを蒸着して電極
５０８・５０９・５１０を形成して完了となる。

【００３２】ここまでの説明で電極材料としてアルミニ
ウムを例に挙げたが、金や銀、銅のような金属材料であ
っても、もちろん問題はない。

【００３３】図１の回路に図６、図７のデバイス構成を
適用すると、以下のようになる。

【００３４】図７中の電極Ａに電源電位ＶＤＤが、電極
Ｇに制御回路が、電極Ｃに第１ノードＶＤＤ’が接続さ
れる。また、図６中の電極Ｄには第１ノードＶＤＤ’
が、電極Ｓには第２ノードＶＳＳ’が接続される。また
電極Ｇには入力信号が入力される。

【００３５】なお、図３の３００で示した双方向性サイ
リスタであるトライアックも同様な手段で作成可能であ
る。簡略化した素子構造断面図を図８に示す。トライア
ックはｎｐｎｐｎ構造を取るため、高濃度不純物拡散層
であるコンタクト部７０５、７０４、７０７、７０８、
７０９の数が増えているが、工程はサイリスタの場合と
一切同じである。

【００３６】上記の通り、この方法により作成されるサ
イリスタおよびトライアックは、論理回路を作成するた
めのＣＭＯＳプロセスに対してマスクを増加させること
もなく、かつ、同一プロセスで作成可能であることか
ら、ＣＭＯＳトランジスタとトライアックとを同一チッ
プに集積することができる。

【００３７】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００３８】

【発明の効果】本願発明により、比較的小さな面積オー
バーヘッドによりシステムの消費電力低減を実現すると
ともに、通常動作時の副作用を小さくすることができ
る。

【図面の簡単な説明】

【図１】本発明の一例に関わるサイリスタをスイッチと
した電源遮断回路である。

【図２】サイリスタの記号と、その動作特性を示す図で
ある。

【図３】サイリスタゲートの制御回路である。

【図４】負電圧発生回路の一例である。

【図５】サイリスタのアノード・カソード間電流電圧特
性を示す図である。

【図６】ＣＭＯＳインバータの断面構造図である。

【図７】サイリスタの断面構造図である。

【図８】トライアックの断面構造図である。

【符号の説明】

100…サイリスタを用いた電源制御回路、101…自己消弧
型サイリスタ、102…サイリスタゲート制御回路、104…
機能ブロック、200…サイリスタ、300…サイリスタゲー
ト制御回路、301…ＧＴＯサイリスタ、302…トライアッ
ク、303…nMOSトランジスタ、304…pMOSトランジスタ、
305…nMOSトランジスタ、306…nMOSトランジスタ、307
…nMOSトランジスタ、308…正電源、310…負電源、400
…負電圧生成回路、401…コンデンサ、402…ダイオー
ド、403…コンデンサ、405…ダイオード、501…p型シリ
コン基板、502…素子分離用n型シリコン、503…p型ウェ
ル領域、504…p型高濃度不純物拡散アノード領域、505
…絶縁膜、506…p型ウェル領域、507…n型ウェル領域、
508…アノード電極、509…ゲート電極、510…カソード
電極、512…フィールド分離用絶縁酸化膜、513…n型高
濃度不純物拡散ゲート領域、701…p型シリコン基板、70
2…素子分離用n型シリコン、703…p型ウェル領域、704
…p型高濃度不純物拡散アノード領域、705…n型高濃度
不純物拡散アノード領域、706…p型ウェル領域、707…n
型高濃度不純物拡散ゲート領域、708…p型高濃度不純物
拡散カソード領域、709…n型高濃度不純物拡散カソード
領域、710…n型ウェル領域、711…絶縁用酸化膜、712…
アノード用電極、713…ゲート用電極、714…カソード用
電極、801…p型シリコン基板、802…素子分離用n型シリ
コン、803…p型ウェル領域、804…n型ウェル領域、805
…p型高濃度不純物拡散領域、806…n型高濃度不純物拡
散領域、807…ポリシリコンゲート領域、808…p型高濃
度不純物拡散領域、809…p型高濃度不純物拡散領域、81
0…n型高濃度不純物拡散領域、812…ソース用電極、814
…ドレイン用電極、816…フィールド分離絶縁酸化膜、8
17…n型高濃度不純物拡散領域、818…エミッタ・コレク
タ用電極。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 27/08 ３２１Ｌ 29/74 Ｇ１１Ｃ 11/34 ３３５Ａ 29/744 29/747 Ｆターム(参考） 5B015 HH04 JJ05 KB74 5F005 AA03 AB03 AF01 AF02 AH01 AH04 CA01 CA02 EA02 GA01 5F038 AV06 AV13 AV20 CA02 DF08 DF14 EZ20 5F048 AA00 AA01 AB04 AC03 AC10 BA07 BB05 BE03 BF02 BH01 BH07

Claims (7)

【特許請求の範囲】
1. 【請求項１】第１ノードと第２ノードとの間にソース・
   ドレイン経路を有するＭＯＳトランジスタで構成される
   論理回路を含む機能ブロックと、第１動作電位点と、上
   記第２ノードと電気的に接続される第２動作電位点と、
   上記第１動作電位点と上記第１ノードとの間に電流経路
   を有するサイリスタと、上記サイリスタを制御する制御
   回路とを有する半導体集積回路装置。
2. 【請求項２】請求項１において、 上記論理回路は、上記ＭＯＳトランジスタとして第１導
   電型の第１ＭＯＳトランジスタ及び上記第１ＭＯＳトラ
   ンジスタと直列接続される第２導電型の第２ＭＯＳトラ
   ンジスタを含むＣＭＯＳ論理回路であって、 上記制御回路に入力される制御信号が第１状態のときに
   は、上記制御回路は上記サイリスタをオン状態として、
   上記ＣＭＯＳ論理回路は入力信号を受けて動作し、上記
   制御回路に入力される制御信号が第２状態のときには、
   上記制御回路は上記サイリスタをオフ状態として、上記
   ＣＭＯＳ論理回路は待機状態とされる半導体集積回路装
   置。
3. 【請求項３】請求項２において、 上記第１ＭＯＳトランジスタ及び上記第２ＭＯＳトラン
   ジスタはそのゲート電位とソース電位との差を０として
   もリーク電流の流れるＭＯＳトランジスタである半導体
   集積回路装置。
4. 【請求項４】請求項１において、 上記サイリスタはそのゲートに印加される電位の正／負
   により、そのオン状態とオフ状態とが制御される半導体
   集積回路装置。
5. 【請求項５】第１導電型の第１半導体領域と、上記第１
   半導体領域に形成される第２導電型の第２半導体領域
   と、 上記第１半導体領域に形成される第２導電型の第３半導
   体領域と、 上記第１半導体領域に形成され、上記第３半導体領域に
   隣接して設けられる第１導電型の第４半導体領域と、 上記第１半導体領域に形成され、上記第４半導体領域に
   隣接して設けられる第２導電型の第５半導体領域と、 上記第１半導体領域に形成され、上記第５半導体領域に
   形成される第１導電型の第６半導体領域と、 上記第１乃至第６半導体領域に接して覆うように設けら
   れる絶縁層と、上記絶縁層を介して上記第１半導体領域
   上に形成される第１半導体層とを有し、 上記第１半導体層をゲートとし、上記第２半導体領域を
   ソースまたはドレインとする第１ＭＯＳトランジスタを
   形成し、上記第３半導体領域をアノードとし、上記第６
   半導体領域をカソードとし、上記第５半導体領域をゲー
   トとしてサイリスタを形成した半導体集積回路装置。
6. 【請求項６】請求項５において、 上記第１半導体領域上に設けられる第２導電型の第７半
   導体領域と、 上記第７半導体領域に形成される第１導電型の第８半導
   体領域とを有し、 上記第７及び第８半導体領域は、上記絶縁層に接して覆
   されるように配置され、上記絶縁層を介して上記第７半
   導体領域上に設けられた第２半導体層をゲートとし、上
   記第８半導体領域をソースまたはドレインとする第２Ｍ
   ＯＳトランジスタを形成した半導体集積回路装置。
7. 【請求項７】請求項６において、 上記第１ＭＯＳトランジスタ及び上記第２ＭＯＳトラン
   ジスタは直列接続されてＣＭＯＳ論理回路を形成し、上
   記サイリスタは、上記ＣＭＯＳ論理回路への電源供給を
   制御するために用いられる半導体集積回路装置。