JP2003202832A - Method for driving light emitting device - Google Patents
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Landscapes
- Electroluminescent Light Sources (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、基板上に形成され
た発光素子を、該基板とカバー材の間に封入した発光パ
ネルに関する。また、該発光パネルにコントローラを含
むIC等を実装した、発光モジュールに関する。なお本
明細書において、発光パネル及び発光モジュールを共に
発光装置と総称する。本発明はさらに、該発光装置の駆
動方法及び該発光装置を用いた電子機器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a light emitting panel in which a light emitting element formed on a substrate is enclosed between the substrate and a cover material. Further, the present invention relates to a light emitting module in which an IC including a controller is mounted on the light emitting panel. In this specification, the light emitting panel and the light emitting module are collectively referred to as a light emitting device. The present invention further relates to a method for driving the light emitting device and an electronic device using the light emitting device.
【0002】[0002]
【従来の技術】発光素子は自ら発光するため視認性が高
く、液晶表示装置(LCD)で必要なバックライトが要
らず薄型化に最適であると共に、視野角にも制限が無
い。そのため、近年発光素子を用いた発光装置は、CR
TやLCDに代わる表示装置として注目されている。2. Description of the Related Art Since a light emitting element emits light by itself, it has high visibility, is not required to have a backlight required in a liquid crystal display (LCD), is suitable for thinning, and has no limitation in viewing angle. Therefore, in recent years, a light emitting device using a light emitting element has a CR
It is receiving attention as a display device that replaces the T and LCD.
【0003】なお、本明細書において発光素子は、電流
または電圧によって輝度が制御される素子を意味してお
り、OLED(Organic Light Emitting Diode)や、F
ED(Field Emission Display)に用いられているMI
M型の電子源素子(電子放出素子)等を含んでいる。In the present specification, the light emitting element means an element whose brightness is controlled by current or voltage, such as an OLED (Organic Light Emitting Diode) or an F
MI used for ED (Field Emission Display)
It includes an M type electron source element (electron emitting element) and the like.
【0004】OLEDは、電場を加えることで発生する
ルミネッセンス(Electroluminescence)が得られる有
機化合物(有機発光材料)を含む層(以下、有機発光層
と記す)と、陽極層と、陰極層とを有している。有機化
合物におけるルミネッセンスには、一重項励起状態から
基底状態に戻る際の発光(蛍光)と三重項励起状態から
基底状態に戻る際の発光(リン光)とがあるが、本発明
の発光装置は、上述した発光のうちの、いずれか一方の
発光を用いていても良いし、または両方の発光を用いて
いても良い。The OLED has a layer containing an organic compound (organic light emitting material) that can obtain luminescence generated by applying an electric field (hereinafter referred to as an organic light emitting layer), an anode layer, and a cathode layer. is doing. Luminescence in an organic compound includes light emission (fluorescence) when returning from a singlet excited state to a ground state and light emission when returning to a ground state from a triplet excited state (phosphorescence). One of the above-mentioned light emissions may be used, or both of the light emissions may be used.
【0005】なお、本明細書では、OLEDの陽極と陰
極の間に設けられた全ての層を有機発光層と定義する。
有機発光層には具体的に、発光層、正孔注入層、電子注
入層、正孔輸送層、電子輸送層等が含まれる。基本的に
OLEDは、陽極/発光層/陰極が順に積層された構造
を有しており、この構造に加えて、陽極/正孔注入層/
発光層/陰極や、陽極/正孔注入層/発光層/電子輸送
層/陰極等の順に積層した構造を有していることもあ
る。In this specification, all layers provided between the anode and the cathode of the OLED are defined as organic light emitting layers.
The organic light emitting layer specifically includes a light emitting layer, a hole injection layer, an electron injection layer, a hole transport layer, an electron transport layer, and the like. Basically, an OLED has a structure in which an anode, a light emitting layer, and a cathode are laminated in this order, and in addition to this structure, an anode / hole injection layer /
It may have a structure in which a light emitting layer / cathode or an anode / hole injection layer / light emitting layer / electron transport layer / cathode are laminated in this order.
【0006】[0006]
【発明が解決しようとする課題】図23に、一般的な発
光装置の画素の構成を示す。図23に示した画素は、T
FT50、51と、保持容量52と、発光素子53とを
有している。FIG. 23 shows a pixel configuration of a general light emitting device. The pixel shown in FIG.
It has FTs 50 and 51, a storage capacitor 52, and a light emitting element 53.
【0007】TFT50は、ゲートが走査線55に接続
されており、ソースとドレインが一方は信号線54に、
もう一方はTFT51のゲートに接続されている。TF
T51は、ソースが電源56に接続されており、ドレイ
ンが発光素子53の陽極に接続されている。発光素子5
3の陰極は電源57に接続されている。保持容量52は
TFT51のゲートとソース間の電圧を保持するように
設けられている。In the TFT 50, the gate is connected to the scanning line 55, one of the source and the drain is connected to the signal line 54, and the other is connected to the signal line 54.
The other side is connected to the gate of the TFT 51. TF
In T51, the source is connected to the power supply 56, and the drain is connected to the anode of the light emitting element 53. Light emitting element 5
The cathode of No. 3 is connected to the power supply 57. The storage capacitor 52 is provided so as to hold the voltage between the gate and the source of the TFT 51.
【0008】走査線55の電圧によりTFT50がオン
になると、信号線54に入力されたビデオ信号がTFT
51のゲートに入力される。ビデオ信号が入力される
と、入力されたビデオ信号の電圧に従って、TFT51
のゲート電圧(ゲートとソース間の電圧差)が定まる。
そして、該ゲート電圧によって流れるTFT51のドレ
イン電流は、発光素子53に供給され、発光素子53は
供給された電流によって発光する。When the TFT 50 is turned on by the voltage of the scanning line 55, the video signal input to the signal line 54 is transferred to the TFT.
It is input to the gate of 51. When a video signal is input, the TFT 51 is turned on according to the voltage of the input video signal.
Gate voltage (voltage difference between the gate and the source) is determined.
Then, the drain current of the TFT 51 flowing by the gate voltage is supplied to the light emitting element 53, and the light emitting element 53 emits light by the supplied current.
【0009】ところで、ポリシリコンで形成されたTF
Tは、アモルファスシリコンで形成されたTFTよりも
電界効果移動度が高く、オン電流が大きいので、発光素
子パネルのトランジスタとしてより適している。By the way, TF formed of polysilicon
T has a higher field effect mobility and a larger on-current than a TFT formed of amorphous silicon, and thus is more suitable as a transistor of a light emitting element panel.
【0010】しかし、ポリシリコンを用いてTFTを形
成しても、その電気的特性は所詮単結晶シリコン基板に
形成されるMOSトランジスタの特性に匹敵するもので
はない。例えば、電界効果移動度は単結晶シリコンの1
/10以下である。また、ポリシリコンを用いたTFT
は、結晶粒界に形成される欠陥に起因して、その特性に
ばらつきが生じやすいといった問題点を有している。However, even if a TFT is formed by using polysilicon, its electrical characteristics are not comparable with the characteristics of a MOS transistor formed on a single crystal silicon substrate. For example, the field effect mobility is 1 for single crystal silicon.
/ 10 or less. Also, a TFT using polysilicon
Has a problem that its characteristics are likely to vary due to defects formed at the crystal grain boundaries.
【0011】図23に示した画素において、TFT51
の閾値やオン電流等の特性が画素毎にばらつくと、ビデ
オ信号の電圧が同じであってもTFT51のドレイン電
流の大きさが画素間で異なり、発光素子53の輝度にば
らつきが生じる。In the pixel shown in FIG. 23, the TFT 51
If the characteristics such as the threshold value and the on-current vary among the pixels, the magnitude of the drain current of the TFT 51 differs among the pixels even if the voltage of the video signal is the same, and the luminance of the light emitting element 53 also varies.
【0012】また、OLEDを用いた発光装置を実用化
する上で問題となっているのが、有機発光層の劣化によ
るOLEDの寿命の短さであった。有機発光材料は水
分、酸素、光、熱に弱く、これらのものによって劣化が
促進される。具体的には、発光装置を駆動するデバイス
の構造、有機発光材料の特性、電極の材料、作製工程に
おける条件、発光装置の駆動方法等により、その劣化の
速度が左右される。Another problem in putting a light emitting device using an OLED into practical use is the short life of the OLED due to deterioration of the organic light emitting layer. Organic light-emitting materials are vulnerable to moisture, oxygen, light and heat, and their deterioration promotes them. Specifically, the speed of the deterioration depends on the structure of the device that drives the light emitting device, the characteristics of the organic light emitting material, the material of the electrode, the conditions in the manufacturing process, the driving method of the light emitting device, and the like.
【0013】有機発光層にかかる電圧が一定であって
も、有機発光層が劣化するとOLEDの輝度は低下し、
表示する画像は不鮮明になる。Even if the voltage applied to the organic light emitting layer is constant, when the organic light emitting layer deteriorates, the brightness of the OLED decreases,
The displayed image becomes unclear.
【0014】また、有機発光層の温度は、外気温やOL
EDパネル自身が発する熱等に左右されるが、一般的に
OLEDは温度によって流れる電流の値が変化する。具
体的には、電圧が一定のとき、有機発光層の温度が高く
なると、OLEDに流れる電流は大きくなる。そしてO
LEDに流れる電流とOLEDの輝度は比例関係にある
ため、OLEDに流れる電流が大きければ大きいほど、
OLEDの輝度は高くなる。このように、有機発光層の
温度によってOLEDの輝度が変化するため、所望の階
調を表示することが難しく、温度の上昇に伴って発光装
置の消費電流が大きくなる。The temperature of the organic light-emitting layer depends on the outside air temperature and OL.
Generally, the value of the current flowing in the OLED changes depending on the temperature, although it depends on the heat generated by the ED panel itself. Specifically, when the temperature of the organic light emitting layer rises when the voltage is constant, the current flowing through the OLED increases. And O
Since the current flowing through the LED and the brightness of the OLED are in a proportional relationship, the larger the current flowing through the OLED,
The brightness of the OLED is high. As described above, since the brightness of the OLED changes depending on the temperature of the organic light emitting layer, it is difficult to display a desired gradation, and the current consumption of the light emitting device increases as the temperature rises.
【0015】なお、発光素子に一定期間ごとに逆の極性
の駆動電圧をかけることによって、発光素子の電流―電
圧特性の劣化が改善されることは既に見出されている
(例えば、特許文献1参照)。It has already been found that the deterioration of the current-voltage characteristic of the light emitting element is improved by applying a driving voltage of opposite polarity to the light emitting element at regular intervals (for example, Patent Document 1). reference).
【0016】[0016]
【特許文献1】Dechun ZOU, Masayuki YAHIRO and Tets
uo TSUTSUI, "JPN. J. Appl. Phys.",15 November 199
8, Part 2 VOL.37, NO.11B pp. L1406-L1408[Patent Document 1] Dechun ZOU, Masayuki YAHIRO and Tets
uo TSUTSUI, "JPN. J. Appl. Phys.", 15 November 199
8, Part 2 VOL.37, NO.11B pp. L1406-L1408
【0017】上記文献1には、一定期間毎に発光素子に
逆方向バイアスの電圧を印加すると発光素子劣化を抑え
ることができることが紹介されている。しかし、アクテ
ィブマトリクス型の発光装置の具体的な構成及び駆動方
法に関しては記載されていない。The above-mentioned document 1 introduces that deterioration of the light emitting element can be suppressed by applying a reverse bias voltage to the light emitting element at regular intervals. However, it does not describe a specific configuration and driving method of the active matrix light emitting device.
【0018】本発明は上述した問題に鑑み、発光素子に
供給される電流を制御するTFTの特性によって、発光
素子の輝度がばらつくのを防ぐことができ、有機発光層
の劣化による発光素子の輝度の低下を防ぎ、なおかつ有
機発光層の劣化や温度変化に左右されずに一定の輝度を
得ることができる発光装置の提供を課題とする。In view of the above problems, the present invention can prevent the brightness of the light emitting element from varying due to the characteristics of the TFT controlling the current supplied to the light emitting element, and the brightness of the light emitting element due to the deterioration of the organic light emitting layer. It is an object of the present invention to provide a light emitting device capable of preventing a decrease in luminance and obtaining a constant brightness without being influenced by deterioration of an organic light emitting layer or temperature change.
【0019】[0019]
【課題を解決するための手段】本発明者は、OLEDに
印加される電圧を一定に保って発光させるのと、OLE
Dに流れる電流を一定に保って発光させるのとでは、後
者の方が、劣化によるOLEDの輝度の低下が小さいこ
とに着目した。なお本明細書において、発光素子に流れ
る電流を駆動電流と呼び、発光素子に印加される電圧を
駆動電圧と呼ぶ。SUMMARY OF THE INVENTION The present inventor has proposed that an OLED emits light while keeping a voltage applied to the OLED constant.
With respect to keeping the current flowing through D constant and causing light emission, the latter has been noted to have a smaller decrease in the luminance of the OLED due to deterioration. In this specification, a current flowing through the light emitting element is called a drive current, and a voltage applied to the light emitting element is called a drive voltage.
【0020】そして、発光素子の輝度をTFTに印加す
る電圧によって制御するのではなく、TFTに流れる電
流を信号線駆動回路において制御することで、TFTの
特性に左右されずに発光素子に流れる電流を所望の値に
保つことができ、またOLEDの劣化によるOLEDの
輝度の変化を防ぐことができるのではないかと考えた。Then, the brightness of the light emitting element is not controlled by the voltage applied to the TFT, but the current flowing through the TFT is controlled by the signal line drive circuit, so that the current flowing through the light emitting element is not affected by the characteristics of the TFT. It is thought that the value can be maintained at a desired value and the change in the brightness of the OLED due to the deterioration of the OLED can be prevented.
【0021】さらに、上記文献1において紹介されてい
るように、発光素子に一定期間ごとに逆の極性の駆動電
圧をかけることによって、発光素子の電流―電圧特性の
劣化が改善されることが見出されている。この性質を利
用し、本発明は上述した構成に加えて、一定期間毎に発
光素子に逆方向バイアスの電圧を印加する。なお、発光
素子はダイオードであるため、順方向バイアス電圧を印
加すると発光し、逆方向バイアスの電圧を印加すると発
光素子は発光しない。Further, as introduced in the above-mentioned Document 1, it was found that the deterioration of the current-voltage characteristics of the light emitting element is improved by applying a driving voltage of opposite polarity to the light emitting element at regular intervals. Has been issued. Utilizing this property, the present invention applies a reverse bias voltage to the light emitting element at regular intervals in addition to the above-described configuration. Since the light emitting element is a diode, it emits light when a forward bias voltage is applied, and does not emit light when a reverse bias voltage is applied.
【0022】上記構成のように、発光素子に一定期間ご
とに逆方向バイアスの駆動電圧を印加する駆動方法(交
流駆動)を用いることで、発光素子の電流―電圧特性の
劣化が改善され、発光素子の寿命を従来の駆動方式に比
べて長くすることが可能になる。By using a driving method (AC drive) of applying a reverse bias driving voltage to the light emitting element at regular intervals as in the above structure, deterioration of the current-voltage characteristic of the light emitting element is improved, and It becomes possible to prolong the life of the element as compared with the conventional driving method.
【0023】上記2つの構成が相乗効果をもたらし、よ
り有機発光層の劣化による輝度の低下を防ぐことがで
き、なおかつTFTの特性に左右されずに発光素子に流
れる電流を所望の値に保つことができる。The above two structures bring about a synergistic effect, can further prevent the deterioration of the brightness due to the deterioration of the organic light emitting layer, and keep the current flowing through the light emitting element at a desired value without being influenced by the characteristics of the TFT. You can
【0024】また上述したように、交流駆動において、
1フレーム期間ごとに画像の表示を行う場合、観察者の
目にフリッカとしてちらつきが生じてしまうことがあ
る。そのため、交流駆動の場合は、順方向バイアスの電
圧のみ印加する直流駆動において観察者の目にフリッカ
が生じない程度の周波数よりも、高い周波数で発光装置
を駆動し、フリッカの発生を防ぐようにするのが好まし
い。As described above, in AC drive,
When an image is displayed every one frame period, flicker may occur as flicker in the eyes of the observer. Therefore, in the case of AC driving, the light emitting device is driven at a frequency higher than the frequency at which flicker does not occur in the eyes of the observer in DC driving in which only forward bias voltage is applied, and flicker is prevented. Preferably.
【0025】本発明は上述した構成によって、発光素子
に供給される電流を制御するためのTFTの特性が、画
素毎にばらついていても、図23に示した一般的な発光
装置に比べて画素間で発光素子の輝度にばらつきが生じ
るのを防ぐことができる。また、図23に示した電圧入
力型の画素のTFT51を線形領域で動作させたときに
比べて、発光素子の劣化による輝度の低下を抑えること
ができる。また、有機発光層の温度が外気温や発光パネ
ル自身が発する熱等に左右されても、発光素子の輝度が
変化するのを抑えることができ、また温度の上昇に伴っ
て消費電流が大きくなるのを防ぐことができる。According to the present invention, with the above-described structure, even if the characteristics of the TFT for controlling the current supplied to the light emitting element vary from pixel to pixel, the pixel can be compared with the general light emitting device shown in FIG. It is possible to prevent variations in the luminance of the light emitting element from occurring. Further, as compared with the case where the TFT 51 of the voltage input type pixel shown in FIG. 23 is operated in a linear region, it is possible to suppress a decrease in luminance due to deterioration of the light emitting element. Further, even if the temperature of the organic light emitting layer is influenced by the ambient temperature or the heat generated by the light emitting panel itself, the brightness of the light emitting element can be prevented from changing, and the current consumption increases as the temperature rises. Can be prevented.
【0026】なお、本発明の発光装置において、画素に
用いるトランジスタは単結晶シリコンを用いて形成され
たトランジスタであっても良いし、多結晶シリコンやア
モルファスシリコンを用いた薄膜トランジスタであって
も良い。また、有機半導体を用いたトランジスタであっ
ても良い。In the light emitting device of the present invention, the transistor used for the pixel may be a transistor formed using single crystal silicon, or may be a thin film transistor using polycrystalline silicon or amorphous silicon. Alternatively, a transistor using an organic semiconductor may be used.
【0027】なお本発明の発光装置の画素に設けられた
トランジスタは、シングルゲート構造を有していても良
いし、ダブルゲート構造やそれ以上のゲート電極を有す
るマルチゲート構造であっても良い。The transistor provided in the pixel of the light emitting device of the present invention may have a single gate structure, a double gate structure, or a multi-gate structure having more gate electrodes.
【0028】[0028]
【発明の実施の形態】図1に本発明の発光装置の構成
を、ブロック図で示す。100は画素部であり、複数の
画素101がマトリクス状に配置されている。また10
2は信号線駆動回路、103は走査線駆動回路である。1 is a block diagram showing the structure of a light emitting device of the present invention. A pixel portion 100 has a plurality of pixels 101 arranged in a matrix. Again 10
Reference numeral 2 is a signal line drive circuit, and 103 is a scanning line drive circuit.
【0029】なお図1では信号線駆動回路102と走査
線駆動回路103が、画素部100と同じ基板上に形成
されているが、本発明はこの構成に限定されない。信号
線駆動回路102と走査線駆動回路103とが画素部1
00と異なる基板上に形成され、FPC等のコネクター
を介して、画素部100と接続されていても良い。ま
た、図1では信号線駆動回路102と走査線駆動回路1
03は1つづつ設けられているが、本発明はこの構成に
限定されない。信号線駆動回路102と走査線駆動回路
103の数は設計者が任意に設定することができる。Note that although the signal line driver circuit 102 and the scan line driver circuit 103 are formed over the same substrate as the pixel portion 100 in FIG. 1, the present invention is not limited to this structure. The signal line driving circuit 102 and the scanning line driving circuit 103 are the pixel unit 1.
It may be formed on a substrate different from 00 and may be connected to the pixel unit 100 via a connector such as an FPC. Further, in FIG. 1, the signal line driving circuit 102 and the scanning line driving circuit 1
03 are provided one by one, but the present invention is not limited to this configuration. The designer can arbitrarily set the numbers of the signal line driving circuits 102 and the scanning line driving circuits 103.
【0030】なお本明細書において接続とは、特に記載
のない限り電気的な接続を意味する。逆に切り離すと
は、接続していない状態を意味する。In this specification, connection means electrical connection unless otherwise specified. On the contrary, disconnecting means not connecting.
【0031】また図1では図示していないが、画素部1
00には信号線S1〜Sx、電源線V1〜Vx、走査線
G1〜Gyが設けられている。なお信号線と電源線の数
は必ずしも同じであるとは限らない。またこれらの配線
を必ず全て有していなくとも良く、これらの配線の他
に、別の異なる配線が設けられていても良い。Although not shown in FIG. 1, the pixel unit 1
00, signal lines S1 to Sx, power supply lines V1 to Vx, and scanning lines G1 to Gy are provided. Note that the number of signal lines and the number of power lines are not always the same. Further, it is not always necessary to have all of these wirings, and different wirings may be provided in addition to these wirings.
【0032】信号線駆動回路102は、入力されたビデ
オ信号の電圧に見合った大きさの電流を各信号線S1〜
Sxに供給することができ、なおかつ逆方向バイアスの
電圧を発光素子104に印加するときには、発光素子1
04に供給される電流または電圧の大きさを制御するT
FTがオンになるような電圧を、該TFTのゲートに印
加することができる回路であれば良い。具体的に本実施
の形態では、信号線駆動回路102は、シフトレジスタ
102aと、デジタルビデオ信号を記憶することができ
る記憶回路A102b、記憶回路B102cと、該デジ
タルビデオ信号の電圧に見合った大きさの電流を定電流
源を用いて生成する電流変換回路102dと、該生成さ
れた電流を信号線に供給し、逆方向バイアスを印加する
期間においてのみ、発光素子104に供給される電流ま
たは電圧の大きさを制御するTFTのゲートに、該TF
Tがオンになるような電圧を印加することができる切り
替え回路102eとを有している。なお、本発明の発光
装置の信号線駆動回路102は上述した構成に限定され
ない。また、図1ではデジタルのビデオ信号(デジタル
ビデオ信号)に対応した信号線駆動回路であるが、本発
明の信号線駆動回路はこれに限定されず、アナログのビ
デオ信号(アナログビデオ信号)に対応していても良
い。The signal line drive circuit 102 supplies a current of a magnitude corresponding to the voltage of the input video signal to each of the signal lines S1 to S1.
Sx can be supplied to the light emitting element 104 and a reverse bias voltage can be applied to the light emitting element 104.
04 controlling the magnitude of the current or voltage supplied to 04
Any circuit that can apply a voltage that turns on the FT to the gate of the TFT may be used. Specifically, in this embodiment mode, the signal line driver circuit 102 has a shift register 102a, a memory circuit A 102b capable of storing a digital video signal, a memory circuit B 102c, and a size corresponding to a voltage of the digital video signal. Of the current or voltage supplied to the light-emitting element 104 only during the period in which the current conversion circuit 102d that generates the current of (1) using a constant current source is supplied to the signal line and the reverse bias is applied. The TF is applied to the gate of the TFT for controlling the size.
It has a switching circuit 102e that can apply a voltage that turns on T. Note that the signal line driver circuit 102 of the light emitting device of the present invention is not limited to the above structure. Further, although the signal line driver circuit corresponding to a digital video signal (digital video signal) is shown in FIG. 1, the signal line driver circuit of the present invention is not limited to this and corresponds to an analog video signal (analog video signal). You can do it.
【0033】なお、本明細書において電圧とは、特に記
載のない限りグラウンドとの電位差を意味する。In this specification, the voltage means a potential difference from the ground unless otherwise specified.
【0034】図2に、図1で示した画素101の詳しい
構成を示す。図2に示す画素101は、信号線Si(S
1〜Sxのうちの1つ)、走査線Gj(G1〜Gyのう
ちの1つ)及び電源線Vi(V1〜Vxのうちの1つ)
を有している。また画素101は、トランジスタTr
1、Tr2、Tr3、Tr4、発光素子104及び保持
容量105を有している。保持容量105はトランジス
タTr1及びTr2のゲートとソースの間の電圧(ゲー
ト電圧)をより確実に保持するために設けられている
が、必ずしも設ける必要はない。FIG. 2 shows a detailed structure of the pixel 101 shown in FIG. The pixel 101 shown in FIG. 2 has a signal line Si (S
1-Sx), scanning line Gj (one of G1-Gy) and power supply line Vi (one of V1-Vx).
have. In addition, the pixel 101 includes a transistor Tr
1, Tr2, Tr3, Tr4, the light emitting element 104, and the storage capacitor 105. The storage capacitor 105 is provided to more reliably hold the voltage (gate voltage) between the gate and the source of the transistors Tr1 and Tr2, but it is not necessarily provided.
【0035】トランジスタTr3のゲートは走査線Gj
に接続されている。そしてトランジスタTr3のソース
とドレイン(いずれか一方を第1の端子とし、もう一方
を第2の端子とする)は、一方は信号線Siに、他方は
トランジスタTr1の第2の端子に接続されている。The gate of the transistor Tr3 is the scanning line Gj.
It is connected to the. One of the source and the drain of the transistor Tr3 (one of which serves as a first terminal and the other of which serves as a second terminal) is connected to the signal line Si, and the other is connected to the second terminal of the transistor Tr1. There is.
【0036】トランジスタTr4のゲートは走査線Gj
に接続されている。そしてトランジスタTr4の第1の
端子と第2の端子は、一方は信号線Siに、他方はトラ
ンジスタTr1及びTr2のゲートに接続されている。The gate of the transistor Tr4 is the scanning line Gj.
It is connected to the. One of the first terminal and the second terminal of the transistor Tr4 is connected to the signal line Si, and the other is connected to the gates of the transistors Tr1 and Tr2.
【0037】トランジスタTr1とTr2のゲートは、
互いに接続されている。トランジスタTr1とTr2の
第1の端子は、共に電源線Viに接続されている。そし
て、トランジスタTr2の第2の端子は、発光素子10
4の画素電極に接続されている。保持容量105が有す
る2つの電極は、一方はトランジスタTr1及びTr2
のゲートに、もう一方は電源線Viに接続されている。The gates of the transistors Tr1 and Tr2 are
Connected to each other. The first terminals of the transistors Tr1 and Tr2 are both connected to the power supply line Vi. The second terminal of the transistor Tr2 is connected to the light emitting element 10
4 pixel electrodes. One of the two electrodes of the storage capacitor 105 is the transistors Tr1 and Tr2.
, And the other is connected to the power supply line Vi.
【0038】発光素子104は陽極と陰極を有してお
り、本明細書では、陽極を画素電極として用いる場合は
陰極を対向電極と呼び、陰極を画素電極として用いる場
合は陽極を対向電極と呼ぶ。対向電極の電圧は一定の高
さに保たれている。The light-emitting element 104 has an anode and a cathode. In this specification, when the anode is used as a pixel electrode, the cathode is called a counter electrode, and when the cathode is used as a pixel electrode, the anode is called a counter electrode. . The voltage of the counter electrode is kept at a constant height.
【0039】なお、トランジスタTr1及びTr2はn
チャネル型トランジスタとpチャネル型トランジスタの
どちらでも良い。ただし、トランジスタTr1及びTr
2の極性は同じである。そして、陽極を画素電極として
用い、陰極を対向電極として用いる場合、トランジスタ
Tr1及びTr2はpチャネル型トランジスタであるの
が望ましい。逆に、陽極を対向電極として用い、陰極を
画素電極として用いる場合、トランジスタTr1及びT
r2はnチャネル型トランジスタであるのが望ましい。The transistors Tr1 and Tr2 are n
Either a channel transistor or a p-channel transistor may be used. However, the transistors Tr1 and Tr
The polarities of 2 are the same. When the anode is used as the pixel electrode and the cathode is used as the counter electrode, the transistors Tr1 and Tr2 are preferably p-channel type transistors. On the contrary, when the anode is used as the counter electrode and the cathode is used as the pixel electrode, the transistors Tr1 and T
It is desirable that r2 be an n-channel transistor.
【0040】トランジスタTr3、Tr4は、nチャネ
ル型トランジスタとpチャネル型トランジスタのどちら
でも良いが、ともに同じ極性を有している。The transistors Tr3 and Tr4 may be either n-channel transistors or p-channel transistors, but both have the same polarity.
【0041】次に、本実施の形態の発光装置の動作につ
いて図3を用いて説明する。本発明の発光装置の動作
は、各ラインの画素毎に書き込み期間Taと表示期間T
dと、逆バイアス期間Tiとに分けて説明することがで
きる。図3は、各期間におけるトランジスタTr1とT
r2と発光素子104の接続を簡単に示した図であり、
ここではTr1及びTr2がpチャネル型TFTで、発
光素子104の陽極を画素電極として用いた場合を例に
挙げる。Next, the operation of the light emitting device of this embodiment will be described with reference to FIG. The operation of the light emitting device of the present invention is as follows: the writing period Ta and the display period T for each pixel on each line.
d and the reverse bias period Ti can be described separately. FIG. 3 shows transistors Tr1 and T in each period.
FIG. 6 is a diagram simply showing the connection between r2 and the light emitting element 104,
Here, the case where Tr1 and Tr2 are p-channel TFTs and the anode of the light emitting element 104 is used as a pixel electrode is taken as an example.
【0042】まず、各ラインの画素において書き込み期
間Taが開始されると、電源線V1〜Vxの電圧を、ト
ランジスタTr2がオンになったときに順方向バイアス
の電流が発光素子に流れる程度の高さに保つ。なお図1
ではモノクロの画像を表示する発光装置の構成を示して
いるが、本発明はカラーの画像を表示する発光装置であ
っても良い。その場合、電源線V1〜Vxの電圧の高さ
を全て同じに保たなくても良く、対応する色毎に変える
ようにしても良い。First, when the writing period Ta is started in the pixels of each line, the voltage of the power supply lines V1 to Vx is set to a high level such that a forward bias current flows to the light emitting element when the transistor Tr2 is turned on. Keep it Figure 1
Although the configuration of the light emitting device that displays a monochrome image is shown in the above, the present invention may be a light emitting device that displays a color image. In that case, the heights of the voltages of the power supply lines V1 to Vx do not have to be kept the same, and may be changed for each corresponding color.
【0043】そして、走査線駆動回路103によって各
ラインの走査線が順に選択され、トランジスタTr3と
Tr4がオンになる。なお、各走査線の選択される期間
は互いに重ならない。そして、信号線駆動回路102に
入力されるビデオ信号に基づき、信号線S1〜Sxと電
源線V1〜Vxの間に、それぞれビデオ信号に応じた電
流(以下、信号電流Ic)が流れる。Then, the scanning line driving circuit 103 sequentially selects the scanning lines of the respective lines, and the transistors Tr3 and Tr4 are turned on. Note that the selected periods of the scanning lines do not overlap with each other. Then, based on the video signal input to the signal line driver circuit 102, currents (hereinafter, signal currents Ic) corresponding to the video signals respectively flow between the signal lines S1 to Sx and the power supply lines V1 to Vx.
【0044】図3(A)に、書き込み期間Taにおい
て、信号線Siにビデオ信号に応じた信号電流Icが流
れた場合の、画素101の概略図を示す。106は対向
電極に電圧を与える電源との接続用の端子を意味してい
る。また、107は信号線駆動回路102が有する定電
流源を意味する。FIG. 3A shows a schematic diagram of the pixel 101 when the signal current Ic corresponding to the video signal flows through the signal line Si in the writing period Ta. Reference numeral 106 denotes a terminal for connection with a power supply that applies a voltage to the counter electrode. Reference numeral 107 denotes a constant current source included in the signal line driver circuit 102.
【0045】トランジスタTr3はオンの状態にあるの
で、信号線Siにビデオ信号に応じた信号電流Icが流
れると、信号電流IcはトランジスタTr1のドレイン
とソースの間に流れる。このときトランジスタTr1
は、ゲートとドレインが接続されているので飽和領域で
動作しており、以下の式1に従って動作する。なお、V
GSはゲート電圧、μを移動度、C0を単位面積あたりの
ゲート容量、W/Lをチャネル形成領域のチャネル幅W
とチャネル長Lの比、VTHを閾値、ドレイン電流をIと
する。The transistor Tr3 is in the on state
Then, the signal current Ic corresponding to the video signal flows through the signal line Si.
Then, the signal current Ic becomes the drain of the transistor Tr1.
Between the sauce and sauce. At this time, the transistor Tr1
Is in the saturation region because the gate and drain are connected
It is operating and operates according to Equation 1 below. In addition, V
GSIs the gate voltage, μ is the mobility, C0Per unit area
Gate capacitance, W / L is the channel width W of the channel formation region
To channel length L, VTHIs the threshold and the drain current is I
To do.
【式1】I=μC0W/L(VGS−VTH)2/2[Equation 1] I = μC 0 W / L ( V GS -V TH) 2/2
【0046】式1においてμ、C0、W/L、VTHは全
て個々のトランジスタによって決まる固定の値である。
式1から、トランジスタTr1のゲート電圧VGSは電流
値Icによって定まることがわかる。In Expression 1, μ, C 0 , W / L, and V TH are fixed values determined by individual transistors.
From Expression 1, it can be seen that the gate voltage V GS of the transistor Tr1 is determined by the current value Ic.
【0047】そしてトランジスタTr2のゲートは、ト
ランジスタTr1のゲートに接続されている。また、ト
ランジスタTr2のソースは、トランジスタTr1のソ
ースに接続されている。したがって、トランジスタTr
1のゲート電圧は、そのままトランジスタTr2のゲー
ト電圧となる。よって、トランジスタTr2のドレイン
電流は、トランジスタTr1のドレイン電流に比例す
る。特に、μC0W/L及びVTHが互いに等しいとき、
トランジスタTr1とトランジスタTr2のドレイン電
流は互いに等しくなり、I2=Icとなる。The gate of the transistor Tr2 is connected to the gate of the transistor Tr1. The source of the transistor Tr2 is connected to the source of the transistor Tr1. Therefore, the transistor Tr
The gate voltage of 1 becomes the gate voltage of the transistor Tr2 as it is. Therefore, the drain current of the transistor Tr2 is proportional to the drain current of the transistor Tr1. In particular, when μC 0 W / L and V TH are equal to each other,
The drain currents of the transistors Tr1 and Tr2 are equal to each other, and I 2 = Ic.
【0048】そして、トランジスタTr2のドレイン電
流I2は発光素子104に流れる。発光素子に流れる電
流は、定電流源107において定められた信号電流Ic
に応じた大きさであり、流れる電流の大きさに見合った
輝度で発光素子104は発光する。発光素子に流れる電
流が0に限りなく近かったり、発光素子に流れる電流が
逆方向バイアスの方向に流れたりする場合は、発光素子
104は発光しない。The drain current I 2 of the transistor Tr2 flows through the light emitting element 104. The current flowing through the light emitting element is the signal current Ic determined by the constant current source 107.
The light emitting element 104 emits light with a brightness corresponding to the magnitude of the flowing current. The light emitting element 104 does not emit light when the current flowing through the light emitting element is extremely close to 0 or when the current flowing through the light emitting element flows in the reverse bias direction.
【0049】書き込み期間Taが終了すると、各ライン
の走査線の選択が終了する。各ラインの画素において書
き込み期間Taが終了すると、それぞれのラインの画素
において表示期間Tdが開始される。図3(B)に、表
示期間Tdにおける画素の概略図を示す。トランジスタ
Tr3及びトランジスタTr4はオフの状態にある。ま
た、トランジスタTr3及びトランジスタTr4のソー
ス領域は電源線Viに接続されており、一定の電圧(電
源電圧)に保たれている。When the writing period Ta ends, the selection of the scanning line of each line ends. When the writing period Ta ends in the pixels of each line, the display period Td starts in the pixels of each line. FIG. 3B shows a schematic diagram of the pixel in the display period Td. The transistors Tr3 and Tr4 are off. In addition, the source regions of the transistors Tr3 and Tr4 are connected to the power supply line Vi and are maintained at a constant voltage (power supply voltage).
【0050】表示期間Tdでは、トランジスタTr1の
ドレイン領域は、他の配線及び電源等から電位が与えら
れていない、所謂フローティングの状態にある。一方ト
ランジスタTr2においては、書き込み期間Taにおい
て定められたVGSがそのまま維持されている。そのた
め、トランジスタTr2のドレイン電流I2の値は、I
cに維持されたままである。よって、表示期間Tdで
は、書き込み期間Taにおいて定められた電流の大きさ
に見合った輝度で、OLED104が発光する。In the display period Td, the drain region of the transistor Tr1 is in a so-called floating state in which no electric potential is applied from other wirings, a power source, or the like. On the other hand, in the transistor Tr2, V GS determined in the writing period Ta is maintained as it is. Therefore, the value of the drain current I 2 of the transistor Tr2 is I
It remains maintained at c. Therefore, in the display period Td, the OLED 104 emits light with the brightness corresponding to the magnitude of the current determined in the writing period Ta.
【0051】なお、書き込み期間Taの直後には必ず表
示期間Tdが出現する。表示期間Tdの直後には、次の
書き込み期間Taが出現するか、もしくは逆バイアス期
間Tiが出現する。The display period Td always appears immediately after the writing period Ta. Immediately after the display period Td, the next writing period Ta appears or the reverse bias period Ti appears.
【0052】逆バイアス期間が開始されると、電源線V
1〜Vxの電圧は、トランジスタTr2がオンになった
ときに逆方向バイアスの電圧が発光素子に印加される程
度の高さに保たれる。そして、走査線駆動回路103に
よって各ラインの走査線が順に選択され、トランジスタ
Tr3とTr4がオンになる。そして、信号線駆動回路
102によって、信号線S1〜Sxのそれぞれに、トラ
ンジスタTr2がオンになるような電圧が印加される。When the reverse bias period is started, the power supply line V
The voltage of 1 to Vx is kept high enough to apply the reverse bias voltage to the light emitting element when the transistor Tr2 is turned on. Then, the scanning line driving circuit 103 sequentially selects the scanning lines of the respective lines, and the transistors Tr3 and Tr4 are turned on. Then, the signal line driving circuit 102 applies a voltage to each of the signal lines S1 to Sx so that the transistor Tr2 is turned on.
【0053】図3(C)に、逆バイアス期間Tiにおけ
る画素101の概略図を示す。逆バイアス期間Tiにお
いては、Tr2がオンになるので、電源線Viの電圧が
発光素子104の画素電極に与えられるため、逆方向バ
イアスの電圧が発光素子104に印加されることにな
る。発光素子104は逆方向バイアスの電圧が印加され
ると発光しない状態になる。FIG. 3C shows a schematic view of the pixel 101 during the reverse bias period Ti. In the reverse bias period Ti, since Tr2 is turned on, the voltage of the power supply line Vi is applied to the pixel electrode of the light emitting element 104, so that the reverse bias voltage is applied to the light emitting element 104. The light emitting element 104 is in a state of not emitting light when a reverse bias voltage is applied.
【0054】なお、電源線の電圧は、トランジスタTr
2がオンになったときに、逆方向バイアスの電圧が発光
素子に印加される程度の高さであれば良い。また、逆バ
イアス期間Tiの長さは、デューティー比(1フレーム
期間における表示期間の長さの総和の割合)との兼ね合
いを考慮し、設計者が適宜設定することが可能である。The voltage of the power supply line is the transistor Tr.
It suffices that the voltage is such that a reverse bias voltage is applied to the light emitting element when 2 is turned on. Further, the length of the reverse bias period Ti can be appropriately set by the designer in consideration of the balance with the duty ratio (the ratio of the total length of the display period in one frame period).
【0055】デジタルビデオ信号を用いた時間階調の駆
動方法(デジタル駆動法)の場合、1フレーム期間中に
各ビットのデジタルビデオ信号に対応した書き込み期間
Taと表示期間Tdが繰り返し出現することで、1つの
画像を表示することが可能である。例えばnビットのビ
デオ信号によって画像を表示する場合、少なくともn個
の書き込み期間と、n個の表示期間とが1フレーム期間
内に設けられる。n個の書き込み期間(Ta1〜Ta
n)と、n個の表示期間(Td1〜Tdn)は、ビデオ
信号の各ビットに対応している。In the case of the time gray scale driving method using a digital video signal (digital driving method), the writing period Ta and the display period Td corresponding to the digital video signal of each bit appear repeatedly during one frame period. It is possible to display one image. For example, when displaying an image with an n-bit video signal, at least n writing periods and n display periods are provided within one frame period. n writing periods (Ta1 to Ta)
n) and n display periods (Td1 to Tdn) correspond to each bit of the video signal.
【0056】例えば書き込み期間Tam(mは1〜nの
任意の数)の次には、同じビット数に対応する表示期
間、この場合Tdmが出現する。書き込み期間Taと表
示期間Tdとを合わせてサブフレーム期間SFと呼ぶ。
mビット目に対応している書き込み期間Tamと表示期
間Tdmとを有するサブフレーム期間はSFmとなる。For example, next to the writing period Tam (m is an arbitrary number from 1 to n), a display period corresponding to the same bit number, in this case Tdm, appears. The writing period Ta and the display period Td are collectively referred to as a subframe period SF.
The sub-frame period having the writing period Tam and the display period Tdm corresponding to the m-th bit is SFm.
【0057】デジタルビデオ信号を用いた場合逆バイア
ス期間Tiは、表示期間Td1〜Tdnの直後に設けて
も良いし、Td1〜Tdnのうち1フレーム期間の最後
に出現した表示期間の直後に設けるようにしても良い。
また、各フレーム期間ごとに逆バイアス期間Tiを必ず
しも設ける必要はなく、数フレーム期間毎に出現させる
ようにしても良い。幾つの逆バイアス期間Tiをいつ出
現させるかについては、設計者が適宜設定することが可
能である。When a digital video signal is used, the reverse bias period Ti may be provided immediately after the display periods Td1 to Tdn, or immediately after the display period that appears at the end of one frame period among Td1 to Tdn. You can
Further, the reverse bias period Ti does not necessarily have to be provided for each frame period, and may appear every several frame periods. The designer can appropriately set how many reverse bias periods Ti appear.
【0058】図4に、逆バイアス期間Tiを1フレーム
期間の最後に出現させた場合の、画素(i、j)におけ
る走査線に印加される電圧と、電源線に印加される電圧
と、発光素子に印加される電圧のタイミングチャートを
示す。なお、図4では、Tr3、Tr4が共にnチャネ
ル型TFTで、Tr1及びTr2がpチャネル型TFT
の場合について示す。各書き込み期間Ta1〜Tanと
逆バイアス期間Tiにおいて、走査線Gjが選択され、
Tr3、Tr4がオンになっており、各表示期間Td1
〜Tdnにおいて走査線Gjが選択されておらず、Tr
3、Tr4がオフになっている。また、電源線Viの電
圧は、各書き込み期間Ta1〜Tan及び各表示期間T
d1〜Tdnにおいて、Tr2がオンのときに発光素子
104に順方向バイアスの電流が流れる程度の高さに保
たれている。そして、逆バイアス期間Tiにおいて、電
源線Viの電圧は発光素子104に逆方向バイアスの電
圧が印加される程度の高さに保たれている。発光素子の
印加電圧は、各書き込み期間Ta1〜Tan及び各表示
期間Td1〜Tdnにおいて順方向バイアスに保たれて
おり、逆バイアス期間Tiにおいて逆方向バイアスに保
たれている。In FIG. 4, when the reverse bias period Ti appears at the end of one frame period, the voltage applied to the scanning line in the pixel (i, j), the voltage applied to the power source line, and the light emission. 7 shows a timing chart of a voltage applied to an element. In FIG. 4, Tr3 and Tr4 are both n-channel TFTs, and Tr1 and Tr2 are p-channel TFTs.
The case will be shown. In each of the writing periods Ta1 to Tan and the reverse bias period Ti, the scanning line Gj is selected,
Tr3 and Tr4 are turned on, and each display period Td1
The scanning line Gj is not selected in the range from to Tdn, and Tr
3, Tr4 is off. In addition, the voltage of the power supply line Vi is set in each of the writing periods Ta1 to Tan and each of the display periods T.
In d1 to Tdn, the height is maintained such that a forward bias current flows through the light emitting element 104 when Tr2 is on. Then, in the reverse bias period Ti, the voltage of the power supply line Vi is kept high enough to apply the reverse bias voltage to the light emitting element 104. The applied voltage of the light emitting element is kept in the forward bias in each of the writing periods Ta1 to Tan and each of the display periods Td1 to Tdn, and is kept in the reverse bias in the reverse bias period Ti.
【0059】サブフレーム期間SF1〜SFnの長さ
は、SF1:SF2:…:SFn=2 0:21:…:2
n-1を満たす。Length of subframe periods SF1 to SFn
Is SF1: SF2: ...: SFn = 2 0: 21:…: 2
n-1Meet
【0060】各サブフレーム期間において、発光素子を
発光させるかさせないかが、デジタルビデオ信号の各ビ
ットによって選択される。そして、1フレーム期間中に
おける発光する表示期間の長さの和を制御することで、
階調数を制御することができる。In each sub-frame period, whether or not the light emitting element is caused to emit light is selected by each bit of the digital video signal. Then, by controlling the sum of the lengths of the light emitting display periods in one frame period,
The number of gradations can be controlled.
【0061】なお、表示上での画質向上のため、表示期
間の長いサブフレーム期間を幾つかに分割しても良い。
具体的な分割の仕方については、特願2000−267
164号において開示されているので、参照することが
可能である。In order to improve the image quality on the display, the sub-frame period having a long display period may be divided into several parts.
Regarding the specific method of division, Japanese Patent Application No. 2000-267
No. 164, which can be referred to.
【0062】また、面積階調と組み合わせて階調を表示
するようにしても良い。Further, gradation may be displayed in combination with area gradation.
【0063】アナログビデオ信号を用いて階調を表示す
る場合、書き込み期間Taと、表示期間Tdが終了する
と1フレーム期間が終了する。1つのフレーム期間にお
いて1つの画像が表示される。そして、次のフレーム期
間が開始され、再び書き込み期間Taが開始されて、上
述した動作が繰り返される。In the case of displaying gradation using an analog video signal, one frame period ends when the writing period Ta and the display period Td end. One image is displayed in one frame period. Then, the next frame period is started, the writing period Ta is started again, and the above-described operation is repeated.
【0064】アナログビデオ信号を用いた場合、逆バイ
アス期間Tiは表示期間Tdの直後に設ける。また、各
フレーム期間ごとに逆バイアス期間Tiを必ずしも設け
る必要はなく、数フレーム期間毎に出現させるようにし
ても良い。逆バイアス期間Tiをいつ出現させるかにつ
いては、設計者が適宜設定することが可能である。When an analog video signal is used, the reverse bias period Ti is provided immediately after the display period Td. Further, the reverse bias period Ti does not necessarily have to be provided for each frame period, and may appear every several frame periods. The designer can appropriately set when the reverse bias period Ti appears.
【0065】本発明は、トランジスタTr2の特性が画
素毎にばらついていても、図23に示した一般的な発光
装置に比べて画素間で発光素子の輝度にばらつきが生じ
るのを防ぐことができる。また、図23に示した電圧入
力型の画素のTFT51を線形領域で動作させたときに
比べて、発光素子の劣化による輝度の低下を抑えること
ができる。また、有機発光層の温度が外気温や発光パネ
ル自身が発する熱等に左右されても、発光素子の輝度が
変化するのを抑えることができ、また温度の上昇に伴っ
て消費電流が大きくなるのを防ぐことができる。According to the present invention, even if the characteristic of the transistor Tr2 varies from pixel to pixel, it is possible to prevent the luminance of the light emitting element from varying between pixels as compared with the general light emitting device shown in FIG. . Further, as compared with the case where the TFT 51 of the voltage input type pixel shown in FIG. 23 is operated in a linear region, it is possible to suppress a decrease in luminance due to deterioration of the light emitting element. Further, even if the temperature of the organic light emitting layer is influenced by the ambient temperature or the heat generated by the light emitting panel itself, the brightness of the light emitting element can be prevented from changing, and the current consumption increases as the temperature rises. Can be prevented.
【0066】なお、本実施の形態において、トランジス
タTr4の第1の端子と第2の端子は、一方は信号線S
iに、もう一方はトランジスタTr1のゲート及びトラ
ンジスタTr2のゲートに接続されている。しかし本実
施の形態はこの構成に限定されない。本発明の画素は、
書き込み期間TaにおいてトランジスタTr1のゲート
と第2の端子を接続し、表示期間Tdにおいてトランジ
スタTr1のゲートと第2の端子を切り離すことができ
るように、トランジスタTr4が他の素子または配線と
接続されていれば良い。つまり、Tr3、Tr4は、書
き込み期間Taでは図3(A)のように接続され、表示
期間Tdでは図3(B)のように接続され、逆バイアス
期間Tiでは図3(C)のように接続されていれば良
い。In this embodiment, one of the first terminal and the second terminal of the transistor Tr4 is the signal line S.
i is connected to the gate of the transistor Tr1 and the gate of the transistor Tr2. However, the present embodiment is not limited to this configuration. The pixel of the present invention is
The transistor Tr4 is connected to another element or wiring so that the gate of the transistor Tr1 and the second terminal can be connected in the writing period Ta and the gate and the second terminal of the transistor Tr1 can be disconnected in the display period Td. Just go. That is, Tr3 and Tr4 are connected as shown in FIG. 3A during the writing period Ta, as shown in FIG. 3B during the display period Td, and as shown in FIG. 3C during the reverse bias period Ti. It should be connected.
【0067】なお本実の形態で用いられる発光素子は、
正孔注入層、電子注入層、正孔輸送層または電子輸送層
等が、無機化合物単独で、または有機化合物に無機化合
物が混合されている材料で形成されている形態をも取り
得る。また、これらの層どうしが互いに一部混合してい
ても良い。The light emitting element used in this embodiment is
The hole injecting layer, the electron injecting layer, the hole transporting layer, the electron transporting layer, and the like may be in the form of an inorganic compound alone or a material in which an inorganic compound is mixed with an organic compound. Further, these layers may be partially mixed with each other.
【0068】[0068]
【実施例】以下に、本発明の実施例について説明する。EXAMPLES Examples of the present invention will be described below.
【0069】(実施例1)本実施例では、図2に示した
画素において、図4とは異なるタイミングで逆バイアス
期間Tiを出現させた場合について説明する。本実施例
の駆動方法について、図5を用いて説明する。(Embodiment 1) In this embodiment, a case will be described in which the reverse bias period Ti appears in the pixel shown in FIG. 2 at a timing different from that in FIG. The driving method of this embodiment will be described with reference to FIG.
【0070】図5に、本実施例の画素(i、j)におけ
る走査線に印加される電圧と、電源線に印加される電圧
と、発光素子に印加される電圧のタイミングチャートを
示す。なお、図5では、Tr3、Tr4が共にnチャネ
ル型TFTで、Tr1及びTr2がpチャネル型TFT
の場合について示す。FIG. 5 shows a timing chart of the voltage applied to the scanning line, the voltage applied to the power supply line, and the voltage applied to the light emitting element in the pixel (i, j) of this embodiment. In FIG. 5, Tr3 and Tr4 are both n-channel TFTs, and Tr1 and Tr2 are p-channel TFTs.
The case will be shown.
【0071】書き込み期間Ta1〜Tan及び表示期間
Td1〜Tdnを全て加算した長さをT_1とし、該期
間における電源線Viと発光素子の対向電極との電圧差
をV_1とする。そして、逆バイアス期間Tiの長さを
T_2とし、該期間における電源線Viと発光素子の対
向電極との電圧差をV_2とする。本実施例では、電源
線Viの電圧を、T_1×V_1=T_2×V_2とな
る程度の高さに保つ。さらに、電源線Viの電圧は、発
光素子104に逆方向バイアスの電圧が印加される程度
の高さに保つ。The total length of the writing periods Ta1 to Tan and the display periods Td1 to Tdn is T_1, and the voltage difference between the power supply line Vi and the counter electrode of the light emitting element during this period is V_1. Then, the length of the reverse bias period Ti is T_2, and the voltage difference between the power supply line Vi and the counter electrode of the light emitting element is V_2 during the period. In this embodiment, the voltage of the power supply line Vi is maintained at a height such that T_1 × V_1 = T_2 × V_2. Further, the voltage of the power supply line Vi is kept high enough to apply a reverse bias voltage to the light emitting element 104.
【0072】有機発光層中に存在するイオン性の不純物
が、一方の電極に寄ってしまうことで有機発光層の一部
に、抵抗が他に比べて低い部分が形成され、その抵抗の
低い部分に積極的に電流が流れることで有機発光層の劣
化が促進されると考えられる。本発明では、反転駆動を
用いることで、イオン性の不純物が、一方の電極に寄っ
てしまうのを防ぎ、有機発光層の劣化を抑えることがで
きる。特に本実施例では上記構成により、単純に反転駆
動をさせるよりも、より不純物イオンの一方の電極への
偏り防ぐことができ、有機発光層の劣化をより抑えるこ
とができる。The ionic impurities existing in the organic light emitting layer move toward one of the electrodes, so that a part having a lower resistance than the other part is formed in a part of the organic light emitting layer. It is considered that the deterioration of the organic light emitting layer is promoted by positively flowing the current. In the present invention, by using the inversion driving, it is possible to prevent the ionic impurities from coming close to one of the electrodes and suppress the deterioration of the organic light emitting layer. In particular, in the present embodiment, with the above configuration, it is possible to prevent the impurity ions from being biased toward one electrode more than to simply perform the inversion driving, and it is possible to further suppress the deterioration of the organic light emitting layer.
【0073】(実施例2)本実施例では、図2に示した
画素において、図4、図5とは異なるタイミングで逆バ
イアス期間Tiを出現させた場合について説明する。本
実施例の駆動方法について、図6を用いて説明する。(Embodiment 2) In this embodiment, a case will be described in which a reverse bias period Ti appears in the pixel shown in FIG. 2 at a timing different from those in FIGS. The driving method of this embodiment will be described with reference to FIG.
【0074】図6に、本実施例の画素(i、j)におけ
る走査線に印加される電圧と、電源線に印加される電圧
と、発光素子に印加される電圧のタイミングチャートを
示す。なお、図6では、Tr3、Tr4が共にnチャネ
ル型TFTで、Tr1及びTr2がpチャネル型TFT
の場合について示す。FIG. 6 shows a timing chart of the voltage applied to the scanning line, the voltage applied to the power supply line, and the voltage applied to the light emitting element in the pixel (i, j) of this embodiment. In FIG. 6, Tr3 and Tr4 are both n-channel TFTs, and Tr1 and Tr2 are p-channel TFTs.
The case will be shown.
【0075】本実施例では、各表示期間Td1〜Tdn
の直後、言いかえると各サブフレーム期間の直後に、逆
バイアス期間Ti1〜Tinがそれぞれ出現する。例え
ばm(m=1〜nの任意の数)番目のサブフレーム期間
SFmにおいて書き込み期間Tamの直後に表示期間T
dmが出現しており、逆バイアス期間Timは、表示期
間Tdmの直後に出現することになる。In the present embodiment, each display period Td1 to Tdn.
Immediately after, in other words, immediately after each sub-frame period, the reverse bias periods Ti1 to Tin respectively appear. For example, in the m-th (m = 1 to n) arbitrary sub-frame period SFm, the display period T immediately after the writing period Tam.
dm appears, and the reverse bias period Tim appears immediately after the display period Tdm.
【0076】なお本実施例では、逆バイアス期間Ti1
〜Tinの長さは全て同じであり、各期間における電源
線Viの高さも全て同じにしている。しかし本発明はこ
の構成に限定されない。各逆バイアス期間Ti1〜Ti
nの長さ及びその電圧は、設計者が適宜設定することが
可能である。In this embodiment, the reverse bias period Ti1
The lengths of to Tin are all the same, and the heights of the power supply lines Vi are also the same in each period. However, the present invention is not limited to this configuration. Each reverse bias period Ti1 to Ti
The length of n and its voltage can be appropriately set by the designer.
【0077】(実施例3)本実施例では、図2に示した
画素において、図4、図5、図6とは異なるタイミング
で逆バイアス期間Tiを出現させた場合について説明す
る。本実施例の駆動方法について、図7を用いて説明す
る。(Embodiment 3) In this embodiment, a case will be described in which the reverse bias period Ti appears in the pixel shown in FIG. 2 at a timing different from those in FIGS. 4, 5 and 6. The driving method of this embodiment will be described with reference to FIG.
【0078】図7に、本実施例の画素(i、j)におけ
る走査線に印加される電圧と、電源線に印加される電圧
と、発光素子に印加される電圧のタイミングチャートを
示す。なお、図7では、Tr3、Tr4が共にnチャネ
ル型TFTで、Tr1及びTr2がpチャネル型TFT
の場合について示す。FIG. 7 shows a timing chart of the voltage applied to the scanning line, the voltage applied to the power supply line, and the voltage applied to the light emitting element in the pixel (i, j) of this embodiment. In FIG. 7, Tr3 and Tr4 are both n-channel TFTs, and Tr1 and Tr2 are p-channel TFTs.
The case will be shown.
【0079】本実施例では、各表示期間Td1〜Tdn
の直後、言いかえると各サブフレーム期間の直後に、逆
バイアス期間Ti1〜Tinがそれぞれ出現する。例え
ばm(m=1〜nの任意の数)番目のサブフレーム期間
SFmにおいて書き込み期間Tamの直後に表示期間T
dmが出現しており、逆バイアス期間Timは、表示期
間Tdmの直後に出現することになる。In the present embodiment, each display period Td1 to Tdn.
Immediately after, in other words, immediately after each sub-frame period, the reverse bias periods Ti1 to Tin respectively appear. For example, in the m-th (m = 1 to n) arbitrary sub-frame period SFm, the display period T immediately after the writing period Tam.
dm appears, and the reverse bias period Tim appears immediately after the display period Tdm.
【0080】さらに本実施例では、逆バイアス期間Ti
1〜Tinの長さは、直前に出現する表示期間の長さが
長ければ長いほど長くなっている。各期間における電源
線Viの高さも全て同じ高さになっている。上記構成に
よって、図4、5、6に示す駆動方法に比べてより有機
発光層の劣化を防ぐことができる。Further, in this embodiment, the reverse bias period Ti
The length of 1 to Tin is longer as the length of the display period that appears immediately before is longer. The heights of the power supply lines Vi in each period are all the same. With the above structure, deterioration of the organic light emitting layer can be prevented more than in the driving method shown in FIGS.
【0081】(実施例4)本実施例では、図2に示した
画素において、図4、図5、図6、図7とは異なるタイ
ミングで逆バイアス期間Tiを出現させた場合について
説明する。本実施例の駆動方法について、図8を用いて
説明する。(Embodiment 4) In this embodiment, a case will be described in which the reverse bias period Ti appears in the pixel shown in FIG. 2 at a timing different from those in FIGS. 4, 5, 6 and 7. The driving method of this embodiment will be described with reference to FIG.
【0082】図8に、本実施例の画素(i、j)におけ
る走査線に印加される電圧と、電源線に印加される電圧
と、発光素子に印加される電圧のタイミングチャートを
示す。なお、図8では、Tr3、Tr4が共にnチャネ
ル型TFTで、Tr1及びTr2がpチャネル型TFT
の場合について示す。FIG. 8 shows a timing chart of the voltage applied to the scanning line, the voltage applied to the power supply line, and the voltage applied to the light emitting element in the pixel (i, j) of this embodiment. In FIG. 8, Tr3 and Tr4 are both n-channel TFTs, and Tr1 and Tr2 are p-channel TFTs.
The case will be shown.
【0083】本実施例では、各表示期間Td1〜Tdn
の直後、言いかえると各サブフレーム期間の直後に、逆
バイアス期間Ti1〜Tinがそれぞれ出現する。例え
ばm(m=1〜nの任意の数)番目のサブフレーム期間
SFmにおいて書き込み期間Tamの直後に表示期間T
dmが出現しており、逆バイアス期間Timは、表示期
間Tdmの直後に出現することになる。In the present embodiment, each display period Td1 to Tdn.
Immediately after, in other words, immediately after each sub-frame period, the reverse bias periods Ti1 to Tin respectively appear. For example, in the m-th (m = 1 to n) arbitrary sub-frame period SFm, the display period T immediately after the writing period Tam.
dm appears, and the reverse bias period Tim appears immediately after the display period Tdm.
【0084】さらに本実施例では、各逆バイアス期間に
おける電源線Viの電圧と発光素子の対向電極との電圧
差の絶対値は、直前に出現する表示期間の長さが長けれ
ば長いほど大きくなっている。各逆バイアス期間Ti1
〜Tinの長さは全て同じである。上記構成によって、
図4、図5、図6に示す画素に比べてより有機発光層の
劣化を防ぐことができる。Further, in this embodiment, the absolute value of the voltage difference between the voltage of the power supply line Vi and the counter electrode of the light emitting element in each reverse bias period becomes larger as the length of the display period appearing immediately before becomes longer. ing. Each reverse bias period Ti1
The lengths of ~ Tin are all the same. With the above configuration,
Deterioration of the organic light emitting layer can be prevented more than in the pixel shown in FIGS.
【0085】(実施例5)本実施例では、デジタルビデ
オ信号で駆動する、本発明の発光装置が有する信号線駆
動回路及び走査線駆動回路の構成について説明する。(Embodiment 5) In this embodiment, a structure of a signal line driver circuit and a scan line driver circuit which are driven by a digital video signal and which are included in a light emitting device of the present invention will be described.
【0086】図9に信号線駆動回路102の構成をブロ
ック図で示す。102aはシフトレジスタ、102bは
記憶回路A、102cは記憶回路B、102dは電流変
換回路、102eは切り替え回路である。FIG. 9 is a block diagram showing the configuration of the signal line drive circuit 102. 102a is a shift register, 102b is a memory circuit A, 102c is a memory circuit B, 102d is a current conversion circuit, and 102e is a switching circuit.
【0087】シフトレジスタ102aにはクロック信号
CLKと、スタートパルス信号SPが入力される。また
記憶回路A102bにはデジタルビデオ信号(Digi
tal Video Signals)が入力され、記
憶回路B102cにはラッチ信号(Latch Sig
nals)が入力される。切り替え回路102eには切
り替え信号(Select Signals)が入力さ
れる。以下、各回路の動作について、信号の流れに従い
詳しく説明する。The clock signal CLK and the start pulse signal SP are input to the shift register 102a. In addition, a digital video signal (Digi
Tal Video Signals is input to the memory circuit B102c, and a latch signal (Latch Sig Signal) is input.
nals) is input. A switching signal (Select Signals) is input to the switching circuit 102e. The operation of each circuit will be described in detail below according to the flow of signals.
【0088】シフトレジスタ102aに所定の配線から
クロック信号CLKとスタートパルス信号SPとが入力
されることによって、タイミング信号が生成される。タ
イミング信号は、記憶回路A102bが有する複数のラ
ッチA(LATA_1〜LATA_x)にそれぞれ入力
される。なおこのとき、シフトレジスタ102aにおい
て生成されたタイミング信号を、バッファ等で緩衝増幅
してから、記憶回路A102bが有する複数のラッチA
(LATA_1〜LATA_x)にそれぞれ入力するよ
うにしても良い。A timing signal is generated by inputting the clock signal CLK and the start pulse signal SP to the shift register 102a from a predetermined wiring. The timing signal is input to each of the plurality of latches A (LATA_1 to LATA_x) included in the memory circuit A102b. At this time, the timing signal generated in the shift register 102a is buffer-amplified by a buffer or the like, and then the plurality of latches A included in the memory circuit A 102b.
You may make it respectively input into (LATA_1-LATA_x).
【0089】記憶回路A102bにタイミング信号が入
力されると、該タイミング信号に同期して、ビデオ信号
線130に入力される1ビット分のデジタルビデオ信号
が、順に複数のラッチA(LATA_1〜LATA_
x)のそれぞれに書き込まれ、保持される。When a timing signal is input to the memory circuit A 102b, a 1-bit digital video signal input to the video signal line 130 is sequentially output to a plurality of latches A (LATA_1 to LATA_) in synchronization with the timing signal.
x) is written and held in each.
【0090】なお、本実施例では記憶回路A(LATA
_1〜LATA_x)102bに順にデジタルビデオ信
号を書き込んでいるが、本発明はこの構成に限定されな
い。記憶回路A102bが有する複数のステージのラッ
チをいくつかのグループに分け、各グループごとに並行
して同時にデジタルビデオ信号を入力する、いわゆる分
割駆動を行っても良い。なおこのときのグループの数を
分割数と呼ぶ。例えば4つのステージごとにラッチをグ
ループに分けた場合、4分割で分割駆動すると言う。In this embodiment, the memory circuit A (LATA
_1 to LATA_x) 102b are sequentially written with digital video signals, but the present invention is not limited to this structure. It is also possible to divide the latches of the plurality of stages included in the memory circuit A 102b into several groups and perform so-called divided driving in which digital video signals are input simultaneously in parallel to each group. The number of groups at this time is called the number of divisions. For example, when the latch is divided into groups for each of the four stages, it is said that the division driving is performed in four divisions.
【0091】記憶回路A102bの全てのステージのラ
ッチへの、デジタルビデオ信号の書き込みが一通り終了
するまでの時間を、ライン期間と呼ぶ。実際には、上記
ライン期間に水平帰線期間が加えられた期間をライン期
間に含むことがある。The time required to complete the writing of the digital video signal into the latches of all the stages of the memory circuit A 102b is called a line period. In practice, the line period may include a period in which a horizontal blanking period is added to the line period.
【0092】1ライン期間が終了すると、記憶回路B1
02cが有する複数のラッチB(LATB_1〜LAT
B_x)に、ラッチ信号線131を介してラッチシグナ
ル(Latch Signal)が供給される。この瞬間、記憶回路
A102bが有する複数のラッチA(LATA_1〜L
ATA_x)に保持されているデジタルビデオ信号は、
記憶回路B102cが有する複数のラッチB(LATB
_1〜LATB_x)に一斉に書き込まれ、保持され
る。When the one-line period ends, the memory circuit B1
02c has a plurality of latches B (LATB_1 to LAT
A latch signal (Latch Signal) is supplied to B_x) via the latch signal line 131. At this moment, the plurality of latches A (LATA_1 to LATA_L
The digital video signal held in ATA_x) is
A plurality of latches B (LATB included in the memory circuit B102c
_1 to LATB_x) are written and held all at once.
【0093】デジタルビデオ信号を記憶回路B102c
に送出し終えた記憶回路A102bには、再びシフトレ
ジスタ102aからのタイミング信号に同期して、次の
1ビット分のデジタルビデオ信号の書き込みが順次行わ
れる。この2順目の1ライン期間中には、記憶回路B1
02cに書き込まれ、保持されているデジタルビデオ信
号が、電流変換回路102dに入力される。The storage circuit B102c stores the digital video signal.
The next 1-bit digital video signal is sequentially written to the memory circuit A 102b which has been sent to the memory circuit A in synchronization with the timing signal from the shift register 102a. During this one-line period of the second order, the memory circuit B1
The digital video signal written in 02c and held therein is input to the current conversion circuit 102d.
【0094】電流変換回路102dは複数の電流設定回
路(C1〜Cx)を有している。電流設定回路(C1〜
Cx)のそれぞれにおいて、入力されたデジタルビデオ
信号が有する1または0の情報にもとづき、後段の切り
替え回路102eに供給される信号電流Icの大きさが
決まる。具体的には、信号電流Icは、発光素子が発光
する程度の大きさか、もしくは発光しない程度の大きさ
を有する。The current conversion circuit 102d has a plurality of current setting circuits (C1 to Cx). Current setting circuit (C1 ~
In each of Cx), the magnitude of the signal current Ic supplied to the switching circuit 102e in the subsequent stage is determined based on the information of 1 or 0 included in the input digital video signal. Specifically, the signal current Ic has such a magnitude that the light emitting element emits light or does not emit light.
【0095】そして切り替え回路102eにおいて、切
り替え信号線132から入力される切り替え信号(Se
lect Signals)に従い、信号電流Icを信
号線に供給するか、トランジスタTr2をオンにするよ
うな電圧を信号線に供給するかが選択される。In the switching circuit 102e, the switching signal (Se) input from the switching signal line 132 is input.
Lect Signals), the signal current Ic is supplied to the signal line or a voltage for turning on the transistor Tr2 is supplied to the signal line.
【0096】図10に電流設定回路C1及び切り替え回
路D1の具体的な構成の一例を示す。なお電流設定回路
C2〜Cxも電流設定回路C1と同じ構成を有する。ま
た、切り替え回路D2〜Dxも切り替え回路D1と同じ
構成を有する。FIG. 10 shows an example of a specific configuration of the current setting circuit C1 and the switching circuit D1. The current setting circuits C2 to Cx also have the same configuration as the current setting circuit C1. The switching circuits D2 to Dx also have the same configuration as the switching circuit D1.
【0097】電流設定回路C1は定電流源631と、4
つのトランスミッションゲートSW1〜SW4と、2つ
のインバーターInb1、Inb2とを有している。な
お、定電流源631が有するトランジスタ650の極性
は、画素が有するトランジスタTr1及びTr2の極性
と同じである。The current setting circuit C1 includes a constant current source 631 and 4
It has one transmission gate SW1 to SW4 and two inverters Inb1 and Inb2. The polarity of the transistor 650 included in the constant current source 631 is the same as the polarities of the transistors Tr1 and Tr2 included in the pixel.
【0098】記憶回路B102cが有するLATB_1
から出力されたデジタルビデオ信号によって、SW1〜
SW4のスイッチングが制御される。なおSW1及びS
W3に入力されるデジタルビデオ信号と、SW2及びS
W4に入力されるデジタルビデオ信号は、Inb1、I
nb2によって反転している。そのためSW1及びSW
3がオンのときはSW2及びSW4はオフ、SW1及び
SW3がオフのときはSW2及びSW4はオンとなって
いる。LATB_1 included in the memory circuit B102c
Depending on the digital video signal output from SW1,
The switching of SW4 is controlled. SW1 and S
Digital video signal input to W3, SW2 and S
The digital video signal input to W4 is Inb1, I
Inverted by nb2. Therefore SW1 and SW
When 3 is on, SW2 and SW4 are off, and when SW1 and SW3 are off, SW2 and SW4 are on.
【0099】SW1及びSW3がオンのとき、定電流源
631から0ではない所定の値の電流IdがSW1及び
SW3を介して、信号電流Icとして切り替え回路D1
に入力される。When SW1 and SW3 are ON, the constant current source 631 supplies a current Id of a predetermined value other than 0 to the switching circuit D1 as a signal current Ic via SW1 and SW3.
Entered in.
【0100】逆にSW2及びSW4がオンのときは、定
電流源631からの電流IdはSW2を介してグラウン
ドにおとされる。またSW4を介して電源線V1〜Vx
の電源電圧が切り替え回路D1に与えられ、Ic≒0と
なる。On the contrary, when SW2 and SW4 are on, the current Id from the constant current source 631 is grounded via SW2. In addition, power supply lines V1 to Vx via SW4
Is applied to the switching circuit D1 and Ic≈0.
【0101】切り替え回路D1は、2つのトランスミッ
ションゲートSW5、SW6と、1つのインバーターI
nb3とを有している。SW5、SW6は切り替え信号
によってそのスイッチングが制御されている。そして、
SW5、SW6のそれぞれに入力される切り替え信号
は、インバーターInb3によって互いにその極性が反
転しているので、SW5がオンのときSW6はオフ、S
W5がオフのときSW6はオンになる。SW5がオンの
とき信号線S1に信号電流Icが入力され、SW6がオ
ンのとき信号線S1にトランジスタTr2をオンにする
ような電圧が与えられる。The switching circuit D1 includes two transmission gates SW5 and SW6 and one inverter I.
nb3 and. Switching of SW5 and SW6 is controlled by a switching signal. And
Since the switching signals input to SW5 and SW6 have their polarities inverted by the inverter Inb3, when SW5 is on, SW6 is off and S
When W5 is off, SW6 is on. A signal current Ic is input to the signal line S1 when the SW5 is on, and a voltage for turning on the transistor Tr2 is applied to the signal line S1 when the SW6 is on.
【0102】再び図9を参照して、前記の動作が、1ラ
イン期間内に、電流変換回路102dが有する全ての電
流設定回路(C1〜Cx)において同時に行われる。よ
って、デジタルビデオ信号により、全ての信号線に入力
される信号電流Icの値が選択される。Referring again to FIG. 9, the above operation is simultaneously performed in all the current setting circuits (C1 to Cx) included in the current conversion circuit 102d within one line period. Therefore, the value of the signal current Ic input to all the signal lines is selected by the digital video signal.
【0103】本発明において用いられる駆動回路は、本
実施例で示した構成に限定されない。さらに、本実施例
で示した電流変換回路は、図10に示した構成に限定さ
れない。本発明で用いられる電流変換回路は、信号電流
Icが取りうる2値のいずれか一方をデジタルビデオ信
号によって選択し、選択された値を有する信号電流を信
号線に供給することができれば、どのような構成を有し
ていても良い。また切り替え回路も図10に示した構成
に限定されず、信号電流Icを信号線に入力するか、ト
ランジスタTr2をオンにするような電圧を信号線に入
力するかを選択することができる回路であれば良い。The drive circuit used in the present invention is not limited to the structure shown in this embodiment. Furthermore, the current conversion circuit shown in this embodiment is not limited to the configuration shown in FIG. What is the current conversion circuit used in the present invention as long as it is possible to select one of the two possible values of the signal current Ic by the digital video signal and supply the signal current having the selected value to the signal line? It may have a different configuration. Further, the switching circuit is not limited to the configuration shown in FIG. 10, and it is a circuit that can select whether to input the signal current Ic to the signal line or to input a voltage for turning on the transistor Tr2 to the signal line. I wish I had it.
【0104】なお、シフトレジスタの代わりに、例えば
デコーダ回路のような信号線の選択ができる別の回路を
用いても良い。Instead of the shift register, another circuit capable of selecting a signal line such as a decoder circuit may be used.
【0105】次に、走査線駆動回路の構成について説明
する。Next, the structure of the scanning line drive circuit will be described.
【0106】図11は走査線駆動回路641の構成を示
すブロック図である。走査線駆動回路641は、それぞ
れシフトレジスタ642、バッファ643を有してい
る。また場合によってはレベルシフタを有していても良
い。FIG. 11 is a block diagram showing the configuration of the scanning line driving circuit 641. The scan line driver circuit 641 includes a shift register 642 and a buffer 643, respectively. Further, in some cases, it may have a level shifter.
【0107】走査線駆動回路641において、シフトレ
ジスタ642にクロックCLK及びスタートパルス信号
SPが入力されることによって、タイミング信号が生成
される。生成されたタイミング信号はバッファ643に
おいて緩衝増幅され、対応する走査線に供給される。In the scanning line drive circuit 641, the timing signal is generated by inputting the clock CLK and the start pulse signal SP to the shift register 642. The generated timing signal is buffer-amplified in the buffer 643 and supplied to the corresponding scanning line.
【0108】走査線には、1ライン分の画素のトランジ
スタのゲートが接続されている。そして、1ライン分の
画素のトランジスタを一斉にONにしなくてはならない
ので、バッファ643は大きな電流を流すことが可能な
ものが用いられる。Gates of transistors of pixels for one line are connected to the scanning line. Since the transistors of the pixels for one line must be turned on all at once, a buffer 643 that can pass a large current is used.
【0109】なお、本発明の発光装置が有する走査線駆
動回路は、図11に示した構成に限定されない。例えば
シフトレジスタの代わりに、デコーダ回路のような走査
線の選択ができる別の回路を用いても良い。Note that the scan line driver circuit included in the light emitting device of the present invention is not limited to the structure shown in FIG. For example, instead of the shift register, another circuit capable of selecting a scan line such as a decoder circuit may be used.
【0110】本実施例の構成は、実施例1〜4と自由に
組み合わせて実施することが可能である。The structure of this embodiment can be implemented by freely combining with Embodiments 1 to 4.
【0111】(実施例6)本実施例では、アナログ駆動
法で駆動する本発明の発光装置が有する信号線駆動回路
の構成について説明する。なお走査線駆動回路の構成
は、実施例5において示した構成を用いることができる
ので、ここでは説明を省略する。[Embodiment 6] In this embodiment, a structure of a signal line driver circuit included in a light emitting device of the present invention which is driven by an analog driving method will be described. Note that since the structure of the scan line driver circuit can be the same as that shown in Embodiment 5, description thereof is omitted here.
【0112】図12に本実施例の信号線駆動回路401
のブロック図を示す。402はシフトレジスタ、403
はバッファ、404はサンプリング回路、405は電流
変換回路、406は切り替え回路406を示している。FIG. 12 shows the signal line drive circuit 401 of this embodiment.
The block diagram of is shown. 402 is a shift register, 403
Is a buffer, 404 is a sampling circuit, 405 is a current conversion circuit, and 406 is a switching circuit 406.
【0113】シフトレジスタ402には、クロック信号
(CLK)、スタートパルス信号(SP)が入力されて
いる。シフトレジスタ402にクロック信号(CLK)
とスタートパルス信号(SP)が入力されると、タイミ
ング信号が生成される。A clock signal (CLK) and a start pulse signal (SP) are input to the shift register 402. Clock signal (CLK) to the shift register 402
And a start pulse signal (SP) are input, a timing signal is generated.
【0114】生成されたタイミング信号は、バッファ4
03において増幅または緩衝増幅されて、サンプリング
回路404に入力される。なお、バッファの代わりにレ
ベルシフタを設けて、タイミング信号を増幅しても良
い。また、バッファとレベルシフタを両方設けていても
良い。The generated timing signal is transferred to the buffer 4
Amplification or buffer amplification is carried out in 03, and it is inputted into the sampling circuit 404. A level shifter may be provided instead of the buffer to amplify the timing signal. Further, both the buffer and the level shifter may be provided.
【0115】サンプリング回路404では、ビデオ信号
線430から入力されたアナログビデオ信号を、タイミ
ング信号に同期して後段の電流変換回路405に入力す
る。In the sampling circuit 404, the analog video signal input from the video signal line 430 is input to the current conversion circuit 405 in the subsequent stage in synchronization with the timing signal.
【0116】電流変換回路では、入力されたアナログビ
デオ信号の電圧に見合った大きさの信号電流Icを生成
し、後段の切り替え回路406に入力する。切り替え回
路406では、信号電流Icを信号線に入力するか、ト
ランジスタTr2をオフにするような電圧を信号線に入
力するかが選択される。The current conversion circuit generates a signal current Ic having a magnitude corresponding to the voltage of the input analog video signal, and inputs the signal current Ic to the switching circuit 406 in the subsequent stage. The switching circuit 406 selects whether the signal current Ic is input to the signal line or a voltage for turning off the transistor Tr2 is input to the signal line.
【0117】図13にサンプリング回路404と、電流
変換回路405が有する電流設定回路(C1〜Cx)の
具体的な構成を示す。なおサンプリング回路404は、
端子410においてバッファ403と接続されている。FIG. 13 shows a specific configuration of the sampling circuit 404 and the current setting circuits (C1 to Cx) included in the current conversion circuit 405. The sampling circuit 404 is
It is connected to the buffer 403 at the terminal 410.
【0118】サンプリング回路404には、複数のスイ
ッチ411が設けられている。そしてサンプリング回路
404には、ビデオ信号線406からアナログビデオ信
号が入力されており、スイッチ411はタイミング信号
に同期して、該アナログビデオ信号をサンプリングし、
後段の電流設定回路C1に入力する。なお図13では、
電流設定回路C1〜Cxの1つであるC1はサンプリン
グ回路404が有するスイッチ411の1つに接続され
ている電流設定回路C1だけを示しているが、各スイッ
チ411の後段に、図13に示したような電流設定回路
C1が接続されているものとする。The sampling circuit 404 is provided with a plurality of switches 411. An analog video signal is input to the sampling circuit 404 from the video signal line 406, and the switch 411 samples the analog video signal in synchronization with the timing signal.
Input to the current setting circuit C1 in the subsequent stage. In addition, in FIG.
Although C1 which is one of the current setting circuits C1 to Cx shows only the current setting circuit C1 connected to one of the switches 411 included in the sampling circuit 404, it is shown in FIG. 13 after each switch 411. It is assumed that such a current setting circuit C1 is connected.
【0119】なお本実施例では、スイッチ411にトラ
ンジスタを1つだけ用いているが、スイッチ411はタ
イミング信号に同期してアナログビデオ信号をサンプリ
ングできるスイッチであれば良く、本実施例の構成に限
定されない。Although only one transistor is used for the switch 411 in this embodiment, the switch 411 may be any switch that can sample an analog video signal in synchronization with a timing signal, and is limited to the configuration of this embodiment. Not done.
【0120】サンプリングされたアナログビデオ信号
は、電流設定回路C1が有する電流出力回路412に入
力される。電流出力回路412は、入力されたビデオ信
号の電圧に見合った値の電流(信号電流)を出力する。
なお図12ではアンプ及びトランジスタを用いて電流出
力回路を形成しているが、本発明はこの構成に限定され
ず、入力された信号の電圧に見合った値の電流を出力す
ることができる回路であれば良い。The sampled analog video signal is input to the current output circuit 412 included in the current setting circuit C1. The current output circuit 412 outputs a current (signal current) having a value corresponding to the voltage of the input video signal.
Note that although the current output circuit is formed using the amplifier and the transistor in FIG. 12, the present invention is not limited to this structure and is a circuit capable of outputting a current having a value corresponding to the voltage of the input signal. I wish I had it.
【0121】該信号電流は、同じく電流設定回路C1が
有するリセット回路417に入力される。リセット回路
417は、2つのトランスミッションゲート413、4
14と、インバーター416と、を有している。The signal current is also input to the reset circuit 417 of the current setting circuit C1. The reset circuit 417 includes two transmission gates 413, 4 and
14 and an inverter 416.
【0122】トランスミッションゲート414にはリセ
ット信号(Res)が入力されており、トランスミッシ
ョンゲート413には、インバーター416によって反
転されたリセット信号(Res)が入力されている。そ
してトランスミッションゲート413とトランスミッシ
ョンゲート414は、反転したリセット信号とリセット
信号にそれぞれ同期して動作しており、一方がオンのと
き片一方がオフになっている。The reset signal (Res) is input to the transmission gate 414, and the reset signal (Res) inverted by the inverter 416 is input to the transmission gate 413. The transmission gate 413 and the transmission gate 414 operate in synchronization with the inverted reset signal and the reset signal, respectively, and when one is on, one is off.
【0123】そして、トランスミッションゲート413
がオンのときに信号電流は後段の切り替え回路D1に入
力される。逆に、トランスミッションゲート414がオ
ンのときに電源415の電圧が後段の切り替え回路D1
に与えられる。なお信号線は、帰線期間中にリセットす
るのが望ましい。しかし、画像を表示している期間以外
であるならば、必要に応じて帰線期間以外の期間にリセ
ットすることも可能である。Then, the transmission gate 413
When is on, the signal current is input to the switching circuit D1 in the subsequent stage. On the contrary, when the transmission gate 414 is turned on, the voltage of the power supply 415 changes to the switching circuit D1 in the subsequent stage.
Given to. The signal line is preferably reset during the blanking period. However, if it is a period other than the period in which the image is displayed, the period can be reset to a period other than the blanking period as necessary.
【0124】切り替え回路D1は、2つのトランスミッ
ションゲートSW1、SW2と、1つのインバーターI
nbとを有している。SW1、SW2は切り替え信号に
よってそのスイッチングが制御されている。そして、S
W1、SW2のそれぞれに入力される切り替え信号は、
インバーターInbによって互いにその極性が反転して
いるので、SW1がオンのときSW2はオフ、SW1が
オフのときSW2はオンになる。SW1がオンのとき信
号線S1に信号電流Icが入力され、SW2がオンのと
き信号線S1にトランジスタTr2をオンにするような
電圧が与えられる。The switching circuit D1 includes two transmission gates SW1 and SW2 and one inverter I.
nb and. Switching of SW1 and SW2 is controlled by a switching signal. And S
The switching signal input to each of W1 and SW2 is
Since the polarities are inverted by the inverter Inb, SW2 is off when SW1 is on, and SW2 is on when SW1 is off. When SW1 is on, the signal current Ic is input to the signal line S1, and when SW2 is on, a voltage that turns on the transistor Tr2 is applied to the signal line S1.
【0125】なお、シフトレジスタの代わりに、例えば
デコーダ回路のような信号線の選択ができる別の回路を
用いても良い。Instead of the shift register, another circuit capable of selecting a signal line such as a decoder circuit may be used.
【0126】本発明の発光装置を駆動する信号線駆動回
路は、本実施例で示す構成に限定されない。本実施例の
構成は、実施例1〜実施例4に示した構成と自由に組み
合わせて実施することが可能である。The signal line driver circuit for driving the light emitting device of the present invention is not limited to the structure shown in this embodiment. The structure of this embodiment can be implemented by freely combining with the structures shown in Embodiments 1 to 4.
【0127】(実施例7)本発明において、三重項励起
子からの燐光を発光に利用できる有機発光材料を用いる
ことで、外部発光量子効率を飛躍的に向上させることが
できる。これにより、発光素子の低消費電力化、長寿命
化、および軽量化が可能になる。Example 7 In the present invention, by using an organic light emitting material capable of utilizing phosphorescence from triplet excitons for light emission, the external light emission quantum efficiency can be dramatically improved. As a result, it is possible to reduce the power consumption of the light emitting element, extend the life of the light emitting element, and reduce the weight thereof.
【0128】ここで、三重項励起子を利用し、外部発光
量子効率を向上させた報告を示す。
(T.Tsutsui, C.Adachi, S.Saito, Photochemical Proce
sses in Organized Molecular Systems, ed.K.Honda,
(Elsevier Sci.Pub., Tokyo,1991) p.437.)Here, a report will be presented in which triplet excitons are used to improve the external emission quantum efficiency. (T.Tsutsui, C.Adachi, S.Saito, Photochemical Proce
sses in Organized Molecular Systems, ed.K.Honda,
(Elsevier Sci.Pub., Tokyo, 1991) p.437.)
【0129】上記の論文により報告された有機発光材料
(クマリン色素)の分子式を以下に示す。The molecular formula of the organic light-emitting material (coumarin dye) reported by the above paper is shown below.
【0130】[0130]
【化1】 [Chemical 1]
【0131】(M.A.Baldo, D.F.O'Brien, Y.You, A.Shou
stikov, S.Sibley, M.E.Thompson,S.R.Forrest, Nature
395 (1998) p.151.)(MA Baldo, DFO'Brien, Y.You, A.Shou
stikov, S. Sibley, METhompson, SRForrest, Nature
395 (1998) p.151.)
【0132】上記の論文により報告された有機発光材料
(Pt錯体)の分子式を以下に示す。The molecular formula of the organic light emitting material (Pt complex) reported by the above paper is shown below.
【0133】[0133]
【化2】 [Chemical 2]
【0134】(M.A.Baldo, S.Lamansky, P.E.Burrrows,
M.E.Thompson, S.R.Forrest, Appl.Phys.Lett.,75 (199
9) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamu
ra,T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Ma
yaguchi, Jpn.Appl.Phys.,38 (12B) (1999) L1502.)(MA Baldo, S. Lamansky, PEBurrrows,
METhompson, SRForrest, Appl.Phys.Lett., 75 (199
9) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamu
ra, T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Ma
yaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.)
【0135】上記の論文により報告された有機発光材料
(Ir錯体)の分子式を以下に示す。The molecular formula of the organic light emitting material (Ir complex) reported by the above paper is shown below.
【0136】[0136]
【化3】 [Chemical 3]
【0137】以上のように三重項励起子からの燐光発光
を利用できれば原理的には一重項励起子からの蛍光発光
を用いる場合より3〜4倍の高い外部発光量子効率の実
現が可能となる。As described above, if phosphorescence emission from triplet excitons can be utilized, it is possible in principle to realize external emission quantum efficiency that is 3 to 4 times higher than that when fluorescence emission from singlet excitons is used. .
【0138】なお、本実施例の構成は、実施例1〜実施
例6のいずれの構成とも自由に組み合わせて実施するこ
とが可能である。The constitution of this embodiment can be implemented by freely combining with any constitution of Embodiments 1 to 6.
【0139】(実施例8)OLEDに用いられる有機発
光材料は低分子系と高分子系に大別される。本発明の発
光装置は、低分子系の有機発光材料でも高分子系の有機
発光材料でも用いることができる。(Embodiment 8) Organic light emitting materials used for OLEDs are roughly classified into low molecular weight materials and polymer materials. The light emitting device of the present invention can be used with a low molecular weight organic light emitting material or a high molecular weight organic light emitting material.
【0140】低分子系の有機発光材料は、蒸着法により
成膜される。したがって積層構造をとりやすく、ホール
輸送層、電子輸送層などの機能が異なる膜を積層するこ
とで高効率化しやすい。The low molecular weight organic light emitting material is formed by a vapor deposition method. Therefore, it is easy to have a laminated structure, and it is easy to improve efficiency by laminating films having different functions such as a hole transport layer and an electron transport layer.
【0141】低分子系の有機発光材料としては、キノリ
ノールを配位子としたアルミニウム錯体Alq3、トリ
フェニルアミン誘導体(TPD)等が挙げられる。Examples of the low molecular weight organic light emitting material include aluminum complex Alq 3 having quinolinol as a ligand, triphenylamine derivative (TPD) and the like.
【0142】一方、高分子系の有機発光材料は低分子系
に比べて物理的強度が高く、素子の耐久性が高い。また
塗布により成膜することが可能であるので、素子の作製
が比較的容易である。On the other hand, the high molecular organic light emitting material has a higher physical strength than the low molecular organic material and the durability of the device is high. Moreover, since it is possible to form a film by coating, it is relatively easy to manufacture the device.
【0143】高分子系の有機発光材料を用いた発光素子
の構造は、低分子系の有機発光材料を用いたときと基本
的には同じであり、陰極/有機発光層/陽極となる。し
かし、高分子系の有機発光材料を用いた有機発光層を形
成する際には、低分子系の有機発光材料を用いたときの
ような積層構造を形成させることは難しく、知られてい
る中では2層の積層構造が有名である。具体的には、陰
極/発光層/正孔輸送層/陽極という構造である。な
お、高分子系の有機発光材料を用いた発光素子の場合に
は、陰極材料としてCaを用いることも可能である。The structure of the light emitting device using the high molecular organic light emitting material is basically the same as that when using the low molecular organic light emitting material, and is cathode / organic light emitting layer / anode. However, when forming an organic light-emitting layer using a high-molecular organic light-emitting material, it is difficult to form a laminated structure as when a low-molecular organic light-emitting material is used. Is famous for the two-layer laminated structure. Specifically, it has a structure of cathode / light emitting layer / hole transport layer / anode. In the case of a light emitting element using a polymer organic light emitting material, Ca can be used as the cathode material.
【0144】なお、素子の発光色は、発光層を形成する
材料で決まるため、これらを選択することで所望の発光
を示す発光素子を形成することができる。発光層の形成
に用いることができる高分子系の有機発光材料は、ポリ
パラフェニレンビニレン系、ポリパラフェニレン系、ポ
リチオフェン系、ポリフルオレン系が挙げられる。Since the emission color of the element is determined by the material forming the light emitting layer, it is possible to form a light emitting element exhibiting a desired light emission by selecting these materials. Examples of the polymer organic light emitting material that can be used for forming the light emitting layer include polyparaphenylene vinylene based, polyparaphenylene based, polythiophene based, and polyfluorene based.
【0145】ポリパラフェニレンビニレン系には、ポリ
(パラフェニレンビニレン) [PPV] の誘導体、ポリ
(2,5−ジアルコキシ−1,4−フェニレンビニレ
ン) [RO−PPV]、ポリ(2−(2'−エチル−ヘキ
ソキシ)−5−メトキシ−1,4−フェニレンビニレ
ン)[MEH−PPV]、ポリ(2−(ジアルコキシフェ
ニル)−1,4−フェニレンビニレン)[ROPh−PP
V]等が挙げられる。The polyparaphenylene vinylene series includes poly (paraphenylene vinylene) [PPV] derivatives, poly (2,5-dialkoxy-1,4-phenylene vinylene) [RO-PPV] and poly (2- ( 2'-ethyl-hexoxy) -5-methoxy-1,4-phenylene vinylene) [MEH-PPV], poly (2- (dialkoxyphenyl) -1,4-phenylene vinylene) [ROPh-PP
V] and the like.
【0146】ポリパラフェニレン系には、ポリパラフェ
ニレン[PPP]の誘導体、ポリ(2,5−ジアルコキ
シ−1,4−フェニレン)[RO−PPP]、ポリ(2,
5−ジヘキソキシ−1,4−フェニレン)等が挙げられ
る。The polyparaphenylene series includes polyparaphenylene [PPP] derivatives, poly (2,5-dialkoxy-1,4-phenylene) [RO-PPP], poly (2,2).
5-dihexoxy-1,4-phenylene) and the like.
【0147】ポリチオフェン系には、ポリチオフェン
[PT]の誘導体、ポリ(3−アルキルチオフェン)
[PAT]、ポリ(3−ヘキシルチオフェン)[PH
T]、ポリ(3−シクロヘキシルチオフェン)[PCH
T]、ポリ(3−シクロヘキシル−4−メチルチオフェ
ン)[PCHMT]、ポリ(3,4−ジシクロヘキシル
チオフェン)[PDCHT]、ポリ[3−(4−オクチ
ルフェニル)−チオフェン][POPT]、ポリ[3−
(4−オクチルフェニル)−2,2ビチオフェン][P
TOPT]等が挙げられる。The polythiophene system includes poly (3-alkylthiophene), a derivative of polythiophene [PT].
[PAT], poly (3-hexylthiophene) [PH
T], poly (3-cyclohexylthiophene) [PCH
T], poly (3-cyclohexyl-4-methylthiophene) [PCHMT], poly (3,4-dicyclohexylthiophene) [PDCHT], poly [3- (4-octylphenyl) -thiophene] [POPT], poly [ 3-
(4-octylphenyl) -2,2 bithiophene] [P
TOPT] and the like.
【0148】ポリフルオレン系には、ポリフルオレン
[PF]の誘導体、ポリ(9,9−ジアルキルフルオレ
ン)[PDAF]、ポリ(9,9−ジオクチルフルオレ
ン)[PDOF]等が挙げられる。Examples of the polyfluorene type include polyfluorene [PF] derivatives, poly (9,9-dialkylfluorene) [PDAF], poly (9,9-dioctylfluorene) [PDOF] and the like.
【0149】なお、正孔輸送性の高分子系の有機発光材
料を、陽極と発光性の高分子系有機発光材料の間に挟ん
で形成すると、陽極からの正孔注入性を向上させること
ができる。一般にアクセプター材料と共に水に溶解させ
たものをスピンコート法などで塗布する。また、有機溶
媒には不溶であるため、上述した発光性の有機発光材料
との積層が可能である。When the high molecular weight organic light emitting material having a hole transporting property is sandwiched between the anode and the light emitting high molecular weight organic light emitting material, the hole injection property from the anode can be improved. it can. Generally, an acceptor material dissolved in water is applied by a spin coating method or the like. Further, since it is insoluble in an organic solvent, it can be laminated with the above-mentioned organic light emitting material having a light emitting property.
【0150】正孔輸送性の高分子系の有機発光材料とし
ては、PEDOTとアクセプター材料としてのショウノ
ウスルホン酸(CSA)の混合物、ポリアニリン[PA
NI]とアクセプター材料としてのポリスチレンスルホ
ン酸[PSS]の混合物等が挙げられる。As the hole-transporting polymer organic light-emitting material, a mixture of PEDOT and camphorsulfonic acid (CSA) as an acceptor material, polyaniline [PA] is used.
Examples include a mixture of NI] and polystyrene sulfonic acid [PSS] as an acceptor material.
【0151】なお、本実施例の構成は、実施例1〜実施
例7と組み合わせて実施することが可能である。The structure of this embodiment can be combined with Embodiments 1 to 7.
【0152】(実施例9)本実施例では、本発明の発光
装置の作製方法について説明する。なお、本実施例で
は、図2に示した画素の作製方法を例にとって説明す
る。また本実施例では、画素が有するトランジスタTr
2、Tr3の断面図のみ示すが、トランジスタTr1及
びTr4も本実施例の作製方法を参照して作ることが可
能である。また本実施例では、画素部の周辺に設けられ
る駆動回路(信号線駆動回路、走査線駆動回路)が有す
るTFTを、画素部のTFTと同一基板上に同時に形成
する例を示す。Example 9 In this example, a method for manufacturing the light emitting device of the present invention will be described. In this embodiment, a method for manufacturing the pixel shown in FIG. 2 will be described as an example. Further, in this embodiment, the transistor Tr included in the pixel is
Although only the sectional views of 2 and Tr3 are shown, the transistors Tr1 and Tr4 can also be manufactured by referring to the manufacturing method of this embodiment. Further, in this embodiment, an example is shown in which TFTs included in a driver circuit (a signal line driver circuit and a scan line driver circuit) provided in the periphery of the pixel portion are simultaneously formed on the same substrate as the pixel portion TFT.
【0153】まず、図14(A)に示すように、コーニ
ング社の#7059ガラスや#1737ガラスなどに代
表されるバリウムホウケイ酸ガラス、またはアルミノホ
ウケイ酸ガラスなどのガラスから成る基板301上に酸
化シリコン膜、窒化シリコン膜または酸化窒化シリコン
膜などの絶縁膜から成る下地膜302を形成する。例え
ば、プラズマCVD法でSiH4、NH3、N2Oから作
製される酸化窒化シリコン膜302aを10〜200n
m(好ましくは50〜100nm)形成し、同様にSi
H4、N2Oから作製される酸化窒化水素化シリコン膜3
02bを50〜200nm(好ましくは100〜150
nm)の厚さに積層形成する。本実施例では下地膜30
2を2層構造として示したが、前記絶縁膜の単層膜また
は2層以上積層させた構造として形成しても良い。First, as shown in FIG. 14A, oxidation is performed on a substrate 301 made of glass such as barium borosilicate glass typified by Corning # 7059 glass or # 1737 glass, or aluminoborosilicate glass. A base film 302 made of an insulating film such as a silicon film, a silicon nitride film, or a silicon oxynitride film is formed. For example, a silicon oxynitride film 302a made of SiH 4 , NH 3 , and N 2 O by plasma CVD is used for 10 to 200 n.
m (preferably 50 to 100 nm), and similarly Si
Hydrogenated silicon oxynitride film 3 made of H 4 and N 2 O
02b to 50 to 200 nm (preferably 100 to 150 nm)
to have a thickness of (nm). In this embodiment, the base film 30
Although 2 is shown as a two-layer structure, it may be formed as a single layer film of the insulating film or a structure in which two or more layers are laminated.
【0154】島状半導体層303〜306は、非晶質構
造を有する半導体膜をレーザー結晶化法や公知の熱結晶
化法を用いて作製した結晶質半導体膜で形成する。この
島状半導体層303〜306の厚さは25〜80nm
(好ましくは30〜60nm)の厚さで形成する。結晶
質半導体膜の材料に限定はないが、好ましくはシリコン
またはシリコンゲルマニウム(SiGe)合金などで形
成すると良い。The island-shaped semiconductor layers 303 to 306 are formed of a crystalline semiconductor film formed by using a laser crystallization method or a known thermal crystallization method for a semiconductor film having an amorphous structure. The thickness of the island-shaped semiconductor layers 303 to 306 is 25 to 80 nm.
It is formed with a thickness (preferably 30 to 60 nm). Although the material of the crystalline semiconductor film is not limited, it is preferably formed of silicon, a silicon germanium (SiGe) alloy, or the like.
【0155】レーザー結晶化法で結晶質半導体膜を作製
する場合は、パルス発振型または連続発光型のエキシマ
レーザーやYAGレーザー、YVO4レーザーを用い
る。これらのレーザーを用いる場合には、レーザー発振
器から放射されたレーザー光を光学系で線状に集光し、
半導体膜に照射する方法を用いると良い。結晶化の条件
は実施者が適宣選択するものであるが、エキシマレーザ
ーを用いる場合はパルス発振周波数300Hzとし、レー
ザーエネルギー密度を100〜400mJ/cm2(代表的に
は200〜300mJ/cm2)とする。また、YAGレーザ
ーを用いる場合にはその第2高調波を用いパルス発振周
波数30〜300kHzとし、レーザーエネルギー密度を
300〜600mJ/cm2(代表的には350〜500mJ/cm
2)とすると良い。そして幅100〜1000μm、例え
ば400μmで線状に集光したレーザー光を基板全面に
渡って照射し、この時の線状レーザー光の重ね合わせ率
(オーバーラップ率)を50〜90%として行う。When the crystalline semiconductor film is formed by the laser crystallization method, a pulse oscillation type or continuous emission type excimer laser, YAG laser, or YVO 4 laser is used. When using these lasers, the laser light emitted from the laser oscillator is linearly condensed by an optical system,
It is preferable to use a method of irradiating the semiconductor film. The crystallization conditions are appropriately selected by the practitioner, but when an excimer laser is used, the pulse oscillation frequency is 300 Hz, and the laser energy density is 100 to 400 mJ / cm 2 (typically 200 to 300 mJ / cm 2 ). When a YAG laser is used, its second harmonic is used to set the pulse oscillation frequency to 30 to 300 kHz and the laser energy density to 300 to 600 mJ / cm 2 (typically 350 to 500 mJ / cm
2 ) is good. Then, laser light focused in a linear shape with a width of 100 to 1000 μm, for example 400 μm, is applied over the entire surface of the substrate, and the overlapping ratio (overlap ratio) of the linear laser light at this time is set to 50 to 90%.
【0156】なおレーザーは、連続発振またはパルス発
振の気体レーザもしくは固体レーザを用いることができ
る。気体レーザーとして、エキシマレーザ、Arレー
ザ、Krレーザなどがあり、固体レーザとして、YAG
レーザ、YVO4レーザ、YLFレーザ、YAlO3レー
ザ、ガラスレーザ、ルビーレーザ、アレキサンドライド
レーザ、Ti:サファイアレーザなどが挙げられる。固
体レーザーとしては、Cr、Nd、Er、Ho、Ce、
Co、Ti又はTmがドーピングされたYAG、YVO
4、YLF、YAlO3などの結晶を使ったレーザー等も
使用可能である。当該レーザーの基本波はドーピングす
る材料によって異なり、1μm前後の基本波を有するレ
ーザー光が得られる。基本波に対する高調波は、非線形
光学素子を用いることで得ることができる。As the laser, a continuous wave or pulsed gas laser or solid laser can be used. Gas lasers include excimer lasers, Ar lasers, and Kr lasers, and solid-state lasers include YAG.
Laser, YVO 4 laser, YLF laser, YAlO 3 laser, glass laser, ruby laser, alexandrite laser, Ti: sapphire laser and the like can be mentioned. Solid-state lasers include Cr, Nd, Er, Ho, Ce,
YAG, YVO doped with Co, Ti or Tm
A laser using a crystal such as 4 , YLF or YAlO 3 can also be used. The fundamental wave of the laser differs depending on the material to be doped, and laser light having a fundamental wave of about 1 μm can be obtained. The harmonic wave with respect to the fundamental wave can be obtained by using a non-linear optical element.
【0157】またさらに、固体レーザーから発せられら
た赤外レーザー光を非線形光学素子でグリーンレーザー
光に変換後、さらに別の非線形光学素子によって得られ
る紫外レーザー光を用いることもできる。Furthermore, it is also possible to use an ultraviolet laser beam obtained by another nonlinear optical element after converting the infrared laser beam emitted from the solid-state laser into a green laser beam by the nonlinear optical element.
【0158】非晶質半導体膜の結晶化に際し、大粒径に
結晶を得るためには、連続発振が可能な固体レーザを用
い、基本波の第2高調波〜第4高調波を適用するのが好
ましい。代表的には、Nd:YVO4レーザー(基本波1
064nm)の第2高調波(532nm)や第3高調波(3
55nm)を適用するのが望ましい。具体的には、出力
10Wの連続発振のYVO4レーザから射出されたレー
ザ光を非線形光学素子により高調波に変換する。また、
共振器の中にYVO4結晶と非線形光学素子を入れて、
高調波を射出する方法もある。そして、好ましくは光学
系により照射面にて矩形状または楕円形状のレーザ光に
成形して、被処理体に照射する。このときのエネルギー
密度は0.01〜100MW/cm2程度(好ましくは
0.1〜10MW/cm2)が必要である。そして、1
0〜2000cm/s程度の速度でレーザ光に対して相
対的に半導体膜を移動させて照射する。In order to obtain crystals with a large grain size when crystallizing the amorphous semiconductor film, a solid-state laser capable of continuous oscillation is used and the second to fourth harmonics of the fundamental wave are applied. Is preferred. Typically, Nd: YVO 4 laser (fundamental wave 1
064nm) second harmonic (532nm) and third harmonic (3
55 nm) is preferably applied. Specifically, laser light emitted from a continuous oscillation YVO 4 laser having an output of 10 W is converted into a harmonic by a non-linear optical element. Also,
Put YVO 4 crystal and nonlinear optical element in the resonator,
There is also a method of emitting harmonics. Then, preferably, a rectangular or elliptical laser beam is formed on the irradiation surface by an optical system, and the object to be processed is irradiated. At this time, the energy density of approximately 0.01 to 100 MW / cm 2 (preferably 0.1 to 10 MW / cm 2) is required. And 1
The semiconductor film is moved and irradiated relative to the laser light at a speed of about 0 to 2000 cm / s.
【0159】次いで、島状半導体層303〜306を覆
うゲート絶縁膜307を形成する。ゲート絶縁膜307
はプラズマCVD法またはスパッタ法を用い、厚さを4
0〜150nmとしてシリコンを含む絶縁膜で形成す
る。本実施例では、120nmの厚さで酸化窒化シリコ
ン膜で形成する。勿論、ゲート絶縁膜はこのような酸化
窒化シリコン膜に限定されるものでなく、他のシリコン
を含む絶縁膜を単層または積層構造として用いても良
い。例えば、酸化シリコン膜を用いる場合には、プラズ
マCVD法でTEOS(Tetraethyl Orthosilicate)と
O2とを混合し、反応圧力40Pa、基板温度300〜
400℃とし、高周波(13.56MHz)、電力密度
0.5〜0.8W/cm2で放電させて形成することが
出来る。このようにして作製される酸化シリコン膜は、
その後400〜500℃の熱アニールによりゲート絶縁
膜として良好な特性を得ることが出来る。Next, a gate insulating film 307 is formed to cover the island-shaped semiconductor layers 303 to 306. Gate insulating film 307
Is a plasma CVD method or a sputtering method, and the thickness is 4
It is formed of an insulating film containing silicon with a thickness of 0 to 150 nm. In this embodiment, the silicon oxynitride film is formed to a thickness of 120 nm. Of course, the gate insulating film is not limited to such a silicon oxynitride film, and another insulating film containing silicon may be used as a single layer or a laminated structure. For example, when a silicon oxide film is used, TEOS (Tetraethyl Orthosilicate) and O 2 are mixed by a plasma CVD method, a reaction pressure of 40 Pa and a substrate temperature of 300 to
It can be formed by discharging at a high frequency (13.56 MHz) and a power density of 0.5 to 0.8 W / cm 2 at 400 ° C. The silicon oxide film thus manufactured is
After that, good characteristics can be obtained as a gate insulating film by thermal annealing at 400 to 500 ° C.
【0160】そして、ゲート絶縁膜307上にゲート電
極を形成するための第1の導電膜308と第2の導電膜
309とを形成する。本実施例では、第1の導電膜30
8をTaで50〜100nmの厚さに形成し、第2の導
電膜309をWで100〜300nmの厚さに形成す
る。Then, a first conductive film 308 and a second conductive film 309 for forming a gate electrode are formed over the gate insulating film 307. In this embodiment, the first conductive film 30
8 is formed with Ta to a thickness of 50 to 100 nm, and the second conductive film 309 is formed with W to a thickness of 100 to 300 nm.
【0161】Ta膜はスパッタ法で、Taのターゲット
をArでスパッタすることにより形成する。この場合、
Arに適量のXeやKrを加えると、Ta膜の内部応力
を緩和して膜の剥離を防止することが出来る。また、α
相のTa膜の抵抗率は20μΩcm程度でありゲート電
極に使用することが出来るが、β相のTa膜の抵抗率は
180μΩcm程度でありゲート電極とするには不向き
である。α相のTa膜を形成するために、Taのα相に
近い結晶構造をもつ窒化タンタルを10〜50nm程度
の厚さでTaの下地に形成しておくとα相のTa膜を容
易に得ることが出来る。The Ta film is formed by the sputtering method, and the Ta target is sputtered with Ar. in this case,
When an appropriate amount of Xe or Kr is added to Ar, the internal stress of the Ta film can be relaxed and the film peeling can be prevented. Also, α
The Ta film of the phase has a resistivity of about 20 μΩcm and can be used for the gate electrode, but the Ta film of the β phase has a resistivity of about 180 μΩcm and is not suitable for the gate electrode. In order to form an α-phase Ta film, a tantalum nitride having a crystal structure close to that of the α-phase of Ta is formed on a Ta underlayer with a thickness of about 10 to 50 nm to easily obtain an α-phase Ta film. You can
【0162】W膜を形成する場合には、Wをターゲット
としたスパッタ法で形成する。その他に6フッ化タング
ステン(WF6)を用いる熱CVD法で形成することも
出来る。いずれにしてもゲート電極として使用するため
には低抵抗化を図る必要があり、W膜の抵抗率は20μ
Ωcm以下にすることが望ましい。W膜は結晶粒を大き
くすることで低抵抗率化を図ることが出来るが、W中に
酸素などの不純物元素が多い場合には結晶化が阻害され
高抵抗化する。このことより、スパッタ法による場合、
純度99.9999%または純度99.99%のWター
ゲットを用い、さらに成膜時に気相中からの不純物の混
入がないように十分配慮してW膜を形成することによ
り、抵抗率9〜20μΩcmを実現することが出来る。When the W film is formed, it is formed by the sputtering method using W as a target. Alternatively, it can be formed by a thermal CVD method using tungsten hexafluoride (WF 6 ). In any case, it is necessary to reduce the resistance in order to use it as a gate electrode, and the resistivity of the W film is 20 μm.
It is desirable to be Ωcm or less. The W film can be made low in resistivity by enlarging the crystal grains, but when a large amount of an impurity element such as oxygen is contained in W, crystallization is hindered and the resistance becomes high. From this, when using the sputtering method,
A resistivity of 9 to 20 μΩcm is obtained by using a W target having a purity of 99.9999% or a purity of 99.99% and forming the W film with sufficient consideration so that impurities are not mixed from the gas phase during film formation. Can be realized.
【0163】なお、本実施例では、第1の導電膜308
をTa、第2の導電膜309をWとしたが、特に限定さ
れず、いずれもTa、W、Ti、Mo、Al、Cuなど
から選ばれた元素、または前記元素を主成分とする合金
材料もしくは化合物材料で形成してもよい。また、リン
等の不純物元素をドーピングした多結晶シリコン膜に代
表される半導体膜を用いてもよい。本実施例以外の他の
組み合わせの一例で望ましいものとしては、第1の導電
膜308を窒化タンタル(TaN)で形成し、第2の導
電膜309をWとする組み合わせ、第1の導電膜308
を窒化タンタル(TaN)で形成し、第2の導電膜30
9をAlとする組み合わせ、第1の導電膜308を窒化
タンタル(TaN)で形成し、第2の導電膜309をC
uとする組み合わせが挙げられる。(図14(A))Note that in this embodiment, the first conductive film 308 is used.
Was used as Ta, and the second conductive film 309 was used as W. However, there is no particular limitation, and any of them is an element selected from Ta, W, Ti, Mo, Al, Cu, or an alloy material containing the above element as a main component. Alternatively, it may be formed of a compound material. Alternatively, a semiconductor film typified by a polycrystalline silicon film doped with an impurity element such as phosphorus may be used. As a preferable example of another combination other than this embodiment, a combination in which the first conductive film 308 is formed of tantalum nitride (TaN) and the second conductive film 309 is W, and the first conductive film 308 is preferable.
Is formed of tantalum nitride (TaN), and the second conductive film 30 is formed.
9 is Al, the first conductive film 308 is formed of tantalum nitride (TaN), and the second conductive film 309 is formed of C.
An example is a combination of u. (Figure 14 (A))
【0164】次に、レジストによるマスク310を形成
し、電極及び配線を形成するための第1のエッチング処
理を行う。本実施例ではICP(Inductively Coupled
Plasma:誘導結合型プラズマ)エッチング法を用い、エ
ッチング用ガスにCF4とCl2を混合し、1Paの圧力
でコイル型の電極に500WのRF(13.56MH
z)電力を投入してプラズマを生成して行う。基板側
(試料ステージ)にも100WのRF(13.56MH
z)電力を投入し、実質的に負の自己バイアス電圧を印
加する。CF4とCl2を混合した場合にはW膜及びTa
膜とも同程度にエッチングされる。Next, a mask 310 made of resist is formed, and a first etching process for forming electrodes and wirings is performed. In this embodiment, ICP (Inductively Coupled
Plasma: Inductively coupled plasma etching method is used, CF 4 and Cl 2 are mixed as an etching gas, and a coil-shaped electrode is RF of 500 W (13.56 MH) at a pressure of 1 Pa.
z) Power is supplied to generate plasma. 100 W RF (13.56 MH) on the substrate side (sample stage)
z) Apply power and apply a substantially negative self-bias voltage. When CF 4 and Cl 2 are mixed, W film and Ta
The film is etched to the same extent.
【0165】上記エッチング条件では、レジストによる
マスクの形状を適したものとすることにより、基板側に
印加するバイアス電圧の効果により第1の導電層及び第
2の導電層の端部がテーパー形状となる。テーパー部の
角度は15〜45°となる。ゲート絶縁膜上に残渣を残
すことなくエッチングするためには、10〜20%程度
の割合でエッチング時間を増加させると良い。W膜に対
する酸化窒化シリコン膜の選択比は2〜4(代表的には
3)であるので、オーバーエッチング処理により、酸化
窒化シリコン膜が露出した面は20〜50nm程度エッ
チングされることになる。こうして、第1のエッチング
処理により第1の導電層と第2の導電層から成る第1の
形状の導電層311〜314(第1の導電層311a〜
314aと第2の導電層311b〜314b)を形成す
る。このとき、ゲート絶縁膜307においては、第1の
形状の導電層311〜314で覆われない領域は20〜
50nm程度エッチングされ薄くなった領域が形成され
る。また、マスク310も上記エッチングにより表面が
エッチングされた。Under the above etching conditions, by appropriately adjusting the shape of the mask made of resist, the end portions of the first conductive layer and the second conductive layer are tapered due to the effect of the bias voltage applied to the substrate side. Become. The angle of the taper portion is 15 to 45 °. In order to perform etching without leaving a residue on the gate insulating film, the etching time may be increased at a rate of about 10 to 20%. Since the selection ratio of the silicon oxynitride film to the W film is 2 to 4 (typically 3), the surface where the silicon oxynitride film is exposed is etched by about 20 to 50 nm by the overetching treatment. Thus, the first shape conductive layers 311 to 314 (the first conductive layers 311a to 311a to
314a and second conductive layers 311b to 314b) are formed. At this time, in the gate insulating film 307, the area which is not covered with the first shape conductive layers 311 to 314 is 20 to
A thinned region is formed by etching about 50 nm. The surface of the mask 310 was also etched by the above etching.
【0166】そして、第1のドーピング処理を行いn型
を付与する不純物元素を添加する。ドーピングの方法は
イオンドープ法もしくはイオン注入法で行えば良い。イ
オンドープ法の条件はドーズ量を1×1013〜5×10
14atoms/cm2とし、加速電圧を60〜100k
eVとして行う。n型を付与する不純物元素として15
族に属する元素、典型的にはリン(P)または砒素(A
s)を用いるが、ここではリン(P)を用いる。この場
合、導電層311〜314がn型を付与する不純物元素
に対するマスクとなり、自己整合的に第1の不純物領域
317〜320が形成される。第1の不純物領域317
〜320には1×1020〜1×1021atoms/cm
3の濃度範囲でn型を付与する不純物元素を添加する。
(図14(B))Then, a first doping process is performed to add an impurity element imparting n-type. The doping method may be an ion doping method or an ion implantation method. The condition of the ion doping method is that the dose amount is 1 × 10 13 to 5 × 10 5.
14 atoms / cm 2 and an acceleration voltage of 60 to 100 k
Perform as eV. 15 as an impurity element imparting n-type
Group elements, typically phosphorus (P) or arsenic (A
s) is used, but phosphorus (P) is used here. In this case, the conductive layers 311 to 314 serve as masks for the impurity element imparting n-type, and the first impurity regions 317 to 320 are formed in a self-aligned manner. First impurity region 317
1 to 320 to 1 × 10 20 to 1 × 10 21 atoms / cm
An impurity element imparting n-type is added within the concentration range of 3 .
(Figure 14 (B))
【0167】次に、図14(C)に示すように、レジス
トマスク310は除去しないまま、第2のエッチング処
理を行う。エッチングガスにCF4とCl2とO2とを用
い、W膜を選択的にエッチングする。この時、第2のエ
ッチング処理により第2の形状の導電層325〜328
(第1の導電層325a〜328aと第2の導電層32
5b〜328b)を形成する。このとき、ゲート絶縁膜
307においては、第2の形状の導電層325〜328
で覆われない領域はさらに20〜50nm程度エッチン
グされ薄くなった領域が形成される。Next, as shown in FIG. 14C, a second etching process is performed without removing the resist mask 310. CF 4 , Cl 2, and O 2 are used as an etching gas, and the W film is selectively etched. At this time, the second shape conductive layers 325 to 328 are formed by the second etching treatment.
(First conductive layers 325a to 328a and second conductive layer 32
5b-328b) are formed. At this time, in the gate insulating film 307, the second shape conductive layers 325 to 328 are formed.
The region not covered with is further etched by about 20 to 50 nm to form a thinned region.
【0168】W膜やTa膜のCF4とCl2の混合ガスに
よるエッチング反応は、生成されるラジカルまたはイオ
ン種と反応生成物の蒸気圧から推測することが出来る。
WとTaのフッ化物と塩化物の蒸気圧を比較すると、W
のフッ化物であるWF6が極端に高く、その他のWC
l5、TaF5、TaCl5は同程度である。従って、C
F4とCl2の混合ガスではW膜及びTa膜共にエッチン
グされる。しかし、この混合ガスに適量のO2を添加す
るとCF4とO2が反応してCOとFになり、Fラジカル
またはFイオンが多量に発生する。その結果、フッ化物
の蒸気圧が高いW膜のエッチング速度が増大する。一
方、TaはFが増大しても相対的にエッチング速度の増
加は少ない。また、TaはWに比較して酸化されやすい
ので、O2を添加することでTaの表面が酸化される。
Taの酸化物はフッ素や塩素と反応しないためさらにT
a膜のエッチング速度は低下する。従って、W膜とTa
膜とのエッチング速度に差を作ることが可能となりW膜
のエッチング速度をTa膜よりも大きくすることが可能
となる。The etching reaction of the W film or the Ta film by the mixed gas of CF 4 and Cl 2 can be estimated from the radical or ion species generated and the vapor pressure of the reaction product.
Comparing the vapor pressures of fluoride and chloride of W and Ta,
WF 6 which is a fluoride of
l 5 , TaF 5 , and TaCl 5 are in the same level. Therefore, C
Both the W film and the Ta film are etched by the mixed gas of F 4 and Cl 2 . However, when an appropriate amount of O 2 is added to this mixed gas, CF 4 and O 2 react to form CO and F, and a large amount of F radicals or F ions are generated. As a result, the etching rate of the W film having a high fluoride vapor pressure is increased. On the other hand, Ta has a relatively small increase in etching rate even if F increases. Moreover, since Ta is more easily oxidized than W, the surface of Ta is oxidized by adding O 2 .
Since Ta oxide does not react with fluorine or chlorine,
The etching rate of the a film decreases. Therefore, W film and Ta
It becomes possible to make a difference in the etching rate from the film, and the etching rate of the W film can be made higher than that of the Ta film.
【0169】そして、図15(A)に示すように第2の
ドーピング処理を行う。この場合、第1のドーピング処
理よりもドーズ量を下げて高い加速電圧の条件としてn
型を付与する不純物元素をドーピングする。例えば、加
速電圧を70〜120keVとし、1×1013atom
s/cm2のドーズ量で行い、図14(B)で島状半導
体層に形成された第1の不純物領域の内側に新たな不純
物領域を形成する。ドーピングは、第2の形状の導電層
325〜328を不純物元素に対するマスクとして用
い、第1の導電層325a〜328aの下側の領域にも
不純物元素が添加されるようにドーピングする。こうし
て、第3の不純物領域332〜335が形成される。こ
の第3の不純物領域332〜335に添加されたリン
(P)の濃度は、第1の導電層325a〜328aのテ
ーパー部の膜厚に従って緩やかな濃度勾配を有してい
る。なお、第1の導電層325a〜328aのテーパー
部と重なる半導体層において、第1の導電層325a〜
328aのテーパー部の端部から内側に向かって若干、
不純物濃度が低くなっているものの、ほぼ同程度の濃度
である。Then, a second doping process is performed as shown in FIG. In this case, the dose amount is made lower than that in the first doping process and n
Doping with an impurity element that imparts a mold. For example, the acceleration voltage is 70 to 120 keV and 1 × 10 13 atom
A new impurity region is formed inside the first impurity region formed in the island-shaped semiconductor layer in FIG. 14B by performing a dose amount of s / cm 2 . In the doping, the second shape conductive layers 325 to 328 are used as masks for the impurity elements, and doping is performed so that the impurity elements are added to the regions under the first conductive layers 325a to 328a. Thus, the third impurity regions 332 to 335 are formed. The concentration of phosphorus (P) added to the third impurity regions 332 to 335 has a gradual concentration gradient according to the film thickness of the tapered portion of the first conductive layers 325a to 328a. Note that in the semiconductor layers overlapping with the tapered portions of the first conductive layers 325a to 328a, the first conductive layers 325a to 325a to
A little from the end of the tapered portion of 328a toward the inside,
Although the impurity concentration is low, it is almost the same.
【0170】図15(B)に示すように第3のエッチン
グ処理を行う。エッチングガスにCHF6を用い、反応
性イオンエッチング法(RIE法)を用いて行う。第3
のエッチング処理により、第1の導電層325a〜32
8aのテーパー部を部分的にエッチングして、第1の導
電層が半導体層と重なる領域が縮小される。第3のエッ
チング処理によって、第3の形状の導電層336〜33
9(第1の導電層336a〜339aと第2の導電層3
36b〜339b)を形成する。このとき、ゲート絶縁
膜307においては、第3の形状の導電層336〜33
9で覆われない領域はさらに20〜50nm程度エッチ
ングされ薄くなった領域が形成される。As shown in FIG. 15B, a third etching process is performed. CHF 6 is used as an etching gas and a reactive ion etching method (RIE method) is used. Third
Of the first conductive layers 325a to 32
The tapered portion of 8a is partially etched to reduce the region where the first conductive layer overlaps with the semiconductor layer. By the third etching process, the third shape conductive layers 336 to 33 are formed.
9 (first conductive layers 336a to 339a and second conductive layer 3
36b-339b). At this time, in the gate insulating film 307, the third shape conductive layers 336 to 33 are formed.
The region not covered with 9 is further etched by about 20 to 50 nm to form a thinned region.
【0171】第3のエッチング処理によって、第3の不
純物領域332〜335においては、第1の導電層33
6a〜339aと重なる第3の不純物領域332a〜3
35aと、第1の不純物領域と第3の不純物領域との間
の第2の不純物領域332b〜335bとが形成され
る。By the third etching process, the first conductive layer 33 is formed in the third impurity regions 332 to 335.
Third impurity regions 332a to 332a overlapping with 6a to 339a
35a and second impurity regions 332b to 335b between the first impurity region and the third impurity region are formed.
【0172】そして、図15(C)に示すように、pチ
ャネル型TFTを形成する島状半導体層303、306
に第1の導電型とは逆の導電型の第4の不純物領域34
3〜348を形成する。第3の形状の導電層336b、
339bを不純物元素に対するマスクとして用い、自己
整合的に不純物領域を形成する。このとき、nチャネル
型TFTを形成する島状半導体層304、305は、レ
ジストマスク350で全面を被覆しておく。不純物領域
343〜348にはそれぞれ異なる濃度でリンが添加さ
れているが、ジボラン(B2H6)を用いたイオンドープ
法で形成し、そのいずれの領域においても不純物濃度が
2×1020〜2×1021atoms/cm3となるよう
にする。Then, as shown in FIG. 15C, island-shaped semiconductor layers 303 and 306 forming a p-channel TFT.
And a fourth impurity region 34 having a conductivity type opposite to the first conductivity type.
3 to 348 are formed. A third shape conductive layer 336b,
An impurity region is formed in a self-aligned manner by using 339b as a mask for the impurity element. At this time, the island-shaped semiconductor layers 304 and 305 forming the n-channel TFT are entirely covered with a resist mask 350. Phosphorus is added to the impurity regions 343 to 348 at different concentrations, but they are formed by an ion doping method using diborane (B 2 H 6 ), and the impurity concentration in each region is 2 × 10 20 to. It is set to 2 × 10 21 atoms / cm 3 .
【0173】以上までの工程でそれぞれの島状半導体層
に不純物領域が形成される。島状半導体層と重なる第3
の形状の導電層336〜339がゲート電極として機能
する。Impurity regions are formed in the respective island-shaped semiconductor layers by the above steps. Third overlapping with island-shaped semiconductor layer
The conductive layers 336 to 339 in the shape of the above function as gate electrodes.
【0174】レジストマスク350を除去した後、導電
型の制御を目的として、それぞれの島状半導体層に添加
された不純物元素を活性化する工程を行う。この工程は
ファーネスアニール炉を用いる熱アニール法で行う。そ
の他に、レーザーアニール法、またはラピッドサーマル
アニール法(RTA法)を適用することが出来る。熱ア
ニール法では酸素濃度が1ppm以下、好ましくは0.1p
pm以下の窒素雰囲気中で400〜700℃、代表的には
500〜600℃で行うものであり、本実施例では50
0℃で4時間の熱処理を行う。ただし、第3の形状の導
電層336〜339に用いた配線材料が熱に弱い場合に
は、配線等を保護するため層間絶縁膜(シリコンを主成
分とする)を形成した後で活性化を行うことが好まし
い。After removing the resist mask 350, a step of activating the impurity element added to each island-shaped semiconductor layer is performed for the purpose of controlling the conductivity type. This step is performed by a thermal annealing method using a furnace annealing furnace. Besides, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied. In the thermal annealing method, the oxygen concentration is less than 1ppm, preferably 0.1p
The temperature is 400 to 700 ° C., typically 500 to 600 ° C. in a nitrogen atmosphere of pm or less, and is 50 in this embodiment.
Heat treatment is performed at 0 ° C. for 4 hours. However, when the wiring material used for the third shape conductive layers 336 to 339 is weak to heat, activation is performed after forming an interlayer insulating film (having silicon as a main component) to protect the wiring and the like. It is preferable to carry out.
【0175】レーザーアニール法を用いる場合、結晶化
の際に用いたレーザーを使用することが可能である。活
性化の場合は、移動速度は結晶化と同じにし、0.01
〜100MW/cm2程度(好ましくは0.01〜10
MW/cm2)のエネルギー密度が必要となる。When the laser annealing method is used, it is possible to use the laser used for crystallization. In the case of activation, the moving speed is the same as that of crystallization,
~ 100 MW / cm 2 (preferably 0.01 to 10)
An energy density of MW / cm 2 ) is required.
【0176】さらに、3〜100%の水素を含む雰囲気
中で、300〜450℃で1〜12時間の熱処理を行
い、島状半導体層を水素化する工程を行う。この工程は
熱的に励起された水素により半導体層のダングリングボ
ンドを終端する工程である。水素化の他の手段として、
プラズマ水素化(プラズマにより励起された水素を用い
る)を行っても良い。Further, a step of hydrogenating the island-shaped semiconductor layer is performed by performing heat treatment at 300 to 450 ° C. for 1 to 12 hours in an atmosphere containing hydrogen of 3 to 100%. This step is a step of terminating the dangling bond of the semiconductor layer by thermally excited hydrogen. As another means of hydrogenation,
Plasma hydrogenation (using hydrogen excited by plasma) may be performed.
【0177】次いで、図16(A)に示すように、第1
の層間絶縁膜355を酸化窒化シリコン膜から100〜
200nmの厚さで形成する。その上に有機絶縁物材料
から成る第2の層間絶縁膜356を形成した後、第1の
層間絶縁膜355、第2の層間絶縁膜356、およびゲ
ート絶縁膜307に対してコンタクトホールを形成し、
接続配線357〜362、380をパターニング形成す
る。なお380は電源線であり、360は信号線であ
る。Then, as shown in FIG. 16A, the first
Of the silicon oxynitride film from 100 to
It is formed with a thickness of 200 nm. After forming a second interlayer insulating film 356 made of an organic insulating material thereon, contact holes are formed in the first interlayer insulating film 355, the second interlayer insulating film 356, and the gate insulating film 307. ,
The connection wirings 357 to 362 and 380 are formed by patterning. 380 is a power supply line and 360 is a signal line.
【0178】第2の層間絶縁膜356としては、有機樹
脂を材料とする膜を用い、その有機樹脂としてはポリイ
ミド、ポリアミド、アクリル、BCB(ベンゾシクロブ
テン)等を使用することが出来る。特に、第2の層間絶
縁膜356は平坦化の意味合いが強いので、平坦性に優
れたアクリルが好ましい。本実施例ではTFTによって
形成される段差を十分に平坦化しうる膜厚でアクリル膜
を形成する。好ましくは1〜5μm(さらに好ましくは
2〜4μm)とすれば良い。As the second interlayer insulating film 356, a film made of an organic resin can be used, and as the organic resin, polyimide, polyamide, acrylic, BCB (benzocyclobutene) or the like can be used. In particular, since the second interlayer insulating film 356 has a strong implication of flattening, acrylic having excellent flatness is preferable. In this embodiment, the acrylic film is formed with a film thickness that can sufficiently flatten the step formed by the TFT. The thickness is preferably 1 to 5 μm (more preferably 2 to 4 μm).
【0179】コンタクトホールの形成は、ドライエッチ
ングまたはウエットエッチングを用い、n型の不純物領
域318、319またはp型の不純物領域345、34
8に達するコンタクトホール、容量配線(図示せず)に
達するコンタクトホール(図示せず)をそれぞれ形成す
る。The contact holes are formed by dry etching or wet etching, and n-type impurity regions 318 and 319 or p-type impurity regions 345 and 34 are formed.
A contact hole reaching 8 and a contact hole (not shown) reaching a capacitor wiring (not shown) are formed respectively.
【0180】また、接続配線357〜362、380と
して、Ti膜を100nm、Tiを含むアルミニウム膜
を300nm、Ti膜150nmをスパッタ法で連続形
成した3層構造の積層膜を所望の形状にパターニングし
たものを用いる。勿論、他の導電膜を用いても良い。As the connection wirings 357 to 362, 380, a Ti film having a thickness of 100 nm, a Ti-containing aluminum film having a thickness of 300 nm, and a Ti film having a thickness of 150 nm were continuously formed by a sputtering method to form a three-layered laminated film having a desired pattern. Use one. Of course, another conductive film may be used.
【0181】次に、接続配線(接続配線)362に接す
る画素電極365をパターニング形成する。なお、接続
配線には接続配線と接続配線とが含まれる。接続配線と
は、活性層のソース領域に接続された配線であり、接続
配線とはドレイン領域に接続された配線を意味する。Next, the pixel electrode 365 in contact with the connection wiring (connection wiring) 362 is formed by patterning. The connection wiring includes the connection wiring and the connection wiring. The connection wiring means a wiring connected to the source region of the active layer, and the connection wiring means a wiring connected to the drain region.
【0182】また、本実施例では、画素電極365とし
てITO膜を110nmの厚さに形成し、パターニング
を行った。画素電極365を接続配線362と接するよ
うに配置することでコンタクトを取っている。また、酸
化インジウムに2〜20%の酸化亜鉛(ZnO)を混合
した透明導電膜を用いても良い。この画素電極365が
OLEDの陽極となる。(図16(A))Further, in this embodiment, an ITO film having a thickness of 110 nm is formed as the pixel electrode 365, and patterning is performed. Contact is made by disposing the pixel electrode 365 so as to be in contact with the connection wiring 362. Alternatively, a transparent conductive film in which indium oxide is mixed with 2 to 20% zinc oxide (ZnO) may be used. This pixel electrode 365 becomes the anode of the OLED. (Figure 16 (A))
【0183】図17に、図16(A)の工程まで終了し
た時点での、画素の上面図を示す。なお、配線の位置や
半導体層の位置を明確にするために、絶縁膜や層間絶縁
膜は省略した。図17のA−A’における断面図が、図
16(A)のA−A’に示した部分に相当する。また図
17のB−B’における断面図が、図16(A)のB−
B’に示した部分に相当する。FIG. 17 is a top view of the pixel at the time when the process of FIG. 16A is completed. The insulating film and the interlayer insulating film are omitted in order to clarify the position of the wiring and the position of the semiconductor layer. The cross-sectional view taken along the line AA ′ in FIG. 17 corresponds to the part shown in AA ′ in FIG. 16 is a cross-sectional view taken along line BB ′ of FIG.
It corresponds to the part shown in B '.
【0184】トランジスタTr3は、走査線574の一
部であるゲート電極338を有しており、ゲート電極3
38はトランジスタTr4のゲート電極520とも接続
されている。また、トランジスタTr3の半導体層の不
純物領域317は、一方は信号線Siとして機能する接
続配線360に接続され、もう一方は、接続配線361
に接続されている。The transistor Tr3 has a gate electrode 338 which is a part of the scanning line 574.
38 is also connected to the gate electrode 520 of the transistor Tr4. Further, one of the impurity regions 317 of the semiconductor layer of the transistor Tr3 is connected to the connection wiring 360 which functions as the signal line Si, and the other is connected to the connection wiring 361.
It is connected to the.
【0185】トランジスタTr2は、容量配線573の
一部であるゲート電極339を有しており、ゲート電極
339はトランジスタTr1のゲート電極576とも接
続されている。また、トランジスタTr2の半導体層の
不純物領域348は、一方は接続配線362に接続さ
れ、もう一方は、電源線Viとして機能する接続配線3
61に接続されている。The transistor Tr2 has a gate electrode 339 which is a part of the capacitance wiring 573, and the gate electrode 339 is also connected to the gate electrode 576 of the transistor Tr1. One of the impurity regions 348 in the semiconductor layer of the transistor Tr2 is connected to the connection wiring 362 and the other is connected to the connection wiring 3 which functions as a power supply line Vi.
It is connected to 61.
【0186】接続配線361は、トランジスタTr1の
不純物領域(図示せず)にも接続されている。また、5
70は保持容量であり、半導体層572と、ゲート絶縁
膜307と、容量配線573を有している。半導体層5
72が有する不純物領域(図示せず)は、接続配線36
1に接続されている。The connection wiring 361 is also connected to the impurity region (not shown) of the transistor Tr1. Also, 5
A storage capacitor 70 has a semiconductor layer 572, a gate insulating film 307, and a capacitor wiring 573. Semiconductor layer 5
The impurity region 72 (not shown) has a connection wiring 36.
Connected to 1.
【0187】次に、図16(B)に示すように、珪素を
含む絶縁膜(本実施例では酸化珪素膜)を500nmの
厚さに形成し、画素電極365に対応する位置に開口部
を形成して、バンクとして機能する第3の層間絶縁膜3
66を形成する。開口部を形成する際、ウエットエッチ
ング法を用いることで容易にテーパー形状の側壁とする
ことが出来る。開口部の側壁が十分になだらかでないと
段差に起因する有機発光層の劣化が顕著な問題となって
しまうため、注意が必要である。Next, as shown in FIG. 16B, an insulating film containing silicon (a silicon oxide film in this embodiment) is formed to a thickness of 500 nm, and an opening is formed at a position corresponding to the pixel electrode 365. Third interlayer insulating film 3 which is formed and functions as a bank
66 is formed. By using a wet etching method when forming the opening, it is possible to easily form a tapered side wall. If the side wall of the opening is not sufficiently gentle, the deterioration of the organic light emitting layer due to the step difference becomes a significant problem, so caution is required.
【0188】次に、有機発光層367および陰極(Mg
Ag電極)368を、真空蒸着法を用いて大気解放しな
いで連続形成する。なお、有機発光層367の膜厚は8
0〜200nm(典型的には100〜120nm)、陰
極368の厚さは180〜300nm(典型的には20
0〜250nm)とすれば良い。Next, the organic light emitting layer 367 and the cathode (Mg
Ag electrode) 368 is continuously formed using a vacuum deposition method without exposing to the atmosphere. The thickness of the organic light emitting layer 367 is 8
0-200 nm (typically 100-120 nm), cathode 368 has a thickness of 180-300 nm (typically 20 nm).
0 to 250 nm).
【0189】この工程では、赤色に対応する画素、緑色
に対応する画素および青色に対応する画素に対して順
次、有機発光層および陰極を形成する。但し、有機発光
層は溶液に対する耐性に乏しいためフォトリソグラフィ
技術を用いずに各色個別に形成しなくてはならない。そ
こでメタルマスクを用いて所望の画素以外を隠し、必要
箇所だけ選択的に有機発光層を形成するのが好ましい。In this step, the organic light emitting layer and the cathode are sequentially formed on the pixel corresponding to red, the pixel corresponding to green and the pixel corresponding to blue. However, since the organic light emitting layer has poor resistance to a solution, it must be formed for each color individually without using a photolithography technique. Therefore, it is preferable to use a metal mask to hide other than the desired pixel and selectively form the organic light emitting layer only in a necessary portion.
【0190】即ち、まず赤色に対応する画素以外を全て
隠すマスクをセットし、そのマスクを用いて赤色発光の
有機発光層を選択的に形成する。次いで、緑色に対応す
る画素以外を全て隠すマスクをセットし、そのマスクを
用いて緑色発光の有機発光層を選択的に形成する。次い
で、同様に青色に対応する画素以外を全て隠すマスクを
セットし、そのマスクを用いて青色発光の有機発光層を
選択的に形成する。なお、ここでは全て異なるマスクを
用いるように記載しているが、同じマスクを使いまわし
ても構わない。That is, first, a mask for covering all pixels other than the pixels corresponding to red color is set, and the organic light emitting layer for emitting red light is selectively formed using the mask. Next, a mask that hides all pixels other than the pixels corresponding to green is set, and the organic light emitting layer that emits green light is selectively formed using the mask. Next, similarly, a mask for hiding all the pixels other than the pixel corresponding to blue is set, and the blue organic light emitting layer is selectively formed using the mask. Note that although different masks are used here, the same mask may be used again.
【0191】ここではRGBに対応した3種類のOLE
Dを形成する方式を用いたが、白色発光のOLEDとカ
ラーフィルタを組み合わせた方式、青色または青緑発光
のOLEDと蛍光体(蛍光性の色変換層:CCM)とを
組み合わせた方式、陰極(対向電極)に透明電極を利用
してRGBに対応したOLEDを重ねる方式などを用い
ても良い。Here, there are three types of OLEs corresponding to RGB.
Although the method of forming D is used, a method of combining a white light emitting OLED and a color filter, a method of combining a blue or blue-green light emitting OLED and a phosphor (fluorescent color conversion layer: CCM), a cathode ( A method of stacking OLEDs corresponding to RGB by using a transparent electrode as a counter electrode) may be used.
【0192】なお、有機発光層367としては公知の材
料を用いることが出来る。公知の材料としては、駆動電
圧を考慮すると有機材料を用いるのが好ましい。例えば
正孔注入層、正孔輸送層、発光層および電子注入層でな
る4層構造を有機発光層とすれば良い。A known material can be used for the organic light emitting layer 367. As a known material, it is preferable to use an organic material in consideration of driving voltage. For example, a four-layer structure including a hole injection layer, a hole transport layer, a light emitting layer and an electron injection layer may be used as the organic light emitting layer.
【0193】次に陰極368を形成する。なお本実施例
では陰極368としてMgAgを用いたが、本発明はこ
れに限定されない。陰極368として他の公知の材料を
用いても良い。Next, the cathode 368 is formed. Although MgAg is used as the cathode 368 in this embodiment, the present invention is not limited to this. Other known materials may be used as the cathode 368.
【0194】画素電極365と、有機発光層367と、
陰極368とが重なっている部分が、OLED375に
相当する。A pixel electrode 365, an organic light emitting layer 367,
The portion where the cathode 368 overlaps corresponds to the OLED 375.
【0195】また、次に保護電極369を蒸着法により
形成する。保護電極369は、大気開放せずに陰極36
8と連続して形成しても良い。保護電極369は有機発
光層367を水分や酸素から保護するのに有効であるThen, the protective electrode 369 is formed by vapor deposition. The protective electrode 369 is the cathode 36 without opening to the atmosphere.
8 may be formed continuously. The protective electrode 369 is effective in protecting the organic light emitting layer 367 from moisture and oxygen.
【0196】また、保護電極369は陰極368の劣化
を防ぐために設けられ、アルミニウムを主成分とする金
属膜が代表的である。勿論、他の材料でも良い。また、
有機発光層367、陰極368は非常に水分に弱いの
で、保護電極369までを大気解放しないで連続的に形
成し、外気から有機発光層を保護することが望ましい。The protective electrode 369 is provided to prevent deterioration of the cathode 368, and is typically a metal film containing aluminum as its main component. Of course, other materials may be used. Also,
Since the organic light emitting layer 367 and the cathode 368 are very sensitive to moisture, it is desirable to protect the organic light emitting layer from the outside air by continuously forming the protective electrode 369 without exposing it to the atmosphere.
【0197】最後に、窒化珪素膜でなるパッシベーショ
ン膜370を300nmの厚さに形成する。パッシベー
ション膜370を形成しておくことで、有機発光層36
7を水分等から保護することができ、OLEDの信頼性
をさらに高めることが出来る。なおパッシベーション膜
370は必ずしも設ける必要はない。Finally, a passivation film 370 made of a silicon nitride film is formed to a thickness of 300 nm. The organic light emitting layer 36 is formed by forming the passivation film 370.
7 can be protected from moisture and the like, and the reliability of the OLED can be further enhanced. Note that the passivation film 370 does not necessarily have to be provided.
【0198】こうして図16(B)に示すような構造の
発光装置が完成する。371は駆動回路部のpチャネル
型TFT、372は駆動回路部のnチャネル型TFT、
373はトランジスタTr3、374はトランジスタT
r2に相当する。Thus, the light emitting device having the structure shown in FIG. 16B is completed. 371 is a p-channel TFT of the drive circuit section, 372 is an n-channel TFT of the drive circuit section,
373 is a transistor Tr3, 374 is a transistor T
Corresponds to r2.
【0199】ところで、本実施例の発光装置は、画素部
だけでなく駆動回路にも最適な構造のTFTを配置する
ことにより、非常に高い信頼性を示し、動作特性も向上
しうる。また結晶化工程においてNi等の金属触媒を添
加し、結晶性を高めることも可能である。それによっ
て、信号線駆動回路の駆動周波数を10MHz以上にす
ることが可能である。By the way, in the light emitting device of the present embodiment, by arranging the TFT having the optimum structure not only in the pixel portion but also in the driving circuit, it is possible to exhibit extremely high reliability and improve the operating characteristics. It is also possible to add a metal catalyst such as Ni in the crystallization step to enhance the crystallinity. Thereby, the drive frequency of the signal line driver circuit can be set to 10 MHz or higher.
【0200】なお、実際には図16(B)の状態まで完
成したら、さらに外気に曝されないように、気密性が高
く、脱ガスの少ない保護フィルム(ラミネートフィル
ム、紫外線硬化樹脂フィルム等)や透光性のシーリング
材でパッケージング(封入)することが好ましい。その
際、シーリング材の内部を不活性雰囲気にしたり、内部
に吸湿性材料(例えば酸化バリウム)を配置したりする
とOLEDの信頼性が向上する。[0200] Actually, when the state shown in Fig. 16 (B) is completed, a protective film (laminate film, ultraviolet curable resin film, etc.) having high airtightness and little degassing and a transparent film are provided so as not to be further exposed to the outside air. It is preferable to perform packaging (encapsulation) with an optical sealing material. At that time, the reliability of the OLED is improved by making the inside of the sealing material an inert atmosphere or disposing a hygroscopic material (for example, barium oxide) inside the sealing material.
【0201】また、パッケージング等の処理により気密
性を高めたら、基板上に形成された素子又は回路から引
き回された端子と外部信号端子とを接続するためのコネ
クタを取り付ける。When the airtightness is improved by a process such as packaging, a connector for connecting a terminal routed from an element or a circuit formed on the substrate and an external signal terminal is attached.
【0202】また、本実施例で示す工程に従えば、発光
装置の作製に必要なフォトマスクの数を抑えることが出
来る。その結果、工程を短縮し、製造コストの低減及び
歩留まりの向上に寄与することが出来る。Further, according to the steps shown in this embodiment, the number of photomasks required for manufacturing the light emitting device can be suppressed. As a result, the process can be shortened, the manufacturing cost can be reduced, and the yield can be improved.
【0203】本実施例は、実施例1〜8と自由に組み合
わせて実施することが可能である。This embodiment can be implemented by freely combining with Embodiments 1 to 8.
【0204】(実施例10)本実施例では、本発明の半
導体装置の1つである発光装置の画素の、実施例9とは
異なる構成について説明する。図18に本実施例の発光
装置の画素の断面図を示す。また本実施例では説明を簡
便にするために、Tr1、Tr4は図示しなかったが、
Tr3とTr2と同じ構成を用いることが可能である。(Embodiment 10) In this embodiment, a configuration of a pixel of a light emitting device, which is one of the semiconductor devices of the present invention, different from that of Embodiment 9 will be described. FIG. 18 shows a cross-sectional view of a pixel of the light emitting device of this example. Although Tr1 and Tr4 are not shown in the present embodiment for the sake of simplicity,
It is possible to use the same configuration as Tr3 and Tr2.
【0205】751はnチャネル型TFTであり、図2
のTr3に相当する。また、752はpチャネル型TF
Tであり、図2のTr2に相当する。nチャネル型TF
T751は、半導体膜753と、第1の絶縁膜770
と、第1の電極754、755と、第2の絶縁膜771
と、第2の電極756、757とを有している。そし
て、半導体膜753は、第1濃度の一導電型不純物領域
758と、第2濃度の一導電型不純物領域759と、チ
ャネル形成領域760、761を有している。Reference numeral 751 denotes an n-channel type TFT, which is shown in FIG.
Corresponding to Tr3. Also, 752 is a p-channel TF
T, which corresponds to Tr2 in FIG. n-channel type TF
T751 corresponds to the semiconductor film 753 and the first insulating film 770.
And the first electrodes 754 and 755 and the second insulating film 771.
And second electrodes 756 and 757. The semiconductor film 753 includes a first concentration one-conductivity type impurity region 758, a second concentration one-conductivity type impurity region 759, and channel formation regions 760 and 761.
【0206】なお本実施例では、第1の絶縁膜770は
2つの絶縁膜770a、770bを積層した構造を有し
ているが、第1の絶縁膜770は単層の絶縁膜であって
も良いし、3層以上の絶縁膜を積層した構造を有してい
ても良い。In this embodiment, the first insulating film 770 has a structure in which two insulating films 770a and 770b are laminated, but the first insulating film 770 may be a single-layer insulating film. It may have a structure in which three or more insulating films are laminated.
【0207】第1の電極754、755とチャネル形成
領域760、761は、それぞれ第1の絶縁膜770を
間に挟んで重なっている。また、第2の電極756、7
57と、チャネル形成領域760、761とは、それぞ
れ第2の絶縁膜771を間に挟んで重なっている。The first electrodes 754 and 755 and the channel forming regions 760 and 761 are overlapped with each other with the first insulating film 770 interposed therebetween. In addition, the second electrodes 756 and 7
57 and the channel formation regions 760 and 761 overlap with each other with the second insulating film 771 interposed therebetween.
【0208】pチャネル型TFT752は、半導体膜7
80と、第1の絶縁膜770と、第1の電極782と、
第2の絶縁膜771と、第2の電極781とを有してい
る。そして、半導体膜780は、第3濃度の一導電型不
純物領域783と、チャネル形成領域784を有してい
る。The p-channel TFT 752 is made up of the semiconductor film 7
80, a first insulating film 770, a first electrode 782,
It has a second insulating film 771 and a second electrode 781. The semiconductor film 780 has a third concentration one-conductivity-type impurity region 783 and a channel formation region 784.
【0209】第1の電極782とチャネル形成領域78
4とは、それぞれ第1の絶縁膜770を間に挟んで重な
っている。第2の電極781とチャネル形成領域784
とは、それぞれ第2の絶縁膜771を間に挟んで重なっ
ている。[0209] The first electrode 782 and the channel formation region 78
4 overlap with each other with the first insulating film 770 interposed therebetween. Second electrode 781 and channel formation region 784
Are overlapped with each other with the second insulating film 771 interposed therebetween.
【0210】そして本実施例では、図示してはいないが
第1の電極754、755と、第2の電極756、75
7とは電気的に接続されている。また、第1の電極78
2と第2の電極781とは電気的に接続されている。な
お、本発明はこの構成に限定されず、第1の電極75
4、755と、第2の電極756、757とが電気的に
切り離されており、第1の電極754、755に一定の
電圧が印加されていても良い。また第1の電極782と
第2の電極781とが電気的に切り離され、第1の電極
782に一定に電圧が印加されていても良い。In this embodiment, although not shown, the first electrodes 754 and 755 and the second electrodes 756 and 75 are not shown.
7 is electrically connected. In addition, the first electrode 78
2 and the second electrode 781 are electrically connected. Note that the present invention is not limited to this structure, and the first electrode 75
4, 755 and the second electrodes 756, 757 may be electrically separated, and a constant voltage may be applied to the first electrodes 754, 755. Further, the first electrode 782 and the second electrode 781 may be electrically separated from each other, and a constant voltage may be applied to the first electrode 782.
【0211】第1の電極に一定の電圧を印加すること
で、電極が1つの場合に比べて閾値のばらつきを抑える
ことができ、なおかつオフ電流を抑えることができる。
また、第1の電極と第2の電極に同じ電圧を印加するこ
とで、実質的に半導体膜の膜厚を薄くしたのと同じよう
に空乏層が早く広がるので、サブスレッショルド係数を
小さくすることができ、さらに電界効果移動度を向上さ
せることができる。したがって、電極が1つの場合に比
べてオン電流を大きくすることができる。よって、この
構造のTFTを駆動回路に使用することにより、駆動電
圧を低下させることができる。また、オン電流を大きく
することができるので、TFTのサイズ(特にチャネル
幅)を小さくすることができる。そのため集積密度を向
上させることができる。By applying a constant voltage to the first electrode, it is possible to suppress the variation in threshold value and suppress the off-current as compared with the case where the number of electrodes is one.
Further, by applying the same voltage to the first electrode and the second electrode, the depletion layer spreads quickly in the same manner as when the thickness of the semiconductor film is made thin, so that the subthreshold coefficient should be made small. It is possible to further improve the field effect mobility. Therefore, the on-current can be increased as compared with the case where the number of electrodes is one. Therefore, by using the TFT having this structure in the drive circuit, the drive voltage can be lowered. Further, since the on-current can be increased, the size of the TFT (particularly the channel width) can be reduced. Therefore, the integration density can be improved.
【0212】なお、本実施例は実施例1〜実施例8のい
ずれか一と組み合わせて実施することが可能である。This embodiment can be implemented in combination with any one of Embodiments 1 to 8.
【0213】(実施例11)本実施例では、本発明の半
導体装置の1つである発光装置の画素の、実施例9、実
施例10とは異なる構成について説明する。図19に本
実施例の発光装置の画素の断面図を示す。また本実施例
では説明を簡便にするために、Tr1、Tr4は図示し
なかったが、Tr3とTr2と同じ構成を用いることが
可能である。(Embodiment 11) In this embodiment, a structure of a pixel of a light emitting device which is one of the semiconductor devices of the present invention, which is different from those of Embodiments 9 and 10, will be described. FIG. 19 shows a cross-sectional view of a pixel of the light emitting device of this example. Although Tr1 and Tr4 are not shown in the present embodiment for simplicity of description, the same configuration as Tr3 and Tr2 can be used.
【0214】図19において、911は基板、912は
下地となる絶縁膜(以下、下地膜という)である。基板
911としては透光性基板、代表的にはガラス基板、石
英基板、ガラスセラミックス基板、又は結晶化ガラス基
板を用いることができる。但し、作製プロセス中の最高
処理温度に耐えるものでなくてはならない。In FIG. 19, reference numeral 911 is a substrate, and 912 is an insulating film serving as a base (hereinafter referred to as a base film). As the substrate 911, a light-transmitting substrate, typically a glass substrate, a quartz substrate, a glass ceramics substrate, or a crystallized glass substrate can be used. However, it must withstand the highest processing temperatures during the fabrication process.
【0215】8201はTr3、8202はTr2であ
り、それぞれnチャネル型TFT、pチャネル型TFT
で形成されている。有機発光層の発光方向が基板の下面
(TFT及び有機発光層が設けられていない面)の場
合、上記構成であることが好ましい。しかしTr3とT
r2は、nチャネル型TFTでもpチャネル型TFTで
も、どちらでも構わない。Reference numeral 8201 denotes Tr3, and 8202 denotes Tr2, which are an n-channel TFT and a p-channel TFT, respectively.
Is formed by. When the light emitting direction of the organic light emitting layer is the lower surface of the substrate (the surface on which the TFT and the organic light emitting layer are not provided), the above configuration is preferable. But Tr3 and T
r2 may be either an n-channel TFT or a p-channel TFT.
【0216】Tr3 8201は、ソース領域913、
ドレイン領域914、LDD領域915a〜915d、分
離領域916及びチャネル形成領域917a、917bを
含む活性層と、ゲート絶縁膜918と、ゲート電極91
9a、919bと、第1層間絶縁膜920と、信号線92
1と、接続配線922とを有している。なお、ゲート絶
縁膜918又は第1層間絶縁膜920は基板上の全TF
Tに共通であっても良いし、回路又は素子に応じて異な
らせても良い。Tr3 8201 is a source region 913,
An active layer including a drain region 914, LDD regions 915a to 915d, an isolation region 916, and channel formation regions 917a and 917b, a gate insulating film 918, and a gate electrode 91.
9a and 919b, the first interlayer insulating film 920, and the signal line 92.
1 and a connection wiring 922. Note that the gate insulating film 918 or the first interlayer insulating film 920 is formed on all the TF on the substrate.
It may be common to T or may be different depending on the circuit or element.
【0217】また、図19に示すTr3 8201はゲ
ート電極917a、917bが電気的に接続されており、
いわゆるダブルゲート構造となっている。勿論、ダブル
ゲート構造だけでなく、トリプルゲート構造などいわゆ
るマルチゲート構造(直列に接続された二つ以上のチャ
ネル形成領域を有する活性層を含む構造)であっても良
い。Further, in Tr3 8201 shown in FIG. 19, gate electrodes 917a and 917b are electrically connected,
It has a so-called double gate structure. Of course, not only the double gate structure but also a so-called multi-gate structure such as a triple gate structure (structure including an active layer having two or more channel forming regions connected in series) may be used.
【0218】マルチゲート構造はオフ電流を低減する上
で極めて有効であり、Tr3のオフ電流を十分に低くす
れば、それだけTr2 8202のゲート電極に接続さ
れたコンデンサが必要とする最低限の容量を抑えること
ができる。即ち、コンデンサの面積を小さくすることが
できるので、マルチゲート構造とすることは発光素子の
有効発光面積を広げる上でも有効である。The multi-gate structure is extremely effective in reducing the off-current, and if the off-current of Tr3 is made sufficiently low, the minimum capacitance required by the capacitor connected to the gate electrode of Tr2 8202 is reduced. Can be suppressed. That is, since the area of the capacitor can be reduced, the multi-gate structure is effective in expanding the effective light emitting area of the light emitting element.
【0219】さらに、Tr3 8201においては、L
DD領域915a〜915dは、ゲート絶縁膜918を介
してゲート電極919a、919bと重ならないように設
ける。このような構造はオフ電流を低減する上で非常に
効果的である。また、LDD領域915a〜915dの長
さ(幅)は0.5〜3.5μm、代表的には2.0〜
2.5μmとすれば良い。なお、二つ以上のゲート電極
を有するマルチゲート構造の場合、チャネル形成領域の
間に設けられた分離領域916(ソース領域又はドレイ
ン領域と同一の濃度で同一の不純物元素が添加された領
域)がオフ電流の低減に効果的である。Further, in Tr3 8201, L3
The DD regions 915a to 915d are provided so as not to overlap with the gate electrodes 919a and 919b with the gate insulating film 918 provided therebetween. Such a structure is very effective in reducing the off current. The LDD regions 915a to 915d have a length (width) of 0.5 to 3.5 μm, typically 2.0 to
It may be 2.5 μm. Note that in the case of a multi-gate structure having two or more gate electrodes, an isolation region 916 (a region to which the same impurity element is added at the same concentration as the source region or the drain region) provided between the channel formation regions is formed. It is effective in reducing the off current.
【0220】次に、Tr2 8202は、ソース領域9
26、ドレイン領域927及びチャネル形成領域929
を含む活性層と、ゲート絶縁膜918と、ゲート電極9
30と、第1層間絶縁膜920と、接続配線931並び
に接続配線932で形成されている。本実施例において
Tr2 8202はpチャネル型TFTである。Next, Tr2 8202 is the source region 9
26, drain region 927, and channel formation region 929
Including an active layer, a gate insulating film 918, and a gate electrode 9
30, the first interlayer insulating film 920, the connection wiring 931 and the connection wiring 932. In this embodiment, Tr2 8202 is a p-channel TFT.
【0221】なお、ゲート電極930はシングルゲート
構造となっているが、マルチゲート構造であっても良
い。また、Tr2 8202の接続配線931は電源供
給線(図示せず)に相当する。Although the gate electrode 930 has a single-gate structure, it may have a multi-gate structure. Further, the connection wiring 931 of the Tr2 8202 corresponds to a power supply line (not shown).
【0222】以上は画素内に設けられたTFTの構造に
ついて説明したが、このとき同時に駆動回路も形成され
る。図19には駆動回路を形成する基本単位となるCM
OS回路が図示されている。The structure of the TFT provided in the pixel has been described above, but at the same time, the driving circuit is also formed. FIG. 19 shows a CM which is a basic unit forming a drive circuit.
The OS circuit is shown.
【0223】図19においては極力動作速度を落とさな
いようにしつつホットキャリア注入を低減させる構造を
有するTFTをCMOS回路のnチャネル型TFT82
04として用いる。なお、ここでいう駆動回路として
は、ソース信号側駆動回路、ゲート信号側駆動回路を指
す。勿論、他の論理回路(レベルシフタ、A/Dコンバ
ータ、信号分割回路等)を形成することも可能である。In FIG. 19, a TFT having a structure for reducing hot carrier injection while keeping the operating speed as low as possible is an n-channel type TFT 82 of a CMOS circuit.
Used as 04. Note that the drive circuit here means a source signal side drive circuit and a gate signal side drive circuit. Of course, other logic circuits (level shifter, A / D converter, signal dividing circuit, etc.) can be formed.
【0224】CMOS回路のnチャネル型TFT820
4の活性層は、ソース領域935、ドレイン領域93
6、LDD領域937及びチャネル形成領域938を含
み、LDD領域937はゲート絶縁膜918を介してゲ
ート電極939と重なっている。N-channel TFT 820 of CMOS circuit
4 includes a source region 935 and a drain region 93.
6, the LDD region 937 and the channel formation region 938 are included, and the LDD region 937 overlaps with the gate electrode 939 through the gate insulating film 918.
【0225】ドレイン領域936側のみにLDD領域9
37を形成しているのは、動作速度を落とさないための
配慮である。また、このnチャネル型TFT8204は
オフ電流値をあまり気にする必要はなく、それよりも動
作速度を重視した方が良い。従って、LDD領域937
は完全にゲート電極に重ねてしまい、極力抵抗成分を少
なくすることが望ましい。即ち、いわゆるオフセットは
なくした方がよい。The LDD region 9 is formed only on the drain region 936 side.
The reason why 37 is formed is to prevent the operation speed from decreasing. Further, the n-channel TFT 8204 does not need to be so concerned about the off current value, and it is better to give priority to the operation speed than that. Therefore, the LDD region 937
Is completely overlapped with the gate electrode, and it is desirable to reduce the resistance component as much as possible. That is, it is better to eliminate the so-called offset.
【0226】また、CMOS回路のpチャネル型TFT
8205は、ホットキャリア注入による劣化が殆ど気に
ならないので、特にLDD領域を設けなくても良い。従
って活性層はソース領域940、ドレイン領域941及
びチャネル形成領域942を含み、その上にはゲート絶
縁膜918とゲート電極943が設けられる。勿論、n
チャネル型TFT8204と同様にLDD領域を設け、
ホットキャリア対策を講じることも可能である。Further, a p-channel type TFT of a CMOS circuit
In 8205, since deterioration due to hot carrier injection is hardly noticed, it is not necessary to particularly provide the LDD region. Therefore, the active layer includes the source region 940, the drain region 941, and the channel formation region 942, and the gate insulating film 918 and the gate electrode 943 are provided thereover. Of course, n
An LDD region is provided similarly to the channel type TFT 8204,
It is also possible to take measures against hot carriers.
【0227】なお961〜965はチャネル形成領域9
42、938、917a、917b、929を形成する
ためのマスクである。Reference numerals 961 to 965 are channel forming regions 9
42, 938, 917a, 917b, 929.
【0228】また、nチャネル型TFT8204及びp
チャネル型TFT8205はそれぞれソース領域上に第
1層間絶縁膜920を間に介して、接続配線944、9
45を有している。また、接続配線946によってnチ
ャネル型TFT8204とpチャネル型TFT8205
とのドレイン領域は互いに電気的に接続される。Further, the n-channel TFT 8204 and p
The channel type TFT 8205 has connection wirings 944 and 9 on the source region with a first interlayer insulating film 920 interposed therebetween.
Has 45. In addition, an n-channel TFT 8204 and a p-channel TFT 8205 are connected by the connection wiring 946.
The drain regions of and are electrically connected to each other.
【0229】なお本実施例の構成は、実施例1〜8と自
由に組み合わせて実施することが可能である。The structure of this embodiment can be implemented by freely combining with Embodiments 1 to 8.
【0230】(実施例12)本実施例では、陰極を画素
電極として用いた画素の構成について説明する。(Embodiment 12) In this embodiment, a pixel structure using a cathode as a pixel electrode will be described.
【0231】本実施例の画素の断面図を図20に示す。
図20において、基板3501上に設けられたTr3
3502は公知の方法を用いて作製される。本実施例で
はダブルゲート構造としている。なお、本実施例ではダ
ブルゲート構造としているが、シングルゲート構造でも
構わないし、トリプルゲート構造やそれ以上のゲート電
極を持つマルチゲート構造でも構わない。また本実施例
では説明を簡便にするために、Tr1、Tr4は図示し
なかったが、Tr3とTr2と同じ構成を用いることが
可能である。A cross-sectional view of the pixel of this example is shown in FIG.
20, Tr3 provided on the substrate 3501
3502 is manufactured using a known method. In this embodiment, a double gate structure is used. Although a double gate structure is used in this embodiment, a single gate structure may be used, a triple gate structure or a multi-gate structure having more gate electrodes may be used. Although Tr1 and Tr4 are not shown in the present embodiment for simplicity of description, the same configuration as Tr3 and Tr2 can be used.
【0232】また、Tr2 3503はnチャネル型T
FTであり、公知の方法を用いて作製される。また、3
8で示される配線は、Tr3 3502のゲート電極3
9aと39bを電気的に接続する走査線である。Further, Tr2 3503 is an n-channel type T
FT, which is produced using a known method. Also, 3
The wiring indicated by 8 is the gate electrode 3 of Tr3 3502.
The scanning line electrically connects 9a and 39b.
【0233】本実施例ではTr2 3503をシングル
ゲート構造で図示しているが、複数のTFTを直列につ
なげたマルチゲート構造としても良い。さらに、複数の
TFTを並列につなげて実質的にチャネル形成領域を複
数に分割し、熱の放射を高い効率で行えるようにした構
造としても良い。このような構造は熱による劣化対策と
して有効である。In this embodiment, the Tr2 3503 is shown as having a single gate structure, but it may have a multi-gate structure in which a plurality of TFTs are connected in series. Furthermore, a structure may be adopted in which a plurality of TFTs are connected in parallel and the channel formation region is substantially divided into a plurality of portions so that heat radiation can be performed with high efficiency. Such a structure is effective as a measure against deterioration due to heat.
【0234】また、接続配線40は電源供給線(図示せ
ず)に接続され、常に一定の電圧が加えられている。The connection wiring 40 is connected to a power supply line (not shown) so that a constant voltage is always applied.
【0235】Tr3 3502及びTr2 3503の
上には第1層間絶縁膜41が設けられ、その上に樹脂絶
縁膜でなる第2層間絶縁膜42が形成される。第2層間
絶縁膜42を用いてTFTによる段差を平坦化すること
は非常に重要である。後に形成される有機発光層は非常
に薄いため、段差が存在することによって発光不良を起
こす場合がある。従って、有機発光層をできるだけ平坦
面に形成しうるように画素電極を形成する前に平坦化し
ておくことが望ましい。A first interlayer insulating film 41 is provided on Tr3 3502 and Tr2 3503, and a second interlayer insulating film 42 made of a resin insulating film is formed thereon. It is very important to flatten the step due to the TFT by using the second interlayer insulating film 42. Since the organic light emitting layer to be formed later is very thin, the light emitting failure may occur due to the presence of the step. Therefore, it is desirable to flatten the organic light emitting layer before forming the pixel electrode so that it can be formed as flat as possible.
【0236】また、43は反射性の高い導電膜でなる画
素電極(発光素子の陰極)であり、Tr2 3503の
ドレイン領域に電気的に接続される。画素電極43とし
てはアルミニウム合金膜、銅合金膜または銀合金膜など
低抵抗な導電膜またはそれらの積層膜を用いることが好
ましい。勿論、他の導電膜との積層構造としても良い。Reference numeral 43 denotes a pixel electrode (cathode of the light emitting element) formed of a conductive film having high reflectivity, which is electrically connected to the drain region of Tr2 3503. As the pixel electrode 43, it is preferable to use a low resistance conductive film such as an aluminum alloy film, a copper alloy film or a silver alloy film, or a laminated film thereof. Of course, a laminated structure with another conductive film may be used.
【0237】また、絶縁膜(好ましくは樹脂)で形成さ
れたバンク44a、44bにより形成された溝(画素に相
当する)の中に発光層45が形成される。なお、ここで
は一画素しか図示していないが、R(赤)、G(緑)、
B(青)の各色に対応した発光層を作り分けても良い。
発光層とする有機有機発光材料としてはπ共役ポリマー
系材料を用いる。代表的なポリマー系材料としては、ポ
リパラフェニレンビニレン(PPV)系、ポリビニルカ
ルバゾール(PVK)系、ポリフルオレン系などが挙げ
られる。Further, the light emitting layer 45 is formed in the groove (corresponding to a pixel) formed by the banks 44a and 44b formed of an insulating film (preferably resin). Although only one pixel is shown here, R (red), G (green),
A light emitting layer corresponding to each color of B (blue) may be separately formed.
A π-conjugated polymer material is used as the organic / organic light emitting material for the light emitting layer. Typical polymer materials include polyparaphenylene vinylene (PPV) materials, polyvinylcarbazole (PVK) materials, polyfluorene materials, and the like.
【0238】なお、PPV系有機発光材料としては様々
な型のものがあるが、例えば「H. Shenk,H.Becker,O.Ge
lsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers
forLight Emitting Diodes”,Euro Display,Proceeding
s,1999,p.33-37」や特開平10−92576号公報に記
載されたような材料を用いれば良い。There are various types of PPV organic light emitting materials. For example, “H. Shenk, H. Becker, O. Ge
lsen, E.Kluge, W.Kreuder, and H.Spreitzer, “Polymers
forLight Emitting Diodes ”, Euro Display, Proceeding
s, 1999, p.33-37 "and Japanese Patent Application Laid-Open No. 10-92576.
【0239】具体的な発光層としては、赤色に発光する
発光層にはシアノポリフェニレンビニレン、緑色に発光
する発光層にはポリフェニレンビニレン、青色に発光す
る発光層にはポリフェニレンビニレン若しくはポリアル
キルフェニレンを用いれば良い。膜厚は30〜150n
m(好ましくは40〜100nm)とすれば良い。As specific light emitting layers, cyanopolyphenylene vinylene is used for the red light emitting layer, polyphenylene vinylene is used for the green light emitting layer, and polyphenylene vinylene or polyalkylphenylene is used for the blue light emitting layer. Good. Film thickness is 30-150n
It may be set to m (preferably 40 to 100 nm).
【0240】但し、以上の例は発光層として用いること
のできる有機発光材料の一例であって、これに限定する
必要はまったくない。発光層、電荷輸送層または電荷注
入層を自由に組み合わせて有機発光層(発光及びそのた
めのキャリアの移動を行わせるための層)を形成すれば
良い。However, the above example is an example of an organic light emitting material that can be used as a light emitting layer, and it is not necessary to limit to this. The light emitting layer, the charge transport layer or the charge injection layer may be freely combined to form an organic light emitting layer (a layer for causing light emission and carrier movement for that purpose).
【0241】例えば、本実施例ではポリマー系材料を発
光層として用いる例を示したが、低分子系有機発光材料
を用いても良い。また、電荷輸送層や電荷注入層として
炭化珪素等の無機材料を用いることも可能である。これ
らの有機発光材料や無機材料は公知の材料を用いること
ができる。For example, in this embodiment, an example in which a polymer material is used for the light emitting layer is shown, but a low molecular weight organic light emitting material may be used. Further, it is also possible to use an inorganic material such as silicon carbide for the charge transport layer and the charge injection layer. Known materials can be used as these organic light emitting materials and inorganic materials.
【0242】本実施例では発光層45の上にPEDOT
(ポリチオフェン)またはPAni(ポリアニリン)で
なる正孔注入層46を設けた積層構造の有機発光層とし
ている。そして、正孔注入層46の上には透明導電膜で
なる陽極47が設けられる。本実施例の場合、発光層4
5で生成された光は上面側に向かって(TFTの上方に
向かって)放射されるため、陽極は透光性でなければな
らない。透明導電膜としては酸化インジウムと酸化スズ
との化合物や酸化インジウムと酸化亜鉛との化合物を用
いることができるが、耐熱性の低い発光層や正孔注入層
を形成した後で形成するため、可能な限り低温で成膜で
きるものが好ましい。In this embodiment, PEDOT is formed on the light emitting layer 45.
(Polythiophene) or PAni (polyaniline) is used as the organic light emitting layer having a laminated structure provided with the hole injection layer 46. An anode 47 made of a transparent conductive film is provided on the hole injection layer 46. In this example, the light emitting layer 4
Since the light generated in 5 is emitted toward the upper surface side (upward of the TFT), the anode must be transparent. As the transparent conductive film, a compound of indium oxide and tin oxide or a compound of indium oxide and zinc oxide can be used, but it is possible because it is formed after forming a light-emitting layer or a hole injection layer having low heat resistance. Those capable of forming a film at a temperature as low as possible are preferable.
【0243】陽極47まで形成された時点で発光素子3
505が完成する。なお、ここでいう発光素子3505
は、画素電極(陰極)43、発光層45、正孔注入層4
6及び陽極47で形成されている。画素電極43は画素
の面積にほぼ一致するため、画素全体が発光素子として
機能する。従って、発光の利用効率が非常に高く、明る
い画像表示が可能となる。Light-emitting element 3 when anode 47 is formed
505 is completed. Note that the light emitting element 3505 referred to here
Is the pixel electrode (cathode) 43, the light emitting layer 45, the hole injection layer 4
6 and the anode 47. Since the pixel electrode 43 substantially matches the area of the pixel, the entire pixel functions as a light emitting element. Therefore, the utilization efficiency of light emission is very high, and a bright image can be displayed.
【0244】ところで、本実施例では、陽極47の上に
さらに第2パッシベーション膜48を設けている。第2
パッシベーション膜48としては窒化珪素膜または窒化
酸化珪素膜が好ましい。この目的は、外部と発光素子と
を遮断することであり、有機発光材料の酸化による劣化
を防ぐ意味と、有機発光材料からの脱ガスを抑える意味
との両方を併せ持つ。これにより発光装置の信頼性が高
められる。By the way, in this embodiment, the second passivation film 48 is further provided on the anode 47. Second
As the passivation film 48, a silicon nitride film or a silicon nitride oxide film is preferable. The purpose is to shield the light emitting element from the outside, and has both a meaning of preventing deterioration of the organic light emitting material due to oxidation and a meaning of suppressing degassing from the organic light emitting material. This improves the reliability of the light emitting device.
【0245】以上のように本発明の発光装置は図20の
ような構造の画素からなる画素部を有し、オフ電流値の
十分に低いTr3と、ホットキャリア注入に強いTr2
とを有する。従って、高い信頼性を有し、且つ、良好な
画像表示が可能な発光装置が得られる。As described above, the light emitting device of the present invention has the pixel portion composed of the pixel having the structure as shown in FIG. 20, and Tr3 having a sufficiently low off current value and Tr2 having a strong resistance to hot carrier injection.
Have and. Therefore, a light emitting device having high reliability and capable of displaying an excellent image can be obtained.
【0246】なお、本実施例の構成は、実施例1〜8構
成と自由に組み合わせて実施することが可能である。The constitution of this embodiment can be implemented by freely combining it with the constitutions of Embodiments 1-8.
【0247】(実施例13)本実施例では、本発明の発
光装置の構造について、図21を用いて説明する。(Embodiment 13) In this embodiment, the structure of the light emitting device of the present invention will be described with reference to FIG.
【0248】図21は、トランジスタが形成された素子
基板をシーリング材によって封止することによって形成
された発光装置の上面図であり、図21(B)は、図2
1(A)のA−A’における断面図、図21(C)は図
21(A)のB−B’における断面図である。FIG. 21 is a top view of a light emitting device formed by sealing an element substrate on which a transistor is formed with a sealing material, and FIG.
21A is a cross-sectional view taken along the line AA ′ of FIG. 1A, and FIG. 21C is a cross-sectional view taken along the line BB ′ of FIG.
【0249】基板4001上に設けられた画素部400
2と、信号線駆動回路4003と、第1及び第2の走査
線駆動回路4004a、bとを囲むようにして、シール
材4009が設けられている。また画素部4002と、
信号線駆動回路4003と、第1及び第2の走査線駆動
回路4004a、bとの上にシーリング材4008が設
けられている。よって画素部4002と、信号線駆動回
路4003と、第1及び第2の走査線駆動回路4004
a、bとは、基板4001とシール材4009とシーリ
ング材4008とによって、充填材4210で密封され
ている。Pixel portion 400 provided on substrate 4001
2, the signal line driver circuit 4003, and the first and second scan line driver circuits 4004a and 4004b are provided so as to surround the sealant 4009. In addition, a pixel portion 4002,
A sealing material 4008 is provided over the signal line driver circuit 4003 and the first and second scan line driver circuits 4004a and 4004b. Therefore, the pixel portion 4002, the signal line driver circuit 4003, the first and second scan line driver circuits 4004
The a and b are sealed with a filling material 4210 by a substrate 4001, a sealing material 4009, and a sealing material 4008.
【0250】また基板4001上に設けられた画素部4
002と、信号線駆動回路4003と、第1及び第2の
走査線駆動回路4004a、bとは、複数のTFTを有
している。図21(B)では代表的に、下地膜4010
上に形成された、信号線駆動回路4003に含まれる駆
動TFT(但し、ここではnチャネル型TFTとpチャ
ネル型TFTを図示する)4201及び画素部4002
に含まれるトランジスタTr2 4202を図示した。Further, the pixel portion 4 provided on the substrate 4001
002, the signal line driver circuit 4003, and the first and second scan line driver circuits 4004a and 4004b include a plurality of TFTs. In FIG. 21B, the base film 4010 is typically used.
A driving TFT (here, an n-channel TFT and a p-channel TFT are shown) 4201 and a pixel portion 4002 which are included in the signal line driver circuit 4003 and which are formed above.
The transistor Tr2 4202 included in FIG.
【0251】本実施例では、駆動TFT4201には公
知の方法で作製されたpチャネル型TFTまたはnチャ
ネル型TFTが用いられ、トランジスタTr2 420
2には公知の方法で作製されたpチャネル型TFTが用
いられる。In this embodiment, a p-channel TFT or an n-channel TFT manufactured by a known method is used as the driving TFT 4201, and the transistor Tr2 420 is used.
For 2, a p-channel TFT manufactured by a known method is used.
【0252】駆動TFT4201及びトランジスタTr
2 4202上には層間絶縁膜(平坦化膜)4301が
形成され、その上にトランジスタTr2 4202のド
レインと電気的に接続する画素電極(陽極)4203が
形成される。画素電極4203としては仕事関数の大き
い透明導電膜が用いられる。透明導電膜としては、酸化
インジウムと酸化スズとの化合物、酸化インジウムと酸
化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化イン
ジウムを用いることができる。また、前記透明導電膜に
ガリウムを添加したものを用いても良い。Driving TFT 4201 and transistor Tr
An interlayer insulating film (planarizing film) 4301 is formed over the 2 4202, and a pixel electrode (anode) 4203 which is electrically connected to the drain of the transistor Tr2 4202 is formed thereover. A transparent conductive film having a high work function is used as the pixel electrode 4203. As the transparent conductive film, a compound of indium oxide and tin oxide, a compound of indium oxide and zinc oxide, zinc oxide, tin oxide or indium oxide can be used. Moreover, you may use what added gallium to the said transparent conductive film.
【0253】そして、画素電極4203の上には絶縁膜
4302が形成され、絶縁膜4302は画素電極420
3の上に開口部が形成されている。この開口部におい
て、画素電極4203の上には有機発光層4204が形
成される。有機発光層4204は公知の有機発光材料ま
たは無機発光材料を用いることができる。また、有機発
光材料には低分子系(モノマー系)材料と高分子系(ポ
リマー系)材料があるがどちらを用いても良い。An insulating film 4302 is formed on the pixel electrode 4203, and the insulating film 4302 forms the pixel electrode 420.
3, an opening is formed on the upper part. In this opening, the organic light emitting layer 4204 is formed on the pixel electrode 4203. As the organic light emitting layer 4204, a known organic light emitting material or inorganic light emitting material can be used. The organic light emitting material includes a low molecular weight (monomer) material and a high molecular weight (polymer) material, and either of them may be used.
【0254】有機発光層4204の形成方法は公知の蒸
着技術もしくは塗布法技術を用いれば良い。また、有機
発光層の構造は正孔注入層、正孔輸送層、発光層、電子
輸送層または電子注入層を自由に組み合わせて積層構造
または単層構造とすれば良い。As a method of forming the organic light emitting layer 4204, a known vapor deposition technique or coating technique may be used. Further, the structure of the organic light emitting layer may be a laminated structure or a single layer structure by freely combining the hole injection layer, the hole transport layer, the light emitting layer, the electron transport layer or the electron injection layer.
【0255】有機発光層4204の上には遮光性を有す
る導電膜(代表的にはアルミニウム、銅もしくは銀を主
成分とする導電膜またはそれらと他の導電膜との積層
膜)からなる陰極4205が形成される。また、陰極4
205と有機発光層4204の界面に存在する水分や酸
素は極力排除しておくことが望ましい。従って、有機発
光層4204を窒素または希ガス雰囲気で形成し、酸素
や水分に触れさせないまま陰極4205を形成するとい
った工夫が必要である。本実施例ではマルチチャンバー
方式(クラスターツール方式)の成膜装置を用いること
で上述のような成膜を可能とする。そして陰極4205
は所定の電圧が与えられている。A cathode 4205 made of a conductive film having a light-shielding property (typically, a conductive film containing aluminum, copper or silver as a main component or a laminated film of these and another conductive film) is formed on the organic light emitting layer 4204. Is formed. Also, the cathode 4
It is desirable to exclude water and oxygen existing at the interface between 205 and the organic light emitting layer 4204 as much as possible. Therefore, it is necessary to devise the organic light emitting layer 4204 in a nitrogen or rare gas atmosphere and to form the cathode 4205 without exposing it to oxygen or moisture. In the present embodiment, the above-described film formation is possible by using a multi-chamber type (cluster tool type) film forming apparatus. And the cathode 4205
Is given a predetermined voltage.
【0256】以上のようにして、画素電極(陽極)42
03、有機発光層4204及び陰極4205からなる発
光素子4303が形成される。そして発光素子4303
を覆うように、絶縁膜4302上に保護膜4209が形
成されている。保護膜4209は、発光素子4303に
酸素や水分等が入り込むのを防ぐのに効果的である。As described above, the pixel electrode (anode) 42
03, an organic light emitting layer 4204 and a cathode 4205 are formed to form a light emitting element 4303. And the light emitting element 4303
A protective film 4209 is formed over the insulating film 4302 so as to cover the insulating film 4302. The protective film 4209 is effective in preventing oxygen, moisture, and the like from entering the light-emitting element 4303.
【0257】4005aは電源線に接続された引き回し
配線であり、トランジスタTr24202のソースに電
気的に接続されている。引き回し配線4005aはシー
ル材4009と基板4001との間を通り、異方導電性
フィルム4300を介してFPC4006が有するFP
C用配線4301に電気的に接続される。Reference numeral 4005a is a lead wiring connected to the power supply line, and is electrically connected to the source of the transistor Tr24202. The lead wiring 4005a passes between the sealing material 4009 and the substrate 4001 and has an FP included in the FPC 4006 via the anisotropic conductive film 4300.
It is electrically connected to the C wiring 4301.
【0258】シーリング材4008としては、ガラス
材、金属材(代表的にはステンレス材)、セラミックス
材、プラスチック材(プラスチックフィルムも含む)を
用いることができる。プラスチック材としては、FRP
(Fiberglass−Reinforced Pl
astics)板、PVF(ポリビニルフルオライド)
フィルム、マイラーフィルム、ポリエステルフィルムま
たはアクリル樹脂フィルムを用いることができる。ま
た、アルミニウムホイルをPVFフィルムやマイラーフ
ィルムで挟んだ構造のシートを用いることもできる。As the sealing material 4008, a glass material, a metal material (typically a stainless material), a ceramic material, and a plastic material (including a plastic film) can be used. As a plastic material, FRP
(Fiberglass-Reinforced Pl
astics) plate, PVF (polyvinyl fluoride)
A film, mylar film, polyester film or acrylic resin film can be used. Alternatively, a sheet having a structure in which an aluminum foil is sandwiched between PVF films or mylar films can be used.
【0259】但し、発光素子からの光の放射方向がカバ
ー材側に向かう場合にはカバー材は透明でなければなら
ない。その場合には、ガラス板、プラスチック板、ポリ
エステルフィルムまたはアクリルフィルムのような透明
物質を用いる。However, when the light emission direction of the light emitting element is toward the cover material side, the cover material must be transparent. In that case, a transparent material such as a glass plate, a plastic plate, a polyester film or an acrylic film is used.
【0260】また、充填材4210としては窒素やアル
ゴンなどの不活性な気体の他に、紫外線硬化樹脂または
熱硬化樹脂を用いることができ、PVC(ポリビニルク
ロライド)、アクリル、ポリイミド、エポキシ樹脂、シ
リコーン樹脂、PVB(ポリビニルブチラル)またはE
VA(エチレンビニルアセテート)を用いることができ
る。本実施例では充填材として窒素を用いた。As the filler 4210, an ultraviolet curable resin or a thermosetting resin can be used in addition to an inert gas such as nitrogen or argon, and PVC (polyvinyl chloride), acrylic, polyimide, epoxy resin, silicone. Resin, PVB (polyvinyl butyral) or E
VA (ethylene vinyl acetate) can be used. In this example, nitrogen was used as the filler.
【0261】また充填材4210を吸湿性物質(好まし
くは酸化バリウム)もしくは酸素を吸着しうる物質にさ
らしておくために、シーリング材4008の基板400
1側の面に凹部4007を設けて吸湿性物質または酸素
を吸着しうる物質4207を配置する。そして、吸湿性
物質または酸素を吸着しうる物質4207が飛び散らな
いように、凹部カバー材4208によって吸湿性物質ま
たは酸素を吸着しうる物質4207は凹部4007に保
持されている。なお凹部カバー材4208は目の細かい
メッシュ状になっており、空気や水分は通し、吸湿性物
質または酸素を吸着しうる物質4207は通さない構成
になっている。吸湿性物質または酸素を吸着しうる物質
4207を設けることで、発光素子4303の劣化を抑
制できる。In order to expose the filler 4210 to a hygroscopic substance (preferably barium oxide) or a substance capable of adsorbing oxygen, the substrate 400 of the sealing material 4008 is used.
A concave portion 4007 is provided on the surface on the first side, and a hygroscopic substance or a substance 4207 capable of adsorbing oxygen is arranged. The hygroscopic substance or the substance 4207 capable of adsorbing oxygen is held by the recessed cover material 4208 in the recess 4007 so that the hygroscopic substance or the substance 4207 capable of adsorbing oxygen does not scatter. Note that the recess cover material 4208 has a fine mesh shape and has a structure in which air and moisture can pass through and a hygroscopic substance or a substance that can adsorb oxygen 4207 cannot pass through. By providing the hygroscopic substance or the substance 4207 capable of adsorbing oxygen, deterioration of the light-emitting element 4303 can be suppressed.
【0262】図21(C)に示すように、画素電極42
03が形成されると同時に、引き回し配線4005a上
に接するように導電性膜4203aが形成される。As shown in FIG. 21C, the pixel electrode 42
At the same time that 03 is formed, a conductive film 4203a is formed so as to be in contact with the lead wiring 4005a.
【0263】また、異方導電性フィルム4300は導電
性フィラー4300aを有している。基板4001とF
PC4006とを熱圧着することで、基板4001上の
導電性膜4203aとFPC4006上のFPC用配線
4301とが、導電性フィラー4300aによって電気
的に接続される。The anisotropic conductive film 4300 has a conductive filler 4300a. Substrate 4001 and F
By thermocompression bonding with PC 4006, the conductive film 4203a on the substrate 4001 and the FPC wiring 4301 on the FPC 4006 are electrically connected by the conductive filler 4300a.
【0264】本実施例の構成は、実施例1〜実施例12
に示した構成と自由に組み合わせて実施することが可能
である。The structure of this embodiment is the same as that of Embodiments 1 to 12.
It can be implemented by freely combining with the configuration shown in FIG.
【0265】(実施例14)発光素子を用いた発光装置
は自発光型であるため、液晶ディスプレイに比べ、明る
い場所での視認性に優れ、視野角が広い。従って、様々
な電子機器の表示部に用いることができる。Example 14 Since the light emitting device using the light emitting element is a self-luminous type, it has better visibility in a bright place and a wider viewing angle than a liquid crystal display. Therefore, it can be used for a display unit of various electronic devices.
【0266】本発明の発光装置を用いた電子機器とし
て、ビデオカメラ、デジタルカメラ、ゴーグル型ディス
プレイ(ヘッドマウントディスプレイ)、ナビゲーショ
ンシステム、音響再生装置(カーオーディオ、オーディ
オコンポ等)、ノート型パーソナルコンピュータ、ゲー
ム機器、携帯情報端末(モバイルコンピュータ、携帯電
話、携帯型ゲーム機または電子書籍等)、記録媒体を備
えた画像再生装置(具体的にはDigital Versatile Disc
(DVD)等の記録媒体を再生し、その画像を表示しう
るディスプレイを備えた装置)などが挙げられる。特
に、斜め方向から画面を見る機会が多い携帯情報端末
は、視野角の広さが重要視されるため、発光装置を用い
ることが望ましい。それら電子機器の具体例を図22に
示す。As electronic equipment using the light emitting device of the present invention, video cameras, digital cameras, goggle type displays (head mount displays), navigation systems, sound reproducing devices (car audio systems, audio components, etc.), notebook type personal computers, A game device, a portable information terminal (a mobile computer, a mobile phone, a portable game machine or an electronic book, etc.), and an image reproducing device provided with a recording medium (specifically, a Digital Versatile Disc).
(A device equipped with a display capable of reproducing a recording medium such as (DVD) and displaying the image). In particular, for a portable information terminal that often sees the screen from an oblique direction, since a wide viewing angle is important, it is preferable to use a light emitting device. Specific examples of these electronic devices are shown in FIGS.
【0267】図22(A)は発光素子表示装置であり、
筐体2001、支持台2002、表示部2003、スピ
ーカー部2004、ビデオ入力端子2005等を含む。
本発明の発光装置は表示部2003に用いることができ
る。発光装置は自発光型であるためバックライトが必要
なく、液晶ディスプレイよりも薄い表示部とすることが
できる。なお、発光素子表示装置は、パソコン用、TV
放送受信用、広告表示用などの全ての情報表示用表示装
置が含まれる。FIG. 22A shows a light emitting element display device.
A housing 2001, a support base 2002, a display unit 2003, a speaker unit 2004, a video input terminal 2005 and the like are included.
The light emitting device of the present invention can be used for the display portion 2003. Since the light-emitting device is a self-luminous type, it does not require a backlight and can have a thinner display portion than a liquid crystal display. In addition, the light emitting element display device is for a personal computer, a TV
It includes all display devices for displaying information such as broadcast reception and advertisement display.
【0268】図22(B)はデジタルスチルカメラであ
り、本体2101、表示部2102、受像部2103、
操作キー2104、外部接続ポート2105、シャッタ
ー2106等を含む。本発明の発光装置は表示部210
2に用いることができる。FIG. 22B shows a digital still camera, which includes a main body 2101, a display portion 2102, an image receiving portion 2103,
An operation key 2104, an external connection port 2105, a shutter 2106 and the like are included. The light emitting device of the present invention includes a display unit 210.
2 can be used.
【0269】図22(C)はノート型パーソナルコンピ
ュータであり、本体2201、筐体2202、表示部2
203、キーボード2204、外部接続ポート220
5、ポインティングマウス2206等を含む。本発明の
発光装置は表示部2203に用いることができる。FIG. 22C shows a laptop personal computer, which has a main body 2201, a housing 2202, and a display section 2.
203, keyboard 2204, external connection port 220
5, including a pointing mouse 2206 and the like. The light emitting device of the present invention can be used for the display portion 2203.
【0270】図22(D)はモバイルコンピュータであ
り、本体2301、表示部2302、スイッチ230
3、操作キー2304、赤外線ポート2305等を含
む。本発明の発光装置は表示部2302に用いることが
できる。FIG. 22D shows a mobile computer, which has a main body 2301, a display portion 2302, and a switch 230.
3, an operation key 2304, an infrared port 2305 and the like. The light emitting device of the present invention can be used for the display portion 2302.
【0271】図22(E)は記録媒体を備えた携帯型の
画像再生装置(具体的にはDVD再生装置)であり、本
体2401、筐体2402、表示部A2403、表示部
B2404、記録媒体(DVD等)読み込み部240
5、操作キー2406、スピーカー部2407等を含
む。表示部A2403は主として画像情報を表示し、表
示部B2404は主として文字情報を表示するが、本発
明の発光装置はこれら表示部A、B2403、2404
に用いることができる。なお、記録媒体を備えた画像再
生装置には家庭用ゲーム機器なども含まれる。FIG. 22E shows a portable image reproducing device (specifically, a DVD reproducing device) provided with a recording medium, which includes a main body 2401, a housing 2402, a display portion A2403, a display portion B2404, a recording medium ( DVD, etc.) reading unit 240
5, an operation key 2406, a speaker portion 2407, and the like. The display portion A2403 mainly displays image information, and the display portion B2404 mainly displays character information. However, the light emitting device of the present invention has these display portions A, B2403, and 2404.
Can be used for. Note that the image reproducing device provided with the recording medium includes a home game machine and the like.
【0272】図22(F)はゴーグル型ディスプレイ
(ヘッドマウントディスプレイ)であり、本体250
1、表示部2502、アーム部2503を含む。本発明
の発光装置は表示部2502に用いることができる。FIG. 22F shows a goggle type display (head mounted display), which is a main body 250.
1, a display portion 2502 and an arm portion 2503 are included. The light emitting device of the present invention can be used for the display portion 2502.
【0273】図22(G)はビデオカメラであり、本体
2601、表示部2602、筐体2603、外部接続ポ
ート2604、リモコン受信部2605、受像部260
6、バッテリー2607、音声入力部2608、操作キ
ー2609、接眼部2610等を含む。本発明の発光装
置は表示部2602に用いることができる。FIG. 22G shows a video camera, which includes a main body 2601, a display portion 2602, a housing 2603, an external connection port 2604, a remote control receiving portion 2605, and an image receiving portion 260.
6, a battery 2607, a voice input unit 2608, operation keys 2609, an eyepiece unit 2610, and the like. The light emitting device of the present invention can be used for the display portion 2602.
【0274】ここで図22(H)は携帯電話であり、本
体2701、筐体2702、表示部2703、音声入力
部2704、音声出力部2705、操作キー2706、
外部接続ポート2707、アンテナ2708等を含む。
本発明の発光装置は表示部2703に用いることができ
る。なお、表示部2703は黒色の背景に白色の文字を
表示することで携帯電話の消費電流を抑えることができ
る。[0274] Here, FIG. 22H shows a mobile phone, which includes a main body 2701, a housing 2702, a display portion 2703, a voice input portion 2704, a voice output portion 2705, operation keys 2706,
An external connection port 2707, an antenna 2708, and the like are included.
The light emitting device of the present invention can be used for the display portion 2703. Note that the display portion 2703 can suppress current consumption of the mobile phone by displaying white characters on a black background.
【0275】なお、将来的に有機発光材料の発光輝度が
高くなれば、出力した画像情報を含む光をレンズ等で拡
大投影してフロント型若しくはリア型のプロジェクター
に用いることも可能となる。If the emission brightness of the organic light emitting material becomes higher in the future, it becomes possible to magnify and project the output light containing the image information with a lens or the like and use it for a front type or rear type projector.
【0276】また、上記電子機器はインターネットやC
ATV(ケーブルテレビ)などの電子通信回線を通じて
配信された情報を表示することが多くなり、特に動画情
報を表示する機会が増してきている。有機発光材料の応
答速度は非常に高いため、発光装置は動画表示に好まし
い。[0276] Further, the above electronic devices are the Internet or C
Information distributed through electronic communication lines such as ATV (cable television) is often displayed, and in particular, opportunities for displaying moving image information are increasing. Since the response speed of the organic light emitting material is very high, the light emitting device is suitable for displaying moving images.
【0277】また、発光装置は発光している部分が電力
を消費するため、発光部分が極力少なくなるように情報
を表示することが望ましい。従って、携帯情報端末、特
に携帯電話や音響再生装置のような文字情報を主とする
表示部に発光装置を用いる場合には、非発光部分を背景
として文字情報を発光部分で形成するように駆動するこ
とが望ましい。Since the light emitting device consumes power in the light emitting portion, it is desirable to display information so that the light emitting portion is reduced as much as possible. Therefore, when a light emitting device is used in a display unit mainly for character information such as a mobile information terminal, a mobile phone or a sound reproducing device, it is driven so that the character information is formed in the light emitting portion with the non-light emitting portion as the background. It is desirable to do.
【0278】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電子機器に用いることが可能であ
る。また、本実施例の電子機器は実施例1〜9に示した
いずれの構成の発光装置を用いても良い。As described above, the applicable range of the present invention is extremely wide, and the present invention can be applied to electronic devices in all fields. Further, the electronic apparatus of this embodiment may use the light emitting device having any of the configurations shown in Embodiments 1 to 9.
【0279】[0279]
【発明の効果】本発明の発光装置は、TFTの特性が画
素毎にばらついていても、電圧入力型の発光装置に比べ
て画素間で発光素子の輝度にばらつきが生じるのを防ぐ
ことができる。また、図23に示した電圧入力型の画素
のTFT51を線形領域で動作させたときに比べて、発
光素子の劣化による輝度の低下を抑えることができる。
また、有機発光層の温度が外気温や発光パネル自身が発
する熱等に左右されても、発光素子の輝度が変化するの
を抑えることができ、また温度の上昇に伴って消費電流
が大きくなるのを防ぐことができる。In the light emitting device of the present invention, even if the TFT characteristics vary from pixel to pixel, it is possible to prevent the luminance of the light emitting element from varying between pixels as compared with the voltage input type light emitting device. . Further, as compared with the case where the TFT 51 of the voltage input type pixel shown in FIG. 23 is operated in a linear region, it is possible to suppress a decrease in luminance due to deterioration of the light emitting element.
Further, even if the temperature of the organic light emitting layer is influenced by the ambient temperature or the heat generated by the light emitting panel itself, the brightness of the light emitting element can be prevented from changing, and the current consumption increases as the temperature rises. Can be prevented.
【0280】また、発光素子に一定期間ごとに逆方向バ
イアスの駆動電圧を印加する駆動方法(交流駆動)を用
いることで、発光素子の電流―電圧特性の劣化が改善さ
れ、発光素子の寿命を従来の駆動方式に比べてより長く
することが可能になる。Further, by using a driving method (AC driving) of applying a reverse bias driving voltage to the light emitting element at regular intervals, deterioration of the current-voltage characteristic of the light emitting element is improved and the life of the light emitting element is improved. It is possible to make it longer than the conventional driving method.
【図1】 本発明の発光装置のブロック図。FIG. 1 is a block diagram of a light emitting device of the present invention.
【図2】 本発明の発光装置の画素回路図。FIG. 2 is a pixel circuit diagram of a light emitting device of the invention.
【図3】 駆動における画素の概略図。FIG. 3 is a schematic diagram of pixels in driving.
【図4】 走査線及び電源線に印加される電圧のタイ
ミングチャート。FIG. 4 is a timing chart of voltages applied to scanning lines and power supply lines.
【図5】 走査線及び電源線に印加される電圧のタイ
ミングチャート。FIG. 5 is a timing chart of voltages applied to scanning lines and power supply lines.
【図6】 走査線及び電源線に印加される電圧のタイ
ミングチャート。FIG. 6 is a timing chart of voltages applied to scanning lines and power supply lines.
【図7】 走査線及び電源線に印加される電圧のタイ
ミングチャート。FIG. 7 is a timing chart of voltages applied to scanning lines and power supply lines.
【図8】 走査線及び電源線に印加される電圧のタイ
ミングチャート。FIG. 8 is a timing chart of voltages applied to scanning lines and power supply lines.
【図9】 本発明の信号線駆動回路のブロック図。FIG. 9 is a block diagram of a signal line driver circuit of the present invention.
【図10】 電流設定回路及び切り替え回路の回路図。FIG. 10 is a circuit diagram of a current setting circuit and a switching circuit.
【図11】 走査線駆動回路のブロック図。FIG. 11 is a block diagram of a scan line driver circuit.
【図12】 本発明の信号線駆動回路のブロック図。FIG. 12 is a block diagram of a signal line driver circuit of the present invention.
【図13】 電流設定回路及び切り替え回路の回路図。FIG. 13 is a circuit diagram of a current setting circuit and a switching circuit.
【図14】 本発明の発光装置の作製方法を示す図。FIG. 14 is a diagram showing a method for manufacturing a light emitting device of the present invention.
【図15】 本発明の発光装置の作製方法を示す図。FIG. 15 is a diagram showing a method for manufacturing a light emitting device of the present invention.
【図16】 本発明の発光装置の作製方法を示す図。16A to 16C are diagrams showing a method for manufacturing a light emitting device of the present invention.
【図17】 本発明の発光装置の画素の上面図。FIG. 17 is a top view of a pixel of a light emitting device of the present invention.
【図18】 本発明の発光装置の画素の断面図。FIG. 18 is a cross-sectional view of a pixel of a light emitting device of the present invention.
【図19】 本発明の発光装置の画素の断面図。FIG. 19 is a cross-sectional view of a pixel of a light emitting device of the present invention.
【図20】 本発明の発光装置の画素の断面図。FIG. 20 is a cross-sectional view of a pixel of a light emitting device of the present invention.
【図21】 本発明の発光装置の外観図及び断面図。21A and 21B are an external view and a cross-sectional view of a light-emitting device of the present invention.
【図22】 本発明の発光装置を用いた電子機器の図。22A and 22B are diagrams of an electronic device including the light-emitting device of the present invention.
【図23】 一般的な画素の回路図。FIG. 23 is a circuit diagram of a general pixel.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) G09G 3/20 641 G09G 3/20 641D 642 642A H05B 33/14 H05B 33/14 A Fターム(参考) 3K007 AB11 AB14 AB17 BA06 DB03 GA02 GA04 5C080 AA06 BB05 DD05 DD29 EE29 FF11 JJ03 JJ04 JJ06 ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 7 Identification code FI theme code (reference) G09G 3/20 641 G09G 3/20 641D 642 642A H05B 33/14 H05B 33/14 A F term (reference) 3K007 AB11 AB14 AB17 BA06 DB03 GA02 GA04 5C080 AA06 BB05 DD05 DD29 EE29 FF11 JJ03 JJ04 JJ06
Claims (7)
光装置の駆動方法であって、 第1の期間において、ビデオ信号によって定められた電
流を前記画素に供給し、前記画素が有する第1の手段に
よって前記供給された電流を電圧に変換し、 第2の期間において、前記画素が有する第2の手段によ
って前記変換された電圧に応じた大きさの電流を前記発
光素子に供給し、 第3の期間において、所定の電圧を前記画素に供給し、
前記第2の手段によって、逆方向バイアスの電圧が前記
発光素子に供給されることを特徴とする発光装置の駆動
方法。1. A method for driving a light-emitting device having a plurality of pixels each including a light-emitting element, the method including supplying a current determined by a video signal to the pixels in a first period, Means for converting the supplied current into a voltage, and supplying a current having a magnitude corresponding to the converted voltage by the second means included in the pixel to the light emitting element in the second period, In the period of 3, a predetermined voltage is supplied to the pixel,
A method for driving a light emitting device, wherein a reverse bias voltage is supplied to the light emitting element by the second means.
光装置の駆動方法であって、 1フレーム期間に第1の期間と、第2の期間と、第3の
期間とが出現し、 前記第1の期間において、アナログのビデオ信号によっ
て定められた電流を前記画素に供給し、前記画素が有す
る第1の手段によって前記供給された電流を電圧に変換
し、 前記第2の期間において、前記画素が有する第2の手段
によって前記変換された電圧に応じた大きさの電流を前
記発光素子に供給し、 前記第3の期間において、所定の電圧を前記画素に供給
し、前記第2の手段によって、逆方向バイアスの電圧が
前記発光素子に供給されることを特徴とする発光装置の
駆動方法。2. A method of driving a light emitting device having a plurality of pixels each including a light emitting element, wherein a first period, a second period, and a third period appear in one frame period, In the first period, a current defined by an analog video signal is supplied to the pixel, the supplied current is converted into a voltage by the first means included in the pixel, and in the second period, A current having a magnitude corresponding to the voltage converted by the second means included in the pixel is supplied to the light emitting element, and a predetermined voltage is supplied to the pixel in the third period, and the second means is provided. And a reverse bias voltage is supplied to the light emitting element by the method.
光装置の駆動方法であって、 nビットのデジタルのビデオ信号の各ビットにそれぞれ
対応するn個の第1の期間及びn個の第2の期間と、1
個または複数個の第3の期間とが1フレーム期間に出現
し、 前記1個または複数個の各第3の期間は、前記n個の第
2の期間のうちのいずれか異なる1つが終了した後に、
それぞれ出現し、 前記n個の各第1の期間において、nビットのデジタル
のビデオ信号の各ビットによって定められた電流を前記
画素に供給し、前記画素が有する第1の手段によって前
記供給された電流を電圧に変換し、 前記n個の各第2の期間において、前記画素が有する第
2の手段によって前記変換された電圧に応じた大きさの
電流を前記発光素子に供給し、 前記1個または複数個の各第3の期間において、所定の
電圧を前記画素に供給し、前記第2の手段によって、逆
方向バイアスの電圧が前記発光素子に供給されることを
特徴とする発光装置の駆動方法。3. A driving method of a light emitting device having a plurality of pixels provided with a light emitting element, comprising n first periods and n first periods respectively corresponding to respective bits of an n-bit digital video signal. 2 periods and 1
And one or more third periods appear in one frame period, and each of the one or more third periods ends any one of the n second periods that is different. later,
Appearing respectively, supplying a current defined by each bit of the n-bit digital video signal to the pixel in each of the n first periods, and the current is supplied by the first means included in the pixel. Converting a current into a voltage, supplying a current having a magnitude corresponding to the converted voltage by the second means included in the pixel to the light emitting element in each of the n second periods; Alternatively, a predetermined voltage is supplied to the pixel in each of a plurality of third periods, and a reverse bias voltage is supplied to the light emitting element by the second means. Method.
光装置の駆動方法であって、 nビットのデジタルのビデオ信号の各ビットにそれぞれ
対応するn個の第1の期間及びn個の第2の期間と、1
個の第3の期間とが1フレーム期間に出現し、 前記n個の各第1の期間において、nビットのデジタル
のビデオ信号の各ビットによって定められた電流を前記
画素に供給し、前記画素が有する第1の手段によって前
記供給された電流を電圧に変換し、 前記n個の各第2の期間において、前記画素が有する第
2の手段によって前記変換された電圧に応じた大きさの
電流を前記発光素子に供給し、 前記1個の第3の期間において、所定の電圧を前記画素
に供給し、前記第2の手段によって、逆方向バイアスの
電圧が前記発光素子に供給されることを特徴とする発光
装置の駆動方法。4. A driving method of a light emitting device having a plurality of pixels provided with a light emitting element, comprising n first periods and n first periods respectively corresponding to respective bits of an n-bit digital video signal. 2 periods and 1
Third third periods appear in one frame period, and in each of the n first periods, supply a current determined by each bit of an n-bit digital video signal to the pixel, Converts the supplied current into a voltage by the first means included in, and a current having a magnitude corresponding to the voltage converted by the second means included in the pixel in each of the n second periods. Is supplied to the light emitting element, a predetermined voltage is supplied to the pixel in the one third period, and a reverse bias voltage is supplied to the light emitting element by the second means. A method for driving a light-emitting device, which is characterized.
光装置の駆動方法であって、 nビットのデジタルのビデオ信号の各ビットにそれぞれ
対応するn個の第1の期間及びn個の第2の期間と、1
個の第3の期間とが1フレーム期間に出現し、 前記n個の各第1の期間において、nビットのデジタル
のビデオ信号の各ビットによって定められた電流を前記
画素に供給し、前記画素が有する第1の手段によって前
記供給された電流を電圧に変換し、 前記n個の各第2の期間において、前記画素が有する第
2の手段によって前記変換された電圧に応じた大きさの
電流を前記発光素子に供給し、 前記1個の第3の期間において、所定の電圧を前記画素
に供給し、前記第2の手段によって、逆方向バイアスの
電圧が前記発光素子に供給され、 前記n個の第1の期間及び前記n個の第2の期間の長さ
を加算した長さと、前記n個の第1の期間及び前記n個
の第2の期間において前記発光素子に供給される電圧と
の積の絶対値は、前記第3の期間の長さと、前記第3の
期間において前記発光素子に供給される電圧との積の絶
対値と等しいことを特徴とする発光装置の駆動方法。5. A driving method of a light emitting device having a plurality of pixels provided with a light emitting element, comprising n first periods and n first periods respectively corresponding to respective bits of an n-bit digital video signal. 2 periods and 1
Third third periods appear in one frame period, and in each of the n first periods, supply a current determined by each bit of an n-bit digital video signal to the pixel, Converts the supplied current into a voltage by the first means included in, and a current having a magnitude corresponding to the voltage converted by the second means included in the pixel in each of the n second periods. Is supplied to the light emitting element, a predetermined voltage is supplied to the pixel in the one third period, and a reverse bias voltage is supplied to the light emitting element by the second means. Number of the first periods and the n second periods, and a voltage supplied to the light emitting element in the n first periods and the n second periods. The absolute value of the product of A method for driving a light emitting device, wherein the absolute value of the product of the length and the voltage supplied to the light emitting element in the third period is equal.
と第3の期間とが出現する発光装置の駆動方法であっ
て、 前記第1、前記第2及び前記第3の期間において、前記
発光装置が有する第1のトランジスタと第2のトランジ
スタはゲートが互いに接続されており、前記第2のトラ
ンジスタの第2の端子は発光素子の画素電極に接続され
ており、 前記第1の期間において、ビデオ信号の各ビットによっ
て定められた電流が前記第1のトランジスタの第1の端
子と第2の端子の間に流れ、前記第1のトランジスタの
ゲートと第2の端子が接続され、なおかつ前記第1及び
前記第2のトランジスタの第1の端子に第1の電圧が印
加され、 前記第2の期間において、前記第1のトランジスタのゲ
ートと第2の端子が電気的に分離され、なおかつ前記第
1及び前記第2のトランジスタの第1の端子に前記第1
の電圧が印加され、 前記第3の期間において、前記第1のトランジスタのゲ
ートと第2の端子が接続され、前記第1及び第2のトラ
ンジスタのゲートに第2の電圧が印加されることで前記
第2のトランジスタがオンになり、なおかつ前記第1及
び第2のトランジスタの第1の端子に第3の電圧が印加
され、 前記第1の電圧と前記第3の電圧は、前記発光素子の対
向電極の電圧を基準として、極性が逆になっていること
を特徴とする発光装置の駆動方法。6. A method for driving a light emitting device, wherein a first period, a second period and a third period appear in one frame period, wherein the first, second and third periods are used. The gates of the first transistor and the second transistor of the light emitting device are connected to each other, and the second terminal of the second transistor is connected to the pixel electrode of the light emitting element. In the period, a current determined by each bit of the video signal flows between the first terminal and the second terminal of the first transistor, the gate of the first transistor and the second terminal are connected, Furthermore, a first voltage is applied to the first terminals of the first and second transistors, and the gate of the first transistor and the second terminal are electrically separated in the second period. Before Wherein the first and the first terminal of the second transistor first
Is applied, the gate of the first transistor is connected to the second terminal in the third period, and the second voltage is applied to the gates of the first and second transistors. The second transistor is turned on, a third voltage is applied to the first terminals of the first and second transistors, and the first voltage and the third voltage are applied to the light emitting element. A method for driving a light emitting device, wherein the polarities are opposite with respect to the voltage of the counter electrode.
タと前記第2のトランジスタは、極性が同じであること
を特徴とする発光装置の駆動方法。7. The method for driving a light emitting device according to claim 6, wherein the first transistor and the second transistor have the same polarity.
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