JP3810724B2 - Light-emitting device and an electronic device - Google Patents

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【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、基板上に形成された発光素子を、該基板とカバー材の間に封入した発光パネルに関する。 The present invention is a light emitting element formed on a substrate, a light emitting panel in which sealed between the substrate and the cover member. また、該発光パネルにコントローラを含むIC等を実装した、発光モジュールに関する。 Further, mounting the IC and the like including a controller to the light emitting panel, a light emitting module. なお本明細書において、発光パネル及び発光モジュールを共に発光装置と総称する。 In this specification, generically referred to as both the light emitting device emitting panel and a light emitting module. 本発明はさらに、該発光装置の駆動方法及び該発光装置を用いた電子機器に関する。 The present invention further relates to an electronic apparatus using the driving method and the light emitting device of the light emitting device.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
発光素子は自ら発光するため視認性が高く、液晶表示装置(LCD)で必要なバックライトが要らず薄型化に最適であると共に、視野角にも制限が無い。 Emitting element has high visibility for emitting light themselves, with the required backlight in a liquid crystal display device (LCD) is optimal for thinning requires no, there is no limitation on a viewing angle. そのため、近年発光素子を用いた発光装置は、CRTやLCDに代わる表示装置として注目されている。 Therefore, the light-emitting device using a recently-emitting element has attracted attention as a display device in place of a CRT or LCD.
【0003】 [0003]
なお、本明細書において発光素子は、電流または電圧によって輝度が制御される素子を意味しており、OLED(Organic Light Emitting Diode)や、FED(Field Emission Display)に用いられているMIM型の電子源素子(電子放出素子)等を含んでいる。 The light-emitting device in this specification is meant an element whose luminance is controlled by current or voltage, OLED (Organic Light Emitting Diode) and electronic of the MIM type used in the FED (Field Emission Display) Motoko Minamoto includes (electron-emitting device) or the like.
【0004】 [0004]
OLEDは、電場を加えることで発生するルミネッセンス(Electroluminescence)が得られる有機化合物(有機発光材料)を含む層(以下、有機発光層と記す)と、陽極層と、陰極層とを有している。 OLED is an organic compound which luminescence (Electroluminescence) is obtained generated by application of an electric field layer containing (organic light emitting material) (hereinafter, referred to as organic light-emitting layer) and has an anode layer, a cathode layer . 有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光(蛍光)と三重項励起状態から基底状態に戻る際の発光(リン光)とがあるが、本発明の発光装置は、上述した発光のうちの、いずれか一方の発光を用いていても良いし、または両方の発光を用いていても良い。 The luminescence in the organic compound, there are the light emission upon return light emission upon return from a singlet excited state to a ground state (fluorescence) from a triplet excited state to a ground state (phosphorescence), the light emitting device of the present invention , of the light-emitting described above, may be formed using either one of the light emitting, or may be formed using both light emission.
【0005】 [0005]
なお、本明細書では、OLEDの陽極と陰極の間に設けられた全ての層を有機発光層と定義する。 In this specification, all layers provided between the anode and the cathode of the OLED are defined as the organic light emitting layer. 有機発光層には具体的に、発光層、正孔注入層、電子注入層、正孔輸送層、電子輸送層等が含まれる。 Specifically the organic light emitting layer, light emitting layer, a hole injection layer, an electron injection layer, a hole transport layer include an electron transport layer and the like. 基本的にOLEDは、陽極/発光層/陰極が順に積層された構造を有しており、この構造に加えて、陽極/正孔注入層/発光層/陰極や、陽極/正孔注入層/発光層/電子輸送層/陰極等の順に積層した構造を有していることもある。 Basically OLED, has an anode / emitting layer / cathode are sequentially stacked, in addition to this structure, an anode / hole injection layer / light emitting layer / cathode or anode / hole injection layer / sometimes it has layered in this order of the light-emitting layer / electron transporting layer / cathode or the like.
【0006】 [0006]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
図23に、一般的な発光装置の画素の構成を示す。 23 shows a configuration of a pixel of a conventional light emitting device. 図23に示した画素は、TFT50、51と、保持容量52と、発光素子53とを有している。 Pixel shown in FIG. 23, a TFT50,51, a storage capacitor 52, and a light-emitting element 53.
【0007】 [0007]
TFT50は、ゲートが走査線55に接続されており、ソースとドレインが一方は信号線54に、もう一方はTFT51のゲートに接続されている。 TFT50 has its gate connected to the scanning line 55, the one source and the drain to the signal line 54, and the other is connected to the gate of the TFT 51. TFT51は、ソースが電源56に接続されており、ドレインが発光素子53の陽極に接続されている。 TFT51 has a source connected to a power source 56, the drain is connected to the anode of the light emitting element 53. 発光素子53の陰極は電源57に接続されている。 Cathode of the light emitting element 53 is connected to a power source 57. 保持容量52はTFT51のゲートとソース間の電圧を保持するように設けられている。 Storage capacitor 52 is provided to hold the gate-source voltage of the TFT 51.
【0008】 [0008]
走査線55の電圧によりTFT50がオンになると、信号線54に入力されたビデオ信号がTFT51のゲートに入力される。 When the voltage of the scanning line 55 TFT 50 is turned on, the input video signal to the signal line 54 is input to the gate of the TFT 51. ビデオ信号が入力されると、入力されたビデオ信号の電圧に従って、TFT51のゲート電圧(ゲートとソース間の電圧差)が定まる。 When the video signal is input, according to the voltage of the input video signal, (the voltage difference between the gate and the source) the gate voltage of the TFT51 is determined. そして、該ゲート電圧によって流れるTFT51のドレイン電流は、発光素子53に供給され、発光素子53は供給された電流によって発光する。 The drain current of TFT51 flowing by the gate voltage is supplied to the light emitting element 53, the light emitting element 53 emits light by the supplied current.
【0009】 [0009]
ところで、ポリシリコンで形成されたTFTは、アモルファスシリコンで形成されたTFTよりも電界効果移動度が高く、オン電流が大きいので、発光素子パネルのトランジスタとしてより適している。 Incidentally, the TFT formed of polysilicon, the field effect mobility than a TFT formed of an amorphous silicon is high, the on-current is large, is more suitable as a transistor for light-emitting element panel.
【0010】 [0010]
しかし、ポリシリコンを用いてTFTを形成しても、その電気的特性は所詮単結晶シリコン基板に形成されるMOSトランジスタの特性に匹敵するものではない。 However, even if a TFT is formed by using polysilicon, its electrical properties are not comparable to the characteristics of the MOS transistor which is after all formed on a single crystal silicon substrate. 例えば、電界効果移動度は単結晶シリコンの1/10以下である。 For example, the field effect mobility is less than 1/10 of a single crystal silicon. また、ポリシリコンを用いたTFTは、結晶粒界に形成される欠陥に起因して、その特性にばらつきが生じやすいといった問題点を有している。 Further, TFT using polysilicon, due to defects formed on the crystal grain boundary, has a problem that variation is likely to occur in their characteristics.
【0011】 [0011]
図23に示した画素において、TFT51の閾値やオン電流等の特性が画素毎にばらつくと、ビデオ信号の電圧が同じであってもTFT51のドレイン電流の大きさが画素間で異なり、発光素子53の輝度にばらつきが生じる。 In the pixel shown in FIG. 23, the characteristics such as the threshold and the on-state current of TFT51 varies for each pixel, the magnitude of the drain current of the TFT51 be a voltage of the video signal is the same differs among pixels, the light emitting element 53 variation in the luminance.
【0012】 [0012]
また、OLEDを用いた発光装置を実用化する上で問題となっているのが、有機発光層の劣化によるOLEDの寿命の短さであった。 Moreover, has become a problem in the practical use of the light-emitting device using the OLED has a short lifetime of the OLED due to deterioration of the organic light emitting layer. 有機発光材料は水分、酸素、光、熱に弱く、これらのものによって劣化が促進される。 The organic light-emitting material moisture, oxygen, light, susceptible to thermal degradation by these things is promoted. 具体的には、発光装置を駆動するデバイスの構造、有機発光材料の特性、電極の材料、作製工程における条件、発光装置の駆動方法等により、その劣化の速度が左右される。 Specifically, the structure of a device for driving the light emitting device, characteristics of the organic light emitting material, electrode material, conditions in a manufacturing process, the driving method and the like of the light emitting device, the rate of deterioration is affected.
【0013】 [0013]
有機発光層にかかる電圧が一定であっても、有機発光層が劣化するとOLEDの輝度は低下し、表示する画像は不鮮明になる。 Be a voltage applied to the organic light emitting layer is constant, when the organic light emitting layer is deteriorated brightness of the OLED is lowered, an image to be displayed becomes unclear.
【0014】 [0014]
また、有機発光層の温度は、外気温やOLEDパネル自身が発する熱等に左右されるが、一般的にOLEDは温度によって流れる電流の値が変化する。 The temperature of the organic light emitting layer is dependent on heat or the like emitted by the outside temperature or OLED panel itself, generally OLED changes the value of the current flowing through the temperature. 具体的には、電圧が一定のとき、有機発光層の温度が高くなると、OLEDに流れる電流は大きくなる。 Specifically, when the voltage is constant, the temperature of the organic light-emitting layer is increased, the current flowing through the OLED is increased. そしてOLEDに流れる電流とOLEDの輝度は比例関係にあるため、OLEDに流れる電流が大きければ大きいほど、OLEDの輝度は高くなる。 And because the luminance of the current and OLED flowing to the OLED is a proportional relationship, the larger the current flowing through the OLED, the luminance of the OLED becomes higher. このように、有機発光層の温度によってOLEDの輝度が変化するため、所望の階調を表示することが難しく、温度の上昇に伴って発光装置の消費電流が大きくなる。 Thus, in order to change the luminance of the OLED depending on the temperature of the organic light emitting layer, it is difficult to display the desired gray level, the current consumption of the light emitting device increases with increasing temperature.
【0015】 [0015]
なお、発光素子に一定期間ごとに逆の極性の駆動電圧をかけることによって、発光素子の電流―電圧特性の劣化が改善されることは既に見出されている(例えば、特許文献1参照)。 Note that by applying a reverse polarity of the drive voltage at regular intervals to the light emitting element, current of the light emitting device - the deterioration of the voltage characteristic is improved are already found (e.g., see Patent Document 1).
【0016】 [0016]
【特許文献1】 [Patent Document 1]
Dechun ZOU, Masayuki YAHIRO and Tetsuo TSUTSUI, "JPN. J. Appl. Phys.", 15 November 1998, Part 2 VOL.37, NO.11B pp. L1406-L1408 Dechun ZOU, Masayuki YAHIRO and Tetsuo TSUTSUI, "JPN. J. Appl. Phys.", 15 November 1998, Part 2 VOL.37, NO.11B pp. L1406-L1408
【0017】 [0017]
上記文献1には、一定期間毎に発光素子に逆方向バイアスの電圧を印加すると発光素子劣化を抑えることができることが紹介されている。 The above document 1, it is possible to suppress the light-emitting element deterioration and applying a reverse bias voltage to the light emitting element every certain period is introduced. しかし、アクティブマトリクス型の発光装置の具体的な構成及び駆動方法に関しては記載されていない。 However, not described with respect to specific construction and driving method of an active matrix light-emitting device.
【0018】 [0018]
本発明は上述した問題に鑑み、発光素子に供給される電流を制御するTFTの特性によって、発光素子の輝度がばらつくのを防ぐことができ、有機発光層の劣化による発光素子の輝度の低下を防ぎ、なおかつ有機発光層の劣化や温度変化に左右されずに一定の輝度を得ることができる発光装置の提供を課題とする。 The present invention has been made in view of the problems described above, the characteristics of the TFT for controlling the current supplied to the light emitting element, it is possible to prevent the luminance of the light emitting element varies, a decrease in luminance of the light emitting element due to the deterioration of the organic light-emitting layer prevent, yet an object to provide a light emitting device capable of obtaining a constant luminance irrespective of the deterioration or temperature change in the organic light-emitting layer.
【0019】 [0019]
【課題を解決するための手段】 In order to solve the problems]
本発明者は、OLEDに印加される電圧を一定に保って発光させるのと、OLEDに流れる電流を一定に保って発光させるのとでは、後者の方が、劣化によるOLEDの輝度の低下が小さいことに着目した。 The present inventor has a cause to emit light while maintaining the voltage applied to the OLED constant, in the cause of the current flowing through the OLED to emit light held constant, the latter is, small decrease in luminance of the OLED due to deterioration especially focused. なお本明細書において、発光素子に流れる電流を駆動電流と呼び、発光素子に印加される電圧を駆動電圧と呼ぶ。 In this specification, referred to the current flowing through the light emitting element and the driving current, the voltage applied to the light-emitting element is referred to as a drive voltage.
【0020】 [0020]
そして、発光素子の輝度をTFTに印加する電圧によって制御するのではなく、TFTに流れる電流を信号線駆動回路において制御することで、TFTの特性に左右されずに発光素子に流れる電流を所望の値に保つことができ、またOLEDの劣化によるOLEDの輝度の変化を防ぐことができるのではないかと考えた。 Then, rather than the luminance of the light emitting element of controlling the voltage applied to the TFT, by controlling the current flowing through the TFT in the signal line driver circuit, a current desired flowing through the light emitting element without being influenced by the characteristics of the TFT can be kept to a value, also I thought that it would be able to prevent a change in the luminance of the OLED due to deterioration of the OLED.
【0021】 [0021]
さらに、上記文献1において紹介されているように、発光素子に一定期間ごとに逆の極性の駆動電圧をかけることによって、発光素子の電流―電圧特性の劣化が改善されることが見出されている。 Furthermore, as introduced in the above document 1, by applying a reverse polarity of the drive voltage at regular intervals to the light emitting element, current of the light emitting device - has been found that the deterioration of the voltage characteristic is improved there. この性質を利用し、本発明は上述した構成に加えて、一定期間毎に発光素子に逆方向バイアスの電圧を印加する。 Utilizing this property, the present invention is in addition to the aforementioned configuration, a voltage of reverse bias to the light emitting element at regular intervals. なお、発光素子はダイオードであるため、順方向バイアス電圧を印加すると発光し、逆方向バイアスの電圧を印加すると発光素子は発光しない。 Since the light emitting device is a diode, discharge when applying a forward bias voltage, the light emitting element and applying a reverse bias voltage does not emit light.
【0022】 [0022]
上記構成のように、発光素子に一定期間ごとに逆方向バイアスの駆動電圧を印加する駆動方法(交流駆動)を用いることで、発光素子の電流―電圧特性の劣化が改善され、発光素子の寿命を従来の駆動方式に比べて長くすることが可能になる。 As the above-described configuration, the driving method of applying a driving voltage of reverse bias at regular intervals to the light emitting device (AC drive) by using the current of the light emitting element - the deterioration of the voltage characteristic is improved, the lifetime of the light-emitting element the makes it possible to increase compared with the conventional driving method.
【0023】 [0023]
上記2つの構成が相乗効果をもたらし、より有機発光層の劣化による輝度の低下を防ぐことができ、なおかつTFTの特性に左右されずに発光素子に流れる電流を所望の値に保つことができる。 The above two configurations resulted in a synergistic effect, more it is possible to prevent a reduction in luminance due to degradation of the organic light emitting layer, yet the current flowing through the light emitting element without being influenced by the characteristics of the TFT can be maintained to a desired value.
【0024】 [0024]
また上述したように、交流駆動において、1フレーム期間ごとに画像の表示を行う場合、観察者の目にフリッカとしてちらつきが生じてしまうことがある。 Further, as described above, in the AC drive, when performing display of an image for each frame period, it may flicker as a flicker to the eyes of the observer occurs. そのため、交流駆動の場合は、順方向バイアスの電圧のみ印加する直流駆動において観察者の目にフリッカが生じない程度の周波数よりも、高い周波数で発光装置を駆動し、フリッカの発生を防ぐようにするのが好ましい。 Therefore, if the AC driving, than the frequency of the extent to flicker to the eye of the observer does not occur in the DC drive of applying only the voltage of the forward bias, and driving the light emitting device at high frequencies, to prevent occurrence of flicker it is preferable to.
【0025】 [0025]
本発明は上述した構成によって、発光素子に供給される電流を制御するためのTFTの特性が、画素毎にばらついていても、図23に示した一般的な発光装置に比べて画素間で発光素子の輝度にばらつきが生じるのを防ぐことができる。 The configuration present invention described above, characteristics of the TFT for controlling the current supplied to the light emitting element, even varies for each pixel, the light emitting among pixels than the general light emitting device shown in FIG. 23 it is possible to prevent the variation in brightness of the element occurs. また、図23に示した電圧入力型の画素のTFT51を線形領域で動作させたときに比べて、発光素子の劣化による輝度の低下を抑えることができる。 Furthermore, as compared to when the TFT51 voltage input type of the pixel illustrated in FIG. 23 is operated in a linear region, suppress the deterioration in luminance due to deterioration of the light emitting element. また、有機発光層の温度が外気温や発光パネル自身が発する熱等に左右されても、発光素子の輝度が変化するのを抑えることができ、また温度の上昇に伴って消費電流が大きくなるのを防ぐことができる。 The temperature of the organic light emitting layer is also dependent on heat or the like emitted by the outside air temperature and a light emitting panel itself, it is possible to suppress the luminance of the light emitting device to change, also the current consumption is increased with increasing temperature it is possible to prevent the.
【0026】 [0026]
なお、本発明の発光装置において、画素に用いるトランジスタは単結晶シリコンを用いて形成されたトランジスタであっても良いし、多結晶シリコンやアモルファスシリコンを用いた薄膜トランジスタであっても良い。 Note that, in the light-emitting device of the present invention, to the transistor used in the pixel may be a transistor formed using a single crystal silicon may be a thin film transistor using a polycrystalline silicon or amorphous silicon. また、有機半導体を用いたトランジスタであっても良い。 Further, it may be a transistor using an organic semiconductor.
【0027】 [0027]
なお本発明の発光装置の画素に設けられたトランジスタは、シングルゲート構造を有していても良いし、ダブルゲート構造やそれ以上のゲート電極を有するマルチゲート構造であっても良い。 Incidentally transistor provided in a pixel of a light-emitting device of the present invention may have a single-gate structure, may have a multi-gate structure having a double gate structure or more gate electrodes.
【0028】 [0028]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
図1に本発明の発光装置の構成を、ブロック図で示す。 The structure of the light-emitting device of the present invention in FIG. 1, shown in block diagram. 100は画素部であり、複数の画素101がマトリクス状に配置されている。 100 denotes a pixel portion, a plurality of pixels 101 are arranged in a matrix. また102は信号線駆動回路、103は走査線駆動回路である。 The 102 signal line driver circuit, 103 is a scanning line driving circuit.
【0029】 [0029]
なお図1では信号線駆動回路102と走査線駆動回路103が、画素部100と同じ基板上に形成されているが、本発明はこの構成に限定されない。 Note Figure 1, the signal line driver circuit 102 and the scanning line driver circuit 103, are formed on the same substrate as the pixel portion 100, the present invention is not limited to this structure. 信号線駆動回路102と走査線駆動回路103とが画素部100と異なる基板上に形成され、FPC等のコネクターを介して、画素部100と接続されていても良い。 A signal line driver circuit 102 and the scanning line driving circuit 103 is formed on a substrate different from the pixel portion 100 through a connector such as an FPC, it may be connected to the pixel portion 100. また、図1では信号線駆動回路102と走査線駆動回路103は1つづつ設けられているが、本発明はこの構成に限定されない。 Although the scanning line driving circuit 103 and the signal line driver circuit 102 in FIG. 1 are provided one by one, the present invention is not limited to this structure. 信号線駆動回路102と走査線駆動回路103の数は設計者が任意に設定することができる。 The number of the signal line driver circuit 102 and the scanning line driver circuit 103 may be a designer to arbitrarily set.
【0030】 [0030]
なお本明細書において接続とは、特に記載のない限り電気的な接続を意味する。 Note the connecting herein means as long as the electrical connection otherwise stated. 逆に切り離すとは、接続していない状態を意味する。 Detach and, on the other hand, it refers to a state that is not connected.
【0031】 [0031]
また図1では図示していないが、画素部100には信号線S1〜Sx、電源線V1〜Vx、走査線G1〜Gyが設けられている。 Although not shown in FIG. 1, the signal line S1~Sx the pixel portion 100, a power supply line V1 to Vx, the scanning line G1~Gy are provided. なお信号線と電源線の数は必ずしも同じであるとは限らない。 Note the number of signal lines and power supply lines are not always the same. またこれらの配線を必ず全て有していなくとも良く、これらの配線の他に、別の異なる配線が設けられていても良い。 Also it may not have necessarily all of these lines, in addition to these lines, another different wiring may be provided.
【0032】 [0032]
信号線駆動回路102は、入力されたビデオ信号の電圧に見合った大きさの電流を各信号線S1〜Sxに供給することができ、なおかつ逆方向バイアスの電圧を発光素子104に印加するときには、発光素子104に供給される電流または電圧の大きさを制御するTFTがオンになるような電圧を、該TFTのゲートに印加することができる回路であれば良い。 The signal line driver circuit 102, when it is possible to supply a current having a magnitude commensurate with the voltage of the input video signals to the signal lines S1 to Sx, applies a reverse bias voltage to the light emitting element 104 and yet are a voltage such as TFT for controlling the magnitude of current or voltage supplied to the light emitting element 104 is turned on, may be any circuit which can be applied to the gate of the TFT. 具体的に本実施の形態では、信号線駆動回路102は、シフトレジスタ102aと、デジタルビデオ信号を記憶することができる記憶回路A102b、記憶回路B102cと、該デジタルビデオ信号の電圧に見合った大きさの電流を定電流源を用いて生成する電流変換回路102dと、該生成された電流を信号線に供給し、逆方向バイアスを印加する期間においてのみ、発光素子104に供給される電流または電圧の大きさを制御するTFTのゲートに、該TFTがオンになるような電圧を印加することができる切り替え回路102eとを有している。 In the form of a specific embodiment, the signal line driver circuit 102 includes a shift register 102a, a memory circuit A102b capable of storing digital video signals, a memory circuit B102c, size commensurate with the voltage of said digital video signal is current converter circuit 102d of the current is generated using a constant current source supplies a current that is the generated signal line, in a period for applying a reverse bias only, the current or voltage supplied to the light emitting element 104 the gate of the TFT for controlling the size, and a switching circuit 102e capable of applying a voltage such that the TFT is turned on. なお、本発明の発光装置の信号線駆動回路102は上述した構成に限定されない。 Note that the signal line driver circuit 102 of the light-emitting device of the present invention is not limited to the above-described configuration. また、図1ではデジタルのビデオ信号(デジタルビデオ信号)に対応した信号線駆動回路であるが、本発明の信号線駆動回路はこれに限定されず、アナログのビデオ信号(アナログビデオ信号)に対応していても良い。 Although a signal line driver circuit corresponding to the digital video signal in FIG. 1 (a digital video signal), the signal line driver circuit of the present invention is not limited thereto, corresponding to the analog video signal (analog video signal) it may have.
【0033】 [0033]
なお、本明細書において電圧とは、特に記載のない限りグラウンドとの電位差を意味する。 The voltage in this specification means a potential difference between the ground unless otherwise specified.
【0034】 [0034]
図2に、図1で示した画素101の詳しい構成を示す。 Figure 2 shows a detailed structure of the pixel 101 shown in FIG. 図2に示す画素101は、信号線Si(S1〜Sxのうちの1つ)、走査線Gj(G1〜Gyのうちの1つ)及び電源線Vi(V1〜Vxのうちの1つ)を有している。 Pixel 101 shown in FIG. 2, (one of S1 to Sx) signal line Si, the scan line Gj (one of G1 to Gy) and a power supply line Vi (one of V1 to Vx) It has. また画素101は、トランジスタTr1、Tr2、Tr3、Tr4、発光素子104及び保持容量105を有している。 The pixel 101 includes a transistor Tr1, Tr2, Tr3, Tr4, the light emitting element 104 and the storage capacitor 105. 保持容量105はトランジスタTr1及びTr2のゲートとソースの間の電圧(ゲート電圧)をより確実に保持するために設けられているが、必ずしも設ける必要はない。 Holding capacitor 105 is provided in order to more reliably hold the voltage (gate voltage) between the gate and source of the transistor Tr1 and Tr2, need not necessarily be provided.
【0035】 [0035]
トランジスタTr3のゲートは走査線Gjに接続されている。 The gate of the transistor Tr3 is connected to the scanning line Gj. そしてトランジスタTr3のソースとドレイン(いずれか一方を第1の端子とし、もう一方を第2の端子とする)は、一方は信号線Siに、他方はトランジスタTr1の第2の端子に接続されている。 Then (as either the first terminal one, the other to the second terminal) source and drain of the transistor Tr3, one to the signal line Si, the other is connected to the second terminal of the transistor Tr1 there.
【0036】 [0036]
トランジスタTr4のゲートは走査線Gjに接続されている。 The gate of the transistor Tr4 is connected to the scanning line Gj. そしてトランジスタTr4の第1の端子と第2の端子は、一方は信号線Siに、他方はトランジスタTr1及びTr2のゲートに接続されている。 The first terminal and the second terminal of the transistor Tr4, the one to the signal line Si, the other is connected to the gate of the transistor Tr1 and Tr2.
【0037】 [0037]
トランジスタTr1とTr2のゲートは、互いに接続されている。 The gate of the transistor Tr1 and Tr2 are connected to each other. トランジスタTr1とTr2の第1の端子は、共に電源線Viに接続されている。 The first terminal of the transistor Tr1 and Tr2 are both connected to the power supply line Vi. そして、トランジスタTr2の第2の端子は、発光素子104の画素電極に接続されている。 The second terminal of the transistor Tr2 is connected to the pixel electrode of the light emitting element 104. 保持容量105が有する2つの電極は、一方はトランジスタTr1及びTr2のゲートに、もう一方は電源線Viに接続されている。 Two electrodes holding capacitor 105 has, one to the gate of the transistor Tr1 and Tr2, the other is connected to the power supply line Vi.
【0038】 [0038]
発光素子104は陽極と陰極を有しており、本明細書では、陽極を画素電極として用いる場合は陰極を対向電極と呼び、陰極を画素電極として用いる場合は陽極を対向電極と呼ぶ。 The light emitting element 104 has an anode and a cathode, in this specification, referred to as the counter electrode of the cathode when the anode is used as the pixel electrode, when the cathode is used as the pixel electrode is referred to as anode and the counter electrode. 対向電極の電圧は一定の高さに保たれている。 Voltage of the counter electrode is held at a fixed height.
【0039】 [0039]
なお、トランジスタTr1及びTr2はnチャネル型トランジスタとpチャネル型トランジスタのどちらでも良い。 The transistors Tr1 and Tr2 may be either n-channel transistor and a p-channel transistor. ただし、トランジスタTr1及びTr2の極性は同じである。 However, the polarity of the transistors Tr1 and Tr2 are the same. そして、陽極を画素電極として用い、陰極を対向電極として用いる場合、トランジスタTr1及びTr2はpチャネル型トランジスタであるのが望ましい。 Then, using the anodic as pixel electrodes, when the cathode is used as a counter electrode, the transistors Tr1 and Tr2 is desirably a p-channel transistor. 逆に、陽極を対向電極として用い、陰極を画素電極として用いる場合、トランジスタTr1及びTr2はnチャネル型トランジスタであるのが望ましい。 Conversely, using an anode as the counter electrode, when the cathode is used as the pixel electrodes, transistors Tr1 and Tr2 is desirably an n-channel transistor.
【0040】 [0040]
トランジスタTr3、Tr4は、nチャネル型トランジスタとpチャネル型トランジスタのどちらでも良いが、ともに同じ極性を有している。 Transistors Tr3, Tr4 is may be either n-channel transistor and a p-channel transistor, both have the same polarity.
【0041】 [0041]
次に、本実施の形態の発光装置の動作について図3を用いて説明する。 Next, the operation of the light-emitting device of the present embodiment will be described with reference to FIG. 本発明の発光装置の動作は、各ラインの画素毎に書き込み期間Taと表示期間Tdと、逆バイアス期間Tiとに分けて説明することができる。 Operation of the light emitting device of the present invention, a display period Td and write period Ta for each pixel of each line, can be divided into a reverse bias period Ti. 図3は、各期間におけるトランジスタTr1とTr2と発光素子104の接続を簡単に示した図であり、ここではTr1及びTr2がpチャネル型TFTで、発光素子104の陽極を画素電極として用いた場合を例に挙げる。 Figure 3 is a diagram simply showing a connection of the transistors Tr1 and Tr2 and the light emitting element 104 for each period, where Tr1 and Tr2 is a p-channel type TFT, when using an anode of the light emitting element 104 as the pixel electrode the listed examples.
【0042】 [0042]
まず、各ラインの画素において書き込み期間Taが開始されると、電源線V1〜Vxの電圧を、トランジスタTr2がオンになったときに順方向バイアスの電流が発光素子に流れる程度の高さに保つ。 First, the writing period Ta is started in the pixels of each line to keep the voltage of the power supply line V1 to Vx, the height of the extent to which the current of the forward bias is flowing through the light emitting element when the transistor Tr2 is turned on . なお図1ではモノクロの画像を表示する発光装置の構成を示しているが、本発明はカラーの画像を表示する発光装置であっても良い。 Although shows a configuration of a light emitting device for displaying a monochrome image in FIG. 1, the present invention may be a light emitting device for displaying a color image. その場合、電源線V1〜Vxの電圧の高さを全て同じに保たなくても良く、対応する色毎に変えるようにしても良い。 In that case, may not remain all the same height of the voltage of the power supply line V1 to Vx, it may be changed to the corresponding color.
【0043】 [0043]
そして、走査線駆動回路103によって各ラインの走査線が順に選択され、トランジスタTr3とTr4がオンになる。 The scan line of each line are sequentially selected by the scanning line drive circuit 103, the transistors Tr3 and Tr4 are turned on. なお、各走査線の選択される期間は互いに重ならない。 The selection is the period of each scan line do not overlap each other. そして、信号線駆動回路102に入力されるビデオ信号に基づき、信号線S1〜Sxと電源線V1〜Vxの間に、それぞれビデオ信号に応じた電流(以下、信号電流Ic)が流れる。 Then, based on a video signal inputted to the signal line driver circuit 102, between the signal line S1~Sx and the power supply line V1 to Vx, respectively current corresponding to a video signal (hereinafter, the signal current Ic) flows.
【0044】 [0044]
図3(A)に、書き込み期間Taにおいて、信号線Siにビデオ信号に応じた信号電流Icが流れた場合の、画素101の概略図を示す。 In FIG. 3 (A), shown in the writing period Ta, in the case where the signal current Ic in accordance with the video signal flows to the signal line Si, a schematic diagram of the pixel 101. 106は対向電極に電圧を与える電源との接続用の端子を意味している。 106 means a terminal for connection to a power source for supplying a voltage to the counter electrode. また、107は信号線駆動回路102が有する定電流源を意味する。 Further, 107 denotes a constant current source signal line driver circuit 102 has.
【0045】 [0045]
トランジスタTr3はオンの状態にあるので、信号線Siにビデオ信号に応じた信号電流Icが流れると、信号電流IcはトランジスタTr1のドレインとソースの間に流れる。 Since the transistor Tr3 is in the ON state, the flow signal current Ic in accordance with the video signal to the signal line Si, the signal current Ic flows between the drain of the transistor Tr1 and the source. このときトランジスタTr1は、ゲートとドレインが接続されているので飽和領域で動作しており、以下の式1に従って動作する。 At this time, the transistor Tr1 is, the gate and drain are connected operate in the saturation region, it operates according to Equation 1 below. なお、V GSはゲート電圧、μを移動度、C 0を単位面積あたりのゲート容量、W/Lをチャネル形成領域のチャネル幅Wとチャネル長Lの比、V THを閾値、ドレイン電流をIとする。 Incidentally, V GS is a gate voltage, mobility mu, the gate capacitance per unit area C 0, the ratio of the channel width W and channel length L of the W / L channel formation region, a threshold value V TH, the drain current I to.
【式1】 [Formula 1]
I=μC 0 W/L(V GS −V TH2 /2 I = μC 0 W / L ( V GS -V TH) 2/2
【0046】 [0046]
式1においてμ、C 0 、W/L、V THは全て個々のトランジスタによって決まる固定の値である。 All in Formula 1 μ, C 0, W / L, V TH is a fixed value determined by the individual transistors. 式1から、トランジスタTr1のゲート電圧V GSは電流値Icによって定まることがわかる。 From Equation 1, the gate voltage V GS of the transistor Tr1 is seen that determined by the current value Ic.
【0047】 [0047]
そしてトランジスタTr2のゲートは、トランジスタTr1のゲートに接続されている。 The gate of the transistor Tr2 is connected to the gate of the transistor Tr1. また、トランジスタTr2のソースは、トランジスタTr1のソースに接続されている。 The source of the transistor Tr2 is connected to the source of the transistor Tr1. したがって、トランジスタTr1のゲート電圧は、そのままトランジスタTr2のゲート電圧となる。 Therefore, the gate voltage of the transistor Tr1, as a gate voltage of the transistor Tr2. よって、トランジスタTr2のドレイン電流は、トランジスタTr1のドレイン電流に比例する。 Therefore, the drain current of the transistor Tr2 is proportional to the drain current of the transistor Tr1. 特に、μC 0 W/L及びV THが互いに等しいとき、トランジスタTr1とトランジスタTr2のドレイン電流は互いに等しくなり、I 2 =Icとなる。 In particular, when the μC 0 W / L and V TH is equal to each other, the drain current of the transistor Tr1 and the transistor Tr2 becomes equal to each other, and I 2 = Ic.
【0048】 [0048]
そして、トランジスタTr2のドレイン電流I 2は発光素子104に流れる。 Then, the drain current I 2 of the transistor Tr2 flows to the light emitting element 104. 発光素子に流れる電流は、定電流源107において定められた信号電流Icに応じた大きさであり、流れる電流の大きさに見合った輝度で発光素子104は発光する。 Current flowing to the light emitting device is of magnitude corresponding to the signal current Ic defined in the constant current source 107, the light emitting element 104 in the luminance commensurate with the magnitude of the current flowing to the light emitting. 発光素子に流れる電流が0に限りなく近かったり、発光素子に流れる電流が逆方向バイアスの方向に流れたりする場合は、発光素子104は発光しない。 Or the current flowing through the light-emitting element is close as possible to 0, if the current flowing through the light-emitting element or flow in the direction of the reverse bias, the light emitting element 104 does not emit light.
【0049】 [0049]
書き込み期間Taが終了すると、各ラインの走査線の選択が終了する。 When the writing period Ta is ended, the selection of the scanning lines of each line is completed. 各ラインの画素において書き込み期間Taが終了すると、それぞれのラインの画素において表示期間Tdが開始される。 When the writing period Ta is ended in the pixels of each line, the display period Td is started in the pixels of each line. 図3(B)に、表示期間Tdにおける画素の概略図を示す。 In FIG. 3 (B), shows a schematic diagram of a pixel in the display period Td. トランジスタTr3及びトランジスタTr4はオフの状態にある。 Transistor Tr3 and the transistor Tr4 is OFF. また、トランジスタTr3及びトランジスタTr4のソース領域は電源線Viに接続されており、一定の電圧(電源電圧)に保たれている。 The source region of the transistor Tr3 and the transistor Tr4 is connected to the power supply line Vi, it is kept at a constant voltage (power supply voltage).
【0050】 [0050]
表示期間Tdでは、トランジスタTr1のドレイン領域は、他の配線及び電源等から電位が与えられていない、所謂フローティングの状態にある。 In the display period Td, the drain region of the transistor Tr1 is not given potential from other wiring and power supply or the like, in a state of so-called floating. 一方トランジスタTr2においては、書き込み期間Taにおいて定められたV GSがそのまま維持されている。 In contrast transistor Tr2, V GS defined is maintained in the write period Ta. そのため、トランジスタTr2のドレイン電流I 2の値は、Icに維持されたままである。 Therefore, the value of the drain current I 2 of the transistor Tr2 remains maintained in Ic. よって、表示期間Tdでは、書き込み期間Taにおいて定められた電流の大きさに見合った輝度で、OLED104が発光する。 Therefore, the display period Td, the luminance commensurate with the magnitude of the current defined in the write period Ta, OLEDs 104 emits light.
【0051】 [0051]
なお、書き込み期間Taの直後には必ず表示期間Tdが出現する。 In addition, be sure to display period Td appears immediately after the writing period Ta. 表示期間Tdの直後には、次の書き込み期間Taが出現するか、もしくは逆バイアス期間Tiが出現する。 Immediately after the display period Td is either next write period Ta appears, or reverse bias period Ti appears.
【0052】 [0052]
逆バイアス期間が開始されると、電源線V1〜Vxの電圧は、トランジスタTr2がオンになったときに逆方向バイアスの電圧が発光素子に印加される程度の高さに保たれる。 A reverse bias period starts, the voltage of the power supply line V1~Vx is a reverse bias voltage is maintained at a high enough to be applied to the light emitting element when the transistor Tr2 is turned on. そして、走査線駆動回路103によって各ラインの走査線が順に選択され、トランジスタTr3とTr4がオンになる。 The scan line of each line are sequentially selected by the scanning line drive circuit 103, the transistors Tr3 and Tr4 are turned on. そして、信号線駆動回路102によって、信号線S1〜Sxのそれぞれに、トランジスタTr2がオンになるような電圧が印加される。 Then, the signal line driver circuit 102, the respective signal lines S1 to Sx, the voltage at which the transistor Tr2 is turned on is applied.
【0053】 [0053]
図3(C)に、逆バイアス期間Tiにおける画素101の概略図を示す。 In FIG. 3 (C), it shows a schematic diagram of the pixel 101 in the reverse bias period Ti. 逆バイアス期間Tiにおいては、Tr2がオンになるので、電源線Viの電圧が発光素子104の画素電極に与えられるため、逆方向バイアスの電圧が発光素子104に印加されることになる。 In the reverse bias period Ti, since Tr2 is turned on, the voltage of the power supply line Vi is supplied to the pixel electrode of the light emitting element 104, so that the reverse bias voltage is applied to the light emitting element 104. 発光素子104は逆方向バイアスの電圧が印加されると発光しない状態になる。 The light emitting element 104 is in a state which does not emit light when a reverse bias voltage is applied.
【0054】 [0054]
なお、電源線の電圧は、トランジスタTr2がオンになったときに、逆方向バイアスの電圧が発光素子に印加される程度の高さであれば良い。 The voltage of the power supply line, when the transistor Tr2 is turned on, the voltage of the reverse bias may be a height enough to be applied to the light emitting element. また、逆バイアス期間Tiの長さは、デューティー比(1フレーム期間における表示期間の長さの総和の割合)との兼ね合いを考慮し、設計者が適宜設定することが可能である。 The length of the reverse bias period Ti is considering balance with the duty ratio (the ratio of the sum of the lengths of the display periods in one frame period), It is possible for a designer to appropriately set.
【0055】 [0055]
デジタルビデオ信号を用いた時間階調の駆動方法(デジタル駆動法)の場合、1フレーム期間中に各ビットのデジタルビデオ信号に対応した書き込み期間Taと表示期間Tdが繰り返し出現することで、1つの画像を表示することが可能である。 For the driving method of the time gradation using digital video signal (digital driving method), by the display period Td and write period Ta corresponding to the digital video signals of each bit in one frame period appears repeatedly, one image can be displayed. 例えばnビットのビデオ信号によって画像を表示する場合、少なくともn個の書き込み期間と、n個の表示期間とが1フレーム期間内に設けられる。 For example, when displaying an image by a video signal of n bits, and at least n writing periods, and the n display periods are provided in one frame period. n個の書き込み期間(Ta1〜Tan)と、n個の表示期間(Td1〜Tdn)は、ビデオ信号の各ビットに対応している。 of n writing periods and (ta1 to tan), the n display periods (TD1 to TDn) corresponds to each bit of the video signal.
【0056】 [0056]
例えば書き込み期間Tam(mは1〜nの任意の数)の次には、同じビット数に対応する表示期間、この場合Tdmが出現する。 For example writing period Tam (m is an arbitrary number of 1 to n) to the next, the display period corresponding to the same number of bits, in this case Tdm appears. 書き込み期間Taと表示期間Tdとを合わせてサブフレーム期間SFと呼ぶ。 Referred to as the sub-frame period SF together and the display period Td and the writing period Ta. mビット目に対応している書き込み期間Tamと表示期間Tdmとを有するサブフレーム期間はSFmとなる。 Sub-frame period and a writing period Tam and the display period Tdm that support the m-th bit becomes SFm.
【0057】 [0057]
デジタルビデオ信号を用いた場合逆バイアス期間Tiは、表示期間Td1〜Tdnの直後に設けても良いし、Td1〜Tdnのうち1フレーム期間の最後に出現した表示期間の直後に設けるようにしても良い。 Reverse bias period Ti when using the digital video signal may be provided immediately after the display period TD1 to TDn, it is provided immediately after the last occurrence and the display period of one frame period of TD1 to TDn good. また、各フレーム期間ごとに逆バイアス期間Tiを必ずしも設ける必要はなく、数フレーム期間毎に出現させるようにしても良い。 Moreover, it is not always necessary to provide a reverse bias period Ti for each frame period, it may be made to appear in every several frame periods. 幾つの逆バイアス期間Tiをいつ出現させるかについては、設計者が適宜設定することが可能である。 To determine when to appear reverse bias period Ti of number, it is possible designer to appropriately set.
【0058】 [0058]
図4に、逆バイアス期間Tiを1フレーム期間の最後に出現させた場合の、画素(i、j)における走査線に印加される電圧と、電源線に印加される電圧と、発光素子に印加される電圧のタイミングチャートを示す。 4, in the case where allowed to appear reverse bias period Ti at the end of one frame period, the voltage applied to the scan lines in the pixel (i, j), the voltage applied to the power supply line, applied to the light emitting element It shows a timing chart of voltages. なお、図4では、Tr3、Tr4が共にnチャネル型TFTで、Tr1及びTr2がpチャネル型TFTの場合について示す。 In FIG. 4, Tr3, Tr4 are both n-channel type TFT, Tr1 and Tr2 are illustrated for the case of the p-channel type TFT. 各書き込み期間Ta1〜Tanと逆バイアス期間Tiにおいて、走査線Gjが選択され、Tr3、Tr4がオンになっており、各表示期間Td1〜Tdnにおいて走査線Gjが選択されておらず、Tr3、Tr4がオフになっている。 In each write period Ta1~Tan reverse bias period Ti, the scanning line Gj is selected, Tr3, Tr4 are turned on, no scanning line Gj is selected in each display period TD1 to TDn, Tr3, Tr4 There has been turned off. また、電源線Viの電圧は、各書き込み期間Ta1〜Tan及び各表示期間Td1〜Tdnにおいて、Tr2がオンのときに発光素子104に順方向バイアスの電流が流れる程度の高さに保たれている。 Further, the voltage of the power supply line Vi, in each writing period Ta1~Tan and each display period TD1 to TDn, is maintained at a high enough to current flow in the forward bias to the light emitting element 104 when Tr2 is on . そして、逆バイアス期間Tiにおいて、電源線Viの電圧は発光素子104に逆方向バイアスの電圧が印加される程度の高さに保たれている。 Then, in the reverse bias period Ti, the voltage of the power supply line Vi is maintained at a high enough to reverse bias voltage to the light emitting element 104 is applied. 発光素子の印加電圧は、各書き込み期間Ta1〜Tan及び各表示期間Td1〜Tdnにおいて順方向バイアスに保たれており、逆バイアス期間Tiにおいて逆方向バイアスに保たれている。 The applied voltage of the light-emitting element, in each writing period Ta1~Tan and each display period Td1~Tdn is kept forward biased, it is maintained at a reverse bias in the reverse bias period Ti.
【0059】 [0059]
サブフレーム期間SF1〜SFnの長さは、SF1:SF2:…:SFn=2 0 :2 1 :…:2 n-1を満たす。 The length of the subframe period SF1~SFn is, SF1: SF2: ...: SFn = 2 0: 2 1: ...: meet 2 n-1.
【0060】 [0060]
各サブフレーム期間において、発光素子を発光させるかさせないかが、デジタルビデオ信号の各ビットによって選択される。 In each sub-frame period, or not whether to the light emitting element is selected by each bit of the digital video signal. そして、1フレーム期間中における発光する表示期間の長さの和を制御することで、階調数を制御することができる。 By controlling the sum of the length of the display period for light emission during one frame period, it is possible to control the number of gradations.
【0061】 [0061]
なお、表示上での画質向上のため、表示期間の長いサブフレーム期間を幾つかに分割しても良い。 Since the image quality on the display may be divided into several long sub-frame periods of the display period. 具体的な分割の仕方については、特願2000−267164号において開示されているので、参照することが可能である。 For how specific division, because it is disclosed in Japanese Patent Application No. 2000-267164, it is possible to see.
【0062】 [0062]
また、面積階調と組み合わせて階調を表示するようにしても良い。 Further, it is also possible to display the gray scale by combining the area gradation.
【0063】 [0063]
アナログビデオ信号を用いて階調を表示する場合、書き込み期間Taと、表示期間Tdが終了すると1フレーム期間が終了する。 When displaying a gray scale by using the analog video signal, and the write period Ta, one frame period the display period Td is terminated ends. 1つのフレーム期間において1つの画像が表示される。 One image is displayed in one frame period. そして、次のフレーム期間が開始され、再び書き込み期間Taが開始されて、上述した動作が繰り返される。 Then begins the next frame period, is started again writing period Ta, the aforementioned operation is repeated.
【0064】 [0064]
アナログビデオ信号を用いた場合、逆バイアス期間Tiは表示期間Tdの直後に設ける。 When using an analog video signal, the reverse bias period Ti is provided immediately after the display period Td. また、各フレーム期間ごとに逆バイアス期間Tiを必ずしも設ける必要はなく、数フレーム期間毎に出現させるようにしても良い。 Moreover, it is not always necessary to provide a reverse bias period Ti for each frame period, it may be made to appear in every several frame periods. 逆バイアス期間Tiをいつ出現させるかについては、設計者が適宜設定することが可能である。 To determine when to appear reverse bias period Ti, It is possible for a designer to appropriately set.
【0065】 [0065]
本発明は、トランジスタTr2の特性が画素毎にばらついていても、図23に示した一般的な発光装置に比べて画素間で発光素子の輝度にばらつきが生じるのを防ぐことができる。 The present invention may be characteristic of the transistor Tr2 is not varied for each pixel, it is possible to prevent the variation in luminance of the light emitting element is generated between pixels in comparison with the conventional light emitting device shown in FIG. 23. また、図23に示した電圧入力型の画素のTFT51を線形領域で動作させたときに比べて、発光素子の劣化による輝度の低下を抑えることができる。 Furthermore, as compared to when the TFT51 voltage input type of the pixel illustrated in FIG. 23 is operated in a linear region, suppress the deterioration in luminance due to deterioration of the light emitting element. また、有機発光層の温度が外気温や発光パネル自身が発する熱等に左右されても、発光素子の輝度が変化するのを抑えることができ、また温度の上昇に伴って消費電流が大きくなるのを防ぐことができる。 The temperature of the organic light emitting layer is also dependent on heat or the like emitted by the outside air temperature and a light emitting panel itself, it is possible to suppress the luminance of the light emitting device to change, also the current consumption is increased with increasing temperature it is possible to prevent the.
【0066】 [0066]
なお、本実施の形態において、トランジスタTr4の第1の端子と第2の端子は、一方は信号線Siに、もう一方はトランジスタTr1のゲート及びトランジスタTr2のゲートに接続されている。 In this embodiment, the first terminal and the second terminal of the transistor Tr4, one to the signal line Si, the other is connected to the gate of the gate and the transistor Tr2 of the transistor Tr1. しかし本実施の形態はこの構成に限定されない。 However, the present embodiment is not limited to this structure. 本発明の画素は、書き込み期間TaにおいてトランジスタTr1のゲートと第2の端子を接続し、表示期間TdにおいてトランジスタTr1のゲートと第2の端子を切り離すことができるように、トランジスタTr4が他の素子または配線と接続されていれば良い。 Pixels of the present invention connects the gate and the second terminal of the transistor Tr1 in the writing period Ta, so as to be able to separate the gate and the second terminal of the transistor Tr1 in the display period Td, the transistor Tr4 is another element or it may be connected to the wiring. つまり、Tr3、Tr4は、書き込み期間Taでは図3(A)のように接続され、表示期間Tdでは図3(B)のように接続され、逆バイアス期間Tiでは図3(C)のように接続されていれば良い。 That, Tr3, Tr4 are connected as shown in FIG. In the write period Ta 3 (A), is connected to the display period in Td FIG. 3 (B), the as the reverse bias period Ti Figure 3 (C) it may be connected.
【0067】 [0067]
なお本実の形態で用いられる発光素子は、正孔注入層、電子注入層、正孔輸送層または電子輸送層等が、無機化合物単独で、または有機化合物に無機化合物が混合されている材料で形成されている形態をも取り得る。 Note emitting element used in the present real mode, a hole injection layer, an electron injection layer, a hole transport layer or an electron transport layer and the like, inorganic compounds alone or a material that inorganic compound is mixed into an organic compound also it may take the form as it is formed. また、これらの層どうしが互いに一部混合していても良い。 Also, the layers each other may be partially mixed with each other.
【0068】 [0068]
【実施例】 【Example】
以下に、本発明の実施例について説明する。 Hereinafter, a description will be given of an embodiment of the present invention.
【0069】 [0069]
(実施例1) (Example 1)
本実施例では、図2に示した画素において、図4とは異なるタイミングで逆バイアス期間Tiを出現させた場合について説明する。 In this embodiment, in the pixel shown in FIG. 2, a case that has the appearance of reverse bias period Ti at a timing different from that of FIG 4. 本実施例の駆動方法について、図5を用いて説明する。 The driving method of this embodiment will be described with reference to FIG.
【0070】 [0070]
図5に、本実施例の画素(i、j)における走査線に印加される電圧と、電源線に印加される電圧と、発光素子に印加される電圧のタイミングチャートを示す。 Figure 5 shows the voltage applied to the scan lines in the pixel of the present embodiment (i, j), the voltage applied to the power supply line, a timing chart of the voltage applied to the light emitting element. なお、図5では、Tr3、Tr4が共にnチャネル型TFTで、Tr1及びTr2がpチャネル型TFTの場合について示す。 In FIG. 5, Tr3, Tr4 are both n-channel type TFT, Tr1 and Tr2 are illustrated for the case of the p-channel type TFT.
【0071】 [0071]
書き込み期間Ta1〜Tan及び表示期間Td1〜Tdnを全て加算した長さをT_1とし、該期間における電源線Viと発光素子の対向電極との電圧差をV_1とする。 The writing period Ta1~Tan and length obtained by adding all the display periods Td1~Tdn and T_1, the voltage difference between the counter electrode of the light emitting element and the power supply line Vi in the period to V_1. そして、逆バイアス期間Tiの長さをT_2とし、該期間における電源線Viと発光素子の対向電極との電圧差をV_2とする。 Then, the length of the reverse bias period Ti and T_2, the voltage difference between the counter electrode of the light emitting element and the power supply line Vi in the period and V_2. 本実施例では、電源線Viの電圧を、T_1×V_1=T_2×V_2となる程度の高さに保つ。 In this embodiment, keeping the voltage of the power supply line Vi, the height of the device such that T_1 × V_1 = T_2 × V_2. さらに、電源線Viの電圧は、発光素子104に逆方向バイアスの電圧が印加される程度の高さに保つ。 Further, the voltage of the power supply line Vi is kept high enough to reverse bias voltage is applied to the light emitting element 104.
【0072】 [0072]
有機発光層中に存在するイオン性の不純物が、一方の電極に寄ってしまうことで有機発光層の一部に、抵抗が他に比べて低い部分が形成され、その抵抗の低い部分に積極的に電流が流れることで有機発光層の劣化が促進されると考えられる。 Ionic impurities present in the organic light-emitting layer is, in a part of the organic light emitting layer by thus closer to one electrode, the resistance is lower portions than the other is formed, active in the lower part of the resistance believed the degradation of the organic light emitting layer is facilitated by a current flows through the. 本発明では、反転駆動を用いることで、イオン性の不純物が、一方の電極に寄ってしまうのを防ぎ、有機発光層の劣化を抑えることができる。 In the present invention, by using the inversion driving, prevents ionic impurities, thus closer to the one electrode, it is possible to suppress the degradation of the organic light emitting layer. 特に本実施例では上記構成により、単純に反転駆動をさせるよりも、より不純物イオンの一方の電極への偏り防ぐことができ、有機発光層の劣化をより抑えることができる。 In particular the above-described configuration, in this embodiment, than to simply inversion driving, it is possible to prevent more bias toward one of the electrodes of the impurity ions can be suppressed more the deterioration of the organic light-emitting layer.
【0073】 [0073]
(実施例2) (Example 2)
本実施例では、図2に示した画素において、図4、図5とは異なるタイミングで逆バイアス期間Tiを出現させた場合について説明する。 In this embodiment, in the pixel shown in FIG. 2, FIG. 4, a case that has the appearance of reverse bias period Ti at a timing different from that of FIG. 5. 本実施例の駆動方法について、図6を用いて説明する。 The driving method of this embodiment will be described with reference to FIG.
【0074】 [0074]
図6に、本実施例の画素(i、j)における走査線に印加される電圧と、電源線に印加される電圧と、発光素子に印加される電圧のタイミングチャートを示す。 Figure 6 shows the voltage applied to the scan lines in the pixel of the present embodiment (i, j), the voltage applied to the power supply line, a timing chart of the voltage applied to the light emitting element. なお、図6では、Tr3、Tr4が共にnチャネル型TFTで、Tr1及びTr2がpチャネル型TFTの場合について示す。 In FIG. 6, Tr3, Tr4 are both n-channel type TFT, Tr1 and Tr2 are illustrated for the case of the p-channel type TFT.
【0075】 [0075]
本実施例では、各表示期間Td1〜Tdnの直後、言いかえると各サブフレーム期間の直後に、逆バイアス期間Ti1〜Tinがそれぞれ出現する。 In this embodiment, immediately after each display period TD1 to TDn, immediately after the other words in each subframe period, the reverse bias period Ti1~Tin appear respectively. 例えばm(m=1〜nの任意の数)番目のサブフレーム期間SFmにおいて書き込み期間Tamの直後に表示期間Tdmが出現しており、逆バイアス期間Timは、表示期間Tdmの直後に出現することになる。 For example, m is the display period Tdm immediately after the (m = 1 to n any number of) subframe periods writing period in SFm Tam appeared and reverse bias period Tim, it appearing immediately after the display period Tdm become.
【0076】 [0076]
なお本実施例では、逆バイアス期間Ti1〜Tinの長さは全て同じであり、各期間における電源線Viの高さも全て同じにしている。 In the present embodiment, it is all the length of the reverse bias period Ti1~Tin same, and all the height same power line Vi in each period. しかし本発明はこの構成に限定されない。 However, the present invention is not limited to this structure. 各逆バイアス期間Ti1〜Tinの長さ及びその電圧は、設計者が適宜設定することが可能である。 Length and its voltage in each reverse bias period Ti1~Tin is capable designer to appropriately set.
【0077】 [0077]
(実施例3) (Example 3)
本実施例では、図2に示した画素において、図4、図5、図6とは異なるタイミングで逆バイアス期間Tiを出現させた場合について説明する。 In this embodiment, in the pixel shown in FIG. 2, 4, 5, it will be described which has the appearance of reverse bias period Ti at a timing different from that of the FIG. 本実施例の駆動方法について、図7を用いて説明する。 The driving method of this embodiment will be described with reference to FIG.
【0078】 [0078]
図7に、本実施例の画素(i、j)における走査線に印加される電圧と、電源線に印加される電圧と、発光素子に印加される電圧のタイミングチャートを示す。 Figure 7 shows the voltage applied to the scan lines in the pixel of the present embodiment (i, j), the voltage applied to the power supply line, a timing chart of the voltage applied to the light emitting element. なお、図7では、Tr3、Tr4が共にnチャネル型TFTで、Tr1及びTr2がpチャネル型TFTの場合について示す。 In FIG. 7, Tr3, Tr4 are both n-channel type TFT, Tr1 and Tr2 are illustrated for the case of the p-channel type TFT.
【0079】 [0079]
本実施例では、各表示期間Td1〜Tdnの直後、言いかえると各サブフレーム期間の直後に、逆バイアス期間Ti1〜Tinがそれぞれ出現する。 In this embodiment, immediately after each display period TD1 to TDn, immediately after the other words in each subframe period, the reverse bias period Ti1~Tin appear respectively. 例えばm(m=1〜nの任意の数)番目のサブフレーム期間SFmにおいて書き込み期間Tamの直後に表示期間Tdmが出現しており、逆バイアス期間Timは、表示期間Tdmの直後に出現することになる。 For example, m is the display period Tdm immediately after the (m = 1 to n any number of) subframe periods writing period in SFm Tam appeared and reverse bias period Tim, it appearing immediately after the display period Tdm become.
【0080】 [0080]
さらに本実施例では、逆バイアス期間Ti1〜Tinの長さは、直前に出現する表示期間の長さが長ければ長いほど長くなっている。 Furthermore, in this embodiment, the length of the reverse bias period Ti1~Tin the length of the display periods appearing just before becomes longer longer Longer. 各期間における電源線Viの高さも全て同じ高さになっている。 All the height of the power supply line Vi in each period are the same height. 上記構成によって、図4、5、6に示す駆動方法に比べてより有機発光層の劣化を防ぐことができる。 The above configuration, it is possible to prevent the deterioration of more organic light-emitting layer as compared with the driving method shown in FIG. 4, 5 and 6.
【0081】 [0081]
(実施例4) (Example 4)
本実施例では、図2に示した画素において、図4、図5、図6、図7とは異なるタイミングで逆バイアス期間Tiを出現させた場合について説明する。 In this embodiment, in the pixel shown in FIG. 2, 4, 5, 6, a case that has the appearance of reverse bias period Ti at a timing different from that of FIG. 7. 本実施例の駆動方法について、図8を用いて説明する。 The driving method of this embodiment will be described with reference to FIG.
【0082】 [0082]
図8に、本実施例の画素(i、j)における走査線に印加される電圧と、電源線に印加される電圧と、発光素子に印加される電圧のタイミングチャートを示す。 Figure 8 shows the voltage applied to the scan lines in the pixel of the present embodiment (i, j), the voltage applied to the power supply line, a timing chart of the voltage applied to the light emitting element. なお、図8では、Tr3、Tr4が共にnチャネル型TFTで、Tr1及びTr2がpチャネル型TFTの場合について示す。 In FIG. 8, Tr3, Tr4 are both n-channel type TFT, Tr1 and Tr2 are illustrated for the case of the p-channel type TFT.
【0083】 [0083]
本実施例では、各表示期間Td1〜Tdnの直後、言いかえると各サブフレーム期間の直後に、逆バイアス期間Ti1〜Tinがそれぞれ出現する。 In this embodiment, immediately after each display period TD1 to TDn, immediately after the other words in each subframe period, the reverse bias period Ti1~Tin appear respectively. 例えばm(m=1〜nの任意の数)番目のサブフレーム期間SFmにおいて書き込み期間Tamの直後に表示期間Tdmが出現しており、逆バイアス期間Timは、表示期間Tdmの直後に出現することになる。 For example, m is the display period Tdm immediately after the (m = 1 to n any number of) subframe periods writing period in SFm Tam appeared and reverse bias period Tim, it appearing immediately after the display period Tdm become.
【0084】 [0084]
さらに本実施例では、各逆バイアス期間における電源線Viの電圧と発光素子の対向電極との電圧差の絶対値は、直前に出現する表示期間の長さが長ければ長いほど大きくなっている。 Further, in this embodiment, the absolute value of the voltage difference between the counter electrode voltage and the light emitting element of the power supply line Vi in each reverse bias period, the length of the display period which appears just before becomes longer increases Longer. 各逆バイアス期間Ti1〜Tinの長さは全て同じである。 The length of each reverse bias period Ti1~Tin are all the same. 上記構成によって、図4、図5、図6に示す画素に比べてより有機発光層の劣化を防ぐことができる。 The above configuration, FIG. 4, FIG. 5, it is possible to prevent the deterioration of more organic light-emitting layer as compared to the pixel shown in FIG.
【0085】 [0085]
(実施例5) (Example 5)
本実施例では、デジタルビデオ信号で駆動する、本発明の発光装置が有する信号線駆動回路及び走査線駆動回路の構成について説明する。 In this embodiment, it is driven by a digital video signal, the configuration of the signal line driver circuit and the scan line driver circuit emitting device of the present invention.
【0086】 [0086]
図9に信号線駆動回路102の構成をブロック図で示す。 Showing the configuration of a signal line driver circuit 102 in block diagram in FIG. 102aはシフトレジスタ、102bは記憶回路A、102cは記憶回路B、102dは電流変換回路、102eは切り替え回路である。 102a denotes a shift register, 102b is a memory circuit A, 102c the memory circuit B, 102d are current conversion circuit, 102e is switched circuit.
【0087】 [0087]
シフトレジスタ102aにはクロック信号CLKと、スタートパルス信号SPが入力される。 And the clock signal CLK to the shift register 102a, a start pulse signal SP are input. また記憶回路A102bにはデジタルビデオ信号(Digital Video Signals)が入力され、記憶回路B102cにはラッチ信号(Latch Signals)が入力される。 Also in the storage circuit A102b inputted digital video signal (Digital Video Signals) are latch signals to the memory circuit B102c (Latch Signals) are input. 切り替え回路102eには切り替え信号(Select Signals)が入力される。 Switching signal (the Select the Signals) is input to the switching circuit 102e. 以下、各回路の動作について、信号の流れに従い詳しく説明する。 The operation of each circuit will be described in detail in accordance with the signal flow.
【0088】 [0088]
シフトレジスタ102aに所定の配線からクロック信号CLKとスタートパルス信号SPとが入力されることによって、タイミング信号が生成される。 By the clock signal CLK and the start pulse signal SP is inputted from a predetermined wiring to the shift register 102a, a timing signal is generated. タイミング信号は、記憶回路A102bが有する複数のラッチA(LATA_1〜LATA_x)にそれぞれ入力される。 The timing signal is inputted to the plurality of latches A that the memory circuit A102b has (LATA_1~LATA_x). なおこのとき、シフトレジスタ102aにおいて生成されたタイミング信号を、バッファ等で緩衝増幅してから、記憶回路A102bが有する複数のラッチA(LATA_1〜LATA_x)にそれぞれ入力するようにしても良い。 At this time, a timing signal generated in the shift register 102a, after the buffer amplified by a buffer or the like, the storage circuit A102b may be input to a plurality of latches A (LATA_1~LATA_x) having the.
【0089】 [0089]
記憶回路A102bにタイミング信号が入力されると、該タイミング信号に同期して、ビデオ信号線130に入力される1ビット分のデジタルビデオ信号が、順に複数のラッチA(LATA_1〜LATA_x)のそれぞれに書き込まれ、保持される。 The timing signal to the memory circuit A102b are inputted, in synchronism with the timing signal, the digital video signal of one bit which is input to the video signal line 130 is, in turn to each of the plurality of latches A (LATA_1~LATA_x) written and held.
【0090】 [0090]
なお、本実施例では記憶回路A(LATA_1〜LATA_x)102bに順にデジタルビデオ信号を書き込んでいるが、本発明はこの構成に限定されない。 Although this embodiment is writing digital video signals in sequence in the memory circuit A (LATA_1~LATA_x) 102b, the present invention is not limited to this structure. 記憶回路A102bが有する複数のステージのラッチをいくつかのグループに分け、各グループごとに並行して同時にデジタルビデオ信号を入力する、いわゆる分割駆動を行っても良い。 Memory circuit A102b divided into several groups latches of a plurality of stages having inputs the digital video signal at the same time in parallel for each group, it may be carried out a so-called division driving. なおこのときのグループの数を分割数と呼ぶ。 It should be noted is referred to as the number of divisions the number of groups at this time. 例えば4つのステージごとにラッチをグループに分けた場合、4分割で分割駆動すると言う。 For example, when dividing the latch into groups every four stages, it referred to division driving with four divisions.
【0091】 [0091]
記憶回路A102bの全てのステージのラッチへの、デジタルビデオ信号の書き込みが一通り終了するまでの時間を、ライン期間と呼ぶ。 To the latch for all stages of the memory circuit A 102b, a time until the writing of the digital video signal is completed is called a line period. 実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間に含むことがある。 In fact, it may include a period in which a horizontal retrace period is added to the line period.
【0092】 [0092]
1ライン期間が終了すると、記憶回路B102cが有する複数のラッチB(LATB_1〜LATB_x)に、ラッチ信号線131を介してラッチシグナル(Latch Signal)が供給される。 When one line period is completed, the plurality of latches B of the memory circuit B102c has (LATB_1~LATB_x), a latch signal (Latch Signal) is supplied via a latch signal line 131. この瞬間、記憶回路A102bが有する複数のラッチA(LATA_1〜LATA_x)に保持されているデジタルビデオ信号は、記憶回路B102cが有する複数のラッチB(LATB_1〜LATB_x)に一斉に書き込まれ、保持される。 This moment, the digital video signals held in the plurality of latches A (LATA_1~LATA_x) of the memory circuit A102b has is simultaneously written in a plurality of latches B of the memory circuit B102c has (LATB_1~LATB_x), is retained .
【0093】 [0093]
デジタルビデオ信号を記憶回路B102cに送出し終えた記憶回路A102bには、再びシフトレジスタ102aからのタイミング信号に同期して、次の1ビット分のデジタルビデオ信号の書き込みが順次行われる。 The digital video signal storage circuit B102c storage circuit A102b was finished sending to, in synchronization with the timing signals from the shift register 102a again, the writing of the next one bit of the digital video signal are sequentially performed. この2順目の1ライン期間中には、記憶回路B102cに書き込まれ、保持されているデジタルビデオ信号が、電流変換回路102dに入力される。 During this second round of the one line period, is written in the memory circuit B102c, digital video signals stored is input to the current conversion circuit 102d.
【0094】 [0094]
電流変換回路102dは複数の電流設定回路(C1〜Cx)を有している。 Current conversion circuit 102d has a plurality of current setting circuits (C1~Cx). 電流設定回路(C1〜Cx)のそれぞれにおいて、入力されたデジタルビデオ信号が有する1または0の情報にもとづき、後段の切り替え回路102eに供給される信号電流Icの大きさが決まる。 In each of the current setting circuit (C1~Cx), based on 1 or 0 information included in the input digital video signal, the magnitude of the signal current Ic supplied to the subsequent switching circuit 102e is determined. 具体的には、信号電流Icは、発光素子が発光する程度の大きさか、もしくは発光しない程度の大きさを有する。 Specifically, the signal current Ic has a size that the light emitting element or a size that emits or does not emit light.
【0095】 [0095]
そして切り替え回路102eにおいて、切り替え信号線132から入力される切り替え信号(Select Signals)に従い、信号電流Icを信号線に供給するか、トランジスタTr2をオンにするような電圧を信号線に供給するかが選択される。 And in the switching circuit 102e, in accordance with the switching signal input from the switching signal line 132 (Select Signals), either to supply a signal current Ic to the signal line, or to supply a voltage as to turn on the transistor Tr2 to the signal line It is selected.
【0096】 [0096]
図10に電流設定回路C1及び切り替え回路D1の具体的な構成の一例を示す。 It shows an example of a specific configuration of the current setting circuit C1 and the switching circuit D1 in FIG. なお電流設定回路C2〜Cxも電流設定回路C1と同じ構成を有する。 Incidentally current setting circuit C2~Cx also has the same configuration as the current setting circuit C1. また、切り替え回路D2〜Dxも切り替え回路D1と同じ構成を有する。 Also it has the same configuration as the switching circuit D1 switching circuit D2~Dx.
【0097】 [0097]
電流設定回路C1は定電流源631と、4つのトランスミッションゲートSW1〜SW4と、2つのインバーターInb1、Inb2とを有している。 Current setting circuit C1 and the constant current source 631 has four transmission gates SW1 to SW4, and two inverters Inb1, Inb2. なお、定電流源631が有するトランジスタ650の極性は、画素が有するトランジスタTr1及びTr2の極性と同じである。 The polarity of the transistor 650 constant current source 631 has is the same as the polarity of the transistors Tr1 and Tr2 included in the pixel.
【0098】 [0098]
記憶回路B102cが有するLATB_1から出力されたデジタルビデオ信号によって、SW1〜SW4のスイッチングが制御される。 The digital video signal output from the LATB_1 the memory circuit B102c has, switching SW1~SW4 are controlled. なおSW1及びSW3に入力されるデジタルビデオ信号と、SW2及びSW4に入力されるデジタルビデオ信号は、Inb1、Inb2によって反転している。 Note the digital video signals inputted to SW1 and SW3, a digital video signal inputted to SW2 and SW4 are inverted by Inb1, Inb2. そのためSW1及びSW3がオンのときはSW2及びSW4はオフ、SW1及びSW3がオフのときはSW2及びSW4はオンとなっている。 Therefore SW1 and SW3 are the SW2 and SW4 when on-off, SW1 and SW3 are the SW2 and SW4 When off is on.
【0099】 [0099]
SW1及びSW3がオンのとき、定電流源631から0ではない所定の値の電流IdがSW1及びSW3を介して、信号電流Icとして切り替え回路D1に入力される。 When SW1 and SW3 are ON, the current Id of the predetermined non-zero value from the constant current source 631 through SW1 and SW3, is inputted to the switching circuit D1 as the signal current Ic.
【0100】 [0100]
逆にSW2及びSW4がオンのときは、定電流源631からの電流IdはSW2を介してグラウンドにおとされる。 Conversely SW2 and SW4 is on, the current Id from the constant current source 631 is dropped to the ground through a SW2. またSW4を介して電源線V1〜Vxの電源電圧が切り替え回路D1に与えられ、Ic≒0となる。 The power supply voltage of the power supply line V1~Vx through SW4 is supplied to the switching circuit D1, the Ic ≒ 0.
【0101】 [0101]
切り替え回路D1は、2つのトランスミッションゲートSW5、SW6と、1つのインバーターInb3とを有している。 Switching circuit D1 includes two transmission gates SW5, SW6, and a single inverter INB3. SW5、SW6は切り替え信号によってそのスイッチングが制御されている。 SW5, SW6 are controlled its switching by the switching signal. そして、SW5、SW6のそれぞれに入力される切り替え信号は、インバーターInb3によって互いにその極性が反転しているので、SW5がオンのときSW6はオフ、SW5がオフのときSW6はオンになる。 Then, a switching signal input to each of SW5, SW6, since inverted its polarity by the inverter INB3, SW6 when SW5 is on off, SW5 are SW6 when off is turned on. SW5がオンのとき信号線S1に信号電流Icが入力され、SW6がオンのとき信号線S1にトランジスタTr2をオンにするような電圧が与えられる。 SW5 is inputted signal current Ic to the signal line S1 When on, SW6 voltage as to turn on the transistor Tr2 is supplied to the signal lines S1 when on.
【0102】 [0102]
再び図9を参照して、前記の動作が、1ライン期間内に、電流変換回路102dが有する全ての電流設定回路(C1〜Cx)において同時に行われる。 Referring again to FIG. 9, the operation is, within one line period, at the same time is carried out in all the current setting circuit having a current converter circuit 102d (C1~Cx). よって、デジタルビデオ信号により、全ての信号線に入力される信号電流Icの値が選択される。 Accordingly, the digital video signal, the value of the signal current Ic is input to all of the signal line is selected.
【0103】 [0103]
本発明において用いられる駆動回路は、本実施例で示した構成に限定されない。 Driving circuit used in the present invention is not limited to the structure described in this embodiment. さらに、本実施例で示した電流変換回路は、図10に示した構成に限定されない。 Furthermore, the current conversion circuit shown in this embodiment is not limited to the configuration shown in FIG. 10. 本発明で用いられる電流変換回路は、信号電流Icが取りうる2値のいずれか一方をデジタルビデオ信号によって選択し、選択された値を有する信号電流を信号線に供給することができれば、どのような構成を有していても良い。 Current conversion circuit used in the present invention, either the binary signal current Ic can take selected by the digital video signal, if it is possible to supply a signal current having a selected value to the signal line, how it may have a Do configuration. また切り替え回路も図10に示した構成に限定されず、信号電流Icを信号線に入力するか、トランジスタTr2をオンにするような電圧を信号線に入力するかを選択することができる回路であれば良い。 The switching circuit is not limited to the configuration shown in FIG. 10, enter the signal current Ic to the signal line, a circuit can select whether to input a voltage as to turn on the transistor Tr2 to the signal line it is sufficient.
【0104】 [0104]
なお、シフトレジスタの代わりに、例えばデコーダ回路のような信号線の選択ができる別の回路を用いても良い。 In place of the shift register, may use another circuit which can be selected, for example, signal lines such as a decoder circuit.
【0105】 [0105]
次に、走査線駆動回路の構成について説明する。 Next, description will be given of a configuration of a scan line driver circuit.
【0106】 [0106]
図11は走査線駆動回路641の構成を示すブロック図である。 Figure 11 is a block diagram showing the configuration of the scanning line driving circuit 641. 走査線駆動回路641は、それぞれシフトレジスタ642、バッファ643を有している。 Scanning line drive circuit 641, the shift register 642 and a buffer 643. また場合によってはレベルシフタを有していても良い。 It may also have a level shifter in some cases.
【0107】 [0107]
走査線駆動回路641において、シフトレジスタ642にクロックCLK及びスタートパルス信号SPが入力されることによって、タイミング信号が生成される。 In the scan line driver circuit 641, when the clock CLK and the start pulse signal SP are input to the shift register 642, a timing signal is generated. 生成されたタイミング信号はバッファ643において緩衝増幅され、対応する走査線に供給される。 The generated timing signal is buffered and amplified by the buffer 643, it is supplied to a corresponding scan line.
【0108】 [0108]
走査線には、1ライン分の画素のトランジスタのゲートが接続されている。 The scanning line, gates of transistors in pixels of one line are connected. そして、1ライン分の画素のトランジスタを一斉にONにしなくてはならないので、バッファ643は大きな電流を流すことが可能なものが用いられる。 Since must be turned ON simultaneously the transistors in the pixels of one line, the buffer 643 which can feed a large current is used.
【0109】 [0109]
なお、本発明の発光装置が有する走査線駆動回路は、図11に示した構成に限定されない。 Note that the scan line driver circuit emitting device of the present invention is not limited to the configuration shown in FIG. 11. 例えばシフトレジスタの代わりに、デコーダ回路のような走査線の選択ができる別の回路を用いても良い。 For example, instead of the shift register, it may use another circuit which can be selected in a scanning line as a decoder circuit.
【0110】 [0110]
本実施例の構成は、実施例1〜4と自由に組み合わせて実施することが可能である。 Structure of this embodiment can be implemented freely combining with Examples 1-4.
【0111】 [0111]
(実施例6) (Example 6)
本実施例では、アナログ駆動法で駆動する本発明の発光装置が有する信号線駆動回路の構成について説明する。 In this embodiment, the configuration of the signal line driver circuit included in the light-emitting device of the present invention driven by the analog driving method. なお走査線駆動回路の構成は、実施例5において示した構成を用いることができるので、ここでは説明を省略する。 It should be noted that the configuration of the scanning line driving circuit, it is possible to use the structure shown in Example 5, a description thereof will be omitted.
【0112】 [0112]
図12に本実施例の信号線駆動回路401のブロック図を示す。 Figure 12 shows a block diagram of a signal line driver circuit 401 of this embodiment. 402はシフトレジスタ、403はバッファ、404はサンプリング回路、405は電流変換回路、406は切り替え回路406を示している。 402 a shift register, 403 is a buffer, a sampling circuit 404, 405 is a current converter circuit, 406 denotes a switching circuit 406.
【0113】 [0113]
シフトレジスタ402には、クロック信号(CLK)、スタートパルス信号(SP)が入力されている。 The shift register 402, the clock signal (CLK), the start pulse signal (SP) are inputted. シフトレジスタ402にクロック信号(CLK)とスタートパルス信号(SP)が入力されると、タイミング信号が生成される。 When the clock signal to the shift register 402 (CLK) and a start pulse signal (SP) are input, timing signals are generated.
【0114】 [0114]
生成されたタイミング信号は、バッファ403において増幅または緩衝増幅されて、サンプリング回路404に入力される。 The generated timing signal is amplified or buffered and amplified by the buffer 403 are input to the sampling circuit 404. なお、バッファの代わりにレベルシフタを設けて、タイミング信号を増幅しても良い。 Incidentally, by providing a level shifter in place of the buffer may be amplified timing signals. また、バッファとレベルシフタを両方設けていても良い。 Further it may be provided both a buffer and level shifter.
【0115】 [0115]
サンプリング回路404では、ビデオ信号線430から入力されたアナログビデオ信号を、タイミング信号に同期して後段の電流変換回路405に入力する。 The sampling circuit 404, an analog video signal inputted from the video signal line 430, in synchronism with the timing signal input to the subsequent stage of the current conversion circuit 405.
【0116】 [0116]
電流変換回路では、入力されたアナログビデオ信号の電圧に見合った大きさの信号電流Icを生成し、後段の切り替え回路406に入力する。 In current conversion circuit generates the magnitude of the signal current Ic commensurate with the voltage of the input analog video signal is input to the subsequent switching circuit 406. 切り替え回路406では、信号電流Icを信号線に入力するか、トランジスタTr2をオフにするような電圧を信号線に入力するかが選択される。 The switching circuit 406, enter the signal current Ic to the signal line, enter a voltage as to turn off the transistor Tr2 a signal line is selected.
【0117】 [0117]
図13にサンプリング回路404と、電流変換回路405が有する電流設定回路(C1〜Cx)の具体的な構成を示す。 A sampling circuit 404 in FIG. 13 shows a specific configuration of the current setting circuit (C1~Cx) having a current converter circuit 405. なおサンプリング回路404は、端子410においてバッファ403と接続されている。 Note sampling circuit 404 is connected to the buffer 403 at the terminal 410.
【0118】 [0118]
サンプリング回路404には、複数のスイッチ411が設けられている。 The sampling circuit 404, a plurality of switches 411 are provided. そしてサンプリング回路404には、ビデオ信号線406からアナログビデオ信号が入力されており、スイッチ411はタイミング信号に同期して、該アナログビデオ信号をサンプリングし、後段の電流設定回路C1に入力する。 And the sampling circuit 404, the video signal line 406 is an analog video signal is input, the switch 411 is in synchronism with the timing signal, samples the analog video signal is input to the subsequent stage of the current setting circuit C1. なお図13では、電流設定回路C1〜Cxの1つであるC1はサンプリング回路404が有するスイッチ411の1つに接続されている電流設定回路C1だけを示しているが、各スイッチ411の後段に、図13に示したような電流設定回路C1が接続されているものとする。 In FIG 13, the current setting circuit is one C1 of C1~Cx shows only the current setting circuit C1 connected to one of the switches 411 included in the sampling circuit 404, downstream of the switch 411 , it is assumed that the current setting circuit C1 shown in FIG. 13 are connected.
【0119】 [0119]
なお本実施例では、スイッチ411にトランジスタを1つだけ用いているが、スイッチ411はタイミング信号に同期してアナログビデオ信号をサンプリングできるスイッチであれば良く、本実施例の構成に限定されない。 In the present embodiment uses only transistors one in switch 411, the switch 411 may be a switch capable of sampling the analog video signal in synchronism with the timing signals, not limited to the configuration of the present embodiment.
【0120】 [0120]
サンプリングされたアナログビデオ信号は、電流設定回路C1が有する電流出力回路412に入力される。 Sampled analog video signal is input to a current output circuit 412 included in the current setting circuit C1. 電流出力回路412は、入力されたビデオ信号の電圧に見合った値の電流(信号電流)を出力する。 Current output circuit 412 outputs a current (signal current) value commensurate with the voltage of the input video signal. なお図12ではアンプ及びトランジスタを用いて電流出力回路を形成しているが、本発明はこの構成に限定されず、入力された信号の電圧に見合った値の電流を出力することができる回路であれば良い。 Although forms the current output circuit with reference to FIG. 12, amplifiers and transistors, the present invention is not limited to this configuration, the circuit capable of outputting a current corresponding to the voltage of the input signal it is sufficient.
【0121】 [0121]
該信号電流は、同じく電流設定回路C1が有するリセット回路417に入力される。 The signal current is inputted also to the reset circuit 417 having a current setting circuit C1. リセット回路417は、2つのトランスミッションゲート413、414と、インバーター416と、を有している。 Reset circuit 417 includes two transmission gates 413 and 414 has an inverter 416, a.
【0122】 [0122]
トランスミッションゲート414にはリセット信号(Res)が入力されており、トランスミッションゲート413には、インバーター416によって反転されたリセット信号(Res)が入力されている。 The transmission gate 414 are the reset signal (Res) is input, the transmission gate 413, inverted reset signal (Res) is input by the inverter 416. そしてトランスミッションゲート413とトランスミッションゲート414は、反転したリセット信号とリセット信号にそれぞれ同期して動作しており、一方がオンのとき片一方がオフになっている。 The transmission gate 413 and transmission gate 414 is operating in synchronization to a reset signal and a reset signal inverted, one is one of a pair when on is turned off.
【0123】 [0123]
そして、トランスミッションゲート413がオンのときに信号電流は後段の切り替え回路D1に入力される。 Then, the transmission gate 413 is the signal current when turned on is input to the subsequent switching circuit D1. 逆に、トランスミッションゲート414がオンのときに電源415の電圧が後段の切り替え回路D1に与えられる。 Conversely, the voltage of the power source 415 is provided downstream of the switching circuit D1 when the transmission gate 414 is on. なお信号線は、帰線期間中にリセットするのが望ましい。 Incidentally signal line, it is desirable to reset during the blanking period. しかし、画像を表示している期間以外であるならば、必要に応じて帰線期間以外の期間にリセットすることも可能である。 However, if other than the period in which an image is displayed, it is also possible to reset the period other than the blanking period as required.
【0124】 [0124]
切り替え回路D1は、2つのトランスミッションゲートSW1、SW2と、1つのインバーターInbとを有している。 Switching circuit D1 includes two transmission gates SW1, SW2, and a single inverter Inb. SW1、SW2は切り替え信号によってそのスイッチングが制御されている。 SW1, SW2 are controlled its switching by the switching signal. そして、SW1、SW2のそれぞれに入力される切り替え信号は、インバーターInbによって互いにその極性が反転しているので、SW1がオンのときSW2はオフ、SW1がオフのときSW2はオンになる。 Then, SW1, switching signal input to each of the SW2, because its polarity is inverted by inverter Inb, SW2 when SW1 is on off, SW1 is SW2 when off is turned on. SW1がオンのとき信号線S1に信号電流Icが入力され、SW2がオンのとき信号線S1にトランジスタTr2をオンにするような電圧が与えられる。 SW1 is inputted signal current Ic to the signal line S1 When ON, SW2 voltage as to turn on the transistor Tr2 is supplied to the signal lines S1 when on.
【0125】 [0125]
なお、シフトレジスタの代わりに、例えばデコーダ回路のような信号線の選択ができる別の回路を用いても良い。 In place of the shift register, may use another circuit which can be selected, for example, signal lines such as a decoder circuit.
【0126】 [0126]
本発明の発光装置を駆動する信号線駆動回路は、本実施例で示す構成に限定されない。 A signal line driver circuit for driving the light emitting device of the present invention is not limited to the structure shown in this embodiment. 本実施例の構成は、実施例1〜実施例4に示した構成と自由に組み合わせて実施することが可能である。 Structure of this embodiment can be implemented freely combining the configuration shown in Examples 1 to 4.
【0127】 [0127]
(実施例7) (Example 7)
本発明において、三重項励起子からの燐光を発光に利用できる有機発光材料を用いることで、外部発光量子効率を飛躍的に向上させることができる。 In the present invention, by using an organic light-emitting material that can utilize phosphorescence from a triplet exciton emission can drastically improve the external light emission quantum efficiency. これにより、発光素子の低消費電力化、長寿命化、および軽量化が可能になる。 As a result, the power consumption of the light emitting element, it is possible to longer life, and light weight.
【0128】 [0128]
ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。 Here, by using the triplet exciton indicates the report of the external light emitting quantum efficiency is improved.
(T.Tsutsui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular Systems, ed.K.Honda, (Elsevier Sci.Pub., Tokyo,1991) p.437.) (T.Tsutsui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular Systems, ed.K.Honda, (Elsevier Sci.Pub., Tokyo, 1991) p.437.)
【0129】 [0129]
上記の論文により報告された有機発光材料(クマリン色素)の分子式を以下に示す。 The molecular formula of an organic light emitting material reported by the above article is (coumarin dye) shown below.
【0130】 [0130]
【化1】 [Formula 1]
【0131】 [0131]
(MABaldo, DFO'Brien, Y.You, A.Shoustikov, S.Sibley, METhompson, SRForrest, Nature 395 (1998) p.151.) (MABaldo, DFO'Brien, Y.You, A.Shoustikov, S.Sibley, METhompson, SRForrest, Nature 395 (1998) p.151.)
【0132】 [0132]
上記の論文により報告された有機発光材料(Pt錯体)の分子式を以下に示す。 The molecular formula of an organic light emitting material has been reported by the above article (Pt complex) is shown below.
【0133】 [0133]
【化2】 ## STR2 ##
【0134】 [0134]
(MABaldo, S.Lamansky, PEBurrrows, METhompson, SRForrest, Appl.Phys.Lett.,75 (1999) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.) (MABaldo, S.Lamansky, PEBurrrows, METhompson, SRForrest, Appl.Phys.Lett., 75 (1999) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T .Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.)
【0135】 [0135]
上記の論文により報告された有機発光材料(Ir錯体)の分子式を以下に示す。 The molecular formula of an organic light emitting material has been reported by the above article (Ir complex) is shown below.
【0136】 [0136]
【化3】 [Formula 3]
【0137】 [0137]
以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子からの蛍光発光を用いる場合より3〜4倍の高い外部発光量子効率の実現が可能となる。 It is possible to realize a three to four times higher external light emission quantum efficiency than the case of using fluorescence from a singlet exciton in principle if utilizing phosphorescence from triplet exciton as above.
【0138】 [0138]
なお、本実施例の構成は、実施例1〜実施例6のいずれの構成とも自由に組み合わせて実施することが可能である。 The constitution of this embodiment can be freely implemented in combination of any structures of the Embodiments 1 to 6.
【0139】 [0139]
(実施例8) (Example 8)
OLEDに用いられる有機発光材料は低分子系と高分子系に大別される。 The organic light-emitting materials used in OLED are broadly classified into a low molecular and high-molecular. 本発明の発光装置は、低分子系の有機発光材料でも高分子系の有機発光材料でも用いることができる。 The light emitting device of the present invention may be used in organic light emitting material of high molecular weight in an organic light-emitting material of low molecular weight.
【0140】 [0140]
低分子系の有機発光材料は、蒸着法により成膜される。 The organic light-emitting material of low molecular weight is deposited by vapor deposition. したがって積層構造をとりやすく、ホール輸送層、電子輸送層などの機能が異なる膜を積層することで高効率化しやすい。 Accordingly easily take a laminated structure, the hole transport layer, easily efficiency by functions such as an electron-transporting layer is laminated different films.
【0141】 [0141]
低分子系の有機発光材料としては、キノリノールを配位子としたアルミニウム錯体Alq 3 、トリフェニルアミン誘導体(TPD)等が挙げられる。 The organic light-emitting material of low molecular weight, aluminum complex Alq 3 in which the quinolinol as a ligand, triphenylamine derivative (TPD), and the like.
【0142】 [0142]
一方、高分子系の有機発光材料は低分子系に比べて物理的強度が高く、素子の耐久性が高い。 On the other hand, organic light emitting material of high molecular weight is higher physical strength than the low-molecular-weight, high durability of the device. また塗布により成膜することが可能であるので、素子の作製が比較的容易である。 Since it can be deposited by coating, manufacturing of the element is relatively easy.
【0143】 [0143]
高分子系の有機発光材料を用いた発光素子の構造は、低分子系の有機発光材料を用いたときと基本的には同じであり、陰極/有機発光層/陽極となる。 Structure of a light emitting element using an organic light emitting material of a polymer system is basically the case of using an organic luminescent material of low molecular weight is the same, a cathode / organic luminescent layer / anode. しかし、高分子系の有機発光材料を用いた有機発光層を形成する際には、低分子系の有機発光材料を用いたときのような積層構造を形成させることは難しく、知られている中では2層の積層構造が有名である。 However, in forming the organic luminescent layer using an organic light emitting material of a polymer system, thereby forming a laminated structure, such as when using an organic luminescent material of low molecular weight it is difficult, among known in a two-layer structure is well known. 具体的には、陰極/発光層/正孔輸送層/陽極という構造である。 Specifically, a structure of cathode / luminescent layer / hole transport layer / anode. なお、高分子系の有機発光材料を用いた発光素子の場合には、陰極材料としてCaを用いることも可能である。 In the case of the light emitting device using an organic light emitting material of a polymer system, it is also possible to use a Ca as the cathode material.
【0144】 [0144]
なお、素子の発光色は、発光層を形成する材料で決まるため、これらを選択することで所望の発光を示す発光素子を形成することができる。 Incidentally, the emission color of the element is determined depending on a material for forming the light emitting layer, it is possible to form the light-emitting element exhibiting desired light emission by selecting these. 発光層の形成に用いることができる高分子系の有機発光材料は、ポリパラフェニレンビニレン系、ポリパラフェニレン系、ポリチオフェン系、ポリフルオレン系が挙げられる。 The organic light emitting material of a polymer system which can be used to form a light emitting layer, polyparaphenylene vinylene based, polyparaphenylene based, polythiophene, polyfluorene and the like.
【0145】 [0145]
ポリパラフェニレンビニレン系には、ポリ(パラフェニレンビニレン) [PPV] の誘導体、ポリ(2,5−ジアルコキシ−1,4−フェニレンビニレン) [RO−PPV]、ポリ(2−(2'−エチル−ヘキソキシ)−5−メトキシ−1,4−フェニレンビニレン)[MEH−PPV]、ポリ(2−(ジアルコキシフェニル)−1,4−フェニレンビニレン)[ROPh−PPV]等が挙げられる。 As the polyparaphenylene vinylene based, poly derivatives of (p-phenylene vinylene) [PPV], poly (2,5-dialkoxy-1,4-phenylenevinylene) [RO-PPV], poly (2- (2' ethyl - hexoxy) -5-methoxy-1,4-phenylenevinylene) [MEH-PPV], poly (2- (dialkoxyphenyl) -1,4-phenylenevinylene) [ROPh-PPV], and the like.
【0146】 [0146]
ポリパラフェニレン系には、ポリパラフェニレン[PPP]の誘導体、ポリ(2,5−ジアルコキシ−1,4−フェニレン)[RO−PPP]、ポリ(2,5−ジヘキソキシ−1,4−フェニレン)等が挙げられる。 As the polyparaphenylene based material, a derivative of polyparaphenylene [PPP], for example, poly (2,5-dialkoxy-1,4-phenylene) [RO-PPP], poly (2,5-dihexoxy-1,4-phenylene ), and the like.
【0147】 [0147]
ポリチオフェン系には、ポリチオフェン[PT]の誘導体、ポリ(3−アルキルチオフェン)[PAT]、ポリ(3−ヘキシルチオフェン)[PHT]、ポリ(3−シクロヘキシルチオフェン)[PCHT]、ポリ(3−シクロヘキシル−4−メチルチオフェン)[PCHMT]、ポリ(3,4−ジシクロヘキシルチオフェン)[PDCHT]、ポリ[3−(4−オクチルフェニル)−チオフェン][POPT]、ポリ[3−(4−オクチルフェニル)−2,2ビチオフェン][PTOPT]等が挙げられる。 The polythiophene-based, a derivative of polythiophene [PT], poly (3-alkylthiophene) [PAT], poly (3-hexylthiophene) [PHT], poly (3-cyclohexyl-thiophene) [PCHT], poly (3-cyclohexyl 4-methylthiophene) [PCHMT], poly (3,4-dicyclohexyl-thiophene) [PDCHT], poly [3- (4-octylphenyl) - thiophene] [POPT], poly [3- (4-octylphenyl) -2,2-bithiophene] [PTOPT], and the like.
【0148】 [0148]
ポリフルオレン系には、ポリフルオレン[PF]の誘導体、ポリ(9,9−ジアルキルフルオレン)[PDAF]、ポリ(9,9−ジオクチルフルオレン)[PDOF]等が挙げられる。 The polyfluorene-based material, a derivative of polyfluorene [PF], poly (9,9-dialkyl fluorene) [PDAF], poly (9,9-dioctylfluorene) [PDOF], and the like.
【0149】 [0149]
なお、正孔輸送性の高分子系の有機発光材料を、陽極と発光性の高分子系有機発光材料の間に挟んで形成すると、陽極からの正孔注入性を向上させることができる。 Incidentally, the organic luminescent material of the hole transporting polymer system to form is interposed between an anode and luminescent high molecular weight organic light emitting material, thereby improving the hole injection from the anode. 一般にアクセプター材料と共に水に溶解させたものをスピンコート法などで塗布する。 Generally applied by spin coating or the like which is dissolved in water together with an acceptor material. また、有機溶媒には不溶であるため、上述した発光性の有機発光材料との積層が可能である。 Further, since the organic solvent is insoluble, it can be laminated with the above-mentioned light-emitting organic light emitting material.
【0150】 [0150]
正孔輸送性の高分子系の有機発光材料としては、PEDOTとアクセプター材料としてのショウノウスルホン酸(CSA)の混合物、ポリアニリン[PANI]とアクセプター材料としてのポリスチレンスルホン酸[PSS]の混合物等が挙げられる。 The organic light emitting material of the hole transporting macromolecular, a mixture of PEDOT and an acceptor material as camphorsulfonic acid (CSA), mentioned mixture of polyaniline [PANI] and polystyrene sulfonic acid as the acceptor material [PSS] is It is.
【0151】 [0151]
なお、本実施例の構成は、実施例1〜実施例7と組み合わせて実施することが可能である。 The constitution of this embodiment can be implemented in combination with Examples 1 to 7.
【0152】 [0152]
(実施例9) (Example 9)
本実施例では、本発明の発光装置の作製方法について説明する。 In this embodiment, a method for manufacturing a light-emitting device of the present invention. なお、本実施例では、図2に示した画素の作製方法を例にとって説明する。 In the present embodiment, it will be described as an example a manufacturing method of the pixel shown in FIG. また本実施例では、画素が有するトランジスタTr2、Tr3の断面図のみ示すが、トランジスタTr1及びTr4も本実施例の作製方法を参照して作ることが可能である。 In addition this embodiment, showing only the cross-sectional view of a transistor Tr2, Tr3 included in the pixel, the transistors Tr1 and Tr4 is also possible to create with reference to the manufacturing method of this embodiment. また本実施例では、画素部の周辺に設けられる駆動回路(信号線駆動回路、走査線駆動回路)が有するTFTを、画素部のTFTと同一基板上に同時に形成する例を示す。 In the present embodiment, the drive circuit (signal line driving circuit, the scanning line driving circuit) provided in the periphery of the pixel portion TFT included in an example of forming simultaneously the TFT on the same substrate of the pixel portion.
【0153】 [0153]
まず、図14(A)に示すように、コーニング社の#7059ガラスや#1737ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板301上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜302を形成する。 First, as shown in FIG. 14 (A), Corning # 7059 glass and # barium borosilicate glass typified 1737 glass or aluminum borosilicate silicon oxide film on the substrate 301 made of glass such as glass, silicon nitride film or a base film 302 made from an insulating film such as a silicon oxynitride film. 例えば、プラズマCVD法でSiH 4 、NH 3 、N 2 Oから作製される酸化窒化シリコン膜302aを10〜200nm(好ましくは50〜100nm)形成し、同様にSiH 4 、N 2 Oから作製される酸化窒化水素化シリコン膜302bを50〜200nm(好ましくは100〜150nm)の厚さに積層形成する。 For example, SiH 4, NH 3, N a 10 to 200 nm (preferably 50 to 100 nm) silicon oxynitride film 302a made from 2 O by plasma CVD is formed, is similarly made from SiH 4, N 2 O hydrogenated silicon oxynitride film 302b 50 to 200 nm (preferably 100 to 150 nm) is laminated to a thickness of. 本実施例では下地膜302を2層構造として示したが、前記絶縁膜の単層膜または2層以上積層させた構造として形成しても良い。 In the present embodiment it has been shown for the base film 302 as a two-layer structure, or may be a single layer or by stacking two or more layers structure of the insulating film.
【0154】 [0154]
島状半導体層303〜306は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。 Island-like semiconductor layers 303 to 306 constitute a semiconductor film having an amorphous structure with a crystalline semiconductor film manufactured using a laser crystallization method or a known thermal crystallization method. この島状半導体層303〜306の厚さは25〜80nm(好ましくは30〜60nm)の厚さで形成する。 The thickness of the island-like semiconductor layers 303 to 306 is formed with a thickness of 25 to 80 nm (preferably 30 to 60 nm). 結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム(SiGe)合金などで形成すると良い。 No limitation is put on the material of the crystalline semiconductor film, but it is preferable to form the silicon or a silicon germanium (SiGe) alloy.
【0155】 [0155]
レーザー結晶化法で結晶質半導体膜を作製する場合は、パルス発振型または連続発光型のエキシマレーザーやYAGレーザー、YVO 4レーザーを用いる。 The case of manufacturing a crystalline semiconductor film by laser crystallization, a pulse oscillation type or an excimer laser or YAG laser of a continuous emission type, a YVO 4 laser is used. これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し、半導体膜に照射する方法を用いると良い。 In the case of using these lasers, the laser beam emitted from a laser oscillator condensed into a linear shape by an optical system, it is preferable to use the method of irradiating the semiconductor film. 結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数300Hzとし、レーザーエネルギー密度を100〜400mJ/cm 2 (代表的には200〜300mJ/cm 2 )とする。 The crystallization conditions are those be properly selected by an operator, the case where the excimer laser is used, the pulse oscillation frequency 300 Hz, and the laser energy density to 100 to 400 mJ / cm 2 (typically, 200~300mJ / cm 2 ) to. また、YAGレーザーを用いる場合にはその第2高調波を用いパルス発振周波数30〜300kHzとし、レーザーエネルギー密度を300〜600mJ/cm 2 (代表的には350〜500mJ/cm 2 )とすると良い。 In the case of using the YAG laser, the pulse oscillation frequency 30~300kHz using the second harmonic, or when the laser energy density 300~600mJ / cm 2 (typically 350~500mJ / cm 2). そして幅100〜1000μm、例えば400μmで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率(オーバーラップ率)を50〜90%として行う。 The width 100 to 1000 [mu] m, for example, laser light condensed into a linear shape with a 400μm and irradiated to the whole surface of the substrate, performing superposition rate of the linear laser light at this time the overlap ratio as 50-90%.
【0156】 [0156]
なおレーザーは、連続発振またはパルス発振の気体レーザもしくは固体レーザを用いることができる。 Note lasers may be used gas lasers or solid state laser of continuous oscillation or pulse oscillation. 気体レーザーとして、エキシマレーザ、Arレーザ、Krレーザなどがあり、固体レーザとして、YAGレーザ、YVO 4レーザ、YLFレーザ、YAlO 3レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライドレーザ、Ti:サファイアレーザなどが挙げられる。 As a gas laser, excimer laser, Ar laser, include a Kr laser, a solid state laser, YAG laser, YVO 4 laser, YLF laser, YAlO 3 laser, a glass laser, ruby laser, alexandrite laser, Ti: sapphire laser and the like. 固体レーザーとしては、Cr、Nd、Er、Ho、Ce、Co、Ti又はTmがドーピングされたYAG、YVO 4 、YLF、YAlO 3などの結晶を使ったレーザー等も使用可能である。 The solid-state laser, Cr, Nd, Er, Ho , Ce, Co, YAG which Ti or Tm is doped, YVO 4, YLF, such as a laser using crystals such as YAlO 3 can also be used. 当該レーザーの基本波はドーピングする材料によって異なり、1μm前後の基本波を有するレーザー光が得られる。 A basic wave of the lasers is different depending on the materials of doping, therefore a laser beam is obtained having a basic wave of approximately 1 [mu] m. 基本波に対する高調波は、非線形光学素子を用いることで得ることができる。 Harmonic to the fundamental can be obtained by using a non-linear optical element.
【0157】 [0157]
またさらに、固体レーザーから発せられらた赤外レーザー光を非線形光学素子でグリーンレーザー光に変換後、さらに別の非線形光学素子によって得られる紫外レーザー光を用いることもできる。 Further, after converting the infrared laser light was emitted et al from the solid laser green laser light in the nonlinear optical element, it is also possible to use an ultraviolet laser light obtained by a further non-linear optical element.
【0158】 [0158]
非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第2高調波〜第4高調波を適用するのが好ましい。 Upon crystallization of the amorphous semiconductor film, in order to obtain a crystal in large grain size, using a solid laser capable of continuous oscillation, it is preferable to use the second to fourth harmonics of the fundamental wave. 代表的には、Nd:YVO 4レーザー(基本波1064nm)の第2高調波(532nm)や第3高調波(355nm)を適用するのが望ましい。 Typically, Nd: YVO 4 laser (fundamental wave 1064 nm) second harmonic (532 nm) or the third to apply harmonic (355 nm) is desirable. 具体的には、出力10Wの連続発振のYVO 4レーザから射出されたレーザ光を非線形光学素子により高調波に変換する。 Specifically, it converts the laser light emitted from a continuous wave YVO 4 laser of 10W output by a nonlinear optical element to the harmonics. また、共振器の中にYVO 4結晶と非線形光学素子を入れて、高調波を射出する方法もある。 Further, there is by putting a YVO 4 crystal and a non-linear optical element in a resonator, a method of emitting a harmonic. そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に照射する。 It is preferable to shape the laser beam into a rectangular or elliptical shape on an irradiated surface by an optical system to irradiate a subject. このときのエネルギー密度は0.01〜100MW/cm 2程度(好ましくは0.1〜10MW/cm 2 )が必要である。 At this time, the energy density of approximately 0.01 to 100 MW / cm 2 (preferably 0.1 to 10 MW / cm 2) is required. そして、10〜2000cm/s程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射する。 Then, irradiating semiconductor film is moved relatively to the laser beam at a speed of about 10 to 2000 cm / s.
【0159】 [0159]
次いで、島状半導体層303〜306を覆うゲート絶縁膜307を形成する。 Then, a gate insulating film 307 covering the island-like semiconductor layers 303 to 306. ゲート絶縁膜307はプラズマCVD法またはスパッタ法を用い、厚さを40〜150nmとしてシリコンを含む絶縁膜で形成する。 The gate insulating film 307 by a plasma CVD method or a sputtering method, thereby forming an insulating film containing silicon with a thickness of 40 to 150 nm. 本実施例では、120nmの厚さで酸化窒化シリコン膜で形成する。 In this embodiment, a thickness of 120nm is formed of a silicon oxynitride film. 勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。 Of course, the gate insulating film is not limited to such a silicon oxynitride film may be used other insulating films containing silicon as a single layer or a laminate structure. 例えば、酸化シリコン膜を用いる場合には、プラズマCVD法でTEOS(Tetraethyl Orthosilicate)とO 2とを混合し、反応圧力40Pa、基板温度300〜400℃とし、高周波(13.56MHz)、電力密度0.5〜0.8W/cm 2で放電させて形成することが出来る。 For example, when using a silicon oxide film, a plasma CVD method with TEOS (Tetraethyl Orthosilicate) and O 2 are mixed, and the reaction pressure 40 Pa, a substrate temperature of 300 to 400 ° C., a high frequency (13.56 MHz), power density 0 .5~0.8W / cm 2 in discharged can be formed. このようにして作製される酸化シリコン膜は、その後400〜500℃の熱アニールによりゲート絶縁膜として良好な特性を得ることが出来る。 In this way, the silicon oxide film thus manufactured, then it is possible to obtain good characteristics as a gate insulating film by thermal annealing at 400 to 500 ° C..
【0160】 [0160]
そして、ゲート絶縁膜307上にゲート電極を形成するための第1の導電膜308と第2の導電膜309とを形成する。 Then, a first conductive film 308 for forming a gate electrode on the gate insulating film 307 and the second conductive film 309. 本実施例では、第1の導電膜308をTaで50〜100nmの厚さに形成し、第2の導電膜309をWで100〜300nmの厚さに形成する。 In this embodiment, the first conductive film 308 is formed to a thickness of 50~100nm at Ta, a second conductive film 309 to a thickness of 100~300nm at W.
【0161】 [0161]
Ta膜はスパッタ法で、TaのターゲットをArでスパッタすることにより形成する。 Ta film is formed by sputtering, and sputtering of a Ta target is performed by using Ar. この場合、Arに適量のXeやKrを加えると、Ta膜の内部応力を緩和して膜の剥離を防止することが出来る。 In this case, the addition of an appropriate amount of Xe or Kr in Ar, can be relaxed, the internal stress of the Ta film to prevent peeling of the film. また、α相のTa膜の抵抗率は20μΩcm程度でありゲート電極に使用することが出来るが、β相のTa膜の抵抗率は180μΩcm程度でありゲート電極とするには不向きである。 Further, the resistivity of the Ta film of α-phase is can be used for the gate electrode is about 20 .mu..OMEGA.cm, the resistivity of the Ta film of β-phase is not suitable for a and the gate electrode is about 180 .mu..OMEGA.cm. α相のTa膜を形成するために、Taのα相に近い結晶構造をもつ窒化タンタルを10〜50nm程度の厚さでTaの下地に形成しておくとα相のTa膜を容易に得ることが出来る。 To form a Ta film of α-phase, to easily obtain the Ta film of the α-phase previously formed a tantalum nitride having a crystal structure close to α phase Ta to Ta underlayer a thickness of about 10~50nm it can be.
【0162】 [0162]
W膜を形成する場合には、Wをターゲットとしたスパッタ法で形成する。 When forming a W film is formed by sputtering with a W target. その他に6フッ化タングステン(WF 6 )を用いる熱CVD法で形成することも出来る。 Other tungsten hexafluoride (WF 6) can also be formed by thermal CVD using. いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、W膜の抵抗率は20μΩcm以下にすることが望ましい。 In order to use it as the gate electrode in any need to reduce the resistance, the resistivity of the W film is desirably below 20 .mu..OMEGA.cm. W膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、W中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。 W film can be lowered in resistivity by increasing the grain but, if during W impurity elements such as oxygen is high to a high resistance, crystallization is inhibited. このことより、スパッタ法による場合、純度99.9999%または純度99.99%のWターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してW膜を形成することにより、抵抗率9〜20μΩcmを実現することが出来る。 Formed from this, in sputtering, a full consideration to the W film so that there is no contamination of impurities from the gas phase during the use of a W target having a purity of 99.9999% or 99.99%, even deposition by, it is possible to realize a resistivity 9~20μΩcm.
【0163】 [0163]
なお、本実施例では、第1の導電膜308をTa、第2の導電膜309をWとしたが、特に限定されず、いずれもTa、W、Ti、Mo、Al、Cuなどから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。 In the present embodiment, the first conductive film 308 Ta, although the second conductive film 309 is W, are not both selected Ta, W, Ti, Mo, Al, Cu and the like particularly limited elemental or the element may be formed of an alloy material or a compound material mainly containing. また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。 It is also possible to use a semiconductor film typified by a polycrystalline silicon film doped with an impurity element such as phosphorus. 本実施例以外の他の組み合わせの一例で望ましいものとしては、第1の導電膜308を窒化タンタル(TaN)で形成し、第2の導電膜309をWとする組み合わせ、第1の導電膜308を窒化タンタル(TaN)で形成し、第2の導電膜309をAlとする組み合わせ、第1の導電膜308を窒化タンタル(TaN)で形成し、第2の導電膜309をCuとする組み合わせが挙げられる。 Examples of preferable combinations other than that present embodiment, the first conductive film 308 is formed from tantalum nitride (TaN), and the second conductive film 309 is W, the first conductive film 308 It was formed from tantalum nitride (TaN), and the second conductive film 309 and Al, the first conductive film 308 is formed from tantalum nitride (TaN), a combination of the second conductive film 309 and Cu and the like. (図14(A)) (FIG. 14 (A))
【0164】 [0164]
次に、レジストによるマスク310を形成し、電極及び配線を形成するための第1のエッチング処理を行う。 Next, a resist mask 310 is formed by, and a first etching treatment for forming electrodes and wirings. 本実施例ではICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用い、エッチング用ガスにCF 4とCl 2を混合し、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成して行う。 ICP in the present embodiment (Inductively Coupled Plasma: inductive coupled plasma) etching method using, a mixture of CF 4 and Cl 2 as etching gas, RF of 500W to a coiled electrode at a pressure of 1 Pa (13.56 MHz) carried out to generate a plasma by introducing the power. 基板側(試料ステージ)にも100WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。 Also supplied RF (13.56 MHz) power of 100W to the substrate side (sample stage) to substantially apply a negative self-bias voltage. CF 4とCl 2を混合した場合にはW膜及びTa膜とも同程度にエッチングされる。 When a mixture of CF 4 and Cl 2 are both etched on the same order, the W film and the Ta film.
【0165】 [0165]
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第1の導電層及び第2の導電層の端部がテーパー形状となる。 In the above etching conditions by it is suitable the shape of the mask made of a resist, edge portions of the first conductive layer and the second conductive layer are tapered due to the effect of the bias voltage applied to the substrate side. テーパー部の角度は15〜45°となる。 The angle of the tapered portions is 15 to 45 °. ゲート絶縁膜上に残渣を残すことなくエッチングするためには、10〜20%程度の割合でエッチング時間を増加させると良い。 In order to perform etching without any residue on the gate insulating film, the etching time is increased by a ratio of about 10 to 20%. W膜に対する酸化窒化シリコン膜の選択比は2〜4(代表的には3)であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は20〜50nm程度エッチングされることになる。 The selectivity of a silicon oxynitride film to the W film is 2 to 4 (typically 3), the overetching treatment, surface of the silicon oxynitride film is exposed will be etched about 20 to 50 nm. こうして、第1のエッチング処理により第1の導電層と第2の導電層から成る第1の形状の導電層311〜314(第1の導電層311a〜314aと第2の導電層311b〜314b)を形成する。 Thus, first shape conductive layers by the first etching process consisting of the first conductive layer and the second conductive layer 311 to 314 (first conductive layer 311a~314a and the second conductive layer 311B~314b) to form. このとき、ゲート絶縁膜307においては、第1の形状の導電層311〜314で覆われない領域は20〜50nm程度エッチングされ薄くなった領域が形成される。 At this time, the gate insulating film 307, and regions which are not covered with the conductive layers 311 to 314 of the first shape are made thinner by etching of about 20~50nm is formed. また、マスク310も上記エッチングにより表面がエッチングされた。 The mask 310 also surface by the etching is etched.
【0166】 [0166]
そして、第1のドーピング処理を行いn型を付与する不純物元素を添加する。 Then, adding an impurity element which imparts n-type a first doping process. ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。 The method of doping may be carried out by an ion doping method or an ion implantation method. イオンドープ法の条件はドーズ量を1×10 13 〜5×10 14 atoms/cm 2とし、加速電圧を60〜100keVとして行う。 Conditions of the ion doping method, a dose is set to 1 × 10 13 ~5 × 10 14 atoms / cm 2, the accelerating voltage of 60~100KeV. n型を付与する不純物元素として15族に属する元素、典型的にはリン(P)または砒素(As)を用いるが、ここではリン(P)を用いる。 Elements belonging to Group 15 as an impurity element imparting n-type, typically, phosphorus (P) or arsenic (As), but using phosphorus (P) here. この場合、導電層311〜314がn型を付与する不純物元素に対するマスクとなり、自己整合的に第1の不純物領域317〜320が形成される。 In this case, the conductive layers 311 to 314 become masks to the impurity element imparting n-type, self-aligning manner a first impurity region 317-320 are formed. 第1の不純物領域317〜320には1×10 20 〜1×10 21 atoms/cm 3の濃度範囲でn型を付与する不純物元素を添加する。 The first impurity regions 317-320 to add an impurity element imparting n-type conductivity in a concentration range of 1 × 10 20 ~1 × 10 21 atoms / cm 3. (図14(B)) (FIG. 14 (B))
【0167】 [0167]
次に、図14(C)に示すように、レジストマスク310は除去しないまま、第2のエッチング処理を行う。 Next, as shown in FIG. 14 (C), the resist mask 310 is performed without removing the second etching treatment. エッチングガスにCF 4とCl 2とO 2とを用い、W膜を選択的にエッチングする。 Using CF 4, Cl 2 and O 2 as an etching gas, the W film is selectively etched. この時、第2のエッチング処理により第2の形状の導電層325〜328(第1の導電層325a〜328aと第2の導電層325b〜328b)を形成する。 At this time, a conductive layer of the second shape by the second etching processing 325 to 328 (first conductive layer 325a~328a and the second conductive layer 325b~328b). このとき、ゲート絶縁膜307においては、第2の形状の導電層325〜328で覆われない領域はさらに20〜50nm程度エッチングされ薄くなった領域が形成される。 At this time, the gate insulating film 307, the region area that is not covered became thinner by further 20~50nm etched about a conductive layer 325 to 328 of the second shape is formed.
【0168】 [0168]
W膜やTa膜のCF 4とCl 2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。 Etching reaction by the mixture gas of CF 4 and Cl 2 of the W film or the Ta film can be assumed from the vapor pressure of a radical or ion species and the reaction product is produced. WとTaのフッ化物と塩化物の蒸気圧を比較すると、Wのフッ化物であるWF 6が極端に高く、その他のWCl 5 、TaF 5 、TaCl 5は同程度である。 When W and the Ta fluoride comparing the vapor pressure of chlorides, W fluorides in which WF 6 is extremely high, and other WCl 5, TaF 5, TaCl 5 are comparable. 従って、CF 4とCl 2の混合ガスではW膜及びTa膜共にエッチングされる。 Thus, in the mixture gas of CF 4 and Cl 2 are etched both the W film and the Ta film. しかし、この混合ガスに適量のO 2を添加するとCF 4とO 2が反応してCOとFになり、FラジカルまたはFイオンが多量に発生する。 However, CF 4 and O 2 is added a suitable amount of O 2 in the mixed gas react with each other to form CO and F, F radicals or F ions is a large amount of generated. その結果、フッ化物の蒸気圧が高いW膜のエッチング速度が増大する。 As a result, the etching speed of the W film having a high fluoride vapor pressure is increased. 一方、TaはFが増大しても相対的にエッチング速度の増加は少ない。 Meanwhile, Ta is increased relatively even if F increases, the etching speed is low. また、TaはWに比較して酸化されやすいので、O 2を添加することでTaの表面が酸化される。 Further, Ta is easily oxidized as compared with W, the surface of Ta is oxidized by the addition of O 2. Taの酸化物はフッ素や塩素と反応しないためさらにTa膜のエッチング速度は低下する。 Oxides of Ta etching rate of the Ta film is further does not react with fluorine and chlorine is reduced. 従って、W膜とTa膜とのエッチング速度に差を作ることが可能となりW膜のエッチング速度をTa膜よりも大きくすることが可能となる。 Therefore, the etching rate of the W film and the Ta film difference in the etching rate of the can to make the result the W film can be made larger than that of the Ta film.
【0169】 [0169]
そして、図15(A)に示すように第2のドーピング処理を行う。 Then, a second doping process is performed as shown in FIG. 15 (A). この場合、第1のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてn型を付与する不純物元素をドーピングする。 In this case, doped with an impurity element than the first doping process imparts n-type under the condition of a high acceleration voltage by reducing a dose. 例えば、加速電圧を70〜120keVとし、1×10 13 atoms/cm 2のドーズ量で行い、図14(B)で島状半導体層に形成された第1の不純物領域の内側に新たな不純物領域を形成する。 For example, the acceleration voltage is set 70~120KeV, 1 × conducted at a dose of 10 13 atoms / cm 2, a new impurity regions inside the first impurity regions formed into the island-like semiconductor layers in Fig. 14 (B) to form. ドーピングは、第2の形状の導電層325〜328を不純物元素に対するマスクとして用い、第1の導電層325a〜328aの下側の領域にも不純物元素が添加されるようにドーピングする。 Doping a conductive layer 325 to 328 of the second shape as masks to the impurity element, an impurity element in regions under the first conductive layer 325a~328a is doped to be added. こうして、第3の不純物領域332〜335が形成される。 Thus, third impurity regions 332 to 335 are formed. この第3の不純物領域332〜335に添加されたリン(P)の濃度は、第1の導電層325a〜328aのテーパー部の膜厚に従って緩やかな濃度勾配を有している。 The concentration of the third added phosphorus impurity regions 332 to 335 of the (P) has a gentle concentration gradient in accordance with the thickness of tapered portions of the first conductive layer 325A~328a. なお、第1の導電層325a〜328aのテーパー部と重なる半導体層において、第1の導電層325a〜328aのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。 In the semiconductor layers that overlap the tapered portions of the first conductive layer 325A~328a, slightly inward from the end portion of the tapered portion of the first conductive layer 325A~328a, although the impurity concentration is low, approximately it is the concentration of the same degree.
【0170】 [0170]
図15(B)に示すように第3のエッチング処理を行う。 A third etching process is performed as shown in FIG. 15 (B). エッチングガスにCHF 6を用い、反応性イオンエッチング法(RIE法)を用いて行う。 With CHF 6 as an etching gas is performed by using reactive ion etching (RIE). 第3のエッチング処理により、第1の導電層325a〜328aのテーパー部を部分的にエッチングして、第1の導電層が半導体層と重なる領域が縮小される。 By the third etching treatment, the tapered portions of the first conductive layer 325a~328a partially etched, and the region where the first conductive layers overlap with the semiconductor layer is reduced. 第3のエッチング処理によって、第3の形状の導電層336〜339(第1の導電層336a〜339aと第2の導電層336b〜339b)を形成する。 By the third etching process, to form a conductive layer of the third shape 336 to 339 (first conductive layer 336a~339a and the second conductive layer 336b~339b). このとき、ゲート絶縁膜307においては、第3の形状の導電層336〜339で覆われない領域はさらに20〜50nm程度エッチングされ薄くなった領域が形成される。 At this time, in the gate insulating film 307, the region area that is not covered became thinner by further 20~50nm etched about the third shape conductive layers 336 to 339 are formed.
【0171】 [0171]
第3のエッチング処理によって、第3の不純物領域332〜335においては、第1の導電層336a〜339aと重なる第3の不純物領域332a〜335aと、第1の不純物領域と第3の不純物領域との間の第2の不純物領域332b〜335bとが形成される。 By the third etching process, in the third impurity regions 332 to 335, the third impurity regions 332a~335a overlapping with the first conductive layer 336A~339a, a first impurity region and the third impurity regions a second impurity region 332b~335b between is formed.
【0172】 [0172]
そして、図15(C)に示すように、pチャネル型TFTを形成する島状半導体層303、306に第1の導電型とは逆の導電型の第4の不純物領域343〜348を形成する。 Then, as shown in FIG. 15 (C), to form the fourth impurity regions 343 to 348 of the conductivity type opposite to that of the first conductivity type into the island-like semiconductor layers 303, 306 to form a p-channel type TFT . 第3の形状の導電層336b、339bを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。 The third shape conductive layers 336b, using 339b as masks against the impurity element, to form a self-aligned manner impurity regions. このとき、nチャネル型TFTを形成する島状半導体層304、305は、レジストマスク350で全面を被覆しておく。 At this time, the island-like semiconductor layers 304 and 305 forming the n-channel type TFT is kept to cover the entire surface of the resist mask 350. 不純物領域343〜348にはそれぞれ異なる濃度でリンが添加されているが、ジボラン(B 26 )を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度が2×10 20 〜2×10 21 atoms/cm 3となるようにする。 Although the impurity regions 343 to 348 are doped with phosphorus in different concentrations, respectively, formed by ion doping using diborane (B 2 H 6), the impurity concentration in that any region is 2 × 10 20 ~ made to be 2 × 10 21 atoms / cm 3 .
【0173】 [0173]
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。 Impurity regions are formed in the respective island-like semiconductor layers in the steps up. 島状半導体層と重なる第3の形状の導電層336〜339がゲート電極として機能する。 The third shape conductive layers 336 to 339 function as gate electrodes overlapping with the island-like semiconductor layer.
【0174】 [0174]
レジストマスク350を除去した後、導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。 After removing the resist mask 350, for the purpose of controlling the conductivity type, a step of activating the impurity elements added in the respective island-like semiconductor layer. この工程はファーネスアニール炉を用いる熱アニール法で行う。 This step is carried out by thermal annealing using an annealing furnace. その他に、レーザーアニール法、またはラピッドサーマルアニール法(RTA法)を適用することが出来る。 In addition, it is possible to employ the laser annealing method, or rapid thermal annealing (RTA). 熱アニール法では酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で400〜700℃、代表的には500〜600℃で行うものであり、本実施例では500℃で4時間の熱処理を行う。 Oxygen concentration in the thermal annealing is 1ppm or less, preferably 400 to 700 ° C. in a nitrogen atmosphere 0.1 ppm, typically are those carried out at 500 to 600 ° C., for 4 hours at 500 ° C. In the present embodiment a heat treatment is carried out. ただし、第3の形状の導電層336〜339に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜(シリコンを主成分とする)を形成した後で活性化を行うことが好ましい。 However, in the case where a wiring material used for the third shape conductive layers 336 to 339 is weak against heat, the activation after forming an interlayer insulating film (mainly containing silicon) in order to protect the wirings and the like it is preferable to perform.
【0175】 [0175]
レーザーアニール法を用いる場合、結晶化の際に用いたレーザーを使用することが可能である。 When using a laser annealing method, it is possible to use the laser used in the crystallization. 活性化の場合は、移動速度は結晶化と同じにし、0.01〜100MW/cm 2程度(好ましくは0.01〜10MW/cm 2 )のエネルギー密度が必要となる。 For activation, the moving speed is required energy density of the same west and crystallization, 0.01 to 100 MW / cm 2 about (preferably 0.01~10MW / cm 2).
【0176】 [0176]
さらに、3〜100%の水素を含む雰囲気中で、300〜450℃で1〜12時間の熱処理を行い、島状半導体層を水素化する工程を行う。 Further, in an atmosphere containing 3 to 100% hydrogen, performing heat treatment for 1 to 12 hours at 300 to 450 ° C., a step of hydrogenating the island-like semiconductor layer. この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。 This step is to terminate dangling bonds in the semiconductor layers by thermally excited hydrogen. 水素化の他の手段として、プラズマ水素化(プラズマにより励起された水素を用いる)を行っても良い。 As another means for hydrogenation may be performed Plasma hydrogenation (using hydrogen excited by plasma).
【0177】 [0177]
次いで、図16(A)に示すように、第1の層間絶縁膜355を酸化窒化シリコン膜から100〜200nmの厚さで形成する。 Then, as shown in FIG. 16 (A), the first interlayer insulating film 355 is formed to a thickness of 100~200nm silicon oxynitride film. その上に有機絶縁物材料から成る第2の層間絶縁膜356を形成した後、第1の層間絶縁膜355、第2の層間絶縁膜356、およびゲート絶縁膜307に対してコンタクトホールを形成し、接続配線357〜362、380をパターニング形成する。 After forming the second interlayer insulating film 356 made of an organic insulating material is formed thereon, a contact hole is formed in the first interlayer insulating film 355, second interlayer insulating film 356 and the gate insulating film 307, formed by patterning the connection wiring 357~362,380. なお380は電源線であり、360は信号線である。 Note 380 is a power supply line, 360 is a signal line.
【0178】 [0178]
第2の層間絶縁膜356としては、有機樹脂を材料とする膜を用い、その有機樹脂としてはポリイミド、ポリアミド、アクリル、BCB(ベンゾシクロブテン)等を使用することが出来る。 As the second interlayer insulating film 356, using a film of an organic resin as a material, as the organic resin polyimide, polyamide, can be used acrylic, BCB (benzocyclobutene) or the like. 特に、第2の層間絶縁膜356は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。 In particular, since the second interlayer insulating film 356 has a strong sense of leveling, acryl is preferable which is excellent in flatness. 本実施例ではTFTによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。 Forming an acrylic film with a film thickness sufficient to level a step difference formed by the TFT in the present embodiment. 好ましくは1〜5μm(さらに好ましくは2〜4μm)とすれば良い。 Preferably it may be a 1 to 5 [mu] m (more preferably 2-4 [mu] m).
【0179】 [0179]
コンタクトホールの形成は、ドライエッチングまたはウエットエッチングを用い、n型の不純物領域318、319またはp型の不純物領域345、348に達するコンタクトホール、容量配線(図示せず)に達するコンタクトホール(図示せず)をそれぞれ形成する。 The contact holes are formed, using dry etching or wet etching, n-type impurity regions 318 and 319 or p-type contact holes reaching the impurity regions 345,348 of the contact holes (shown reaching the capacitor wiring (not shown) not) to form, respectively.
【0180】 [0180]
また、接続配線357〜362、380として、Ti膜を100nm、Tiを含むアルミニウム膜を300nm、Ti膜150nmをスパッタ法で連続形成した3層構造の積層膜を所望の形状にパターニングしたものを用いる。 Further, as the connection wiring 357~362,380, use one patterned 100nm of Ti film, 300 nm of aluminum film containing Ti, the laminated film of three-layer structure in which a continuous form Ti film 150nm by sputtering to a desired shape . 勿論、他の導電膜を用いても良い。 Of course, it is also possible to use another conductive film.
【0181】 [0181]
次に、接続配線(接続配線)362に接する画素電極365をパターニング形成する。 Then, patterning a pixel electrode 365 in contact with the connection wiring (connecting wiring) 362. なお、接続配線には接続配線と接続配線とが含まれる。 Note that the connection wiring includes a connecting wiring and connection wiring. 接続配線とは、活性層のソース領域に接続された配線であり、接続配線とはドレイン領域に接続された配線を意味する。 The connection wiring is a wiring connected to the source region of the active layer, it means a wiring which is connected to the drain region and the connection wiring.
【0182】 [0182]
また、本実施例では、画素電極365としてITO膜を110nmの厚さに形成し、パターニングを行った。 Further, in this embodiment, an ITO film is formed to a thickness of 110nm as the pixel electrode 365 was patterned. 画素電極365を接続配線362と接するように配置することでコンタクトを取っている。 Taking a contact by placing in contact the pixel electrode 365 and the connection wiring 362. また、酸化インジウムに2〜20%の酸化亜鉛(ZnO)を混合した透明導電膜を用いても良い。 It is also possible to use a transparent conductive film obtained by mixing 2 to 20% of zinc oxide (ZnO) indium oxide. この画素電極365がOLEDの陽極となる。 The pixel electrode 365 becomes an anode of the OLED. (図16(A)) (FIG. 16 (A))
【0183】 [0183]
図17に、図16(A)の工程まで終了した時点での、画素の上面図を示す。 17, at the time of completion to the process in FIG. 16 (A), shows a top view of the pixel. なお、配線の位置や半導体層の位置を明確にするために、絶縁膜や層間絶縁膜は省略した。 In order to clarify the position of the position and the semiconductor layer of the wiring, the insulating film and the interlayer insulating film is omitted. 図17のA−A'における断面図が、図16(A)のA−A'に示した部分に相当する。 A-A 'of FIG. 17 cross-sectional view of the, A-A in FIG. 16 (A)' corresponds to a portion shown in. また図17のB−B'における断面図が、図16(A)のB−B'に示した部分に相当する。 The B-B 'of FIG. 17 cross-sectional view of the, B-B in FIG. 16 (A)' corresponds to a portion shown in.
【0184】 [0184]
トランジスタTr3は、走査線574の一部であるゲート電極338を有しており、ゲート電極338はトランジスタTr4のゲート電極520とも接続されている。 Transistor Tr3 has a gate electrode 338 is a part of the scanning line 574, the gate electrode 338 is also connected to the gate electrode 520 of the transistor Tr4. また、トランジスタTr3の半導体層の不純物領域317は、一方は信号線Siとして機能する接続配線360に接続され、もう一方は、接続配線361に接続されている。 The impurity regions 317 of the semiconductor layer of the transistor Tr3, one is connected to the connection wiring 360 function as a signal line Si, the other is connected to the connection wiring 361.
【0185】 [0185]
トランジスタTr2は、容量配線573の一部であるゲート電極339を有しており、ゲート電極339はトランジスタTr1のゲート電極576とも接続されている。 Transistor Tr2 has a gate electrode 339 is a part of the capacitor wiring 573, the gate electrode 339 is connected 576 both the gate electrode of the transistor Tr1. また、トランジスタTr2の半導体層の不純物領域348は、一方は接続配線362に接続され、もう一方は、電源線Viとして機能する接続配線361に接続されている。 The impurity regions 348 of the semiconductor layer of the transistor Tr2, one is connected to the connection wiring 362 and the other is connected to the connection wiring 361 functioning as a power supply line Vi.
【0186】 [0186]
接続配線361は、トランジスタTr1の不純物領域(図示せず)にも接続されている。 Connection wiring 361 is also connected to the impurity regions of the transistor Tr1 (not shown). また、570は保持容量であり、半導体層572と、ゲート絶縁膜307と、容量配線573を有している。 Also, 570 is a storage capacitor, a semiconductor layer 572, a gate insulating film 307, and a capacitor wiring 573. 半導体層572が有する不純物領域(図示せず)は、接続配線361に接続されている。 Impurity region where the semiconductor layer 572 has (not shown) is connected to a connection wiring 361.
【0187】 [0187]
次に、図16(B)に示すように、珪素を含む絶縁膜(本実施例では酸化珪素膜)を500nmの厚さに形成し、画素電極365に対応する位置に開口部を形成して、バンクとして機能する第3の層間絶縁膜366を形成する。 Next, as shown in FIG. 16 (B), (in this example a silicon oxide film) an insulating film containing silicon is formed to a thickness of 500 nm, to form an opening at a position corresponding to the pixel electrode 365 , a third interlayer insulating film 366 which functions as a bank. 開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。 When forming the opening, it can be a side wall of the easily tapered by using the wet etching method. 開口部の側壁が十分になだらかでないと段差に起因する有機発光層の劣化が顕著な問題となってしまうため、注意が必要である。 Since the degradation of the organic light emitting layer side wall of the opening is due to the step unless sufficiently gentle becomes a significant problem, it is necessary to pay attention.
【0188】 [0188]
次に、有機発光層367および陰極(MgAg電極)368を、真空蒸着法を用いて大気解放しないで連続形成する。 The organic light emitting layer 367 and a cathode (MgAg electrode) 368 are continuously formed without exposure to the atmosphere using vacuum evaporation. なお、有機発光層367の膜厚は80〜200nm(典型的には100〜120nm)、陰極368の厚さは180〜300nm(典型的には200〜250nm)とすれば良い。 Incidentally, (100 to 120 nm, typically) thickness 80~200nm of the organic light emitting layer 367, the thickness of the cathode 368 may be set from 180 to 300 nm (typically 200 to 250 nm).
【0189】 [0189]
この工程では、赤色に対応する画素、緑色に対応する画素および青色に対応する画素に対して順次、有機発光層および陰極を形成する。 In this step, a pixel corresponding to red, sequentially for the pixels corresponding to the pixel and blue corresponding to the green, to form the organic light-emitting layer and the cathode. 但し、有機発光層は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。 However, the organic light emitting layer must be formed separately each color without using the photolithography technique for poor resistance to solution. そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的に有機発光層を形成するのが好ましい。 Therefore concealed except the desired pixels using a metal mask, it is preferable to selectively form a organic light-emitting layer only necessary portions.
【0190】 [0190]
即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光の有機発光層を選択的に形成する。 That is, first, a mask for covering all portions except for the pixel corresponding to red, selectively forming an organic luminescent layer emitting red light using the mask. 次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光の有機発光層を選択的に形成する。 Next, a mask for covering all portions except for the pixel corresponding to green, selectively forming an organic emission layer of green emission using the mask. 次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光の有機発光層を選択的に形成する。 Then, similarly a mask for covering all portions except for the pixel corresponding to blue, selectively forming an organic light-emitting layer of the blue light emission using the mask. なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。 Although here it is described as the use of all different masks, not the same mask may also be reused.
【0191】 [0191]
ここではRGBに対応した3種類のOLEDを形成する方式を用いたが、白色発光のOLEDとカラーフィルタを組み合わせた方式、青色または青緑発光のOLEDと蛍光体(蛍光性の色変換層:CCM)とを組み合わせた方式、陰極(対向電極)に透明電極を利用してRGBに対応したOLEDを重ねる方式などを用いても良い。 Is used here a method of forming three types of OLED corresponding to RGB, a method that combines the OLED emitting white light and a color filter, blue or blue-green light emission of the OLED and a phosphor (fluorescent color conversion layer: CCM ) scheme combining the cathode (may be used such as a method to overlay the OLED corresponding to RGB by using a transparent electrode on the counter electrode).
【0192】 [0192]
なお、有機発光層367としては公知の材料を用いることが出来る。 Incidentally, it is possible to use a known material as the organic light emitting layer 367. 公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。 Known materials, it is preferable to use a consideration of organic material the driving voltage. 例えば正孔注入層、正孔輸送層、発光層および電子注入層でなる4層構造を有機発光層とすれば良い。 For example, a hole injection layer, a hole transport layer, a four-layer structure consisting of a light-emitting layer and an electron injection layer may be an organic light-emitting layer.
【0193】 [0193]
次に陰極368を形成する。 Then a cathode is formed 368. なお本実施例では陰極368としてMgAgを用いたが、本発明はこれに限定されない。 Although using MgAg as the cathode 368 in the present embodiment, the present invention is not limited thereto. 陰極368として他の公知の材料を用いても良い。 As the cathode 368 may use other known materials.
【0194】 [0194]
画素電極365と、有機発光層367と、陰極368とが重なっている部分が、OLED375に相当する。 A pixel electrode 365, an organic light emitting layer 367, the portion that overlaps the cathode 368 corresponds to OLED375.
【0195】 [0195]
また、次に保護電極369を蒸着法により形成する。 Also, then formed by evaporation of the protective electrode 369. 保護電極369は、大気開放せずに陰極368と連続して形成しても良い。 Protective electrode 369 may be formed continuously with the cathode 368 without air release. 保護電極369は有機発光層367を水分や酸素から保護するのに有効である【0196】 Protective electrode 369 is effective to protect the organic light emitting layer 367 from moisture and oxygen [0196]
また、保護電極369は陰極368の劣化を防ぐために設けられ、アルミニウムを主成分とする金属膜が代表的である。 The protective electrode 369 is provided to prevent the deterioration of the cathode 368, a metal film mainly containing aluminum are typical. 勿論、他の材料でも良い。 Of course, it may also be other material. また、有機発光層367、陰極368は非常に水分に弱いので、保護電極369までを大気解放しないで連続的に形成し、外気から有機発光層を保護することが望ましい。 The organic light-emitting layer 367, the cathode 368 are very weak to moisture, up to the protective electrode 369 successively formed without exposure to the atmosphere, it is desirable to protect the organic light-emitting layer from the outside air.
【0197】 [0197]
最後に、窒化珪素膜でなるパッシベーション膜370を300nmの厚さに形成する。 Finally, a passivation film 370 made of a silicon nitride film to a thickness of 300 nm. パッシベーション膜370を形成しておくことで、有機発光層367を水分等から保護することができ、OLEDの信頼性をさらに高めることが出来る。 By forming the passivation film 370, an organic emission layer 367 can be protected from moisture or the like, it is possible to further enhance the reliability of the OLED. なおパッシベーション膜370は必ずしも設ける必要はない。 Note passivation film 370 is not necessarily provided.
【0198】 [0198]
こうして図16(B)に示すような構造の発光装置が完成する。 Thus a light emitting device having a structure as shown in FIG. 16 (B) is completed. 371は駆動回路部のpチャネル型TFT、372は駆動回路部のnチャネル型TFT、373はトランジスタTr3、374はトランジスタTr2に相当する。 371 is a p-channel type TFT, 372 in the driver circuit portion n-channel type TFT, 373 of the driver circuit portion transistor Tr3,374 corresponds to the transistor Tr2.
【0199】 [0199]
ところで、本実施例の発光装置は、画素部だけでなく駆動回路にも最適な構造のTFTを配置することにより、非常に高い信頼性を示し、動作特性も向上しうる。 Meanwhile, the light emitting device of this embodiment, by arranging the TFT optimal structures in a driving circuit not only the pixel portion, a very high reliability and improved operating characteristics. また結晶化工程においてNi等の金属触媒を添加し、結晶性を高めることも可能である。 Also by adding a metal catalyst such as Ni in the crystallization process, it is possible to enhance the crystallinity. それによって、信号線駆動回路の駆動周波数を10MHz以上にすることが可能である。 Thereby, it is possible to make the drive frequency of the signal line driver circuit than 10 MHz.
【0200】 [0200]
なお、実際には図16(B)の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム(ラミネートフィルム、紫外線硬化樹脂フィルム等)や透光性のシーリング材でパッケージング(封入)することが好ましい。 Incidentally, in practice device reaching the state in FIG. 16 (B), in order not to be exposed to air, high air-tightness, less protective film (laminate film, ultraviolet curable resin film) degassing or translucent is preferably packaged (sealed) with a sealing material. その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料(例えば酸化バリウム)を配置したりするとOLEDの信頼性が向上する。 At that time, the inside of the sealing material or in an inert atmosphere, the interior or to place a hygroscopic material (e.g. barium oxide) reliability of the OLED is improved.
【0201】 [0201]
また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタを取り付ける。 Further, after the airtight properties have been increased by processing such as packaging, mounting a connector for connecting terminals led from elements or circuits formed on the substrate and external signal terminals.
【0202】 [0202]
また、本実施例で示す工程に従えば、発光装置の作製に必要なフォトマスクの数を抑えることが出来る。 Further, in accordance with the processes shown in this embodiment, it is possible to suppress the number of photo masks required for manufacturing a light emitting device. その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することが出来る。 As a result, to shorten the process, it can contribute to the improvement of the reduction and the yield of the manufacturing cost.
【0203】 [0203]
本実施例は、実施例1〜8と自由に組み合わせて実施することが可能である。 This embodiment can be implemented freely combining with Examples 1-8.
【0204】 [0204]
(実施例10) (Example 10)
本実施例では、本発明の半導体装置の1つである発光装置の画素の、実施例9とは異なる構成について説明する。 In this embodiment, the pixel which is one light-emitting device of the semiconductor device of the present invention, the structure different from the embodiment 9 will be described. 図18に本実施例の発光装置の画素の断面図を示す。 Figure 18 shows a cross-sectional view of a pixel of a light emitting device of this embodiment. また本実施例では説明を簡便にするために、Tr1、Tr4は図示しなかったが、Tr3とTr2と同じ構成を用いることが可能である。 In order to simplify the explanation in this embodiment, is Tr1, Tr4 Although not shown, it is possible to use the same structure as Tr3 and Tr2.
【0205】 [0205]
751はnチャネル型TFTであり、図2のTr3に相当する。 751 is an n-channel TFT, corresponding to Tr3 in FIG. また、752はpチャネル型TFTであり、図2のTr2に相当する。 Also, 752 is a p-channel type TFT, corresponding to Tr2 in FIG. nチャネル型TFT751は、半導体膜753と、第1の絶縁膜770と、第1の電極754、755と、第2の絶縁膜771と、第2の電極756、757とを有している。 n-channel type TFT751 includes a semiconductor film 753, a first insulating film 770, a first electrode 754, and a second insulating film 771, and a second electrode 756. そして、半導体膜753は、第1濃度の一導電型不純物領域758と、第2濃度の一導電型不純物領域759と、チャネル形成領域760、761を有している。 The semiconductor film 753 includes a one conductivity type impurity region 758 of the first concentration, and the one conductivity type impurity region 759 of the second concentration, and a channel forming region 760, 761.
【0206】 [0206]
なお本実施例では、第1の絶縁膜770は2つの絶縁膜770a、770bを積層した構造を有しているが、第1の絶縁膜770は単層の絶縁膜であっても良いし、3層以上の絶縁膜を積層した構造を有していても良い。 In the present embodiment, the first insulating film 770 is two insulating films 770a, but has a stacked structure of 770b, to the first insulating film 770 may be an insulating film of a single layer, 3 or more insulating films may be a have a structure laminated.
【0207】 [0207]
第1の電極754、755とチャネル形成領域760、761は、それぞれ第1の絶縁膜770を間に挟んで重なっている。 The first electrode 754 and the channel forming region 760, 761 are overlapped each interposed therebetween a first insulating film 770. また、第2の電極756、757と、チャネル形成領域760、761とは、それぞれ第2の絶縁膜771を間に挟んで重なっている。 Further, a second electrode 756, and the channel forming region 760, 761, are overlapped each other across between the second insulating film 771.
【0208】 [0208]
pチャネル型TFT752は、半導体膜780と、第1の絶縁膜770と、第1の電極782と、第2の絶縁膜771と、第2の電極781とを有している。 p-channel type TFT752 includes a semiconductor film 780, a first insulating film 770, a first electrode 782, and a second insulating film 771, and a second electrode 781. そして、半導体膜780は、第3濃度の一導電型不純物領域783と、チャネル形成領域784を有している。 The semiconductor film 780 includes a one conductivity type impurity region 783 of the third concentration, and a channel forming region 784.
【0209】 [0209]
第1の電極782とチャネル形成領域784とは、それぞれ第1の絶縁膜770を間に挟んで重なっている。 The first electrode 782 and the channel forming region 784, are overlapped each interposed therebetween a first insulating film 770. 第2の電極781とチャネル形成領域784とは、それぞれ第2の絶縁膜771を間に挟んで重なっている。 And the second electrode 781 and the channel forming region 784, are overlapped each other across between the second insulating film 771.
【0210】 [0210]
そして本実施例では、図示してはいないが第1の電極754、755と、第2の電極756、757とは電気的に接続されている。 And in this embodiment, although not shown the first electrode 754 and 755, and the second electrode 756 are electrically connected. また、第1の電極782と第2の電極781とは電気的に接続されている。 Further, the first electrode 782 and the second electrode 781 are electrically connected. なお、本発明はこの構成に限定されず、第1の電極754、755と、第2の電極756、757とが電気的に切り離されており、第1の電極754、755に一定の電圧が印加されていても良い。 The present invention is not limited to this configuration, the first electrode 754, and the second electrode 756 have been electrically disconnected, constant voltage to the first electrode 754 and 755 is it may be applied. また第1の電極782と第2の電極781とが電気的に切り離され、第1の電極782に一定に電圧が印加されていても良い。 The first electrode 782 and second electrode 781 is electrically disconnected, voltage constant to the first electrode 782 may be applied.
【0211】 [0211]
第1の電極に一定の電圧を印加することで、電極が1つの場合に比べて閾値のばらつきを抑えることができ、なおかつオフ電流を抑えることができる。 By applying a constant voltage to the first electrode, the electrode can be suppressed threshold variation as compared with the TFT which includes only one can be suppressed off current. また、第1の電極と第2の電極に同じ電圧を印加することで、実質的に半導体膜の膜厚を薄くしたのと同じように空乏層が早く広がるので、サブスレッショルド係数を小さくすることができ、さらに電界効果移動度を向上させることができる。 Further, by applying the same voltage to the first electrode and the second electrode, substantially a depletion layer in the same manner as that reducing the thickness of the semiconductor film is widened quickly, reducing the subthreshold can be, it is possible to further improve the field effect mobility. したがって、電極が1つの場合に比べてオン電流を大きくすることができる。 Therefore, the electrodes can be increased on-current as compared with the case of one. よって、この構造のTFTを駆動回路に使用することにより、駆動電圧を低下させることができる。 Therefore, by using the TFT of this structure to the driving circuit, it is possible to lower the driving voltage. また、オン電流を大きくすることができるので、TFTのサイズ(特にチャネル幅)を小さくすることができる。 Further, it is possible to increase the ON current, it is possible to reduce the size of the TFT (especially the channel width). そのため集積密度を向上させることができる。 Therefore it is possible to improve the integration density.
【0212】 [0212]
なお、本実施例は実施例1〜実施例8のいずれか一と組み合わせて実施することが可能である。 Note that this embodiment can be implemented in combination with any one of Examples 1 to 8.
【0213】 [0213]
(実施例11) (Example 11)
本実施例では、本発明の半導体装置の1つである発光装置の画素の、実施例9、実施例10とは異なる構成について説明する。 In this embodiment, the pixel which is one light-emitting device of the semiconductor device of the present invention, examples 9, will be described structure different from the embodiment 10. 図19に本実施例の発光装置の画素の断面図を示す。 Figure 19 shows a cross-sectional view of a pixel of a light emitting device of this embodiment. また本実施例では説明を簡便にするために、Tr1、Tr4は図示しなかったが、Tr3とTr2と同じ構成を用いることが可能である。 In order to simplify the explanation in this embodiment, is Tr1, Tr4 Although not shown, it is possible to use the same structure as Tr3 and Tr2.
【0214】 [0214]
図19において、911は基板、912は下地となる絶縁膜(以下、下地膜という)である。 19, 911 denotes a substrate, 912 is an insulating film which becomes a base (hereafter referred to as a base film). 基板911としては透光性基板、代表的にはガラス基板、石英基板、ガラスセラミックス基板、又は結晶化ガラス基板を用いることができる。 The substrate 911 can be used light-transmitting substrate, typically a glass substrate, a quartz substrate, a glass ceramic substrate, or a crystallized glass substrate. 但し、作製プロセス中の最高処理温度に耐えるものでなくてはならない。 However, it must be resistant to the maximum processing temperature in the manufacturing process.
【0215】 [0215]
8201はTr3、8202はTr2であり、それぞれnチャネル型TFT、pチャネル型TFTで形成されている。 8201 Tr3,8202 is Tr2, they are respectively formed n-channel type TFT, and a p-channel type TFT. 有機発光層の発光方向が基板の下面(TFT及び有機発光層が設けられていない面)の場合、上記構成であることが好ましい。 When the emission direction of the organic light emitting layer of the lower surface of the substrate (surface on which TFT and the organic light emitting layer is not provided), it is preferable that the above-described configuration. しかしTr3とTr2は、nチャネル型TFTでもpチャネル型TFTでも、どちらでも構わない。 However Tr3 and Tr2, even n-channel p-channel type TFT even TFT, does not matter either.
【0216】 [0216]
Tr3 8201は、ソース領域913、ドレイン領域914、LDD領域915a〜915d、分離領域916及びチャネル形成領域917a、917bを含む活性層と、ゲート絶縁膜918と、ゲート電極919a、919bと、第1層間絶縁膜920と、信号線921と、接続配線922とを有している。 Tr3 8201 includes a source region 913, drain region 914, LDD regions 915A~915d, isolation region 916 and a channel forming region 917a, an active layer comprising 917b, a gate insulating film 918, gate electrodes 919a, and 919b, the first interlayer an insulating film 920, and a signal line 921, and a connection wiring 922. なお、ゲート絶縁膜918又は第1層間絶縁膜920は基板上の全TFTに共通であっても良いし、回路又は素子に応じて異ならせても良い。 Incidentally, the gate insulating film 918 or the first interlayer insulating film 920 may be common to all TFT substrate, may be different depending on the circuits or elements.
【0217】 [0217]
また、図19に示すTr3 8201はゲート電極917a、917bが電気的に接続されており、いわゆるダブルゲート構造となっている。 Further, Tr3 8201 shown in FIG. 19 is a gate electrode 917a, 917b are electrically connected, a so-called double gate structure. 勿論、ダブルゲート構造だけでなく、トリプルゲート構造などいわゆるマルチゲート構造(直列に接続された二つ以上のチャネル形成領域を有する活性層を含む構造)であっても良い。 Of course, not only the double gate structure, may be a so-called multi-gate structure such as triple gate structure (structure including an active layer having two or more channel forming regions connected in series).
【0218】 [0218]
マルチゲート構造はオフ電流を低減する上で極めて有効であり、Tr3のオフ電流を十分に低くすれば、それだけTr2 8202のゲート電極に接続されたコンデンサが必要とする最低限の容量を抑えることができる。 Multi-gate structure is extremely effective in reducing the off current, it is possible to suppress the minimum capacity to be sufficiently low off-state current of Tr3, it only requires the capacitor connected to the gate electrode of the Tr2 8202 it can. 即ち、コンデンサの面積を小さくすることができるので、マルチゲート構造とすることは発光素子の有効発光面積を広げる上でも有効である。 That is, it is possible to reduce the area of ​​the capacitor, be a multi-gate structure is also effective to widen the effective light emitting area of ​​the light emitting element.
【0219】 [0219]
さらに、Tr3 8201においては、LDD領域915a〜915dは、ゲート絶縁膜918を介してゲート電極919a、919bと重ならないように設ける。 Further, in Tr3 8201, LDD regions 915a~915d, a gate electrode 919a through the gate insulating film 918 is provided so as not to overlap with 919b. このような構造はオフ電流を低減する上で非常に効果的である。 Such structure is extremely effective in reducing the off current. また、LDD領域915a〜915dの長さ(幅)は0.5〜3.5μm、代表的には2.0〜2.5μmとすれば良い。 The length of the LDD region 915A~915d (width) 0.5~3.5Myuemu, typically may be a 2.0 to 2.5 [mu] m. なお、二つ以上のゲート電極を有するマルチゲート構造の場合、チャネル形成領域の間に設けられた分離領域916(ソース領域又はドレイン領域と同一の濃度で同一の不純物元素が添加された領域)がオフ電流の低減に効果的である。 In the case of multi-gate structure, the isolation region 916 (a region to which the same impurity element at the same concentration as the source region or the drain region is added) provided between the channel formation region having two or more gate electrodes it is effective in reducing the off current.
【0220】 [0220]
次に、Tr2 8202は、ソース領域926、ドレイン領域927及びチャネル形成領域929を含む活性層と、ゲート絶縁膜918と、ゲート電極930と、第1層間絶縁膜920と、接続配線931並びに接続配線932で形成されている。 Next, Tr2 8202 includes a source region 926, an active layer including a drain region 927 and a channel forming region 929, a gate insulating film 918, a gate electrode 930, a first interlayer insulating film 920, connection wirings 931 and the connection wiring It is formed in the 932. 本実施例においてTr2 8202はpチャネル型TFTである。 Tr2 8202 in this embodiment is a p-channel TFT.
【0221】 [0221]
なお、ゲート電極930はシングルゲート構造となっているが、マルチゲート構造であっても良い。 Although the gate electrode 930 has a single gate structure may be a multi-gate structure. また、Tr2 8202の接続配線931は電源供給線(図示せず)に相当する。 Also, the connection wiring 931 of Tr2 8202 corresponds to a power supply line (not shown).
【0222】 [0222]
以上は画素内に設けられたTFTの構造について説明したが、このとき同時に駆動回路も形成される。 Above has been described the structure of the TFT provided in the pixel, at the same time driving circuit at this time is also formed. 図19には駆動回路を形成する基本単位となるCMOS回路が図示されている。 CMOS circuit as a basic unit for forming the driver circuit, is shown in Figure 19.
【0223】 [0223]
図19においては極力動作速度を落とさないようにしつつホットキャリア注入を低減させる構造を有するTFTをCMOS回路のnチャネル型TFT8204として用いる。 Used as n-channel type TFT8204 the CMOS circuit TFT having a structure in which hot carrier injection is reduced while so do not minimize drop the operating speed 19. なお、ここでいう駆動回路としては、ソース信号側駆動回路、ゲート信号側駆動回路を指す。 Note that the driver circuit referred to here indicates the source signal side driving circuit, a gate signal side driving circuit. 勿論、他の論理回路(レベルシフタ、A/Dコンバータ、信号分割回路等)を形成することも可能である。 Of course, it is also possible to form other logic circuits (level shifter, A / D converter, signal division circuit, etc.).
【0224】 [0224]
CMOS回路のnチャネル型TFT8204の活性層は、ソース領域935、ドレイン領域936、LDD領域937及びチャネル形成領域938を含み、LDD領域937はゲート絶縁膜918を介してゲート電極939と重なっている。 Active layer of the n-channel type TFT8204 of the CMOS circuit includes a source region 935, includes a drain region 936, LDD regions 937 and a channel forming region 938, LDD region 937 overlaps the gate electrode 939 through the gate insulating film 918.
【0225】 [0225]
ドレイン領域936側のみにLDD領域937を形成しているのは、動作速度を落とさないための配慮である。 What form the LDD region 937 only on the drain region 936 side is a consideration for not to drop the operation speed. また、このnチャネル型TFT8204はオフ電流値をあまり気にする必要はなく、それよりも動作速度を重視した方が良い。 In addition, the n-channel type TFT8204 does not need to worry too much about the off current value, it is better to focus on the operating speed than that. 従って、LDD領域937は完全にゲート電極に重ねてしまい、極力抵抗成分を少なくすることが望ましい。 Thus, LDD region 937 is made to completely overlap the gate electrode, it is desirable to decrease a resistance component to a minimum. 即ち、いわゆるオフセットはなくした方がよい。 In other words, the so-called offset is better to without.
【0226】 [0226]
また、CMOS回路のpチャネル型TFT8205は、ホットキャリア注入による劣化が殆ど気にならないので、特にLDD領域を設けなくても良い。 Further, p-channel type TFT8205 the CMOS circuit, since deterioration due to hot carrier injection is not much need to worry about, it is not particularly provided with an LDD region. 従って活性層はソース領域940、ドレイン領域941及びチャネル形成領域942を含み、その上にはゲート絶縁膜918とゲート電極943が設けられる。 Thus the active layer includes a source region 940, drain region 941 and a channel forming region 942, a gate insulating film 918 and the gate electrode 943 is provided thereon. 勿論、nチャネル型TFT8204と同様にLDD領域を設け、ホットキャリア対策を講じることも可能である。 Of course, an LDD region similar to the n-channel type TFT8204, it is also possible to take action against hot carriers.
【0227】 [0227]
なお961〜965はチャネル形成領域942、938、917a、917b、929を形成するためのマスクである。 Note 961-965 is a mask for forming a channel formation region 942,938,917a, 917b, 929.
【0228】 [0228]
また、nチャネル型TFT8204及びpチャネル型TFT8205はそれぞれソース領域上に第1層間絶縁膜920を間に介して、接続配線944、945を有している。 Further, each of the n-channel type TFT8204 and the p-channel type TFT8205 via between the first interlayer insulating film 920 on the source region, and a connection wiring 944 and 945. また、接続配線946によってnチャネル型TFT8204とpチャネル型TFT8205とのドレイン領域は互いに電気的に接続される。 The drain region of the n-channel type TFT8204 and p-channel type TFT8205 by a connection wiring 946 are electrically connected to each other.
【0229】 [0229]
なお本実施例の構成は、実施例1〜8と自由に組み合わせて実施することが可能である。 Note that the structure of this embodiment can be implemented freely combining with Examples 1-8.
【0230】 [0230]
(実施例12) (Example 12)
本実施例では、陰極を画素電極として用いた画素の構成について説明する。 In this embodiment, the configuration of the pixel using a cathode as the pixel electrode.
【0231】 [0231]
本実施例の画素の断面図を図20に示す。 The cross-sectional view of a pixel of the present embodiment shown in FIG. 20. 図20において、基板3501上に設けられたTr3 3502は公知の方法を用いて作製される。 In Figure 20, Tr3 3502 provided on the substrate 3501 is manufactured using a known method. 本実施例ではダブルゲート構造としている。 In the present embodiment has a double gate structure. なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート電極を持つマルチゲート構造でも構わない。 Although in this embodiment is of a double gate structure, to may be a single gate structure, but may be a multi-gate structure having a triple gate structure or more gate electrodes. また本実施例では説明を簡便にするために、Tr1、Tr4は図示しなかったが、Tr3とTr2と同じ構成を用いることが可能である。 In order to simplify the explanation in this embodiment, is Tr1, Tr4 Although not shown, it is possible to use the same structure as Tr3 and Tr2.
【0232】 [0232]
また、Tr2 3503はnチャネル型TFTであり、公知の方法を用いて作製される。 Further, Tr2 3503 is an n-channel type TFT, manufactured using known methods. また、38で示される配線は、Tr3 3502のゲート電極39aと39bを電気的に接続する走査線である。 The wiring shown by 38 is a scanning line for electrically connecting the gate electrode 39a and 39b of the Tr3 3502.
【0233】 [0233]
本実施例ではTr2 3503をシングルゲート構造で図示しているが、複数のTFTを直列につなげたマルチゲート構造としても良い。 Although illustrated and Tr2 3503 a single gate structure in this embodiment, it may have a multi-gate structure obtained by connecting a plurality of TFT in series. さらに、複数のTFTを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。 Further, substantially divide a channel forming region into a plurality of connecting a plurality of TFT in parallel, may be a structure to heat radiation can be effected efficiently. このような構造は熱による劣化対策として有効である。 Such structure is effective as a countermeasure against deterioration due to heat.
【0234】 [0234]
また、接続配線40は電源供給線(図示せず)に接続され、常に一定の電圧が加えられている。 The connection wiring 40 is connected to a power supply line (not shown), it is always a constant voltage.
【0235】 [0235]
Tr3 3502及びTr2 3503の上には第1層間絶縁膜41が設けられ、その上に樹脂絶縁膜でなる第2層間絶縁膜42が形成される。 On the Tr3 3502 and Tr2 3503 is provided the first interlayer insulating film 41, the second interlayer insulating film 42 made of a resin insulating film is formed thereon. 第2層間絶縁膜42を用いてTFTによる段差を平坦化することは非常に重要である。 It is very important to flatten the step due to the TFT by using the second interlayer insulating film 42. 後に形成される有機発光層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。 Since the organic light emitting layer formed later is extremely thin, there are possibly causes poor light emission due to the presence of a step. 従って、有機発光層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。 Therefore, it is preferable to perform leveling before forming a pixel electrode so as to form on as level a surface as possible organic light-emitting layer.
【0236】 [0236]
また、43は反射性の高い導電膜でなる画素電極(発光素子の陰極)であり、Tr2 3503のドレイン領域に電気的に接続される。 Further, 43 denotes a pixel electrode made of a conductive film with high reflectivity (cathode of the light emitting element), is electrically connected to the drain region of the Tr2 3503. 画素電極43としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。 It is preferable to use an aluminum alloy film, a copper alloy film or a silver alloy film such as a low-resistance conductive film or a lamination film as the pixel electrode 43. 勿論、他の導電膜との積層構造としても良い。 Of course, it may have a laminate structure with other conductive films.
【0237】 [0237]
また、絶縁膜(好ましくは樹脂)で形成されたバンク44a、44bにより形成された溝(画素に相当する)の中に発光層45が形成される。 The light emitting layer 45 is formed in an insulating film (preferably resin) bank 44a are formed in a groove (corresponding to a pixel) formed by 44b. なお、ここでは一画素しか図示していないが、R(赤)、G(緑)、B(青)の各色に対応した発光層を作り分けても良い。 Here, although only one pixel is shown, R (red), G (green), B (blue) of the emitting layers could be separately formed corresponding to each color. 発光層とする有機有機発光材料としてはπ共役ポリマー系材料を用いる。 The organic organic light emitting material for the light-emitting layer may be π-conjugated polymer material. 代表的なポリマー系材料としては、ポリパラフェニレンビニレン(PPV)系、ポリビニルカルバゾール(PVK)系、ポリフルオレン系などが挙げられる。 As typical polymer materials, polyparaphenylene vinylene (PPV) system, polyvinylcarbazole (PVK) system, polyfluorene and the like.
【0238】 [0238]
なお、PPV系有機発光材料としては様々な型のものがあるが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平10−92576号公報に記載されたような材料を用いれば良い。 Although as a PPV-based organic light emitting material is of various types, such as "H. Shenk, H.Becker, O.Gelsen, E.Kluge, W.Kreuder, and H.Spreitzer," Polymers for Light Emitting Diodes ", Euro Display, Proceedings, 1999, may be used materials such as described in JP p.33-37" and JP-a-10-92576.
【0239】 [0239]
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。 As specific light emitting layers, cyano polyphenylene vinylene may be light-emitting layer that emits red light, polyphenylene vinylene may be light-emitting layer that emits green light, it may be used polyphenylene vinylene or polyalkyl phenylene for the luminescent layer emitting blue light. 膜厚は30〜150nm(好ましくは40〜100nm)とすれば良い。 The film thickness may be set from 30 to 150 nm (preferably 40 to 100 nm).
【0240】 [0240]
但し、以上の例は発光層として用いることのできる有機発光材料の一例であって、これに限定する必要はまったくない。 However, the above example is one example of the organic light emitting material to be used for a light-emitting layer and not necessarily limited thereto. 発光層、電荷輸送層または電荷注入層を自由に組み合わせて有機発光層(発光及びそのためのキャリアの移動を行わせるための層)を形成すれば良い。 Emitting layer may be formed of organic light-emitting layer by freely combining a charge transport layer or a charge injection layer (a layer for carrier transfer for light emission and for).
【0241】 [0241]
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機発光材料を用いても良い。 For example, although this embodiment shows an example of using polymer materials to form light-emitting layers may be used a low molecular weight organic light emitting material. また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。 It is also possible to use inorganic materials such as silicon carbide as a charge-transporting layer and charge injection layer. これらの有機発光材料や無機材料は公知の材料を用いることができる。 These organic light emitting materials and inorganic materials can be a known material.
【0242】 [0242]
本実施例では発光層45の上にPEDOT(ポリチオフェン)またはPAni(ポリアニリン)でなる正孔注入層46を設けた積層構造の有機発光層としている。 In the present embodiment, there is an organic light-emitting layer of the laminate structure in which a hole injection layer 46 made of PEDOT on the light emitting layer 45 (polythiophene) or PAni (polyaniline). そして、正孔注入層46の上には透明導電膜でなる陽極47が設けられる。 The anode 47 is provided made of a transparent conductive film on the hole injection layer 46. 本実施例の場合、発光層45で生成された光は上面側に向かって(TFTの上方に向かって)放射されるため、陽極は透光性でなければならない。 In this embodiment, light generated in the light emitting layer 45 toward the upper surface (upward in TFT) to be emitted, the anode must be translucent. 透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。 As the transparent conductive film can be used with compounds or indium oxide and zinc indium oxide and tin oxide, to form after forming the low heat resistance light emitting layer and a hole injection layer, can which can be deposited at as low a temperature as such it is preferred.
【0243】 [0243]
陽極47まで形成された時点で発光素子3505が完成する。 Emitting element 3505 when the anode 47 is formed is completed. なお、ここでいう発光素子3505は、画素電極(陰極)43、発光層45、正孔注入層46及び陽極47で形成されている。 The light emitting element 3505 mentioned here, the pixel electrode (cathode) 43, luminescent layer 45 is formed by a hole injection layer 46 and the anode 47. 画素電極43は画素の面積にほぼ一致するため、画素全体が発光素子として機能する。 Pixel electrode 43 to substantially match the area of ​​the pixel, the entire pixel functions as a light-emitting element. 従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。 Therefore, utilization efficiency of light emission is very high, and the device can display bright images.
【0244】 [0244]
ところで、本実施例では、陽極47の上にさらに第2パッシベーション膜48を設けている。 Incidentally, in this embodiment, it is provided with a further second passivation film 48 on the anode 47. 第2パッシベーション膜48としては窒化珪素膜または窒化酸化珪素膜が好ましい。 A silicon nitride film or a silicon oxynitride film is preferred as the second passivation film 48. この目的は、外部と発光素子とを遮断することであり、有機発光材料の酸化による劣化を防ぐ意味と、有機発光材料からの脱ガスを抑える意味との両方を併せ持つ。 The purpose is to cut off the external light emitting element, both the meaning of preventing deterioration due to oxidation of the organic light emitting material, both the meaning of suppressing degassing from the organic light emitting material. これにより発光装置の信頼性が高められる。 Thus the reliability of the light emitting device is enhanced.
【0245】 [0245]
以上のように本発明の発光装置は図20のような構造の画素からなる画素部を有し、オフ電流値の十分に低いTr3と、ホットキャリア注入に強いTr2とを有する。 The light emitting device of the present invention as described above has a pixel section consisting of pixels having the structure as shown in FIG. 20, it has a Tr3 sufficiently low off current value, and Tr2 strong hot carrier injection. 従って、高い信頼性を有し、且つ、良好な画像表示が可能な発光装置が得られる。 Therefore, a high reliability and capable of good image display light emitting device is obtained.
【0246】 [0246]
なお、本実施例の構成は、実施例1〜8構成と自由に組み合わせて実施することが可能である。 The constitution of this embodiment can be implemented freely combining with Examples 1-8 configuration.
【0247】 [0247]
(実施例13) (Example 13)
本実施例では、本発明の発光装置の構造について、図21を用いて説明する。 In this embodiment, a structure of a light-emitting device of the present invention will be described with reference to FIG. 21.
【0248】 [0248]
図21は、トランジスタが形成された素子基板をシーリング材によって封止することによって形成された発光装置の上面図であり、図21(B)は、図21(A)のA−A'における断面図、図21(C)は図21(A)のB−B'における断面図である。 Figure 21 is a transistor is a top view of a light emitting device formed by sealing by a sealing material the element substrate is formed, FIG. 21 (B) section in A-A 'in FIG. 21 (A) Figure is a cross-sectional view in FIG. 21 (C) is B-B in FIG. 21 (a) '.
【0249】 [0249]
基板4001上に設けられた画素部4002と、信号線駆動回路4003と、第1及び第2の走査線駆動回路4004a、bとを囲むようにして、シール材4009が設けられている。 The pixel portion 4002 provided over the substrate 4001, a signal line driver circuit 4003, first and second scan line driver circuit 4004a, so as to surround a b, the sealing member 4009 is provided. また画素部4002と、信号線駆動回路4003と、第1及び第2の走査線駆動回路4004a、bとの上にシーリング材4008が設けられている。 The pixel portion 4002, the signal line driver circuit 4003, a sealing material 4008 is provided first and second scanning line driver circuits 4004a, on the b. よって画素部4002と、信号線駆動回路4003と、第1及び第2の走査線駆動回路4004a、bとは、基板4001とシール材4009とシーリング材4008とによって、充填材4210で密封されている。 Thus, the pixel portion 4002, the signal line driver circuit 4003, first and second scan line driver circuit 4004a, the is b, by the substrate 4001, the seal member 4009 and the sealing member 4008 is sealed with a filler 4210 .
【0250】 [0250]
また基板4001上に設けられた画素部4002と、信号線駆動回路4003と、第1及び第2の走査線駆動回路4004a、bとは、複数のTFTを有している。 The pixel portion 4002 provided over the substrate 4001, a signal line driver circuit 4003, first and second scan line driver circuit 4004a, the is b, and a plurality of the TFT. 図21(B)では代表的に、下地膜4010上に形成された、信号線駆動回路4003に含まれる駆動TFT(但し、ここではnチャネル型TFTとpチャネル型TFTを図示する)4201及び画素部4002に含まれるトランジスタTr2 4202を図示した。 Typically in FIG. 21 (B), the formed over the base film 4010, a driving TFT included in the signal line driver circuit 4003 (however, illustrates an n-channel TFT and a p-channel TFT here) 4201 and pixel the transistor Tr2 4202 included in section 4002 shown.
【0251】 [0251]
本実施例では、駆動TFT4201には公知の方法で作製されたpチャネル型TFTまたはnチャネル型TFTが用いられ、トランジスタTr2 4202には公知の方法で作製されたpチャネル型TFTが用いられる。 In this embodiment, the driving TFT4201 used is p-channel type TFT or n-channel TFT manufactured by a known method, p-channel TFT manufactured by a known method is used for the transistor Tr2 4202.
【0252】 [0252]
駆動TFT4201及びトランジスタTr2 4202上には層間絶縁膜(平坦化膜)4301が形成され、その上にトランジスタTr2 4202のドレインと電気的に接続する画素電極(陽極)4203が形成される。 On the drive TFT4201 and the transistor Tr2 4202 is formed an interlayer insulating film (leveling film) 4301, a pixel electrode (anode) 4203 electrically connected to a drain of the transistor Tr2 4202 is formed thereon. 画素電極4203としては仕事関数の大きい透明導電膜が用いられる。 A transparent conductive film having a large work function is used as the pixel electrode 4203. 透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。 As the transparent conductive film, a compound of indium oxide and tin oxide, a compound of indium oxide and zinc oxide, zinc oxide, it can be used tin oxide or indium oxide. また、前記透明導電膜にガリウムを添加したものを用いても良い。 It may also be used as above added with gallium to the transparent conductive film.
【0253】 [0253]
そして、画素電極4203の上には絶縁膜4302が形成され、絶縁膜4302は画素電極4203の上に開口部が形成されている。 Then, on the pixel electrode 4203 insulating film 4302 is formed, an insulating film 4302 and an opening portion is formed on the pixel electrode 4203. この開口部において、画素電極4203の上には有機発光層4204が形成される。 In this opening, on the pixel electrode 4203 of the organic light emitting layer 4204 is formed. 有機発光層4204は公知の有機発光材料または無機発光材料を用いることができる。 The organic light emitting layer 4204 may be a known organic light emitting material or inorganic light emitting material. また、有機発光材料には低分子系(モノマー系)材料と高分子系(ポリマー系)材料があるがどちらを用いても良い。 It may also be used either there is a low molecular weight (monomer) material and a high molecular (polymer) material in an organic light emitting material.
【0254】 [0254]
有機発光層4204の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。 A method of forming the organic light emitting layer 4204 may be a known evaporation technique or coating technique. また、有機発光層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。 The structure of the organic light emitting layer is a hole injection layer, a hole transport layer, light emitting layer may take a lamination structure or a single layer structure by freely combining an electron transporting layer or an electron injection layer.
【0255】 [0255]
有機発光層4204の上には遮光性を有する導電膜(代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜)からなる陰極4205が形成される。 The cathode 4205 made of a conductive film (typically aluminum laminated film of a conductive film or thereof with other conductive film mainly containing copper or silver) having a light shielding property is formed on the organic light emitting layer 4204 is formed that. また、陰極4205と有機発光層4204の界面に存在する水分や酸素は極力排除しておくことが望ましい。 Further, it is desirable that moisture and oxygen existing in the interface between the cathode 4205 and the organic light emitting layer 4204 are removed as much as possible. 従って、有機発光層4204を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極4205を形成するといった工夫が必要である。 Therefore, an organic light emitting layer 4204 is formed in a nitrogen or rare gas atmosphere, it is necessary to make such contrivance that form the cathode 4205 without being exposed to oxygen or moisture. 本実施例ではマルチチャンバー方式(クラスターツール方式)の成膜装置を用いることで上述のような成膜を可能とする。 Enabling the above-described film deposition by use of the deposition apparatus of multi-chamber system (cluster tool system) in this embodiment. そして陰極4205は所定の電圧が与えられている。 The cathode 4205 is given a predetermined voltage.
【0256】 [0256]
以上のようにして、画素電極(陽極)4203、有機発光層4204及び陰極4205からなる発光素子4303が形成される。 As described above, the pixel electrode (anode) 4203, the light emitting element 4303 is formed consisting of the organic light emitting layer 4204 and the cathode 4205. そして発光素子4303を覆うように、絶縁膜4302上に保護膜4209が形成されている。 And so as to cover the light emitting element 4303, a protective film 4209 is formed over the insulating film 4302. 保護膜4209は、発光素子4303に酸素や水分等が入り込むのを防ぐのに効果的である。 Protective film 4209 is effective to prevent oxygen, moisture and the like into the light-emitting element 4303 enters.
【0257】 [0257]
4005aは電源線に接続された引き回し配線であり、トランジスタTr2 4202のソースに電気的に接続されている。 4005a is connected to lead wiring to the power supply line and is electrically connected to the source of the transistor Tr2 4202. 引き回し配線4005aはシール材4009と基板4001との間を通り、異方導電性フィルム4300を介してFPC4006が有するFPC用配線4301に電気的に接続される。 Lead wiring 4005a passes between the seal member 4009 and the substrate 4001, FPC 4006 are electrically connected to an FPC wiring 4301 possessed by via an anisotropic conductive film 4300.
【0258】 [0258]
シーリング材4008としては、ガラス材、金属材(代表的にはステンレス材)、セラミックス材、プラスチック材(プラスチックフィルムも含む)を用いることができる。 The sealing material 4008, a glass material, a metal material (typically, stainless material), a ceramics material, or a plastic material (including a plastic film). プラスチック材としては、FRP(Fiberglass−Reinforced Plastics)板、PVF(ポリビニルフルオライド)フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。 As the plastic material, can FRP (Fiberglass-Reinforced Plastics) plate, PVF (polyvinyl fluoride) film, a Mylar film, a polyester film or an acrylic resin film. また、アルミニウムホイルをPVFフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。 It is also possible to use a sheet in which aluminum foil is sandwiched by PVF films or Mylar films.
【0259】 [0259]
但し、発光素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。 However, the cover member in the case where the radiation direction of light from the light emitting element is directed toward the cover material side must be transparent. その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。 In that case, a glass plate, a plastic plate, a transparent material such as a polyester film or an acrylic film is used.
【0260】 [0260]
また、充填材4210としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、PVC(ポリビニルクロライド)、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、PVB(ポリビニルブチラル)またはEVA(エチレンビニルアセテート)を用いることができる。 Further, in addition to an inert gas such as nitrogen or argon as the filler 4210, it is possible to use an ultraviolet curable resin or a thermosetting resin, PVC (polyvinyl chloride), acrylic, polyimide, epoxy resin, silicone resin, PVB it can be used (polyvinyl butyral), or EVA (ethylene vinyl acetate). 本実施例では充填材として窒素を用いた。 Nitrogen was used as the filler in the present embodiment.
【0261】 [0261]
また充填材4210を吸湿性物質(好ましくは酸化バリウム)もしくは酸素を吸着しうる物質にさらしておくために、シーリング材4008の基板4001側の面に凹部4007を設けて吸湿性物質または酸素を吸着しうる物質4207を配置する。 Further, in order to (preferably barium oxide) filler 4210 hygroscopic material previously exposed to or a material capable of adsorbing oxygen, adsorb hygroscopic substance or oxygen a recess portion 4007 is provided on the surface of the substrate 4001 side of the sealing material 4008 placing and can material 4207. そして、吸湿性物質または酸素を吸着しうる物質4207が飛び散らないように、凹部カバー材4208によって吸湿性物質または酸素を吸着しうる物質4207は凹部4007に保持されている。 As SPREAD substance 4207 the hygroscopic substance or oxygen, material 4207 a hygroscopic substance or oxygen by a recess cover member 4208 is held in the recess 4007. なお凹部カバー材4208は目の細かいメッシュ状になっており、空気や水分は通し、吸湿性物質または酸素を吸着しうる物質4207は通さない構成になっている。 Note that the concave portion cover member 4208 has a fine mesh-like, air and moisture through substance 4207 the hygroscopic substance or oxygen has a structure impermeable. 吸湿性物質または酸素を吸着しうる物質4207を設けることで、発光素子4303の劣化を抑制できる。 The hygroscopic substance or oxygen by providing the material 4207, it is possible to suppress the deterioration of the light emitting element 4303.
【0262】 [0262]
図21(C)に示すように、画素電極4203が形成されると同時に、引き回し配線4005a上に接するように導電性膜4203aが形成される。 As shown in FIG. 21 (C), simultaneously with the pixel electrode 4203 is formed, a conductive film 4203a in contact with the lead wiring 4005a is formed.
【0263】 [0263]
また、異方導電性フィルム4300は導電性フィラー4300aを有している。 The anisotropic conductive film 4300 has conductive filler 4300a. 基板4001とFPC4006とを熱圧着することで、基板4001上の導電性膜4203aとFPC4006上のFPC用配線4301とが、導電性フィラー4300aによって電気的に接続される。 The substrate 4001 and FPC4006 by thermocompression bonding, and the FPC wiring 4301 on the conductive film 4203a and FPC4006 on the substrate 4001 are electrically connected through the conductive filler 4300a.
【0264】 [0264]
本実施例の構成は、実施例1〜実施例12に示した構成と自由に組み合わせて実施することが可能である。 Structure of this embodiment can be implemented freely combining the configuration shown in Examples 1 to 12.
【0265】 [0265]
(実施例14) (Example 14)
発光素子を用いた発光装置は自発光型であるため、液晶ディスプレイに比べ、明るい場所での視認性に優れ、視野角が広い。 Since the light emitting device using a light emitting element is self-luminous, compared with a liquid crystal display excellent in visibility in bright places and wider viewing angle. 従って、様々な電子機器の表示部に用いることができる。 Accordingly, it can be used in display portions of various electronic devices.
【0266】 [0266]
本発明の発光装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)、記録媒体を備えた画像再生装置(具体的にはDigital Versatile Disc(DVD)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。 Such electronic devices using a light-emitting device of the present invention, a video camera, a digital camera, a goggle type display (head mounted display), a navigation system, an audio reproducing device (such as car audio and audio components), notebook personal computers, game machines, portable information terminals (mobile computers, cellular phones, portable game machines, and electronic books), and reproduces a recording medium such as Digital Versatile Disc (DVD) is the image reproducing device provided with a recording medium (specifically, the image It has a display for displaying device), and the like. 特に、斜め方向から画面を見る機会が多い携帯情報端末は、視野角の広さが重要視されるため、発光装置を用いることが望ましい。 In particular, portable information terminals opportunity often see the screen from an oblique direction is required to have a wide viewing angle is important, it is preferable to use a light-emitting device. それら電子機器の具体例を図22に示す。 Specific examples of these electronic devices are shown in FIG. 22.
【0267】 [0267]
図22(A)は発光素子表示装置であり、筐体2001、支持台2002、表示部2003、スピーカー部2004、ビデオ入力端子2005等を含む。 Figure 22 (A) is a light-emitting element display device which includes a casing 2001, a support base 2002, a display portion 2003, speaker portions 2004, a video input terminal 2005, and the like. 本発明の発光装置は表示部2003に用いることができる。 The light emitting device of the present invention can be used in the display portion 2003. 発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。 Light-emitting device requires no backlight because it is of a self-emission type, it can make a thinner display unit than liquid crystal display. なお、発光素子表示装置は、パソコン用、TV放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。 In addition, the light-emitting element display device for personal computers, for TV broadcasting reception, includes all display devices for displaying information such as an advertising display.
【0268】 [0268]
図22(B)はデジタルスチルカメラであり、本体2101、表示部2102、受像部2103、操作キー2104、外部接続ポート2105、シャッター2106等を含む。 Figure 22 (B) shows a digital still camera including a main body 2101, a display portion 2102, an image receiving portion 2103, operation keys 2104, an external connection port 2105, a shutter 2106 and the like. 本発明の発光装置は表示部2102に用いることができる。 The light emitting device of the present invention can be used as the display portion 2102.
【0269】 [0269]
図22(C)はノート型パーソナルコンピュータであり、本体2201、筐体2202、表示部2203、キーボード2204、外部接続ポート2205、ポインティングマウス2206等を含む。 Figure 22 (C) shows a notebook personal computer including a main body 2201, a housing 2202, a display portion 2203, a keyboard 2204, an external connection port 2205, a pointing mouse 2206, and the like. 本発明の発光装置は表示部2203に用いることができる。 The light emitting device of the present invention can be used as the display portion 2203.
【0270】 [0270]
図22(D)はモバイルコンピュータであり、本体2301、表示部2302、スイッチ2303、操作キー2304、赤外線ポート2305等を含む。 Figure 22 (D) shows a mobile computer including a main body 2301, a display portion 2302, a switch 2303, operation keys 2304, an infrared port 2305, and the like. 本発明の発光装置は表示部2302に用いることができる。 The light emitting device of the present invention can be used in the display portion 2302.
【0271】 [0271]
図22(E)は記録媒体を備えた携帯型の画像再生装置(具体的にはDVD再生装置)であり、本体2401、筐体2402、表示部A2403、表示部B2404、記録媒体(DVD等)読み込み部2405、操作キー2406、スピーカー部2407等を含む。 Figure 22 (E) shows a portable image reproducing device provided with a recording medium (specifically, a DVD playback device), and the main body 2401, a housing 2402, a display portion A 2403, a display portion B 2404, a recording medium (DVD or the like) reading portion 2405, an operation key 2406, a speaker portion 2407, and the like. 表示部A2403は主として画像情報を表示し、表示部B2404は主として文字情報を表示するが、本発明の発光装置はこれら表示部A、B2403、2404に用いることができる。 Display unit A2403 mainly displays image information, display unit B2404 mainly displays character information, the light-emitting device of the present invention can be used those display unit A, the B2403,2404. なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。 Note that the image reproducing device provided with a recording medium includes a home game machine.
【0272】 [0272]
図22(F)はゴーグル型ディスプレイ(ヘッドマウントディスプレイ)であり、本体2501、表示部2502、アーム部2503を含む。 Figure 22 (F) shows a goggle type display (head mounted display) which includes a main body 2501, a display portion 2502, an arm portion 2503. 本発明の発光装置は表示部2502に用いることができる。 The light emitting device of the present invention can be used as the display portion 2502.
【0273】 [0273]
図22(G)はビデオカメラであり、本体2601、表示部2602、筐体2603、外部接続ポート2604、リモコン受信部2605、受像部2606、バッテリー2607、音声入力部2608、操作キー2609、接眼部2610等を含む。 Figure 22 (G) shows a video camera including a main body 2601, a display portion 2602, a casing 2603, an external connection port 2604, a remote control receiving portion 2605, an image receiving portion 2606, a battery 2607, an audio input portion 2608, operation keys 2609, an eyepiece including the part 2610 and the like. 本発明の発光装置は表示部2602に用いることができる。 The light emitting device of the present invention can be used in the display portion 2602.
【0274】 [0274]
ここで図22(H)は携帯電話であり、本体2701、筐体2702、表示部2703、音声入力部2704、音声出力部2705、操作キー2706、外部接続ポート2707、アンテナ2708等を含む。 Here, FIG. 22 (H) shows a mobile phone which includes a main body 2701, a casing 2702, a display portion 2703, an audio input portion 2704, an audio output portion 2705, operation keys 2706, an external connection port 2707, an antenna 2708 and the like. 本発明の発光装置は表示部2703に用いることができる。 The light emitting device of the present invention can be used in the display portion 2703. なお、表示部2703は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。 The display portion 2703 can reduce power consumption of the mobile telephone by displaying white characters on a black background.
【0275】 [0275]
なお、将来的に有機発光材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。 Incidentally, the higher the light emission luminance in the future organic light emitting material, it can be used for a front or rear projector light including output image information is enlarged projected by a lens or the like.
【0276】 [0276]
また、上記電子機器はインターネットやCATV(ケーブルテレビ)などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。 In addition, the electronic devices are more likely to be used for display information distributed through electronic communication lines such as the Internet and CATV (cable TV), and in particular likely to display moving picture information. 有機発光材料の応答速度は非常に高いため、発光装置は動画表示に好ましい。 Since the response speed of the organic light emitting material is very high, the light emitting device is suitable for animation display.
【0277】 [0277]
また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。 Also, the portion of the light emitting device that is emitting light consumes power, it is desirable that the light emitting portion to display information such that as small as possible. 従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。 Accordingly, a portable information terminal, in particular in the case of using a light emitting device in a display portion mainly for character information, such as a cellular phone or an audio reproducing device, display text information non-emitting portions as background and forming the light-emitting portion it is desirable to.
【0278】 [0278]
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。 As described above, the application range of the present invention can be used in extremely wide, electronic devices in all fields. また、本実施例の電子機器は実施例1〜9に示したいずれの構成の発光装置を用いても良い。 The electronic device of this embodiment may use the light emitting device having the configuration in which the structures in Examples 1-9.
【0279】 [0279]
【発明の効果】 【Effect of the invention】
本発明の発光装置は、TFTの特性が画素毎にばらついていても、電圧入力型の発光装置に比べて画素間で発光素子の輝度にばらつきが生じるのを防ぐことができる。 The light emitting device of the present invention, even if the variation characteristics of the TFT for each pixel, it is possible to prevent the variation in luminance of the light emitting element is generated between pixels in comparison to the voltage input light-emitting device. また、図23に示した電圧入力型の画素のTFT51を線形領域で動作させたときに比べて、発光素子の劣化による輝度の低下を抑えることができる。 Furthermore, as compared to when the TFT51 voltage input type of the pixel illustrated in FIG. 23 is operated in a linear region, suppress the deterioration in luminance due to deterioration of the light emitting element. また、有機発光層の温度が外気温や発光パネル自身が発する熱等に左右されても、発光素子の輝度が変化するのを抑えることができ、また温度の上昇に伴って消費電流が大きくなるのを防ぐことができる。 The temperature of the organic light emitting layer is also dependent on heat or the like emitted by the outside air temperature and a light emitting panel itself, it is possible to suppress the luminance of the light emitting device to change, also the current consumption is increased with increasing temperature it is possible to prevent the.
【0280】 [0280]
また、発光素子に一定期間ごとに逆方向バイアスの駆動電圧を印加する駆動方法(交流駆動)を用いることで、発光素子の電流―電圧特性の劣化が改善され、発光素子の寿命を従来の駆動方式に比べてより長くすることが可能になる。 The driving method of applying a driving voltage of reverse bias at regular intervals to the light emitting device (AC drive) by using the current of the light emitting element - the deterioration of the voltage characteristic is improved, the conventional driving the lifetime of the light-emitting element it is possible to more longer than the scheme.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】 本発明の発光装置のブロック図。 1 is a block diagram of a light-emitting device of the present invention.
【図2】 本発明の発光装置の画素回路図。 [Figure 2] a pixel circuit diagram of a light-emitting device of the present invention.
【図3】 駆動における画素の概略図。 3 is a schematic diagram of a pixel in drive.
【図4】 走査線及び電源線に印加される電圧のタイミングチャート。 Figure 4 is a timing chart of voltages applied to the scanning lines and the power lines.
【図5】 走査線及び電源線に印加される電圧のタイミングチャート。 Figure 5 is a timing chart of voltages applied to the scanning lines and the power lines.
【図6】 走査線及び電源線に印加される電圧のタイミングチャート。 Figure 6 is a timing chart of voltages applied to the scanning lines and the power lines.
【図7】 走査線及び電源線に印加される電圧のタイミングチャート。 Figure 7 is a timing chart of voltages applied to the scanning lines and the power lines.
【図8】 走査線及び電源線に印加される電圧のタイミングチャート。 Figure 8 is a timing chart of voltages applied to the scanning lines and the power lines.
【図9】 本発明の信号線駆動回路のブロック図。 FIG. 9 is a block diagram of a signal line driver circuit of the present invention.
【図10】 電流設定回路及び切り替え回路の回路図。 Figure 10 is a circuit diagram of a current setting circuit and a switching circuit.
【図11】 走査線駆動回路のブロック図。 FIG. 11 is a block diagram of a scan line driver circuit.
【図12】 本発明の信号線駆動回路のブロック図。 Figure 12 is a block diagram of a signal line driver circuit of the present invention.
【図13】 電流設定回路及び切り替え回路の回路図。 Figure 13 is a circuit diagram of a current setting circuit and a switching circuit.
【図14】 本発明の発光装置の作製方法を示す図。 14 illustrates a method for manufacturing the light-emitting device of the present invention.
【図15】 本発明の発光装置の作製方法を示す図。 It shows a method for manufacturing a light-emitting device of the present invention; FIG.
【図16】 本発明の発光装置の作製方法を示す図。 It shows a method for manufacturing a light-emitting device of FIG. 16 is the present invention.
【図17】 本発明の発光装置の画素の上面図。 Figure 17 is a top view of a pixel of a light-emitting device of the present invention.
【図18】 本発明の発光装置の画素の断面図。 Figure 18 is a cross-sectional view of a pixel of a light-emitting device of the present invention.
【図19】 本発明の発光装置の画素の断面図。 Figure 19 is a cross-sectional view of a pixel of a light-emitting device of the present invention.
【図20】 本発明の発光装置の画素の断面図。 Figure 20 is a cross-sectional view of a pixel of a light-emitting device of the present invention.
【図21】 本発明の発光装置の外観図及び断面図。 [21] external view and a sectional view of a light-emitting device of the present invention.
【図22】 本発明の発光装置を用いた電子機器の図。 Figure of an electronic apparatus using the light emitting device of FIG. 22 the present invention.
【図23】 一般的な画素の回路図。 Figure 23 is a circuit diagram of a general pixel.

Claims (6)

  1. 第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、第4のトランジスタと、発光素子と、電源線と、信号線とを有する複数の画素と、 A first transistor, a second transistor, a third transistor, a fourth transistor, a light emitting element, a power supply line, and a plurality of pixels having a signal line,
    信号線駆動回路と、 A signal line driver circuit,
    前記電源線と前記発光素子の対向電極との間の電圧を制御する第1の電源と、 A first power supply for controlling the voltage between the counter electrode of the power supply line and the light emitting element,
    前記信号線駆動回路に接続された第2の電源とを有し、 And a second power source connected to the signal line driver circuit,
    前記第1のトランジスタ及び前記第2のトランジスタは、共にソース又はドレインの一方が前記電源線に接続されており、 The first transistor and the second transistor are both source or is connected to one said power supply line of the drain,
    前記第1のトランジスタと前記第2のトランジスタとは、ゲートが互いに接続されており、 Wherein the first transistor and the second transistor, and a gate connected to each other,
    前記第3のトランジスタと前記第4のトランジスタとは、共にソース又はドレインの一方が前記信号線に接続されており、 The third and the transistor and the fourth transistor are both source or is connected to one said signal line of the drain,
    前記第3のトランジスタのソース又はドレインの他方は前記第1のトランジスタのソース又はドレインの他方に接続されており、 The third source of the transistor or other direction of the drain is also a source of the first transistor is connected to the other of the drain,
    前記第4のトランジスタのソース又はドレインの他方は前記第1及び前記第2のトランジスタのゲートに接続されており、 The fourth source transistor also has other towards the drain is connected to a gate of said first and said second transistor,
    前記第2のトランジスタのソース又はドレインの他方は、前記発光素子の画素電極に接続されており、 The other of the source and the drain of the second transistor is connected to a pixel electrode of the light emitting element,
    前記信号線駆動回路は、ビデオ信号の電圧に応じた大きさの電流を生成する第1の手段と、前記第1の手段により生成された電流、又は前記第2の電源から供給される電圧のいずれか一方を選択して、前記信号線に供給する第2の手段とを有し、 The signal line drive circuit includes first means for generating a current having a magnitude corresponding to the voltage of the video signal, the current generated by the first means, or the voltage supplied from the second power supply selects either, and a second means for supplying to said signal line,
    第2の電源から前記信号線に供給される電圧は、前記第2のトランジスタをオンにするような大きさあり、 Voltage supplied to the signal line from the second power supply is located sized to turn on the second transistor,
    前記第2の手段によって前記第2の電源から供給される電圧が前記信号線に供給されると 、前記第1の電源によって前記発光素子に逆方向バイアスの電圧が印加されることを特徴とする発光装置。 When the voltage supplied from the second power source by the second means is supplied to the signal line, the voltage of the reverse bias, characterized in that it is applied to the light emitting element by the first power supply the light-emitting device.
  2. 請求項において、前記第3のトランジスタと前記第4のトランジスタは極性が同じであることを特徴とする発光装置。 According to claim 1, wherein the third transistor and the fourth transistor is a light-emitting device, wherein the polarity is the same.
  3. 請求項2において、 According to claim 2,
    前記複数の画素はさらに走査線を有し、 The plurality of pixels further includes a scan line,
    前記第3のトランジスタと前記第4のトランジスタとは、共にゲートが前記走査線に接続されていることを特徴とする発光装置。 The third and the transistor and the fourth transistor, light emitting device characterized by gate are both connected to the scan line.
  4. 請求項1乃至3のいずれか1項において、 In any one of claims 1 to 3,
    前記複数の画素はさらに保持容量を有し、 The plurality of pixels further includes a storage capacitor,
    前記第1のトランジスタと前記第2のトランジスタとは、共にゲートが前記保持容量の一方の電極に接続され、 Wherein the first transistor and the second transistor are both connected to one electrode of the gate is the storage capacitor,
    前記電源線に前記保持容量の他方の電極が接続されていることを特徴とする発光装置。 The light emitting device characterized in that the other electrode of the storage capacitor to the power supply line is connected.
  5. 請求項乃至請求項4のいずれか1項において、前記第1のトランジスタと前記第2のトランジスタは極性が同じであることを特徴とする発光装置。 In any one of claims 1 to 4, wherein the second transistor and the first transistor is a light-emitting device, wherein the polarity is the same.
  6. 請求項1乃至請求項のいずれか1項に記載の発光装置を用いることを特徴とする電子機器。 An electronic device characterized by using the light-emitting device according to any one of claims 1 to 5.
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