JP2003198521A5 - - Google Patents

Download PDF

Info

Publication number
JP2003198521A5
JP2003198521A5 JP2002273199A JP2002273199A JP2003198521A5 JP 2003198521 A5 JP2003198521 A5 JP 2003198521A5 JP 2002273199 A JP2002273199 A JP 2002273199A JP 2002273199 A JP2002273199 A JP 2002273199A JP 2003198521 A5 JP2003198521 A5 JP 2003198521A5
Authority
JP
Japan
Prior art keywords
input
circuit
data
clock skew
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002273199A
Other languages
English (en)
Other versions
JP2003198521A (ja
Filing date
Publication date
Priority claimed from US09/967,443 external-priority patent/US6823466B2/en
Application filed filed Critical
Publication of JP2003198521A publication Critical patent/JP2003198521A/ja
Publication of JP2003198521A5 publication Critical patent/JP2003198521A5/ja
Pending legal-status Critical Current

Links

Claims (10)

  1. システムにおける装置のクロック・スキューを設定する方法であって、
    180度のクロック・スキューを得るように、前記装置に対するクロック入力と、前記装置にデータを提供するデータソースに対するクロック入力との間のクロック・スキューを、約180度に調整するステップと、
    前記180度のクロック・スキューを、約180度だけシフトするステップと、
    を含む方法。
  2. 前記調整するステップは、さらに、前記装置の出力にほぼ最大のDCオフセットが現れるように、前記クロック・スキューを、2つの別個のクロック・スキュー量に調整することを含んでおり、
    前記シフトするステップは、さらに、前記2つの別個のクロック・スキュー量のうちの一方から、該2つの別個のクロック・スキュー量のほぼ中間点のクロック・スキュー量に、該クロック・スキューをシフトするステップを含む、
    請求項1に記載の方法。
  3. 前記調整するステップは、さらに、
    前記装置の少なくとも1つのデータ入力のオフセットを、所定のレベルに初期設定するステップと、
    前記装置へのクロック入力と、前記データソースへのクロック入力との間のクロック・スキューを、所定のスキュー量に設定するステップと、
    前記装置の少なくとも1つのデータ入力に、データ・パターンを与えるステップと、
    前記装置のデータ出力をモニタするステップと、
    を含む、請求項1に記載の方法。
  4. 前記調整するステップは、
    前記装置の少なくとも1つのデータ入力のオフセットを、所定のレベルに初期設定するステップと、
    前記装置のデータ出力で最大DCオフセットを生じさせるクロック・スキュー量を求めるステップであって、該クロック・スキュー量は、180度のクロック・スキューを有する、ステップと、
    を含む、請求項1に記載の方法。
  5. システムにおける装置のクロック・スキューを設定する回路であって、
    前記装置へのクロック入力と、前記装置のデータ入力にデータを供給するデータソースへのクロック入力との間のクロック・スキューを、選択的に調整する第1の回路と、
    前記装置のデータ入力に接続され、該装置の該データ入力に現れる信号に、所定量のオフセットを与える第2の回路と、
    前記装置のデータ出力に結合され、該装置のデータ出力のオフセットを測定する第3の回路と、
    を備える、回路。
  6. システムにおける装置のクロック・スキューを設定する回路であって、
    前記装置への第1の入力と、該装置にデータを供給するデータソースの第1の出力との間の遅延を選択的に調整する第1の回路と、
    前記第1の回路と前記装置の間に接続され、該装置の前記第1の入力のオフセットを設定する第2の回路と、
    前記装置のデータ出力に接続され、該データ出力のオフセットを測定する第3の回路と、
    を備える回路。
  7. 前記第1の回路は、遅延回路を含み、該遅延回路は、前記データソースのデータ出力に接続される第1の入力、および前記装置の前記第1の入力に結合される出力を有するとともに、該遅延回路の該入力に現れる信号と該出力に現れる信号との間に、複数の遅延のうちのいずれかを供給することができる、
    請求項6に記載の回路。
  8. 前記装置の前記第1の入力はデータ入力であり、
    前記データソースの前記第1の出力はデータ出力である、
    請求項6に記載の回路。
  9. 前記第2の回路は、前記装置の前記第1の入力に対して、複数のDC値のうちのいずれかの値を有するDCオフセットを与えることができる回路を含む、
    請求項6から8のいずれかに記載の回路。
  10. 前記第3の回路は、前記装置のデータ出力に接続される入力と、該装置の該データ出力のDCレベルを表す信号を供給することが可能な出力と、を有する信号スプリッタ回路を含む、
    請求項6から9のいずれかに記載の回路。
JP2002273199A 2001-09-28 2002-09-19 通信システムにおけるクロック・スキューの調整回路及び方法 Pending JP2003198521A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/967,443 US6823466B2 (en) 2001-09-28 2001-09-28 Circuit and method for adjusting the clock skew in a communications system
US09/967,443 2001-09-28

Publications (2)

Publication Number Publication Date
JP2003198521A JP2003198521A (ja) 2003-07-11
JP2003198521A5 true JP2003198521A5 (ja) 2005-11-04

Family

ID=25512800

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002273199A Pending JP2003198521A (ja) 2001-09-28 2002-09-19 通信システムにおけるクロック・スキューの調整回路及び方法

Country Status (4)

Country Link
US (1) US6823466B2 (ja)
EP (1) EP1298443B1 (ja)
JP (1) JP2003198521A (ja)
DE (1) DE60206232T2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6823466B2 (en) * 2001-09-28 2004-11-23 Agilent Technologies, Inc. Circuit and method for adjusting the clock skew in a communications system
US6973603B2 (en) * 2002-06-28 2005-12-06 Intel Corporation Method and apparatus for optimizing timing for a multi-drop bus
US20130203742A1 (en) 2012-02-06 2013-08-08 William L. Pridgen Valaciclovir and meloxicam combination therapy for functional somatic syndromes
CN104243222A (zh) * 2013-06-06 2014-12-24 鸿富锦精密工业(深圳)有限公司 网络设备性能测试方法及测试装置和测试系统

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4550405A (en) * 1982-12-23 1985-10-29 Fairchild Camera And Instrument Corporation Deskew circuit for automatic test equipment
US4546269A (en) * 1983-12-01 1985-10-08 Control Data Corporation Method and apparatus for optimally tuning clock signals for digital computers
US5157277A (en) * 1990-12-28 1992-10-20 Compaq Computer Corporation Clock buffer with adjustable delay and fixed duty cycle output
JPH0832425A (ja) * 1994-07-18 1996-02-02 Fujitsu Ltd データ読み取りタイミング可変回路
US5856753A (en) * 1996-03-29 1999-01-05 Cypress Semiconductor Corp. Output circuit for 3V/5V clock chip duty cycle adjustments
US6108794A (en) * 1998-02-24 2000-08-22 Agilent Technologies Signal comparison system and method for improving data analysis by determining transitions of a data signal with respect to a clock signal
US6239629B1 (en) * 1999-04-29 2001-05-29 Agilent Technologies, Inc. Signal comparison system and method for detecting and correcting timing errors
US6687844B1 (en) * 2000-09-28 2004-02-03 Intel Corporation Method for correcting clock duty cycle skew by adjusting a delayed clock signal according to measured differences in time intervals between phases of original clock signal
US6823466B2 (en) * 2001-09-28 2004-11-23 Agilent Technologies, Inc. Circuit and method for adjusting the clock skew in a communications system

Similar Documents

Publication Publication Date Title
ATE441868T1 (de) Verfahren und vorrichtung zum verstellen der phase einer eingangs-/ausgangsschaltung
WO2007120957A3 (en) Dynamic timing adjustment in a circuit device
WO2008058141A3 (en) Read-leveling implementations for ddr3 applications on an fpga
ATE531131T1 (de) Verfahren und vorrichtung zum verteilen mehrerer signaleingänge an mehrere integrierte schaltungen
DE69809777T2 (de) Vefahren und vorrichtung zum einstellen von taktsignalen über fein- und grobbereiche
TW200700755A (en) System and scanout circuits with error resilience circuit
ATE488808T1 (de) Verfahren zur bestimmung der güte einer menge von eigenschaften, verwendbar zur verifikation and zur spezifikation von schaltungen
WO2004044757A3 (en) Method and apparatus for data acquisition
ATE421098T1 (de) Schaltung mit asynchron arbeitenden komponenten
WO2000036512B1 (fr) Procede de reglage de phase de synchronisation, circuit integre et procede d'elaboration associes
WO2006056824A3 (en) Apparatus and method for controlling voltage and frequency
DE602005016687D1 (de) Prüfung einer schaltung mit asynchronem zeitgeber
JP2003198521A5 (ja)
TW200620319A (en) Apparatus for driving output signals from DLL circult
ATE365996T1 (de) Vorrichtung und verfahren in einer halbleiterschaltung
WO2008120322A1 (ja) 信号遅延評価プログラム、信号遅延評価方法、および信号遅延評価装置
WO2009087960A1 (ja) データ転送装置およびカメラ
TWI256539B (en) Apparatus and method for generating a clock signal
TW200514991A (en) Method and apparatus for testing a bridge circuit
US20050040862A1 (en) Circuitry for reducing the skew between two signals
JP2007525114A5 (ja)
WO2005057290A3 (en) Sensor for lithographic apparatus and method of obtaining measurements
TW200741237A (en) Calibration device, calibration method, test apparatus and test method
EP1431981A3 (en) Semiconductor device comprising transition detecting circuit and method of activating the same
ATE385026T1 (de) Verfahren zur inversen filterung, verfahren zur synthesefilterung, entsprechende filterungsvorrichtungen und vorrichtungen mit solchen filterungsvorrichtungen