JP2003197902A

JP2003197902A - 半導体装置

Info

Publication number: JP2003197902A
Application number: JP2001393510A
Authority: JP
Inventors: Naohiro Shimizu; 尚博清水
Original assignee: NGK Insulators Ltd
Current assignee: NGK Insulators Ltd
Priority date: 2001-12-26
Filing date: 2001-12-26
Publication date: 2003-07-11
Anticipated expiration: 2021-12-26
Also published as: JP4129131B2

Abstract

(57)【要約】【課題】能動素子部の逆方向バイアス電流による破壊を
回避すると共に、前記能動素子部の高耐圧化と大電流化
を共に実現できる半導体装置を提供する。【解決手段】能動素子部であるＳＩＴｈｙ１２と、整流
部であるダイオード１４と、前記ＳＩＴｈｙ１２とダイ
オード１４とを電気的に絶縁する分離層１６から半導体
装置１０を構成する。ダイオード１４において、第１ア
ノード電極２６下にｐ⁺型半導体領域４８を形成する。
また、ｐ⁺型半導体領域４８から距離Ｌ１を隔てて埋め
込み型のｐ⁺型半導体領域５０を形成する。埋め込み型
のｐ⁺型半導体領域５０と、ＳＩＴｈｙ１２に形成され
ているｐ⁺型半導体領域３６と、埋め込み型のｐ⁺型半導
体領域３８とを電気的に接続する。これに対して、ダイ
オード１４の第２アノード電極３０下、ｎ型半導体領域
４２による欠落部５２を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、第１導電型半導体
基板を有する能動素子部における逆方向バイアス電流に
よる破壊を回避するために、前記逆方向バイアス電流を
導通させる整流部を、前記能動素子部と隣接、かつ、並
列に前記第１導電型半導体基板中に形成する半導体装置
であって、特に、前記整流部に埋め込み型の第２導電型
半導体を形成して前記逆方向バイアス電流の導通を容易
にすることで、前記能動素子部の高耐圧化と大電流化を
共に達成できる半導体装置に関する。

【０００２】

【従来の技術】近時、核融合プラズマ装置、高出力レー
ザ光源、電子加速器、Ｘ線発生装置等では、プラズマ、
レーザ、放電等を発生するのに必要なパルス高電圧又は
パルス大電流を出力する電源装置を備えている。

【０００３】前記パルスは、前記電源装置に内蔵されて
いるコンデンサの充電及び放電の現象を利用して発生さ
れる。前記充電及び放電を効率よく行うためには、前記
充電及び放電の切り換えを迅速に行えるスイッチが必要
である。前記スイッチに用いられる装置としては、従来
より放電ギャップ、水銀整流器、熱陰極放電管等が知ら
れているが、近年は、切り換え時間が短く、高電圧大電
流に耐え、かつ、小型軽量化が容易である電力用半導体
装置が頻繁に使用されている。

【０００４】図１０は、前記電力用半導体装置の一つで
ある静電誘導型サイリスタ（以下、ＳＩＴｈｙという）
１００の断面構造を示す。

【０００５】前記ＳＩＴｈｙ１００は、ｎ^-型半導体か
らなる基板１０２と、該基板１０２の一方の表面１０４
に形成される金属製のカソード電極１０６及びゲート電
極１０８と、前記基板１０２の他方の表面１１０に形成
される金属製のアノード電極１１２とによって構成され
ている。そして、前記カソード電極１０６と前記ゲート
電極１０８と前記アノード電極１１２とは、それぞれ電
気的に絶縁されている。なお、前記カソード電極１０６
にはカソード端子Ｋが、前記ゲート電極１０８にはゲー
ト端子Ｇが、前記アノード電極１１２にはアノード端子
Ａがそれぞれ接続されている。

【０００６】また、前記カソード電極１０６に対向する
前記一方の表面１０４側には、ｎ⁺型半導体領域１１４
が形成されている。また、前記ゲート電極１０８に対向
する前記一方の表面１０４側にはｐ⁺型半導体領域１１
６が形成されている。さらに、前記ｎ⁺半導体領域１１
４を介して、前記カソード電極１０６の近傍には、少な
くとも１以上の埋め込み型のｐ⁺型半導体領域１１８が
形成されている。なお、前記埋め込み型のｐ⁺型半導体
領域１１８と、ゲート電極１０８側に形成された前記ｐ
⁺型半導体領域１１６とは電気的に接続されている。

【０００７】これに対して、前記他方の表面１１０側で
は、ｎ型半導体領域１２０が形成されると共に、前記ア
ノード電極１１２に対向してｐ⁺型半導体領域１２２
が、欠落部１２４を挟んで断続的に形成されている。

【０００８】図１１は、図１０のＳＩＴｈｙ１００の図
記号を示す。前記ＳＩＴｈｙ１００のオン状態とオフ状
態は、前記ゲート端子Ｇに印加される電圧（以下、ゲー
ト信号という）の極性と大きさとによって切り換えられ
る。すなわち、前記ゲート端子Ｇに正極性のゲート信号
を印加すると、アノード端子Ａからカソード端子Ｋの順
方向バイアス電流ＩＦの導通が開始され、ＳＩＴｈｙ１
００はオン状態となる。これに対して、前記ゲート端子
Ｇに負のゲート信号を印加すると、アノード端子Ａから
カソード端子Ｋの方向への順方向バイアス電流ＩＦの導
通は阻止され、ＳＩＴｈｙ１００はオフ状態となる。つ
まり、前記ＳＩＴｈｙ１００は、ゲート信号によってオ
ン状態とオフ状態との切り換えを可能とする不純物半導
体のｐｎ接合で形成されたスイッチング素子として機能
する。

【０００９】なお、前記ＳＩＴｈｙ１００は、アノード
端子Ａからカソード端子Ｋの方向に電流ＩＦを導通させ
る、いわゆる、一方向性を有するｎ^-型半導体の基板１
０２から形成されているので、前記ゲート信号の極性と
大きさに関わらず、前記ＳＩＴｈｙ１００の順方向は、
前記アノード端子Ａからカソード端子Ｋの方向である。

【００１０】図１２は、前記ＳＩＴｈｙ１００をスイッ
チング素子として用いたパルス大電流発生装置１２６の
回路図を示す。

【００１１】前記パルス大電流発生装置１２６は、直流
電源１２８とスイッチ１３０と電流制限抵抗１３２と出
力端子１３４及び１３６を備えた充電器１３８と、前記
ＳＩＴｈｙ１００と、第１コイル１４０と、第１コンデ
ンサ１４２とから構成されている。

【００１２】さらに、前記第１コンデンサ１４２と並列
に、第２コンデンサ１４４と、第１コイル１４０のイン
ダクタンス値よりも十分に大きなインダクタンス値を有
する第２コイル１４６とが接続されている。また、前記
第２コイル１４６と並列に、前記パルス大電流発生装置
１２６が発生するパルス大電流を流す放電ギャップ１４
８が接続されている。なお、前記ＳＩＴｈｙ１００のゲ
ート端子Ｇには、ゲート信号を発生するゲート駆動回路
１５０が接続され、該ＳＩＴｈｙ１００のオン状態とオ
フ状態の切り換えを行う。

【００１３】次に、前記パルス大電流発生装置１２６の
回路動作について説明する。先ず、ＳＩＴｈｙ１００を
オフ状態に保持した状態で、スイッチ１３０を閉じ、充
電制限抵抗１３２と第１コイル１４０を介して、直流電
源１２８から第１コンデンサ１４２に電荷が充電され
る。このとき、第２コンデンサ１４４にも第２コイル１
４６を介して電荷が充電される。そのため、前記第１コ
ンデンサ１４２及び前記第２コンデンサ１４４の電圧
は、前記電荷の充電によって、前記直流電源１２８の電
圧値Ｅにまで充電される。

【００１４】次いで、第１コンデンサ１４２の電圧と第
２コンデンサ１４４の電圧が、直流電源１２８の電圧値
Ｅにまで充電された段階で、前記スイッチ１３０を開く
と共に、ゲート駆動回路１５０から正のゲート信号をゲ
ート端子Ｇに印加して、ＳＩＴｈｙ１００をオン状態に
する。前記オン状態によって、前記ＳＩＴｈｙ１００は
電流を導通できる状態となる。すなわち、前記ＳＩＴｈ
ｙ１００は短絡状態になる。前記ＳＩＴｈｙ１００と充
電器１３８は並列に接続され、かつ、前記ＳＩＴｈｙ１
００が短絡状態であるため、前記ＳＩＴｈｙ１００と前
記充電器１３８の合成インピーダンスは、アノード端子
Ａとカソード端子Ｋとの間で構成されるインピーダンス
にほぼ等しくなる。従って、ＳＩＴｈｙ１００がオン状
態に変化することによって、パルス大電流発生装置１２
６の回路定数は急変する。

【００１５】前記回路定数の急変に伴い、第１コンデン
サ１４２の放電と第２コンデンサ１４４の放電がそれぞ
れ発生する。すなわち、第１コンデンサ１４２の放電に
よって、放電電流Ｉ１が、該第１コンデンサ１４２の一
端１５２から第１コイル１４０とＳＩＴｈｙ１００を経
由して前記第１コンデンサ１４２の他端１５４にまで流
れ、該第１コンデンサ１４２の電圧はＥから−Ｅにまで
変化する。このとき、前記放電電流Ｉ１は、第１コンデ
ンサ１４２と第１コイル１４０で決まる第１周波数を有
する振動性の電流である。

【００１６】一方、第２コンデンサ１４４の放電によっ
て、放電電流Ｉ２が、該第２コンデンサ１４４の一端１
５６から第１コイル１４０とＳＩＴｈｙ１００と第２コ
イル１４６を経由して前記第２コンデンサ１４４の他端
１５８にまで流れ、該第２コンデンサ１４４の電圧はＥ
から−Ｅにまで変化する。このとき、前記放電電流Ｉ２
は、第２コンデンサ１４４と第１コイル１４０と第２コ
イル１４６とで決まる第２周波数を有する振動性の電流
である。

【００１７】ただし、前記第２コイル１４６のインダク
タンス値が前記第１コイル１４０のインダクタンス値よ
りも十分に大きいため、前記第２周波数は前記第１周波
数と比較して非常に低い値となる。従って、第２コンデ
ンサ１４４の放電はゆるやかな放電となり、第２コイル
１４６及び放電ギャップ１４８には、−２Ｅの電圧が発
生する。

【００１８】前記放電ギャップ１４８において、−２Ｅ
の電圧が前記放電ギャップ１４８のギャップ間１６０の
耐電圧よりも大きい場合、前記ギャップ間１６０におけ
る絶縁破壊が発生する。前記絶縁破壊の発生によって、
前記放電ギャップ１４８には極めて大きなパルス電流が
流れる。このパルス電流が放電ギャップ１４８を流れる
ことによって、前記第１コンデンサ１４２と前記第２コ
ンデンサ１４４に充電された電荷は放電されて、大部分
が消滅するに至る。

【００１９】前記パルス電流の大きさとパルス幅は、直
流電源１２８から第１コンデンサ１４２及び第２コンデ
ンサ１４４に充電される電荷に変化がなければ、パルス
大電流発生装置１２６の回路定数、すなわち、第１コイ
ル１４０、第１コンデンサ１４２、第２コンデンサ１４
４、第２コイル１４６の大きさ、直流電源１２８の直流
電圧の大きさ、ＳＩＴｈｙ１００のターンオン時間によ
って自由に変更することが可能である。従って、前記パ
ルス大電流発生装置１２６は、図１３に示すように、パ
ルス電流の値が数万Ａでパルス幅が１００ｎｓ程度のパ
ルス電流１６２から、パルス電流の値が数百Ａでパルス
幅が数μｓのパルス電流１６４までの短時間のパルス電
流を発生することが可能である。

【００２０】なお、前記パルス電流が発生して、前記電
荷が消滅した後は、再度、スイッチ１３０を閉じると共
に、ＳＩＴｈｙ１００をゲート信号によってオフ状態に
戻し、直流電源１２８から第１コンデンサ１４２及び第
２コンデンサ１４４への充電が再び行われる。

【００２１】

【発明が解決しようとする課題】ところで、パルス大電
流発生装置１２６において、放電ギャップ１４８のギャ
ップ間１６０における絶縁破壊が発生しない場合があ
る。前記絶縁破壊が発生しない原因としては、前記放電
ギャップ１４８のギャップ間１６０を構成する空気等の
絶縁物の温度及び湿度等の周辺環境、又は前記放電ギャ
ップ１４８の表面状態等によって、前記ギャップ間１６
０の耐電圧が変化し、前記ギャップ間１６０の電圧が−
２Ｅの大きさであっても、該ギャップ間１６０の絶縁破
壊が発生しないためである。

【００２２】このように、前記絶縁破壊が発生しない状
態で、ＳＩＴｈｙ１００をオン状態にした場合、パルス
大電流発生装置１２６の回路定数の変化によって、ＳＩ
Ｔｈｙ１００に流れる放電電流Ｉ３は放電電流Ｉ１と放
電電流Ｉ２とが重ね合せられた電流であり、図１４に示
すように、時間変化に対して振動性を有する電流とな
る。

【００２３】すなわち、第１コイル１４０と第１コンデ
ンサ１４２とによる第１過渡現象と、第１コイル１４０
と第２コンデンサ１４４と第２コイル１４６とによる第
２過渡現象がそれぞれ発生する。前記第１過渡現象によ
って、ＳＩＴｈｙ１００には、第１コンデンサ１４２か
ら第１コイル１４０を介して第１コイル１４０と第１コ
ンデンサ１４２で決まる周波数を第１周波数とする放電
電流Ｉ１が流れる。また、前記第２過渡現象によって、
ＳＩＴｈｙ１００には、第２コンデンサ１４４から第１
コイル１４０と第２コイル１４６を介して第１コイル１
４０と第２コンデンサ１４４と第２コイル１４６で決ま
る周波数を第２周波数とする放電電流Ｉ２が流れる。そ
のため、放電電流Ｉ１、Ｉ２を重ね合わせた放電電流Ｉ
３が前記ＳＩＴｈｙ１００に流れる。

【００２４】具体的には、図１４に示すように、前記放
電電流Ｉ３は、第１コンデンサ１４２及び第２コンデン
サ１４４の充電時には、アノード端子Ａからカソード端
子Ｋの方向に流れる順方向バイアス電流ＩＦとして機能
するが、絶縁破壊の不発による第１過渡現象及び第２過
渡現象の発生によってＩＦ＝０の後には、カソード端子
Ｋからアノード端子Ａの方向に逆方向バイアス電流ＩＲ
が流れる。逆方向バイアス電流ＩＲが流れることによっ
て、前記ＳＩＴｈｙ１００は逆方向バイアスの状態とな
る。

【００２５】前記逆方向バイアス電流ＩＲの大きさは、
前記順方向バイアス電流ＩＦの大きさにほぼ等しい。例
えば、ＩＦ＝１００００Ａの場合、ＩＲは−９０００Ａ
〜−１００００Ａである。

【００２６】通常、半導体装置が逆方向バイアスに至る
場合、ｐｎ接合部を介して小さな漏れ電流が流れるのみ
であるので、半導体装置の整流作用は発生しない。しか
し、前記半導体装置が降伏電圧を超え、かつ、逆方向バ
イアス電流の値又は逆方向バイアス電流の時間的変化が
大きい場合、ｐｎ接合部の温度上昇と、それによる熱降
伏が発生し、該半導体装置が熱的に破壊される現象があ
る。

【００２７】ＳＩＴｈｙ１００においても、カソード端
子Ｋからアノード端子Ａへの前記逆方向バイアスの印加
に加え、カソード端子Ｋからゲート端子Ｇにも逆方向バ
イアス電圧Ｖ１が印加される。そのため、前記電圧Ｖ１
が降伏電圧ＶＢを超え、かつ、放電電流Ｉ３が高周波の
振動性電流で逆方向バイアス電流ＩＲの時間的変化も大
きい場合、ゲート電極１０８のｐ⁺型半導体領域１１
６、１１８とカソード電極１０６のｎ⁺型半導体領域１
１４との間に形成されるｐｎ接合部１６６又はチャンネ
ル１６８において温度上昇が生じ、熱降伏に基づく前記
ｐｎ接合部１６６又は前記チャンネル１６８の破壊が発
生するおそれがある。従って、前記逆方向バイアス電流
ＩＲの発生は、ＳＩＴｈｙ１００を破壊させ、パルス大
電流発生装置１２６におけるパルス大電流の発生に大き
な影響を及ぼす。

【００２８】なお、前記破壊は、前記逆方向バイアス電
流ＩＲの時間的変化が１０¹⁰Ａ／ｓ以上の大きさにおい
てが発生し得るとされている。また、前記降伏電圧ＶＢ
は通常−５０Ｖ程度であるが、前記逆方向バイアス電流
ＩＲの導通によって、ｐｎ接合部１６６又はチャンネル
１６８には−１００Ｖ〜−２００Ｖの降伏電圧ＶＢが印
加されるので、熱降伏は容易に発生する。また、前記破
壊は、主としてｐｎ接合部１６６又はチャンネル１６８
において発生し、カソード電極１０６とアノード電極１
１２との間で形成されるｐｎ接合部ではほとんど発生し
ない。

【００２９】このような破壊を回避する目的で、ＳＩＴ
ｈｙ２００と並列に第１導通型半導体素子を接続し、逆
方向バイアスが前記ＳＩＴｈｙ２００に印加された場
合、逆方向バイアス電流ＩＲを前記１導通型半導体素子
に導通させる試みがなされている（平成８年電気学会全
国大会講演論文集講演番号７６１及び特開２００１−２
２３３５４号公報参照）。

【００３０】図１５は、ＳＩＴｈｙ２００の機能を有す
る能動素子部２０２と、前記能動素子部２０２に隣接し
てダイオード部２０４を共にｎ^-型半導体の基板２０６
に形成した半導体装置２０８の断面構造を示す。ここ
で、前記ダイオード部２０４は、前記基板２０６の一方
の表面２１０に形成される金属製のアノード電極２１２
と前記基板２０６の他方の表面２１４に形成される金属
製のカソード電極２１６とによって構成されている。そ
して、基板２０６の一方の表面２１０のうち、前記アノ
ード電極２１２に対向する部分には、ｐ⁺型半導体領域
２１８が形成されている。また、基板２０６の他方の表
面２１４のうち、前記カソード電極２１６に対向する部
分には、ｎ⁺型半導体領域２２０が形成されている。

【００３１】そして、前記ダイオード部２０４のアノー
ド電極２１２と前記能動素子部２０２のカソード電極２
２２とは、第１電極２２４を介して接続されている。ま
た、前記ダイオード部２０４のカソード電極２１６と前
記能動素子部２０２のアノード電極２２６とは、第２電
極２２８を介して接続されている。

【００３２】従って、図１６に示すように前記半導体装
置２０８は、順方向ＳＩＴｈｙ２００の機能を有する能
動素子部２０２と並列にダイオード部２０４が接続され
ていると共に、前記能動素子部２０２が逆方向バイアス
であるとき、前記ダイオード部２０４が順方向バイアス
であるように接続されている。そのため、第１アノード
端子Ａ１から第１カソード端子Ｋ１の方向に順方向バイ
アス電流ＩＦが流れたとき、前記順方向バイアス電流Ｉ
Ｆは能動素子部２０２を導通して流れる。また、第１カ
ソード端子Ｋ１から第１アノード端子Ａ１の方向に逆方
向バイアス電流ＩＲが流れたとき、前記逆方向バイアス
電流ＩＲは、前記ダイオード部２０４の第２アノード端
子Ａ２から第２カソード端子Ｋ２を導通して流れる。そ
のため、ＳＩＴｈｙ２００は逆方向バイアスの状態に至
っても、逆方向バイアス電流ＩＲによる熱降伏等による
不都合を回避できる可能性がある。

【００３３】しかし、前記半導体装置２０８を図１２に
示すパルス大電流発生装置１２６のスイッチング素子に
使用したとしても、パルス幅が数μｓ以下の逆方向バイ
アス電流ＩＲの時間的変化は極めて大きいので、前記逆
方向バイアス電流ＩＲの時間的変化は１０¹⁰Ａ／ｓ以上
を容易に超えるおそれがある。従って、逆方向バイアス
電流ＩＲは前記ダイオード部２０４を導通せず、図１５
に示すように、カソード電極２２２からゲート電極２３
０の方向に流れる。すなわち、前記逆方向バイアス電流
ＩＲは、基板２０６の一方の表面２１０のうち、カソー
ド電極２２２に対向する部分に形成されたｎ⁺型半導体
領域２３２から、前記一方の表面２１０のうち、ゲート
電極２３０に対向する部分に形成されたｐ⁺型半導体領
域２３４の方向及び／又はｐ⁺型半導体領域２３４と電
気的に接続された埋め込み型のｐ⁺型半導体領域２３６
の方向に流れる。

【００３４】さらに、ダイオード部２０４の耐電圧を確
保するために、前記耐電圧を能動素子部２０２の耐電圧
に近づける程、前記逆方向バイアス電流ＩＲが前記ダイ
オード部２０４を導通しなくなる現象が本出願人によっ
て確認されている。

【００３５】従って、前記ｐ⁺型半導体領域２３４、２
３６と前記ｎ⁺型半導体領域２３２との間に形成される
ｐｎ接合層２３８又はチャンネル２４０において、逆方
向バイアス電圧Ｖ１が印加されることによる熱降伏の破
壊が容易に発生するおそれがある。

【００３６】また、従来では、逆方向バイアス電流ＩＲ
を有効にダイオード部に流すように、図１７に示すよう
に、能動素子部２４２及び第１ダイオード部２４４と並
列に、前記能動素子部２４２よりも耐電圧の低いダイオ
ード２４６を複数個直列に接続して構成された第２ダイ
オード部２４８を接続して構成された半導体装置２５０
が開示されている（特開２００１−２２３３５４号公報
参照）。

【００３７】この半導体装置２５０は、図１８に示すよ
うに、ｎ^-型半導体の基板２５２において、前記基板２
５２の一方の表面２５４に形成される第１ダイオード部
２４４に隣接して、複数個のダイオード２４６が前記一
方の表面２５４に形成され第２ダイオード部２４８を構
成している。そして、前記第２ダイオード部２４８の一
端２５６は、第１ダイオード部２４４のアノード電極２
５８と接続されている。また、前記第２ダイオード部２
４８の他端２６０は、金属製の側面電極２６２を介して
前記第１ダイオード部２４４のカソード電極２６４に接
続されている。

【００３８】耐電圧の低いダイオード２４６が複数個接
続されているので、逆方向バイアス電流ＩＲが前記半導
体装置２５０を流れたとしても、前記逆方向バイアス電
流ＩＲは確実に第１ダイオード部２４４及び第２ダイオ
ード部２４８を導通する。そのため、前記能動素子部２
４２の破壊を阻止することが可能であるとされている。

【００３９】しかしながら、前記半導体装置２５０の場
合、複数個のダイオード２４６を使用するため、半導体
装置２５０の構造が複雑となる。また、前記半導体装置
２５０の作製工程で使用されるマスクパターンの枚数が
増加すると共に、該マスクパターンも複雑なものとな
り、製造コストが増大する欠点がある。

【００４０】また、前記能動素子部２４２より耐電圧の
低いダイオード２４６を複数個接続した第２ダイオード
部２４８の耐電圧が前記能動素子部２４２の耐電圧を超
える場合、ｐ⁺型半導体領域２６６とｎ⁺半導体領域２６
８との間に形成されるｐｎ接合部２７０又はチャンネル
２７２で破壊が容易に発生するおそれがある。従って、
第２ダイオード部２４８の接続だけであっても、前記破
壊を回避することは困難である。

【００４１】本発明はこのような課題を考慮してなされ
たものであり、例えば逆導通サイリスタ等の半導体装置
において、逆方向バイアス電流の導通を容易にすること
で、高耐圧化と大電流化を共に達成することができる半
導体装置を提供することを目的とする。

【００４２】

【課題を解決するための手段】上記した課題を解決する
ために、本発明に係る半導体装置は、第１導電型半導体
基板の一方の表面に形成された第１電極と、前記半導体
基板の他方の表面に形成された第２電極とを備え、か
つ、前記一方の表面側において、前記第１電極と電気的
に絶縁して形成されていると共に、前記半導体基板を介
して前記第２電極から前記第１電極に流れる電流の導通
を制御する制御電極とを有する能動素子部と、前記第１
電極と前記第２電極との間で、前記能動素子部と並列
に、前記半導体基板を介して前記第１電極から前記第２
電極に電流を導通させる逆導通機能を備えた整流部とを
備え、前記整流部は第１導電型半導体と第２導電型半導
体による複数の接合層から構成され、前記整流部の第１
電極近傍には、第２導電型半導体からなる埋め込み型の
第２導電型半導体領域が形成されていると共に、前記能
動素子部の第１電極と前記整流部の第１電極との間を電
気的に絶縁する分離層が前記半導体基板表面に形成され
ていることを特徴とする。

【００４３】前記整流部における第１導電型半導体と第
２導電型半導体による複数の接合層の構成は、前記半導
体装置が逆方向バイアスの状態のとき、前記整流部が逆
導通、すなわち、順方向バイアスとなるように構成され
る。すなわち、前記半導体装置が逆方向バイアスの状態
である場合、前記半導体装置の能動素子部には逆方向バ
イアス電流が流れると共に、前記制御電極と前記第１電
極との間には、逆方向バイアス電圧が発生し、第１半導
体領域と第２半導体領域との間に形成される接合層にお
ける熱降伏と、前記熱降伏による破壊とを発生させるお
それがある。しかし、前記能動素子部と並列に整流部が
接続され、かつ、前記整流部は順方向バイアス状態であ
るので、前記逆方向バイアス電流は、前記整流部を介し
て流れ、前記能動素子の破壊は発生しない。

【００４４】また、前記能動素子の破壊の回避を整流部
の配設によって実現するので、半導体装置は簡単な構造
となり、製造コストの削減も実現することが可能であ
る。

【００４５】また、前記整流部の第１電極近傍に埋め込
み型の第２導電体層を形成することによって、前記複数
の接合層を構成することが可能となる。すなわち、前記
整流部は略複数の整流素子から構成されている。従っ
て、前記破壊を回避する効果をさらに促進することが可
能となる。なお、前記整流部としては、ｐｎ接合ダイオ
ードに限定されるものではなく、耐電圧を確保できる整
流素子であればよく、ショットキーバリアダイオード、
トンネルダイオード等も使用できる。

【００４６】なお、前記能動素子とは、前記課題で取り
上げたＳＩＴｈｙに限らず、静電誘導型トランジスタ、
ゲートオンサイリスタ（ＧＴＯ）等の電力用半導体装置
を始めとして、逆方向バイアス電流による熱破壊が発生
する全ての半導体デバイスを意味する。

【００４７】また、前記半導体装置とは、前記半導体デ
バイスを含むと共に、前記半導体デバイスと並列に整流
部を接続している装置を意味する。

【００４８】また、前記第１導電型半導体とは、不純物
半導体のことであり、ｐ型半導体又はｎ型半導体であ
り、場合によっては、不純物密度が高いｐ⁺型半導体又
はｎ⁺型半導体、さらには不純物密度の低いｐ^-型半導体
又はｎ^-型半導体であっても構わない。

【００４９】また、前記第２導電型半導体とは、その多
数キャリアが前記第１導電型半導体の多数キャリアと異
なる半導体を意味し、前記第１導電型半導体を限定すれ
ば、第２導電型半導体は直ちに決定される。例えば、前
記第１導電型半導体がｐ型半導体であれば、前記第２導
電型半導体はｎ型半導体となる。

【００５０】また、第１電極と第２電極は対になってお
り、順方向バイアス電流が流れる方向は第２電極から第
１電極の方向である。例えば、ＳＩＴｈｙの場合、第２
電極はアノードであり、第１電極はカソードになる。ま
た、トランジスタの場合、第２電極はコレクタであり、
第１電極はエミッタとなる。

【００５１】また、前記制御電極とは、スイッチング素
子としての半導体装置における第２電極から第１電極へ
の電流の導通を制御する電極であり、例えば、ＳＩＴｈ
ｙの場合、前記制御電極はゲートになる。また、トラン
ジスタの場合には、前記制御電極はベースである。

【００５２】また、前記分離層とは、前記能動素子部と
前記整流部を電気的に絶縁する層であると共に、前記能
動素子部又は前記整流部を流れる電子、正孔等のキャリ
ア又は電流を前記整流部又は前記能動素子部に流さない
ようにする層である。この場合、前記分離層には、前記
第１導電型半導体基板表面の漏れ電流を防止する目的で
絶縁層を形成するようにしてもよい。

【００５３】また、前記整流部において複数の接合層を
形成するために、第１電極に対向する前記第１導電型半
導体基板表面には、第２導電型半導体からなる第２導電
型半導体領域を形成させるようにしてもよい。

【００５４】そして、前記埋め込み型の第２導電型半導
体領域は、前記整流部の第１電極に対向する半導体基板
表面に形成される第２導電型半導体領域と電気的に絶縁
されていると共に、前記制御電極に対向する半導体基板
表面に形成される第２導電型半導体からなる第２導電体
型半導体領域と電気的に接続するようにしてもよい。

【００５５】前記第１電極に対向する第２導電型半導体
領域と前記第１導電型半導体基板の第１導電型半導体と
によって第１の接合層が形成され、前記埋め込み型の第
２導電型半導体領域と前記第１導電型半導体基板の第１
導電型半導体とによって第２の接合層及び第３の接合層
を形成することができる。そして、前記第１〜第３の接
合層の配置は、能動素子部が逆方向バイアス状態に至っ
たとき、逆方向バイアス電流を前記接合層における順方
向バイアス電流として導通することが可能であるように
配置する。例えば、前記第１導電型半導体領域をｎ型半
導体領域とし、前記第２導電型半導体領域をｐ型半導体
領域とした場合、第１電極の表面と前記第２電極の近傍
にはそれぞれｐ型半導体領域が形成される。従って、第
１電極から第２電極の方向に少なくとも３個のｐｎ接合
層が形成されることになる。それ故、前記整流部は少な
くとも３個のｐｎ接合ダイオードを内蔵することにな
る。

【００５６】このように、第１電極の近傍に複数個の接
合部を形成することによって、能動素子部における制御
電極と第１電極との間の逆方向バイアス電圧の印加と、
逆方向バイアス電流の導通とをそれぞれ阻止することが
できると共に、前記能動素子部の破壊の回避を実現する
ことができる。

【００５７】さらに、前記埋め込み型の第２導電型半導
体領域と制御電極に対向して形成されている第２導電型
半導体領域とを電気的に接続することによって、逆方向
バイアス電流の前記整流部における導通はより一層促進
される。

【００５８】また、前記埋め込み型の第２導電型半導体
領域と、前記整流部の第１電極に対向する半導体基板表
面に形成される第２導電型半導体領域との距離Ｌ１を１
０μｍ以下の範囲内に形成する。前記Ｌ１が１０μｍを
超えても接合層は形成されるが、埋め込み型の第２導電
型半導体領域による導通の促進の効果が容易に得られな
いおそれがある。

【００５９】他方、前記整流部の第２電極と前記第２電
極に対向する半導体基板表面との間に、ショットキー接
合を形成するようにしてもよい。前記ショットキー接合
は１導通型接合であるため、第１電極から第２電極の方
向に逆方向バイアス電流が導通できるように前記接合を
形成すればよい。従って、前記能動素子部が順方向バイ
アス状態である場合、前記ショットキー接合は逆導通状
態となるので、順方向バイアス電流を導通せず、前記能
動素子部に前記順方向バイアス電流が流れる。また、前
記ショットキー接合による第２電極からのキャリア注入
によって、前記第２電極近傍における再結合を促進し、
逆方向バイアス電流の前記整流部における導通を容易に
することが可能となる。

【００６０】さらに、ショットキー接合に代えてオーミ
ック接合を形成してもよく、前記第１導電型半導体基板
の第１導電型半導体とは不純物濃度が異なる第１導電型
半導体を形成して、前記第２電極との間にオーミック接
合を形成してもよい。特に不純物濃度が大きな第１導電
型半導体領域を前記第２電極表面に形成すれば、能動素
子部が逆方向バイアス状態になった場合、前記第１導電
型半導体領域の多数キャリアが整流部の第１電極の方向
に大量に移動するため、逆方向バイアス電流は整流部に
より一層導通しやすい。

【００６１】また、前記分離層に対向する半導体基板中
には、整流部に形成された埋め込み型の第２導電型半導
体領域を延在させるようにしてもよい。前記第２導電型
半導体領域の延在によって、逆方向バイアス電流の整流
部への導通をより一層促進することが可能となる。

【００６２】また、前記能動素子部の第１電極近傍に形
成される埋め込み型の第２導電型半導体領域は少なくと
も１個以上の半導体領域であると共に、制御電極に対向
する前記第１導電型半導体基板表面に形成される第２導
電体型半導体領域とは電気的に接続されている。

【００６３】前記埋め込み型の第２導電型半導体領域と
制御電極における第２半導体領域を電気的に接続するこ
とによって、制御電極から印加される能動素子部におけ
るターンオン状態とターンオフ状態のスイッチングを短
時間で切り換えることが可能となる。

【００６４】さらに、前記分離層の幅をＬ２とし、前記
能動素子部の第１電極に対向する半導体基板表面に形成
される第１導電型半導体領域と、前記埋め込み型の第２
導電型半導体領域との距離をＬ３とした場合、Ｌ２＞Ｌ
３となるように前記埋め込み型の第２導電型半導体領域
を形成する。Ｌ２＞Ｌ３とすることによって、半導体装
置が逆方向バイアス状態となり、逆方向バイアス電圧が
前記能動素子部の第１電極と制御電極に印加されたとし
ても、逆方向バイアス電流が分離層を介して能動素子か
ら離間している整流部を導通するので、能動素子部の破
壊は惹起しない。従って、半導体装置の高電圧化と大電
流化を共に達成することが可能となる。なお、Ｌ２≦Ｌ
３である場合、前記整流部を流れる逆方向バイアス電流
が分離層を介して能動素子部の第２導電型半導体領域と
導通して、前記能動素子部を破壊するおそれがある。そ
のため、能動素子部における短時間のスイッチングを阻
害することになる。

【００６５】また、前記整流部を前記制御電極の近傍に
形成すれば、逆方向バイアス電流及び逆方向バイアス電
圧による破壊を回避することが可能である。前記破壊は
制御電極に対向する第２導電型半導体領域と第１導電型
半導体領域との間で発生する場合が多いためである。

【００６６】ここで、幅Ｌ２を２０μｍ以下の範囲内、
望ましくは２０μｍ程度に設定することによって、前記
破壊の回避の効果が容易に得られる。

【００６７】また、能動素子部の第１電極近傍に形成さ
れた埋め込み型の第２導電型半導体領域同士の距離をＬ
４、分離層に最も近い前記第２導電型半導体領域と整流
部に形成されている埋め込み型の第２導電型半導体領域
との距離をＬ５とした場合、Ｌ４≧Ｌ５であることが望
ましい。距離Ｌ４を距離Ｌ５より大きくすることによっ
て、能動素子部が順方向バイアス状態である場合には、
第２導電型半導体領域の間における多数キャリアの通過
が容易となり、順方向バイアス電流の導通が促進され
る。一方、前記能動素子部が逆方向バイアス状態である
場合には、整流部に形成されている埋め込み型の第２導
電型半導体領域が分離層にまで延在するので、整流部に
おける逆方向バイアス電流の導通が促進され、破壊の回
避を達成することが可能となる。

【００６８】また、幅Ｌ２と距離Ｌ４、Ｌ５の間では、
Ｌ２＞Ｌ４、Ｌ２＞Ｌ５であることが望ましい。Ｌ２≦
Ｌ４、Ｌ２≦Ｌ５では分離層の幅は非常に小さい。この
ような状態で半導体装置が逆方向バイアス状態に至った
場合、整流部の第１電極に対向する第２導電型半導体領
域又は前記整流部に形成された埋め込み型の第２導電型
半導体領域と、能動素子部の第１電極に対向する第１導
電型半導体領域との間には逆方向バイアス電流の分流が
発生する。この分流によって、能動素子部の破壊を回避
する目的で整流部に流れている逆方向バイアス電流が、
前記能動素子部にも流れることになり、破壊を促進させ
るおそれがある。また、前記能動素子部の埋め込み型の
第２導電型半導体領域の間の第１導電型半導体領域を電
子が導通しやすくなり、逆方向バイアス電流の導通を助
長させ、能動素子部における破壊が発生するおそれもあ
る。従って、Ｌ２＞Ｌ４、Ｌ２＞Ｌ５であれば、逆方向
バイアス状態においても、半導体装置における破壊の回
避を実現することが可能となる。

【００６９】上記した効果を奏するためには、距離Ｌ４
は３μｍ以下とし、距離Ｌ５を０．１μｍ以下とするこ
とが望ましい。

【００７０】また、Ｌ１＞Ｌ３とすることによって、逆
方向バイアス状態における能動素子部の第１電極と制御
電極との間で発生する短絡状態を回避することが可能と
なる。すなわち、半導体装置が逆方向バイアス状態に至
った場合、Ｌ１＞Ｌ３であれば、整流部の第１電極に対
向する第２導電型半導体領域と前記整流部に形成された
埋め込み型の第２導電型半導体領域との間の電圧降下
が、能動素子部の第１電極に対向する第１導電型半導体
領域と埋め込み型の第２導電型半導体領域との間の逆方
向バイアス電圧よりも高くなるため、逆方向バイアス電
流は整流部に導通し、能動素子部に逆方向バイアス電流
が導通する可能性がないためである。

【００７１】さらに、前記整流部は前記能動素子部の中
央部に形成される。前記整流部を前記能動素子部の側部
に配置すると、破壊の回避の効果があまり得られない。

【００７２】また、前記整流部は、前記半導体基板に形
成された複数の能動素子部の間に形成するようにしても
よい。

【００７３】そして、前記整流部の第１電極が前記半導
体基板の一方の表面側を占有する割合は、０．５％以
上、１０％以下の範囲内であればよい。前記割合が１０
％以上である場合、能動素子部のターンオン電圧が、従
来技術に係る半導体装置と比較して５％以上も増加す
る。そのような半導体装置をスイッチング素子として使
用した機器は信頼性の低下を招くおそれがある。

【００７４】また、上記した半導体装置における能動素
子部の第１電極から前記第２電極の方向に電流を導通さ
せた場合、前記能動素子部の第１電極と前記整流部の第
１電極との間に発生する逆方向バイアス電圧Ｖ１と、前
記能動素子部の第１電極と前記制御電極との間で発生す
る逆方向バイアス電圧Ｖ２との間は、Ｖ１＞Ｖ２とす
る。例えば、Ｌ２＝４μｍ、Ｌ３＝２μｍである場合、
Ｖ１＝６５Ｖ、Ｖ２＝６０Ｖとなり、能動素子部の破壊
を回避することが可能となる。なお、Ｖ１≦Ｖ２である
場合、逆方向バイアス電流が整流部を導通しなくなる結
果、能動素子部における破壊を促進させるおそれがあ
る。また、前記逆方向バイアス電圧Ｖ１とＶ２の関係に
よって、能動素子部の降伏電圧を増加させることができ
るので、半導体装置の高電圧化と大電流化を共に実現す
ることが可能となる。

【００７５】

【発明の実施の形態】以下、本発明に係る半導体装置
を、静電誘導型サイリスタ（ＳＩＴｈｙ）に適用した好
適な実施の形態を図１〜図９を参照しながら説明する。

【００７６】本実施の形態に係る半導体装置１０は、図
１に示すように、能動素子部であるＳＩＴｈｙ１２と、
整流部であるダイオード１４と、ＳＩＴｈｙ１２とダイ
オード１４とを電気的に絶縁する分離層１６とから構成
されている。前記ＳＩＴｈｙ１２と前記ダイオード１４
と前記分離層１６は、第１導電型半導体のｎ^-型半導体
からなる基板１８に形成される。

【００７７】基板１８の一方の表面２０には、ＳＩＴｈ
ｙ１２の第１電極である金属製、例えばアルミニウム製
のカソード電極２２と、ＳＩＴｈｙ１２の制御電極であ
る金属製のゲート電極２４と、ダイオード１４の第１電
極である金属製の第１アノード電極２６がそれぞれ形成
されている。これに対して、基板１８の他方の表面２８
には、ＳＩＴｈｙ１２及びダイオード１４の第２電極で
ある金属製の第２アノード電極３０が形成されている。
また、カソード電極２２とゲート電極２４とはＳｉＯ₂
膜３２によって電気的に絶縁されている。また、カソー
ド電極２２と第１アノード電極２６とは分離層１６を構
成する例えばＳｉＯ₂膜３２によって電気的に絶縁され
ており、ｎ⁺型半導体領域３４の側面とｐ⁺型半導体領域
４８の側面との間の距離がＬ２として規定されている。

【００７８】そして、ＳＩＴｈｙ１２のカソード電極２
２にはカソード端子Ｋが、ゲート電極２４にはゲート端
子Ｇが、第２アノード電極３０には第２アノード端子Ａ
２がそれぞれ接続されている。また、ダイオード１４の
第１アノード電極２６には第１アノード端子Ａ１が接続
されている。そして、カソード端子Ｋと第１アノード端
子Ａ１は電気的に接続されると共に、カソード端子Ｋと
ゲート端子Ｇと第２アノード端子Ａ２は互いに電気的に
絶縁されている。

【００７９】また、ＳＩＴｈｙ１２において、基板１８
の一方の表面２０のうち、カソード電極２２に対向する
部分には、ｎ⁺型半導体領域３４が形成され、前記一方
の表面２０のうち、ゲート電極２４に対向する部分に
は、ｐ⁺型半導体領域３６が形成されている。

【００８０】さらに、前記ｎ⁺型半導体領域３４の拡散
底部（ｎ⁺−ｎ^-接合部分）から距離Ｌ３を隔てて複数の
埋め込み型のｐ⁺型半導体領域３８が形成されている。
そして、埋め込み型のｐ⁺型半導体領域３８の間に形成
されているｎ^-型半導体は、該ｎ^-型半導体の多数キャリ
アである電子が導通するチャンネル４０として機能す
る。なお、ゲート電極２４下のｐ⁺型半導体領域３６と
埋め込み型のｐ⁺型半導体領域３８とはマスクパターン
形成の方法等により、電気的に接続されている。

【００８１】これに対して、第２アノード電極３０に対
向する他方の表面２８には不純物濃度が異なるｎ型半導
体領域４２が形成されている。また、前記ｎ型半導体領
域４２のうち、埋め込み型のｐ⁺型半導体領域３８に対
向する部分にはｐ⁺型半導体領域４４が形成されてい
る。従って、ゲート電極２４に対向するｎ型半導体領域
４２の部分には、ｎ型半導体領域４２による欠落部４６
が形成されている。

【００８２】また、ダイオード１４において、基板１８
の一方の表面２０のうち、第１アノード電極２６に対向
する部分には、ｐ⁺型半導体領域４８が形成されてい
る。また、第１アノード電極２６下においては、ｐ⁺型
半導体領域４８の拡散底部（ｐｎ接合部分）から距離Ｌ
１を隔てて埋め込み型のｐ⁺型半導体領域５０が形成さ
れている。この埋め込み型のｐ⁺型半導体領域５０は、
予めＳＩＴｈｙ１２におけるｐ⁺型半導体領域３６及び
埋め込み型のｐ⁺型半導体領域３８と電気的に接続され
ている。また、埋め込み型のｐ⁺型半導体領域５０はダ
イオード１４から分離層１６にまたがって形成されてい
る。

【００８３】これに対して、基板１８の他方の表面２８
のうち、ダイオード１４における第２アノード電極３０
に対向する部分においては、ｎ型半導体領域４２による
欠落部５２が形成されている。従って、ダイオード１４
は、第１アノード電極２６から第２アノード電極３０の
方向に、ｐ⁺型半導体領域４８と基板１８のｎ^-型半導体
領域による第１のｐｎ接合部５４と、基板１８のｎ^-型
半導体領域と埋め込み型のｐ⁺型半導体領域５０とによ
る第２のｐｎ接合部５６と、埋め込み型のｐ⁺型半導体
領域５０と基板１８のｎ^-型半導体領域とによる第３の
ｐｎ接合部５８とが直列に形成されている。そのため、
ダイオード１４は、ｐｎ接合ダイオードが３個直列に接
続された構造になっている。

【００８４】一方、基板１８の他方の表面２８のうち、
分離層１６と対向する部分には、ｎ型半導体領域４２と
ｐ⁺型半導体領域４４とが重なった形態となっている。
さらに、分離層１６下には、埋め込み型のｐ⁺型半導体
領域５０が延在して形成されている。延在して形成する
ことによって、ダイオード１４における逆方向バイアス
電流ＩＲの導通が促進され、半導体装置１０の高電圧化
と大電流化を実現できる。ただし、ＳＩＴｈｙ１２にお
ける埋め込み型のｐ⁺型半導体領域３８、又はダイオー
ド１４における埋め込み型のｐ⁺型半導体領域５０に相
当する半導体領域を分離層１６に対向して形成した場
合、分離層１６の幅Ｌ２が小さいとダイオード１４を導
通している逆方向バイアス電流ＩＲが前記半導体領域を
介して埋め込み型のｐ⁺型半導体領域３８からｎ⁺型半導
体領域３４へと分流され、チャンネル４０において破壊
が発生することが予想される。従って、幅Ｌ２はできる
限り拡張する必要がある。

【００８５】本実施の形態に係る半導体装置１０は、図
２に示すように、ＳＩＴｈｙ１２にダイオード１４が並
列に接続されただけの簡単な構成である。すなわち、Ｓ
ＩＴｈｙ１２のカソード端子Ｋとダイオード１４の第１
アノード端子Ａ１が接続され、また、ＳＩＴｈｙ１２の
アノードとダイオード１４のカソードが接続され、第２
アノード端子Ａ２として構成されている。そのため、従
来技術に係る半導体装置２０８、２５０よりも簡単な構
成となっている。

【００８６】ここで、ＳＩＴｈｙ１２のゲート端子Ｇに
印加されるゲート信号の極性と大きさとによって、ＳＩ
Ｔｈｙ１２のオン状態とオフ状態を切り換えることがで
きる。すなわち、ゲート端子Ｇに正極性のゲート信号を
印加すると、該ＳＩＴｈｙ１２はオン状態となり、第２
アノード端子Ａ２からカソード端子Ｋの方向への順方向
バイアス電流ＩＦの導通が開始される。順方向バイアス
電流ＩＦが導通する方向が、ＳＩＴｈｙ１２の順方向で
ある。

【００８７】これに対して、前記ゲート端子Ｇに負のゲ
ート信号を印加すると、ＳＩＴｈｙ１２はオフ状態とな
り、アノード端子Ａからカソード端子Ｋの方向への逆方
向バイアス電流ＩＲの導通は阻止される。この場合、前
記導通の阻止は、逆方向バイアス電流ＩＲがダイオード
１４を経由して導通することによって達成される。すな
わち、ＳＩＴｈｙ１２に接続されているダイオード１４
の順方向は、第１アノード端子Ａ１から第２アノード端
子Ａ２の方向であるので、逆方向バイアス電流ＩＲは、
ダイオード１４を経由して導通する。

【００８８】図３は、ＳＩＴｈｙ１２をオン状態にし
て、ＳＩＴｈｙ１２を順方向バイアス状態にしたときの
第２アノード端子Ａ２とカソード端子Ｋとの間の電圧降
下Ｖ３と、第２アノード端子Ａ２からカソード端子Ｋの
方向に流れる順方向バイアス電流ＩＦの関係を示す。こ
の図３において、曲線（実線）６４は、本実施の形態に
係る半導体装置の特性を示し、曲線（破線）６６は、従
来例に係る半導体装置の特性を示す。これらの特性６４
及び６６を比較した場合、例えばＩＦ＝１００００Ａ、
Ｖ３＝１０Ｖのとき、電圧降下Ｖ３の変動は、約５％以
内に収まっている。

【００８９】一般に、電圧降下Ｖ３の変動は、前記半導
体装置１０又はＳＩＴｈｙ１２を、例えば図１２のパル
ス大電流発生装置１２６に導入する際に問題となる。す
なわち、何らかの原因でＳＩＴｈｙ１００を交換する場
合、交換する前のＳＩＴｈｙ１００の電圧降下Ｖ３と交
換後の新たなＳＩＴｈｙ１２の電圧降下Ｖ３のばらつき
が大きいと、パルス大電流発生装置１２６が発生するパ
ルス大電流の大きさ及びパルス幅が変化し、パルス大電
流発生装置１２６の信頼性が低下する。この問題は、前
記半導体装置１０又はＳＩＴｈｙ１２を、市販のパルス
電源の構成部品として使用する場合においても同様であ
り、順方向バイアス状態における特性を、できる限り市
場に流通している半導体装置又はＳＩＴｈｙの特性に合
わせていくことが必要である。

【００９０】上記した観点から、図３に示すように、本
実施の形態に係る半導体装置１０は、従来例に係る既に
市販された前記半導体装置と比較して、電圧降下Ｖ３の
変動が約５％以内と小さく、市販品の交換部品として好
適であるといえる。

【００９１】このような低い変動を達成させるために
は、前記ダイオード１４の第１アノード電極２６が基板
１８の一方の表面２０を占有する割合が、０．１％以上
であり、かつ、１０％以下であることが望ましい。１０
％を超えるとカソード電極２２の領域が減縮され、順方
向バイアス電流ＩＦの導通を阻害し、電圧降下Ｖ３の変
動をもたらす。また、０．１％以下である場合には、逆
方向バイアス電流ＩＲをダイオード１４に有効に導通さ
せることが困難となる。

【００９２】図４は、ＳＩＴｈｙ１２が逆方向バイアス
状態に至ったときに、カソード端子Ｋと第１アノード端
子Ａ１との間に発生する逆方向バイアス電圧Ｖ１と、カ
ソード端子Ｋから第１アノード端子Ａ１に導通する逆方
向バイアス電流ＩＲ１との関係を示す特性６８と、カソ
ード端子Ｋとゲート端子Ｇとの間に発生する逆方向バイ
アス電圧Ｖ２と、カソード端子Ｋからゲート端子Ｇに流
れる逆方向バイアス電流ＩＲ２との関係を示す特性７０
とをそれぞれ示している。

【００９３】ここで、逆方向バイアス電圧Ｖ１とは、よ
り詳細には、図１のｎ⁺型半導体領域３４とｐ⁺型半導体
領域４８との間に印加される電圧であり、逆方向バイア
ス電流ＩＲ１はｎ⁺型半導体領域３４からｐ⁺型半導体領
域４８の方向に流れる電流である。また、逆方向バイア
ス電圧Ｖ２とは、ｎ⁺型半導体領域３４とｐ⁺型半導体領
域３６、３８との間に印加される電圧であり、逆方向バ
イアス電流ＩＲ２はｎ⁺型半導体領域３４からｐ⁺型半導
体領域３６、３８の方向に流れる電流である。

【００９４】図４において、逆方向バイアス電圧Ｖ１の
降伏電圧をＶ１Ｂとし、逆方向バイアス電圧Ｖ２の降伏
電圧をＶ２Ｂとした場合、Ｖ１Ｂ＝６５Ｖであり、Ｖ２
Ｂ＝５０Ｖとなる。すなわち、Ｖ１Ｂ＞Ｖ２Ｂであり、
ｎ⁺型半導体領域３４とｐ⁺型半導体領域３６、３８との
間の降伏電圧Ｖ２ＢがＶ１Ｂより低い値となる。これに
より、チャンネル４０での熱降伏による破壊を回避する
ことが可能となる。なお、半導体装置１０において、Ｖ
１Ｂ＝６５Ｖ、Ｖ２Ｂ＝５０Ｖにおける逆方向バイアス
電流である降伏電流ＩＢは、ＩＢ＝約５ｍＡである。

【００９５】なお、Ｖ１Ｂ≦Ｖ２Ｂである場合、チャン
ネル４０の破壊のおそれが高まると共に、降伏電圧Ｖ２
Ｂの電圧降下によってゲート信号によるＳＩＴｈｙ１２
のオン状態とオフ状態を切り換えることができなくなる
おそれがある。

【００９６】ところで、Ｖ１Ｂ＞Ｖ２Ｂの場合、ｎ⁺型
半導体領域３４とｐ⁺型半導体領域４８との間において
熱降伏による破壊が発生するおそれが予想される。しか
し、分離層１６下におけるｎ⁺型半導体領域３４とｐ⁺型
半導体領域４８間の幅Ｌ２と、カソード電極２２下にお
けるｎ⁺型半導体領域３４と埋め込み型のｐ⁺型半導体領
域３８との距離Ｌ３との関係を、Ｌ２＞Ｌ３とするよう
に半導体装置１０を形成しても、Ｖ１Ｂ＞Ｖ２Ｂとな
り、熱降伏による破壊を回避することが可能となる。例
えば、半導体装置１０において、Ｌ２＝４μｍ、Ｌ３＝
２μｍと設定すれば、Ｖ１Ｂ＝６５Ｖ、Ｖ２Ｂ＝６０Ｖ
となり、Ｖ１Ｂ＞Ｖ２Ｂとなるので、前記破壊の回避を
容易に達成することができる。なお、Ｌ２≦Ｌ３の場
合、ダイオード１４を流れている逆方向バイアス電流Ｉ
Ｒが分離層１６を介してｐ⁺型半導体領域３６又は埋め
込み型のｐ⁺型半導体領域３８を分流して導通するおそ
れがある。そのため、Ｌ２≦Ｌ３とならないように半導
体装置１０を設計することが望ましい。上記した結果よ
り、Ｖ１Ｂ＞Ｖ２Ｂと、Ｌ２＞Ｌ３の条件を満足するこ
とによって半導体装置１０の高電圧化と大電流化を実現
することが可能となる。

【００９７】また、Ｖ１Ｂ＞Ｖ２Ｂの場合でも、ダイオ
ード１４は順方向バイアス状態であるから、パルス大電
流である逆方向バイアス電流ＩＲはダイオード１４の第
１アノード端子Ａ１から第２アノード端子Ａ２の方向に
流れる。従って、逆方向バイアス電流ＩＲ１及びＩＲ２
は、逆方向バイアス電流ＩＲと比較して極めて小さい値
に抑制することが可能である。すなわち、図４に示すよ
うに、逆方向バイアス電流ＩＲは、ＩＲ＝数百Ａ〜数万
Ａの大きさであるのに対して、降伏電流ＩＢの大きさは
約５ｍＡ程度の大きさにまで抑制されている。

【００９８】また、Ｌ１＞Ｌ３とすることで、逆方向バ
イアス電流ＩＲによる半導体装置１０の破壊を回避する
ことができる。例えば、Ｌ１＝４μｍ、Ｌ２＝２μｍと
した場合、Ｖ２Ｂ＝５０Ｖ、ｐ⁺型半導体領域４８と埋
め込み型のｐ⁺型半導体領域５０との間の電圧降下は７
０Ｖとなり、逆方向バイアス電流ＩＲはより一層ダイオ
ード１４を導通するようになる。従って、ＳＩＴｈｙ１
２における破壊は回避できる。なお、Ｌ１≦Ｌ３で半導
体装置１０が逆方向バイアス状態に至った場合、降伏電
圧Ｖ２Ｂの値がｐ⁺型半導体領域４８と埋め込み型のｐ⁺
型半導体領域５０との間の電圧降下よりも大きくなるの
で、逆方向バイアス電流ＩＲがＳＩＴｈｙ１２を導通
し、チャンネル４０における破壊が発生するおそれがあ
る。

【００９９】また、図１に示すように、埋め込み型のｐ
⁺型半導体領域５０を分離層１６まで延在させることに
よって、半導体装置１０の高電圧化及び大電流化を図る
ことができる。この場合、分離層１６まで延在させるこ
とにより、逆方向バイアス電流ＩＲの導通がより一層容
易となり、逆方向バイアス状態における半導体装置１０
の耐電圧は向上し、チャンネル４０における破壊を回避
することが可能となる。

【０１００】また、埋め込み型のｐ⁺型半導体領域３８
同士の距離をＬ４とし、分離層１６に最も近いＳＩＴｈ
ｙ１２における埋め込み型のｐ⁺型半導体領域３８と埋
め込み型のｐ⁺型半導体領域５０との距離をＬ５とした
場合、Ｌ４≧Ｌ５とすることでも半導体装置１０の高電
圧化及び大電流化を実現可能である。特に幅Ｌ２との関
連において、Ｌ２＞Ｌ４、Ｌ２＞Ｌ５とすれば、上記し
た破壊を回避する効果がより一層顕著なものとなる。す
なわち、幅Ｌ２と比較して距離Ｌ４とＬ５を小さくする
ことによって、ＳＩＴｈｙ１２が逆方向バイアス状態に
至ったときに、チャンネル４０を通過する電子７６の導
通を阻止し、結果的に逆方向バイアス電流ＩＲの導通を
阻止することが可能となる。従って、逆方向バイアス電
流ＩＲはダイオード１４を導通する。例えば、距離Ｌ４
を２μｍ〜３μｍ、距離Ｌ５を０．１μｍ以下にそれぞ
れ設定し、幅Ｌ２を２０μｍ程度まで拡張して半導体装
置１０を構成した場合、順方向バイアス状態では、チャ
ンネル４０を電子７６が容易に通過することが可能とな
り、順方向バイアス電流ＩＦの導通を促進させることが
できる。一方、逆方向バイアス状態では、Ｌ２＞Ｌ４で
あるので、チャンネル４０における電子７６の導通は阻
止され、逆方向バイアス電流ＩＲはダイオード１４を導
通する。

【０１０１】これに対して、半導体装置１０においてＬ
２≦Ｌ４、Ｌ２≦Ｌ５の場合、逆方向バイアス状態で
は、ダイオード１４に逆方向バイアス電流ＩＲが流れ
る。しかし、ｐ⁺型半導体領域４８又は埋め込み型のｐ⁺
型半導体領域５０とｎ⁺型半導体領域３４とは近接する
ため、ｐ⁺型半導体領域４８、５０からｎ⁺型半導体領域
３４への前記逆方向バイアス電流の分流が発生する。こ
の分流によって、ＳＩＴｈｙ１２における破壊は促進さ
れるおそれがある。さらに、チャンネル４０を電子７６
が導通しやすくなり、逆方向バイアス電流ＩＲの導通が
助長され、チャンネル４０における破壊が発生するおそ
れは高まる。

【０１０２】また、距離Ｌ４が３μｍを超えたとき、又
は距離Ｌ５が０．１μｍを超えたときには、上記したお
それがより一層高まる。

【０１０３】図５は、本実施の形態に係る半導体装置１
０をスイッチング素子として図１２のパルス大電流発生
装置１２６のＳＩＴｈｙ１００と交換し、かつ、放電ギ
ャップ１４８における絶縁破壊が不発であったときに半
導体装置１０を流れる放電電流Ｉ３の時間的変化７２
と、逆方向バイアス電圧Ｖ２の時間的変化７４を示す。

【０１０４】図１２のパルス大電流発生装置１２６のス
イッチング素子がＳＩＴｈｙ１００のみである場合、図
１４に示すように逆方向バイアス電流ＩＲが流れ、か
つ、逆方向バイアス電圧Ｖ１が降伏電圧ＶＢを超えると
ＳＩＴｈｙ１００の破壊が発生する。ところが、半導体
装置１０を使用した場合、逆方向バイアス電流ＩＲが降
伏電流ＩＢに達したとしても逆方向バイアス電圧Ｖ２は
増加せず、ＳＩＴｈｙ１２のチャンネル４０における破
壊は発生しない。すなわち、絶縁破壊が失敗したとして
も、その影響を半導体装置１０が被ることはない。

【０１０５】そこで、図５の結果について、半導体装置
１０が順方向バイアス状態である場合と、逆方向バイア
ス状態である場合についてそれぞれ考察する。

【０１０６】図６は、半導体装置１０が順方向バイアス
状態であるときの電子７６と正孔７８の動作を概略的に
示したものである。この場合、ＳＩＴｈｙ１２は順方向
バイアス状態となり、ＳＩＴｈｙ１２の第２アノード電
極３０からカソード電極２２の方向に順方向バイアス電
流ＩＦが流れる。このとき、ｐ⁺型半導体領域４４から
ｎ型半導体領域４２と基板１８のｎ^-型半導体を介して
埋め込み型のｐ⁺型半導体領域３８へ正孔７８が移動す
る。これに対して、電子７６は、ｎ⁺型半導体領域３４
からチャンネル４０を経由してｐ⁺型半導体領域４４の
方向に移動する。なお、このとき、ダイオード１４は逆
方向バイアス状態である。

【０１０７】図７は、半導体装置１０が逆方向バイアス
状態であるときの電子７６と正孔７８の動作を概略的に
示したものである。この場合、ＳＩＴｈｙ１２は逆方向
バイアス状態となると共に、ダイオード１４は順方向バ
イアス状態となる。従って、逆方向バイアス電流ＩＲ
は、第１アノード電極２６からダイオード１４のｐｎ接
合部５４、５６、５８を介して第２アノード電極３０に
流れる。そのため、逆方向バイアス電流ＩＲはＳＩＴｈ
ｙ１２を流れない。

【０１０８】逆方向バイアス電流ＩＲの導通について、
電子７６の移動と正孔７８の移動の観点から考察する。

【０１０９】図７に示すように、ＳＩＴｈｙ１２が逆方
向バイアス状態である場合、ＳＩＴｈｙ１２の内部に存
在する電子７６と正孔７８の移動は抑制される。すなわ
ち、図６の順方向バイアス状態における電子７６の移動
と比較して、逆方向バイアス状態に置かれた電子７６
は、チャンネル４０の近傍からｎ⁺型半導体領域３４に
移動するのみである。また、逆方向バイアス状態に置か
れた正孔７８も、埋め込み型のｐ⁺型半導体領域５０か
らｎ型半導体領域４２の方向へ、又は基板１８のｎ^-型
半導体からｎ型半導体領域４２のわずかな距離を移動す
るのみである。

【０１１０】ところが、ダイオード１４においては、逆
方向バイアス電流ＩＲの導通方向と、ｐｎ接合部５４、
５６、５８の順方向が一致しているので、前記ダイオー
ド１４は順方向バイアス状態となり、多数の正孔７８が
ｐ⁺型半導体領域４８又は埋め込み型のｐ⁺型半導体領域
５０から欠落部５２の方向に向かって移動する。

【０１１１】一方、欠落部５２と第２アノード電極３０
とのショットキー結合８０が形成されているので、ショ
ットキー効果によって電子７６が第２アノード電極３０
から欠落部５２へ注入される。電子７６はｐ⁺型半導体
領域４８又は埋め込み型のｐ⁺型半導体領域５０の方向
に向かって移動し、電子７６と正孔７８は、欠落部５２
又は基板１８において再結合に至る。前記ショットキー
効果とその効果による前記再結合によって、ダイオード
１４における逆方向バイアス電流ＩＲがより一層促進さ
れる。従って、ショットキー接合８０を形成することに
よって、半導体装置１０の高電圧化と大電流化を実現す
ることが可能となる。

【０１１２】なお、仮に、欠落部５２が存在せず、第２
アノード電極３０に対向する他方の表面２８にｐ⁺型半
導体領域４４が形成されていた場合、ｐ⁺型半導体領域
４８又は埋め込み型のｐ⁺型半導体領域５０から移動し
てくる正孔７８とｐ⁺型半導体領域４４の多数キャリア
である正孔７８との間にクーロン力による反発力が作用
するので、逆方向バイアス電流ＩＲの導通が妨げられ
る。そのため、逆方向バイアス電流ＩＲは、ＳＩＴｈｙ
１２のｎ⁺型半導体領域３４からチャンネル４０を経由
してｐ⁺型半導体領域３６又は埋め込み型のｐ⁺型半導体
領域３８に流れる。従って、チャンネル４０は熱降伏と
破壊に至るおそれがある。

【０１１３】ショットキー接合８０を利用することによ
って、ダイオード１４における逆方向バイアス電流ＩＲ
の導通は促進されるが、もう一つの効果として、半導体
装置１０が順方向バイアス状態であるとき、順方向バイ
アス電流ＩＦのダイオード１４への導通を阻止する効果
も併せ持つ。すなわち、ショットキー接合８０は１導通
型接合であるため、半導体装置１０が順方向バイアス状
態である場合、順方向バイアス電流のダイオード１４へ
の導通を阻止し、ダイオード１４における熱降伏と破壊
を回避する効果を達成することができる。

【０１１４】このようなショットキー接合８０を構成す
るには、図７に示すｎ型半導体領域４２と第２アノード
電極３０に限定されるものではなく、種々の構成を取り
得ることは勿論である。

【０１１５】図８Ａは、ショットキー接合８０を基板１
８のｎ^-型半導体と第２アノード電極３０とによって形
成した第１の変形例を示す。

【０１１６】図８Ｂは、ショットキー接合８０をｎ⁺型
半導体領域８２と第２アノード電極３０とによって形成
した第２の変形例を示す。ｎ⁺型半導体領域８２は不純
物濃度の高いｎ型半導体の層であるため、ｎ型半導体又
はｎ^-型半導体よりも多数キャリアである電子が豊富に
存在する。そのため、逆方向バイアス電流ＩＲの導通時
には、第２アノード電極３０からの電子７６の注入に加
え、ｎ⁺型半導体領域８２の電子７６のドリフトによっ
て正孔７８との再結合がより一層促進される。

【０１１７】また、ショットキー接合８０に代えてオー
ミック接合８４を選択することも可能である。この場合
には、順方向バイアス状態及び逆方向バイアス状態であ
っても、該オーミック接合８４を介して電流は導通す
る。しかし、半導体装置１０が順方向バイアス状態の場
合には、順方向バイアス電流ＩＦがＳＩＴｈｙ１２を流
れ、逆方向バイアス状態の場合には、逆方向バイアス電
流ＩＲがダイオード１４を流れるので、オーミック接合
８４を選択することが可能である。

【０１１８】図８Ｃは、オーミック接合８４を基板１８
のｎ^-型半導体と第２アノード電極３０とによって形成
した第３の変形例を示す。

【０１１９】図８Ｄは、オーミック接合８４をｎ型半導
体領域８６と第２アノード電極３０とによって形成した
第４の変形例を示す。

【０１２０】図８Ｅは、オーミック接合８４をｎ⁺型半
導体領域８８と第２アノード電極３０とによって形成し
た第５の変形例を示す。

【０１２１】図９は、埋め込み型のｐ⁺型半導体領域５
０を円形状に構成した第６の変形例を示す。この場合、
Ｌ４＜Ｌ５とならないように分離層１６の幅Ｌ２を調整
する。

【０１２２】ところで、半導体装置１０におけるダイオ
ード１４の配置箇所は、図１に示したＳＩＴｈｙ１２の
中心に限定されないことは勿論である。すなわち、前記
ダイオード１４をゲート電極２４の近傍に配置しても構
わない。この場合には、主としてｐ⁺型半導体領域３６
を保護する目的で使用される。また、複数の半導体装置
１０が存在する場合には、半導体装置１０の間に該ダイ
オード１４を構成するようにしてもよい。

【０１２３】なお、本実施の形態では、能動素子部とし
てＳＩＴｈｙ１２を使用した半導体装置１０についての
好適な実施の形態を示したが、前記能動素子部として
は、前記ＳＩＴｈｙ１２に限定されることはなく、静電
誘導型トランジスタ、電力用サイリスタ、電力用トラン
ジスタ等、制御電極によってオン状態とオフ状態の切り
換えが可能である能動素子部にも適用可能であることは
勿論である。

【０１２４】

【発明の効果】以上説明したように、本発明に係る半導
体装置によれば、例えば逆導通サイリスタ等の半導体装
置に用いた場合において、逆方向バイアス電流の導通を
容易にすることで、高耐圧化と大電流化を共に達成する
ことができる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る半導体装置の構成を
示す断面図である。

【図２】本実施の形態に係る半導体装置を示す等価回路
図である。

【図３】半導体装置における順方向バイアス状態の特性
を示す図である。

【図４】半導体装置における逆方向バイアス状態の特性
を示す図である。

【図５】半導体装置における逆方向バイアス状態の時間
的変化を示す図である。

【図６】順方向バイアス電流が導通したときの電子及び
正孔の移動を示す説明図である。

【図７】逆方向バイアス電流が導通したときの電子及び
正孔の移動を示す説明図である。

【図８】図８Ａは半導体装置の第１の変形例を示す説明
図であり、図８Ｂは半導体装置の第２の変形例を示す説
明図であり、図８Ｃは半導体装置の第３の変形例を示す
説明図であり、図８Ｄは半導体装置の第４の変形例を示
す説明図であり、図８Ｅは半導体装置の第５の変形例を
示す説明図である。

【図９】半導体装置の第６の変形例を示す説明図であ
る。

【図１０】従来技術に係る静電誘導型サイリスタ（ＳＩ
Ｔｈｙ）の構造を示す断面図である。

【図１１】従来技術に係るＳＩＴｈｙを示す等価回路図
である。

【図１２】パルス大電流発生装置を示す回路図である。

【図１３】パルス大電流のパルス幅と大きさを示す図で
ある。

【図１４】ＳＩＴｈｙを流れる放電電流とゲート端子と
カソード端子との間に発生する電圧の時間変化を示す図
である。

【図１５】従来技術に係るＳＩＴｈｙの構造を示す断面
図である。

【図１６】図１５のＳＩＴｈｙを示す等価回路図であ
る。

【図１７】従来技術に係るＳＩＴｈｙの構造を示す断面
図である。

【図１８】図１７のＳＩＴｈｙを示す等価回路図であ
る。

【符号の説明】

１０…半導体装置１２、１００…
ＳＩＴｈｙ１４…ダイオード１６…分離層１８…基板２２…カソード
電極２４…ゲート電極２６…第１アノ
ード電極３０…第２アノード電極３４、８２、８８…ｎ⁺型半導体領域３６、４４、４８…ｐ⁺型半導体領域３８、５０…埋め込み型のｐ⁺型半導体領域４０…チャンネル４２、８６…ｎ
型半導体領域４６、５２…欠落部

Claims

【特許請求の範囲】

【請求項１】第１導電型半導体基板の一方の表面に形成
された第１電極と、前記第１導電型半導体基板の他方の
表面に形成された第２電極とを備え、かつ、前記一方の
表面側において、前記第１電極と電気的に絶縁して形成
されていると共に、前記第１導電型半導体基板を介して
前記第２電極から前記第１電極に流れる電流の導通を制
御する制御電極とを有する能動素子部と、前記第１電極と前記第２電極との間で、前記能動素子部
と並列に、前記第１導電型半導体基板を介して前記第１
電極から前記第２電極に電流を導通させる逆導通機能を
備えた整流部とを備え、前記整流部は第１導電型半導体と第２導電型半導体によ
る複数の接合部から構成され、前記整流部の第１電極近傍には、第２導電型半導体から
なる埋め込み型の第２導電型半導体領域が形成されてい
ると共に、前記能動素子部の第１電極と前記整流部の第１電極との
間を電気的に絶縁する分離層が前記第１導電型半導体基
板表面に形成されていることを特徴とする半導体装置。
【請求項２】請求項１記載の半導体装置において、前記整流部の第１電極に対向する第１導電型半導体基板
表面には、第２導電型半導体からなる第２導電型半導体
領域が形成されていることを特徴とする半導体装置。
【請求項３】請求項２記載の半導体装置において、前記埋め込み型の第２導電型半導体領域は、前記整流部
の第１電極に対向する第１導電型半導体基板表面に形成
される第２導電型半導体領域と電気的に絶縁されている
と共に、前記制御電極に対向する第１導電型半導体基板表面に形
成される第２導電型半導体からなる第２導電体型半導体
領域と電気的に接続されていることを特徴とする半導体
装置。
【請求項４】請求項２又は３記載の半導体装置におい
て、前記埋め込み型の第２導電型半導体領域と、前記整流部
の第１電極に対向する第１導電型半導体基板表面に形成
される第２導電型半導体領域との距離Ｌ１は、１０μｍ
以下であることを特徴とする半導体装置。
【請求項５】請求項１〜４のいずれか１項に記載の半導
体装置において、前記整流部の第２電極と前記第２電極に対向する第１導
電型半導体基板表面との間には、ショットキー接合が形
成されていることを特徴とする半導体装置。
【請求項６】請求項１〜４のいずれか１項に記載の半導
体装置において、前記整流部の第２電極と前記第２電極に対向する第１導
電型半導体基板表面との間には、オーミック接合が形成
されていることを特徴とする半導体装置。
【請求項７】請求項１〜４のいずれか１項に記載の半導
体装置において、前記整流部の第２電極に対向する第１導電型半導体基板
表面には、前記第１導電型半導体基板を構成する第１導
電型半導体とは不純物濃度が異なる第１導電型半導体が
形成されると共に、前記不純物濃度が異なる第１導電型半導体と前記整流部
の第２電極との間にはオーミック接合が形成されている
ことを特徴とする半導体装置。
【請求項８】請求項１〜７のいずれか１項に記載の半導
体装置において、前記分離層に対向する第１導電型半導体基板中に、整流
部に形成された埋め込み型の第２導電型半導体領域が延
在していることを特徴とする半導体装置。
【請求項９】請求項１〜８のいずれか１項に記載の半導
体装置において、前記能動素子部の第１電極近傍に、少なくとも１以上の
埋め込み型の第２導電型半導体領域が形成され、前記埋
め込み型の第２導電型半導体領域と前記制御電極に対向
する第１導電型半導体基板表面に形成される第２導電体
型半導体領域とは電気的に接続されていると共に、前記分離層の幅Ｌ２と、前記能動素子部の第１電極に対
向する第１導電型半導体基板表面に形成される第１導電
型半導体領域と、前記能動素子部の近傍に形成された埋
め込み型の第２導電型半導体領域との距離Ｌ３との間で
は、Ｌ２＞Ｌ３であることを特徴とする半導体装置。
【請求項１０】請求項９記載の半導体装置において、幅Ｌ２は２０μｍ以下であることを特徴とする半導体装
置。
【請求項１１】請求項９又は１０記載の半導体装置にお
いて、前記能動素子部の第１電極近傍に形成された埋め込み型
の第２導電型半導体領域同士の距離Ｌ４と、分離層に最
も近い前記第２導電型半導体領域と整流部に形成されて
いる埋め込み型の第２導電型半導体領域との距離Ｌ５と
の間では、Ｌ４≧Ｌ５であり、Ｌ２＞Ｌ４であることを
特徴とする半導体装置。
【請求項１２】請求項１１記載の半導体装置において、距離Ｌ４は３μｍ以下であることを特徴とする半導体装
置。
【請求項１３】請求項１１又は１２記載の半導体装置に
おいて、距離Ｌ５は０．１μｍ以下であることを特徴とする半導
体装置。
【請求項１４】請求項９〜１３のいずれか１項に記載の
半導体装置において、Ｌ１＞Ｌ３であることを特徴とする半導体装置。
【請求項１５】請求項１〜１４のいずれか１項に記載の
半導体装置において、前記整流部は、前記制御電極の近傍に形成されているこ
とを特徴とする半導体装置。
【請求項１６】請求項１〜１４のいずれか１項に記載の
半導体装置において、前記整流部は、前記能動素子部の中央部に形成されてい
ることを特徴とする半導体装置。
【請求項１７】請求項１〜１４のいずれか１項に記載の
逆導通機能を有する半導体装置において、前記整流部は、前記第１導電型半導体基板に形成された
複数の能動素子部の間に形成されていることを特徴とす
る半導体装置。
【請求項１８】請求項１〜１７のいずれか１項に記載の
半導体装置において、前記整流部の第１電極が前記第１導電型半導体基板の一
方の表面側を占有する割合は、１０％以下であることを
特徴とする半導体装置。
【請求項１９】請求項１〜１８のいずれか１項に記載の
半導体装置において、前記能動素子部の第１電極から前記第２電極の方向に電
流を導通させた場合、前記能動素子部の第１電極と前記整流部の第１電極との
間に発生する逆方向バイアス電圧Ｖ１と、前記能動素子
部の第１電極と前記制御電極との間で発生する逆方向バ
イアス電圧Ｖ２との間では、Ｖ１＞Ｖ２であることを特
徴とする半導体装置。