JP2003197466A

JP2003197466A - 電子部品

Info

Publication number: JP2003197466A
Application number: JP2001400738A
Authority: JP
Inventors: Shungo Morinaga; 俊吾盛永; Ryuhei Yoshida; 竜平吉田; Hideaki Kuroda; 英明黒田
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2001-12-28
Filing date: 2001-12-28
Publication date: 2003-07-11

Abstract

(57)【要約】【課題】内部電極と外部と接続のための電極との電気
的接続の信頼性に優れたコンデンサ内蔵セラミック多層
基板を有する圧電共振部品を得る。【解決手段】コンデンサを構成するために容量層７を
介して第１，第２の内部電極５，６が重ねられている構
造を有するセラミック多層基板２と、セラミック多層基
板２上に搭載される電子部品素子とを備え、該電子部品
素子が第１の内部電極５に電気的に接続されており、前
記内部電極５がセラミック多層基板２の側面２ａにおい
て、接続電極２１に電気的に接続されており、接続電極
２１は、セラミック多層基板２の側面に露出するように
形成されておりかつ内部電極５よりも厚く形成されてお
り、接続電極２１により外部との電気的接続あるいは外
部電極との電気的接続が果たされる、電子部品。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、基板上に電子部品
素子が搭載された構造を有する電子部品に関し、より詳
細には、セラミック基板内にコンデンサが構成されてい
る電子部品及び圧電共振部品に関する。

【０００２】

【従来の技術】従来、コンデンサを内蔵したセラミック
多層基板上に圧電共振素子が搭載されており、セラミッ
ク多層基板に圧電共振素子を密封するためのキャップ状
ケース材が固定されている圧電共振部品が種々提案され
ている。

【０００３】この種の圧電共振部品では、セラミック多
層基板内に容量層を介して対向するように複数の内部電
極が形成されており、それによってコンデンサが構成さ
れている。このような圧電共振部品は、例えば、特開２
０００−２８６６６５号公報などに開示されている。図
１６及び図１７は、この先行技術に記載の圧電共振部品
の分解斜視図及びセラミック多層基板に内蔵されている
内部電極形状を示す各平面図である。

【０００４】ここでは、圧電共振部品１０１は、セラミ
ック多層基板１０２と、圧電共振素子１０３と、キャッ
プ材１０４とを有する。セラミック多層基板１０２内に
は、内部電極１０５ａ，１０５ｂが同一高さ位置に形成
されており、内部電極１０５ａ，１０５ｂとセラミック
層を介して重なり合うように、内部電極１０５ａ，１０
５ｂと異なる高さ位置に内部電極１０５ｃが形成されて
いる。

【０００５】内部電極１０５ａ〜１０５ｃによりコンデ
ンサが構成されている。他方、圧電共振部品１を回路基
板上に表面実装するために、セラミック多層基板には、
底面から両側面に至る外部電極１０６ａ〜１０６ｃが形
成されている。外部電極１０６ａ〜１０６ｃは、それぞ
れ、内部電極１０５ａ〜１０５ｃに電気的に接続されて
いる。

【０００６】

【発明が解決しようとする課題】上記圧電共振部品１０
１に用いられているセラミック多層基板では、内部電極
１０５ａ，１０５ｂと、外部電極１０６ａ，１０６ｂ、
並びに内部電極１０５ｃと外部電極１０６ｃの電気的接
続の信頼性が十分でないという問題があった。すなわ
ち、内部電極１０５ａ〜１０５ｃはセラミック多層基板
の端面及び側面、あるいは一対の側面に露出するように
形成されている。該露出部分が外部電極１０６ａ〜１０
６ｃに接触することにより、内部電極と外部電極との電
気的接続が図られている。しかしながら、上記接続部分
の断面形状はＴ字状であり、すなわち内部電極の露出部
分は直線状の形状を有するため、内部電極と外部電極と
の電気的接続の信頼性が十分ではなかった。

【０００７】なお、特開平８−５５７２７５号公報に
は、図１８に示すように、ビーズ素体１１１の端面１１
１ａ，１１１ｂを貫くように内部電極１１２が形成され
ているビーズインダクタが開示されている。ここでは、
内部電極１１２の端面露出部分にスルホール電極１１
４，１１５が内部電極１１２の端部において厚み方向に
連なるように形成されている。スルホール電極１１４，
１１５により、内部電極１１２と外部電極１１６，１１
７との接続の信頼性が高められるとされている。

【０００８】しかしながら、特開平８−５５７２７５号
公報には、一対の多部電極間に電気的に接続されるイン
ダク構成用内部電極の両端にスルホール電極が形成され
ている構成が示されているにすぎず、コンデンサ内蔵セ
ラミック多層基板については、何ら言及されていない。

【０００９】本発明の目的は、セラミック多層基板上に
電子部品素子が搭載されている電子部品であって、該セ
ラミック多層基板にコンデンサを構成するために配置さ
れた内部電極と、該電子部品を表面実装するためにセラ
ミック基板の表面に形成された外部電極との電気的接続
の信頼性に優れた電子部品を提供することにある。

【００１０】

【課題を解決するための手段】本発明の広い局面によれ
ば、上面に形成された複数の電極ランドと、中間高さ位
置に配置された容量層と、前記容量層を介して対向する
ように容量層の上面及び下面にそれぞれ形成された第
１，第２の内部電極とを有するセラミック多層基板とを
備え、前記電極ランドに前記第１の内部電極が電気的に
接続されており、前記第１，第２の内部電極に面接触的
に接続されるように、かつ前記セラミック基板の側面に
露出するように前記セラミック多層基板内に前記第１，
第２の内部電極よりも厚い第１，第２の接続電極が形成
されており、前記セラミック基板の上面に搭載されてお
り、前記電極ランドに電気的に接続された電子部品素子
をさらに備える、電子部品が提供される。

【００１１】本発明においては、上記第１，第２の接続
電極が第１，第２の内部電極よりも厚く形成されてお
り、かつセラミック多層基板の側面に露出するように形
成されている。また、該第１，第２の接続電極と第１，
第２の内部電極が面接触的に連なっているため、第１，
第２の内部電極と第１，第２の接続電極とが確実に電気
的に接続される。

【００１２】上記第１，第２の接続電極は、外部電極を
兼ねていてもよい。すなわち、第１，第２の接続電極を
外部電極として用い、電子部品が実装される回路基板上
の電極と半田等により接合されて、電子部品が表面実装
されるように構成されていてもよい。この場合には、上
記第１，第２の接続電極は、好ましくは、上記セラミッ
ク多層基板の下面に至るように形成される。

【００１３】また、本発明では、上記接続電極に電気的
に接続されるように、セラミック多層基板の側面に形成
された外部電極がさらに備えられていてもよい。上記第
１，第２の接続電極は、セラミック基板の側面に露出す
るように形成されており、かつ第１，第２の内部電極よ
りも厚く形成されているので、側面に形成された外部電
極との接触面積が大きくなり、両者の間の電気的接続の
信頼性が高められる。

【００１４】また、本発明の別の特定の局面では、第
１，第２の接続電極は、セラミック多層基板の下面に至
るように形成されており、それによって、第１，第２の
接続電極がセラミック多層基板の下面に至っている部分
を利用して、電子部品が実装される回路基板上の電極
と、第１，第２の接続電極との電気的接続の信頼性を高
めることができる。

【００１５】本発明のさらに他の特定の局面では、前記
セラミック多層基板が、上層と、該上層よりも下方の下
層等を有し、少なくとも前記第１，第２の接続電極が形
成されている部分上において上層が下層よりも外側に突
出しており、前記第１，第２の接続電極が前記下層の側
面において形成されている。第１，第２の接続電極を利
用してあるいは第１，第２の接続電極と接続される外部
電極を利用してプリント回路基板上に半田などの導電性
接合材を用いて電子部品を実装した場合、導電性接合材
がセラミック基板の上層には至り難い。従って、電子部
品の実装面積を低減することができると共に、セラミッ
ク基板の上面側への導電性接合材の回り込みを抑制する
ことができる。加えて、半田フィレットなどを目視によ
り容易に確認することができる。

【００１６】本発明のさらに他の特定の局面では、上記
電子部品素子は圧電共振素子であり、該圧電共振素子が
セラミック基板の上面に対して間隔を隔てた状態で固定
され、それによって本発明に従って内部電極と接続電極
または外部電極との電気的接続の信頼性に優れたコンデ
ンサ内蔵圧電共振部品を提供することができる。好まし
くは、該圧電共振素子を囲繞するようにセラミック基板
にキャップ材が固定され、圧電共振素子が封止されてい
るキャップ構造の圧電共振部品を本発明に従って提供す
ることができる。

【００１７】

【発明の実施の形態】以下、図面を参照しつつ、本発明
の具体的な実施例を説明することにより、本発明を明ら
かにする。

【００１８】図２は、本発明の一実施例に係る圧電共振
部品の分解斜視図であり、図３はその正面断面図であ
る。圧電共振部品１は、セラミック多層基板２と、圧電
共振素子３と、キャップ材４とを有する。セラミック多
層基板２とキャップ材４とで、圧電共振素子３を封止す
るケースが構成されている。セラミック多層基板２内に
は、後述するようにコンデンサが内蔵されており、本実
施例の圧電共振部品１は、コンデンサ内蔵圧電共振部品
である。

【００１９】図４は、上記セラミック多層基板２の分解
斜視図である。図３及び図４に示すように、セラミック
多層基板２内には、中間高さ位置に、一対の第１の容量
電極５，６が形成されている。容量電極５，６は、セラ
ミック多層基板２の一対の側面２ａ，２ｂに延びる電極
引出部５ａ，５ｂ，６ａ，６ｂを有する。

【００２０】第１の内部電極５，６と容量層７を介して
第２の内部電極８が対向されている。第２の内部電極８
は、セラミック多層基板２の側面２ａ，２ｂに引き出さ
れている電極引出部８ａ，８ｂを有する。

【００２１】上記容量層７と、容量層７の上面及び下面
に配置された第１の内部電極５，６及び第２の内部電極
８とによりコンデンサが構成されている。なお、容量層
７は、セラミック多層基板２の一部の層であるが、容量
層を構成するために、セラミック多層基板２は、例えば
チタン酸バリウム系セラミックスのような誘電体セラミ
ックスにより構成されている。もっとも、内部電極５，
６と内部電極８とで挟まれている容量層７のみが誘電体
セラミックスにより構成されていてもよい。

【００２２】セラミック多層基板２では、上面２ｃから
内部電極５，６に至るようにビアホール電極９，１０が
形成されている。ビアホール電極９，１０は、セラミッ
ク多層基板２の上面２ｃに形成された電極ランド１１，
１２に電気的に接続されている。なお、ビアホール電極
９，１０に代えて、貫通孔内が導電性材料で充填されて
おらず、貫通孔の内周面にのみ導電膜が形成されたスル
ホール電極を用いてもよい。

【００２３】セラミック多層基板２では、内部電極５，
６が形成されている部分より上方の層、すなわち上層２
ｄが下層２ｅよりも幅方向において外部に突出されてい
る。従って、図２に示されているように、上層２ｄは、
下層２ｅよりもその幅方向寸法が大きくされている。

【００２４】また、セラミック多層基板２では、上記下
層２ｅにおいて、底面から側面２ａ，２ｂに至るよう
に、第１の接続電極２１，２２及び第２の接続電極２３
が形成されている。接続電極２１，２２は、第１の内部
電極５，６の電極引出部５ａ，５ｂ，６ａ，６ｂに電気
的に接続されている。また、接続電極２３は、内部電極
８の電極引出部８ａ，８ｂに電気的に接続されている。
容量層７については後述する。

【００２５】本実施例の圧電共振部品では、内部電極
５，６，８と外部との電気的接続の信頼性を高めるため
に、第１，第２の接続電極２１，２２，２３は以下に述
べるように形成されている。

【００２６】図５（ａ）及び（ｂ）は、セラミック多層
基板２のうち、容量層７と、容量層７の上下に形成され
た内部電極５，６，８とを取り出した状態を示す斜視図
及び図５（ａ）のＡ−Ａ線に沿う断面図である。

【００２７】本実施例では、第１の内部電極５の電極引
出部５ａ，５ｂに接続されるように、第１の接続電極２
１が形成されている。第１の接続電極２１は、容量層７
を含む下層２ｅにおいて側面に開いた半円筒状の切欠を
形成し、該切欠内に導電性材料を充填することにより構
成されている。製造に際しては、予め第１の接続電極２
１，２２を形成した後に、内部電極５が形成される。

【００２８】内部電極５の電極引出部５ａ，５ｂは、接
続電極２１と面接触的に接合されている。すなわち、接
続電極２１の上面と、内部電極５の電極引出部５ａ，５
ｂの下面とが接触しているため、両者の接合面積は十分
な大きさとされ、従って内部電極５と接続電極２１の電
気的接続の信頼性が高められている。

【００２９】同様に、内部電極６の電極引出部６ａ，６
ｂは、第１の接続電極２２と電気的に接続されている。
また、第２の内部電極８の電極引出部８ｂは、図４に示
されている第２の接続電極２３に、上記電極引出部５
ａ，５ｂと第１の接続電極２１，２２との接続構造と同
様にして、電気的に接続されている。

【００３０】従って、第１，第２の内部電極５，６，８
と、上記接続電極２１，２２，２３との電気的接続の信
頼性が高められている。また、図４に示されているよう
に、第１の接続電極２１，２２は内部電極８の下方のセ
ラミックス層に至るように形成されている。すなわち、
第１の接続電極２１，２２は、セラミック多層基板２の
下面に至るように形成されている。なお、第２の接続電
極２３もまたセラミック多層基板２の下面に至るように
形成されている。

【００３１】図１（ａ）及び（ｂ）は、上記内部電極５
の電極引出部５ａと、第１の接続電極２１との電気的接
続状態を示す部分切欠断面図であり、（ｂ）は、内部電
極５が形成されている部分の部分切欠平面図である。

【００３２】図１から明らかなように、内部電極５は、
接続電極２１に面接触的に電気的に接続され、かつ接続
電極２１がセラミック多層基板２の下面に至るように形
成されている。

【００３３】本実施例では、セラミック多層基板２にお
いて、上記接続電極２１，２２，２３が形成されてお
り、これらが外部電極をも兼ねている。従って、プリン
ト回路基板などに表面実装する際に、上記第１，第２の
接続電極２１〜２３を用いて、容易に表面実装すること
ができる。しかも、接続電極２１〜２３が形成されてい
る部分において、セラミック多層基板２の上層２ｄが外
側に突出されているため、例えば導電性接合材として半
田を用いた場合、半田フィレットがセラミック多層基板
２の上面２ｃに回り込むことを確実に防止することがで
きる。また、セラミック多層基板２の上面２ｃに比べ
て、下面の面積が小さくされているので、実装面積を低
減することができ、高密度実装に対応することができ
る。

【００３４】次に、図２に戻り、上記のようにして構成
されたセラミック多層基板２上に圧電共振素子３が搭載
される。圧電共振素子３は、図示しない半田などの導電
性接合材を用いて、電極ランド１１，１２に接合され
る。この場合、図３に示すように、圧電共振素子３の振
動を妨げないための空隙Ｂを隔てて、圧電共振素子３が
セラミック多層基板２に接合される。

【００３５】圧電共振素子３は、本実施例では、厚み滑
りモードを利用したエネルギー閉じ込め型の圧電共振素
子である。もっとも、他の振動モードや他の構造の圧電
共振素子を用いてもよい。

【００３６】圧電共振素子３は、圧電基板３ａと圧電基
板３ａの中央において対向するように形成された共振電
極３ｂ，３ｃとを有する。共振電極３ｂが、圧電基板３
ａの端面を経て下面に至るように形成されており、下面
に至っている電極延長部が電極ランド１２に電気的に接
続されている。また、共振電極３ｃの電極延長部が電極
ランド１１に電気的に接続される。

【００３７】他方、圧電共振素子３を囲繞するように、
金属よりなるキャップ材４が絶縁性接着剤２７を用いて
セラミック多層基板２の上面に固定されている。キャッ
プ材４は、金属からなる必要は必ずしもなく、例えば合
成樹脂などにより構成されてもよい。また、合成樹脂の
表面に導電膜が形成された複合材料でキャップ材４が構
成されていてもよい。キャップ材４が、金属などの導電
性材料や、合成樹脂表面に導電膜を形成した複合材料で
構成されている場合には、圧電共振素子３をキャップ材
４により電磁シールドすることができる。

【００３８】上記のように、本実施例の圧電共振部品１
では、圧電共振素子３と第１，第２の内部電極５，６，
８で構成されたコンデンサとが接続されたコンデンサ内
蔵圧電共振部品が提供される。そして、セラミック多層
基板２における内部電極５，６，８と、外部電極として
用いられる接続電極２１，２２，２３との電気的接続の
信頼性が高められる。従って、信頼性に優れた圧電共振
部品を提供することができる。

【００３９】次に、図６〜図９を参照して、上記セラミ
ック多層基板２の製造方法の一例を説明する。セラミッ
ク多層基板２を得るに当たっては、図６に示すように、
まず、複数枚のセラミックグリーンシートを積層し、前
述したビアホール電極９，１０が形成されたマザーの積
層体３１を用意する。また、図６に示すマザーの下層用
積層体３２を別途用意する。積層体３２には、複数本の
スリット３２ａが形成されている。このスリット３２
ａ，３２ａ間で挟まれた部分がセラミック多層基板の下
層を構成する。すなわち、スリット３２ａ，３２ａ間の
幅がセラミック多層基板２の下層２ｅの幅と一致するよ
うに複数本のスリット３２ａが形成されている。

【００４０】また、図６では、図示を省略しているが、
セラミック多層基板２内に構成される内部電極５，６，
８は、上記マザーの積層体３２の上面及び中間高さ位置
にそれぞれ形成され、なお、上記スリット３２ａ，３２
ａの側面には、内部電極５，６，８の端面が露出され
る。

【００４１】次に、上記マザーの積層体３１，３２を積
層し、図７に示す積層体３３が得られる。積層体３３が
一点鎖線Ｃ，Ｄで示すように切断され、それによって、
個々のセラミック多層基板２単位の積層体が得られる。

【００４２】上記のようにして得られた個々の積層体を
焼成することにより、セラミック多層基板２が得られ
る。なお、下層２ｅを構成するマザーのセラミック多層
基板３２においては、上記内部電極を構成するための内
部電極パターンだけでなく、前述した第１，第２の接続
電極２１〜２３が構成されている。接続電極２１〜２３
は、上記スリット３２ａ，３２ｂの形成に際し、接続電
極が形成される部分に開いた平面形状が半円形の切欠を
形成しておき、しかる後、該切欠内に導電ペーストを付
与することにより形成され得る。

【００４３】上記のようにして、セラミック多層基板２
が得られるが、好ましくは、図８及び図９に示すよう
に、さらに、接続電極２１〜２３に接続される外部電極
が形成される。すなわち、図８に略図的に示すように、
上記のようにして得られたセラミック多層基板２を、外
部電極形成用治具３４に、セラミック多層基板２の下面
側から圧接する。外部電極形成用治具３４は、ゴムなど
の弾性材料からなり、上面に複数本のスリット３４ａ〜
３４ｃを有する。スリット３４ａ〜３４ｃ内に導電ペー
スト３５が充填されている。従って、外部電極形成用治
具３４の上面に、セラミック多層基板２を下面側から圧
接することにより、導電ペーストが転写され、セラミッ
ク多層基板２の下面において幅方向に至る３個の外部電
極が形成される。この３個の外部電極は、それぞれ、上
記接続電極２１〜２３の下面に電気的に接続されること
になる。

【００４４】さらに、特に図示はしないが、上記のよう
に、セラミック多層基板２の下面に形成された外部電極
に加えて、セラミック多層基板２の下層２ｅの側面に至
るように、すなわち、接続電極２１〜２３をそれぞれ覆
うように３個の外部電極を延長してもよい。このような
外部電極延長部を形成するには、セラミック多層基板２
の側面において、接続電極２１〜２３を被覆するように
ニッケルメッキ膜及び金メッキ膜を順次形成することに
より行ない得る。なお、外部電極の形成は、メッキに限
らず、スパッタや蒸着などにより行われてもよい。

【００４５】上記製造方法では、マザーの積層体３２に
複数本のスリット３２ａを形成することにより、下層２
ｅの幅を上層２ｄに比べて狭めていたが、他の方法を用
いてもよい。

【００４６】すなわち、図９に示すように、セラミック
多層基板用のマザーの積層体３６を得た後に、マザーの
積層体３６の一方面３６ａ側から、ハーフカット用ブレ
ード３７を用いて、マザーの積層体３６の一方面３６ａ
に複数本の溝３６ａを形成される。この場合、面３６ａ
は、最終的にセラミック多層基板２の下面となる。ま
た、複数本の溝３６ｂ，３６ｂ間の部分が最終的にセラ
ミック多層基板２の下層２ｅを構成することになる。

【００４７】しかる後、上記溝３６ｂの底部中央を、フ
ルカット用切断刃３８で切断することにより、第２のマ
ザーの積層体３９が得られる。第２のマザーの積層体３
９を、その長さ方向と直交する方向に切断することによ
り、個々のセラミック多層基板２用の積層体が得られ
る。このようにして得られた積層体を焼成することによ
り、上層及び下層を有するセラミック多層基板２が得ら
れる。

【００４８】上記のように、本実施例で用いられるセラ
ミック多層基板２では、上層２ｄ及び下層２ｅの幅が異
ならされているため、セラミック多層基板２の側面にお
ける外部と接続するための接続電極や外部電極の高さを
容易に制御することができる。図１１に示すように、従
来のセラミック多層基板１２１では、側面１２１ａ，１
２１ｂ及び下面に至る外部電極１２２を形成した場合、
導電性材料がセラミック多層基板１２１の上面１２１ａ
に至ることがあった。外部電極１２２が上面１２１ａに
至ると、上に搭載される部品と所望でない短絡を起こす
恐れがある。また、短絡が生じないまでも、電気的特性
が劣化する恐れもあり、生産されたセラミック多層基板
２において特性のはらつきが生じることとなる。

【００４９】これに対して、上記実施例のセラミック多
層基板２では、図１０に略図的に示すように、上記接続
電極２１を覆うように外部電極１３を形成した場合、外
部電極１３は下層２ｅの側面の上端で終了し、上層２ｄ
には至らない。従って、外部電極１３のセラミック多層
基板２の上面２ｃへの回り込みを防止することができる
と共に、外部電極１３の高さを高精度に制御することが
できる。従って、特性ばらつきの少ないセラミック多層
基板２、ひいては圧電共振部品１を得ることができる。

【００５０】なお、前述したように、本発明において
は、上記外部電極は必ずしも必須ではなく、接続電極が
外部電極を兼ねていてもよく、それによって、外部電極
を別途形成する工程を省略してもよい。

【００５１】もっとも、外部電極を省略した構成におい
ても、接続電極の上端はセラミック多層基板２の上層２
ｄには至らないため、上記と同様に、セラミック多層基
板２の特性ばらつきを低減することができる。

【００５２】加えて、上記上層２ｄと下層２ｅとの幅が
異ならされており、上層が幅方向外側に突出されている
ので、半田などにより圧電共振部品１を回路基板に実装
する際に、半田フィレットの上端がセラミック多層基板
２の上面２ｃ、すなわち部品搭載面に到達することも確
実に防止される。

【００５３】のみならず、外部電極を形成した場合、図
１１に示すように、従来法では、外部電極の端縁が厚み
が徐々に薄くなることが多く、外部電極１２２が剥離し
やすいという問題があった。これに対して、本実施例で
は、図１０に略図的に示されているように、外部電極１
３の上昇が、上層２ｄと下層２ｅとの間の段差で停止さ
れる。従って、外部電極１３の端縁において、厚みが徐
々に薄くなる部分が生じ難く、それによって外部電極１
３の剥離も生じ難い。

【００５４】また、本実施例の圧電共振部品１では、上
記ビアホール電極を介して、セラミック多層基板２上に
搭載された圧電共振素子３との電気的接続が果たされる
ため、セラミック多層基板２上における設計の自由度が
高められ、さらに導電性材料からなるキャップ材４を用
いた場合においても、キャップ材４とセラミック多層基
板２の上面の電極との短絡を確実に防止することができ
る。

【００５５】図１２及び図１３は、本発明の電子部品で
用いられるセラミック多層基板の変形例を示す各斜視図
である。上記実施例では、第１の内部電極５，６は、ビ
アホール電極９，１０により電極ランド１１，１２に電
気的に接続されていたが、ビアホール電極９，１０を形
成せず、内部電極５，６を、外部電極延長部４１，４２
に接続してもよい。外部電極延長部４１，４２は、セラ
ミック多層基板２の上層において、上面２ｃから側面を
経て下層に設けられた外部電極１３，１４に電気的に接
続されるように形成されている。

【００５６】また、本発明では、上記下層に比べて外側
に突出している上層の突出部分は、電子部品の長さ方向
に延びる端縁の全域に渡る必要は必ずしもない。図１３
に示すセラミック多層基板４３のように、中央において
のみ上層４３ｄが幅方向外側に突出してもよい。この場
合には、第２の内部電極に接続される第２の接続電極が
設けられている位置において、上層４３ｄが外側に突出
していることになる。この場合には、第２の接続電極に
接続されるように形成された外部電極１５が、上層４３
ｄには至らないように形成されることになる。

【００５７】このように、本発明においては、必ずし
も、全ての接続電極が形成されている部分において、幅
方向外側に突出するように上層を構成せずともよい。加
えて、上記実施例及び変形例では、平面形状が長方形の
セラミック多層基板において、長さ方向に延びる側面の
少なくとも一部に幅方向外側に突出する突出部を設ける
ようにして上層が構成されていたが、外側に突出する上
層部分は、長方形のセラミック多層基板の短辺側の側面
に形成されていてもよい。

【００５８】また、上記実施例では、圧電共振部品１を
得るために、圧電共振素子３がセラミック多層基板２上
に搭載されていたが、圧電共振素子以外の他の電子部品
素子が搭載されてもよい。

【００５９】図１４及び図１５は、本発明の電子部品の
さらに他の変形例を説明するための図であり、図１４は
セラミック多層基板の斜視図、図１５は本変形例の圧電
共振部品の断面図である。

【００６０】上記実施例では、セラミック多層基板２
に、外側に突出する上層２ｄが設けられていたが図１４
に示すように、上層が外側に突出していないセラミック
多層基板５２を用いてもよい。本変形例の圧電共振部品
５１では、上記突出部が設けられていないが、上記実施
例と同様に、第１〜第３の接続電極２１〜２３が形成さ
れているため、上記実施例と同様に内部電極と接続電極
との電気的接続の信頼性が高められる。

【００６１】なお、図１４及び図１５に示した変形例
は、セラミック多層基板において外側に突出した上層が
設けられていないことを除いては、上記実施例と同様で
ある。

【００６２】

【発明の効果】第１の発明に係る電子部品では、セラミ
ック多層基板内に形成された第１，第２の内部電極に接
続されるように、かつセラミック多層基板の側面に露出
するように第１，第２の接続電極が形成されている。こ
の第１，第２の接続電極は、第１，第２の内部電極より
も厚く形成されている。従って、第１，第２の内部電極
は第１，第２の接続電極に面接触的に接触されているた
め、第１，第２の内部電極を第１，第２の接続電極の電
気的接続の信頼性が効果的に高められる。従って、第
１，第２の接続電極をプリント回路基板などの電極ラン
ドと接合する外部接続用電極として用いたり、第１，第
２の接続電極上に外部電極を形成することにより、電気
的接続の信頼性に優れたコンデンサ内蔵セラミック多層
基板を有する電子部品を提供することか可能となる。

【図面の簡単な説明】

【図１】（ａ）及び（ｂ）は、本発明の一実施例として
の圧電共振部品に用いられるセラミック多層基板の要部
を示す部分切欠断面図及び第１の内部電極が形成されて
いる部分の模式的部分切欠平面図。

【図２】本発明の一実施例に係る圧電共振部品の分解斜
視図。

【図３】本発明の一実施例で得られる圧電共振部品の正
面断面図。

【図４】図２に示したセラミック多層基板の分解斜視
図。

【図５】（ａ）及び（ｂ）が、それぞれ、図４に示した
容量層とその上下に形成される内部電極を説明するため
の斜視図及び（ａ）のＡ−Ａ線に沿う断面図。

【図６】本発明の一実施例で用いられるセラミック多層
基板の製造方法を説明するための斜視図。

【図７】本発明の一実施例で用意されるセラミック多層
基板の製造方法を説明するための斜視図であり、マザー
の積層体を切断する工程を示す斜視図。

【図８】本発明の一実施例の圧電共振部品の製造に際
し、セラミック多層基板の下面に外部電極を形成する工
程を説明するための斜視図。

【図９】本発明の一実施例で用いられるセラミック多層
基板の製造方法の他の例を説明するための斜視図。

【図１０】本発明の一実施例で用いられるセラミック多
層基板において外部電極の高さが制御される作用を説明
するための略図的断面図。

【図１１】従来のセラミック多層基板において外部電極
の高さが制御されない状態を示す断面図。

【図１２】本発明の電子部品で用いられるセラミック多
層基板の第１の変形例を示す斜視図。

【図１３】本発明の電子部品で用いられるセラミック多
層基板の第２の変形例を示す斜視図。

【図１４】本発明の他の変形例の圧電共振部品に用いら
れるセラミック多層基板の斜視図。

【図１５】本発明の他の変形例の圧電共振部品の一例を
示す断面図。

【図１６】従来の圧電共振部品に用いられるセラミック
多層基板の斜視図。

【図１７】従来の圧電共振部品に用いられるセラミック
多層基板の斜視図。

【図１８】従来のチップビーズインダクタの断面図。

【符号の説明】

１…圧電共振部品２…セラミック多層基板２ａ，２ｂ…側面２ｃ…上面２ｄ…上層２ｅ…下層３…圧電共振素子４…キャップ材５，６…第１の内部電極７…容量層８…第２の内部電極９，１０…ビアホール電極１１，１２…電極ランド２１，２２…第１の接続電極２３…第２の接続電極

───────────────────────────────────────────────────── フロントページの続き (72)発明者黒田英明京都府長岡京市天神二丁目26番10号株式会社村田製作所内Ｆターム(参考） 5E082 AB03 BB01 BB08 BC14 BC38 EE05 EE11 EE35 FF05 FG03 FG26 FG46 MM22 5J108 EE03 EE07 EE18 GG03 GG08 GG15 GG16 JJ02

Claims

【特許請求の範囲】

【請求項１】上面に形成された複数の電極ランドと、
中間高さ位置に配置された容量層と、前記容量層を介し
て対向するように容量層の上面及び下面にそれぞれ形成
された第１，第２の内部電極とを有するセラミック多層
基板とを備え、前記電極ランドに前記第１の内部電極が電気的に接続さ
れており、前記第１，第２の内部電極に面接触的に接続
されるように、かつ前記セラミック基板の側面に露出す
るように前記セラミック多層基板内に前記第１，第２の
内部電極よりも厚い第１，第２の接続電極が形成されて
おり、前記セラミック基板の上面に搭載されており、前記電極
ランドに電気的に接続された電子部品素子をさらに備え
る、電子部品。
【請求項２】前記接続電極が、外部電極を兼ねてい
る、請求項１に記載の電子部品。
【請求項３】前記接続電極に電気的に接続されるよう
に前記セラミック多層基板の側面に形成された外部電極
をさらに備える、請求項１に記載の電子部品。
【請求項４】前記第１，第２の接続電極が前記セラミ
ック多層基板の下面に至るように形成されている、請求
項１〜３のいずれかに記載の電子部品。
【請求項５】前記セラミック多層基板が、上層と、該
上層よりも下方の下層とを有し、少なくとも前記第１，
第２の接続電極が形成されている部分上において上層が
下層よりも外側に突出しており、前記第１，第２の接続
電極が前記下層の側面において形成されている、請求項
１〜４のいずれかに記載の電子部品。
【請求項６】前記電子部品素子が圧電共振素子であ
り、前記圧電共振素子が前記セラミック多層基板の上面
に対して間隔を隔てた状態で固定されている、請求項１
〜５のいずれかに記載の電子部品。
【請求項７】前記圧電共振素子を囲繞するように前記
セラミック多層基板に固定されたキャップ材をさらに備
える、請求項６に記載の電子部品。