JP2003196226A

JP2003196226A - コンピュータ・システム・コンポーネント

Info

Publication number: JP2003196226A
Application number: JP2002339808A
Authority: JP
Inventors: David Kent; デイヴィッド・ケント
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-12-07
Filing date: 2002-11-22
Publication date: 2003-07-11
Also published as: US6954818B2; US20030200373A1; DE60129448D1; ATE367610T1; DE60129448T2; EP1318457A1; EP1318457B1

Abstract

(57)【要約】【課題】バスが相対的に低速のデバイスと一緒に利用
される場合には、両方が単一転送モードの転送をサポー
トしなければならないか、または、低速デバイスが、バ
ーストを構築または分解するための固有の手段を設けな
ければならない。【解決手段】コンピュータ・システム・コンポーネン
ト（１２）が、バースト転送モードで動作可能なバス
（８，９，２０）と、単一の転送モード・バス（２１）
とをブリッジするためにバーストモード・データ転送プ
ロキシとして機能する。それぞれのＤＭＡチャンネルに
関連づけられたＦＩＦＯ（６１）は、単一の転送モード
・バス（２１）上でサブシステムのためにバーストをア
センブルし、かつ、ディスアセンブルするための共用領
域を提供する。また、コンポーネント（１２）はＤＭＡ
機能を実行する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータ・シ
ステム・コンポーネントに関する。

【０００２】

【従来の技術】システムまたはローカルバスを、並列な
高速バスおよび低速バスに分岐することが提案されてい
る。これにより、高速バスの実際の速度が、それにアク
セスする低速デバイスによって低下されるのを防止する
利点を有する。さらに、システムおよび高速バスは、典
型的に、バーストモードのデータ転送をサポートしてい
る。

【０００３】

【発明が解決しようとする課題】このようなバスが相対
的に低速のデバイスと一緒に利用される場合には、両方
が単一転送モードの転送をサポートしなければならない
か、または、低速デバイスがバーストを構築または分解
するための固有の手段を設けなければならない。

【０００４】本発明の目的は、これらの問題を改善する
ことにある。

【０００５】

【課題を解決するための手段】本発明によるコンピュー
タ・システム・コンポーネントは、バーストモードで動
作可能なバスと単一の転送モード・バスとをブリッジす
るためのバーストモード・データ転送プロキシになるこ
とを特徴する。従って、コンピュータ・システム・コン
ポーネントは、バーストモード・バス上のデバイスから
のデータ転送に関して、単一の転送モード・バス上のデ
バイスのためにプロキシとして存在する。これにより、
このモードが、単一の転送モード・バス上で受信するデ
バイスによってサポートされない時でさえも、バースト
モード・バス上のデバイスはバーストモードを使用可能
となる。

【０００６】好適には、本発明によるコンピュータ・シ
ステム・コンポーネントは、遠隔からプログラム可能な
制御レジスタ手段と、バーストモード・バスと単一の転
送モード・バスとの間でデータ転送をバッファリングす
るための複数のバッファ（たとえば、ランダム・アクセ
ス・メモリ内で実施されるＦＩＦＯ）と、前記制御レジ
スタ手段内の制御データに依存して動作可能であり、前
記バッファを第１バーストモード・バスにインタフェー
スで連結するための第１バーストモード・バス・インタ
フェースと、前記制御レジスタ手段内の制御データに依
存して動作可能であり、前記バッファを単一の転送モー
ド・バスにインタフェースで連結するための単一の転送
モード・バス・インタフェースとを備えている。

【０００７】バッファとは、単一の転送モード・バス上
のデバイスが、その固有のバッファリングをデータ・バ
ーストに提供する必要のないことを意味する。

【０００８】更に好適には、本発明によるコンピュータ
・システム・コンポーネントはまた、前記制御レジスタ
手段内の制御データに依存して動作可能であり、前記バ
ッファを第２バーストモード・バスにインタフェースで
連結するための第２バーストモード・バス・インタフェ
ースを有している。

【０００９】好適には、バッファを形成するランダム・
アクセス・メモリは、デュアルポート・ランダム・アク
セス・メモリであり、第１バーストモード・バス・イン
タフェースと単一の転送モード・インタフェースとはラ
ンダム・アクセス・メモリの一方のポートを共用し、第
２バーストモード・バス・インタフェースはランダム・
アクセス・メモリの他方のポートを使用している。更に
好適には、ランダム・アクセス・メモリ内の前記ＦＩＦ
Ｏの位置およびサイズが、前記制御レジスタ手段内のデ
ータによって規定される。従って、ＦＩＦＯは再構成可
能であり、状況の変化に伴って適合化可能である。

【００１０】好適には、第１バーストモード・バス・イ
ンタフェースは、前記制御レジスタ手段により、遠隔デ
バイスが、前記バッファの１つを形成するセルに、デー
タのバーストを直接書き込み可能なように構成されてい
る。

【００１１】好適には、第１バーストモード・バス・イ
ンタフェースは、前記制御レジスタ手段により、遠隔デ
バイスが、前記バッファの１つを形成するセルからデー
タのバーストを直接読み出し可能なように構成されてい
る。

【００１２】好適には、バーストモード・バス・インタ
フェースは、前記制御レジスタ手段により、前記バッフ
ァの１つからデータのバーストを読み出し、それを、バ
ーストモード・バスを介して遠隔アドレスに書き込み可
能なように構成され、遠隔アドレスとバッファとは前記
制御レジスタ手段内のデータによって決定される。

【００１３】好適には、バーストモード・バス・インタ
フェースは、前記制御レジスタ手段により、バーストモ
ード・バスを介して遠隔アドレスからデータのバースト
を読み出し、それを前記バッファの１つに書き込むよう
に構成され、遠隔アドレスとバッファとが前記制御レジ
スタ手段内のデータによって決定される。

【００１４】好適には、単一の転送モード・バス・イン
タフェースは、ＦＩＦＯのヘッドからデータを読み出
し、それを遠隔アドレスに書き込むために構成され、Ｆ
ＩＦＯによって識別されて、単一の転送モード・バスを
介して前記制御レジスタ手段により提供されたマッピン
グをアドレスマップ指定する。

【００１５】好適には、本発明によるコンピュータ・シ
ステム・コンポーネントは、ダイレクト・メモリ・アク
セスリクエスト信号に応答するダイレクト・メモリ・ア
クセス制御手段を有し、単一の転送モード・バス・イン
タフェースは、ダイレクト・メモリ・アクセス手段によ
って受信されたダイレクト・メモリ・アクセスリクエス
ト信号に応答して動作可能であり、遠隔アドレスから単
一の転送モード・バスを介して前記ＦＩＦＯの１つにデ
ータを転送する。更に好適には、制御レジスタ手段はプ
ログラム可能であり、ＦＩＦＯがダイレクト・メモリ・
アクセスリクエスト信号のソースに依存して選択される
ようにする。

【００１６】好適には、本発明によるコンピュータ・シ
ステム・コンポーネントは、ダイレクト・メモリ・アク
セスリクエスト信号に応答するダイレクト・メモリ・ア
クセス制御手段を有し、単一の転送モード・バス・イン
タフェースは、ダイレクト・メモリ・アクセス制御手段
によって受信されたダイレクト・メモリ・アクセスリク
エスト信号に応答して動作可能であり、単一転送モード
・バスを介して前記ＦＩＦＯの１つから遠隔アドレスに
データを転送する。更に好適には、制御レジスタ手段は
プログラム可能であり、ＦＩＦＯがダイレクト・メモリ
・アクセスリクエスト信号のソースに依存して選択され
るようにする。

【００１７】好適には、第１バーストモード・バス・イ
ンタフェースと単一の転送モード・バス・インタフェー
スとは、第１バーストモード・バス・インタフェースに
接続されたバーストモード・バスと単一の転送モード・
バス・インタフェースに接続された単一の転送モード・
バスとの間で、単一の転送モード転送のためにＦＩＦＯ
をバイパスする。更に好適には、第１バーストモード・
バス・インタフェースは、関連されるアドレス信号によ
り、バーストモード転送から前記単一の転送モード転送
を識別する。また更に好適には、単一の転送モード・イ
ンタフェースは、第１バーストモード・バス・インタフ
ェースに接続されたバーストモード・バスから、単一の
転送モード転送のために接続された単一のモード転送・
インタフェースへのアクセスを制限するように構成され
ている。また更に好適には、単一転送モード・インタフ
ェースは、あるクロックの各サイクルに対して前記制御
レジスタ手段の所定の１つの中で、ある値までカウンタ
を増大させ、その増大させる間に、単一の転送モード転
送が起こり、ＦＩＦＯをバイパスし、カウントが、前記
制御レジスタ手段の所定の１つの中で規定されるしきい
値に達した時に、前記単一の転送モード・バスへのアク
セスを防止し、そのような信号転送モード転送が起こら
ない時に、カウントが前記クロックの各サイクルに対し
て１まで減少させられる。

【００１８】本発明によれば、コンピュータ装置内で使
用するための周辺回路が提供され、その回路は、遠隔か
らプログラム可能な制御レジスタ手段と、バーストモー
ド・バスと単一の転送モード・バスとの間でデータ転送
をバッファリングするための複数のバッファ（たとえ
ば、ランダム・アクセス・メモリ内で実施されるＦＩＦ
Ｏ）と、前記制御レジスタ手段内の制御データに依存し
て動作可能であり、前記バッファを第１バーストモード
・バスにインタフェースで連結するための第１バースト
モード・バス・インタフェースと、前記制御レジスタ手
段内の制御データに依存して動作可能であり、前記バッ
ファを単一の転送モード・バスにインタフェースで連結
するための単一の転送モード・バス・インタフェースと
を備えた本発明によるコンピュータ・システム・コンポ
ーネントと、コンピュータ・システム・コンポーネント
の第２バーストモード・バス・インタフェースに接続さ
れた第１バーストモード・バスと、コンピュータ・シス
テム・コンポーネントの単一の転送モード・バス・イン
タフェースに接続された単一の転送モード・バスと、前
記周辺回路を第２バーストモード・バスにインタフェー
スで連結するためのインタフェース回路とを備え、イン
タフェース回路を介してデータ転送に関連づけられたア
ドレスに依存して、第１バーストモード・バス、また
は、コンピュータ・システム・コンポーネントの第１バ
ーストモード・バス・インタフェースを第２バーストモ
ード・バスに有効的に接続する。

【００１９】好適には、本発明による周辺回路は、第１
バーストモード・バスを介してアクセス可能なＳＤＲＡ
Ｍ、および／または、信号データの転送用に第１バース
トモード・バスへの直接アクセスと、制御データの転送
用に単一の転送モード・バスへの直接アクセスとを有す
るサブシステム、および／または、信号データと制御デ
ータとの転送用に単一の転送モード・バスへの直接アク
セスを有するサブシステムを有する。

【００２０】コンピュータ・システムは、中央処理装置
と、中央処理装置にアクセス可能なバーストモード・バ
スと、本発明による周辺回路とを有するものであって、
前記インタフェース回路が、前記第１バーストモード・
バスと前記コンピュータ・システム・コンポーネントと
に、中央処理装置にアクセス可能な前記バーストモード
・バスをインタフェースで連結する。

【００２１】次に、添付の図面を参照して、本発明の実
施形態を例示的に説明する。

【００２２】

【発明の実施の形態】図１を参照すると、第１コンピュ
ータ・システムは、特に、中央処理装置２とＰＣＩブリ
ッジ４とを備えたHitachi製のＳＨ４１、システムＲＡ
Ｍ３、グラフィックス／ＩＯシステム５、液晶ディスプ
レイ（ＬＣＤ）パネル６、および、ＵＭＡＳＤＲＡＭ
７から成る。中央処理装置２、システムＲＡＭ３、およ
び、ＰＣＩブリッジ４とは、システムバス８によって相
互に接続されている。ＰＣＩブリッジ４はシステムバス
８をＰＣＩバス９に接続し、そのＰＣＩバス９にはグラ
フィックス／ＩＯシステム５が接続されている。グラフ
ィックス／ＩＯシステム５は、ＬＣＤパネル６を駆動す
るためのデジタル・ビデオ出力と、ＵＭＡＳＤＲＡＭ
７へのアクセスとを有している。グラフィックス／ＩＯ
システム５は、多数の入力および出力ポートを有してい
る。

【００２３】図２を参照すると、第２コンピュータは、
特に、中央処理装置２を備えたHitachi製のＳＨ４１、
システムＲＡＭ３、グラフィックス／ＩＯシステム５、
液晶ディスプレイ（ＬＣＤ）パネル６、および、ＵＭＡ
ＳＤＲＡＭ７から成る。中央処理装置２、システムＲ
ＡＭ３、および、グラフィックス／ＩＯシステム５は、
Hitachi製のＭＰＸバス８によって接続されている。グ
ラフィックス／ＩＯシステム５は、多数の入力および出
力ポートを有している。

【００２４】図３を参照すると、上述の両コンピュータ
・システムにおいて使用されるグラフィックス／ＩＯシ
ステム５は、ＰＣＩ／ＭＰＸインタフェース１１、ダイ
レクト・メモリ・アクセス・コントローラ１２、メモリ
・インタフェース１３、グラフィックス・エンジン１
４、ビデオ入力インタフェース１５、デジタル・フラッ
ト・パネル・インタフェース１６、ＡＴＡＰＩインタフ
ェース１７、および、第１番目から第２１番目までのＩ
Ｏサブシステム３１，・・・，５１から成る。３２ビッ
トの同期的かつ高速（９９ＭＨｚ／１００ＭＨｚ）のバ
ーストモード・バス（「ピクセルバス」）２０は、ＰＣ
Ｉ／ＭＰＸインタフェース１１、ダイレクト・メモリ・
アクセス・コントローラ１２、グラフィックス・エンジ
ン１４、ビデオ入力インタフェース１５、デジタル・フ
ラット・パネル・インタフェース１６、ＡＴＡＰＩイン
タフェース１７、および、第１７番目と第１８番目のＩ
Ｏサブシステム４７、４８を互いに接続している。パワ
ーコントロールおよびコンフィギュレーション・サブシ
ステム５２は、グラフィックス／ＩＯシステム５のオペ
レーションを制御するレジスタを有している。

【００２５】バーストモードで動作しない同期的かつよ
り低速（外部バスがＰＣＩバスであるかＭＰＸバスであ
るかに依存して３３ＭＨｚまたは５０ＭＨｚ）な３２ビ
ットバス２１（「レジスタバス」）は、ダイレクト・メ
モリ・アクセス・コントローラ１２、グラフィックス・
エンジン１４、ビデオ入力インタフェース１５、デジタ
ル・フラット・パネル・インタフェース１６、ＡＴＡＰ
Ｉインタフェース１７、および、ＩＯサブシステム３
１，・・・，５１を相互に接続している。

【００２６】ピクセルバス２０は、主としてビデオ・デ
ータであるが音声およびプログラム・データでもあるデ
ータのブロックをＵＭＡＳＤＲＡＭ７へ、および、Ｕ
ＭＡＳＤＲＡＭ７から高速で転送するために使用され
る。これに対して、レジスタバス２１は、単一ワード、
または、ワードのスロー・シーケンスから成るデータを
転送するために使用される。例えば、ＩＯサブシステム
３１，・・・，５１のうちの１つに向けて、単一ワード
から成る制御信号は、レジスタバス２１を介して送られ
る。同様に、シリアル・インタフェースからのスロー・
イメージ・データも、それぞれのデータ転送オペレーシ
ョン内でワードの連続として、レジスタバス２１を介し
て送られる。

【００２７】ピクセルバス２０に接続されたサブシステ
ムは、データ転送用のＤＭＡ（「ダイレクト・メモリ・
アクセス」）アドレスを担い、かつデータ・バーストを
組立および分解するための固有の内部ＦＩＦＯを保持し
ている。

【００２８】ピクセルバス２０は、先行コマンドが実行
される前に、個々のコマンドおよび転送位相によってコ
マンドが送信されるのを可能とする状態で動作する。ピ
クセルバス２０は、２つの転送のためのバスを同時に使
用可能にする別個の書き込みバスおよび読み出しバスを
備えている。ピクセルバス２０は、特定の実行において
どちらがグラフィックス／ＩＯシステム５を扱うとして
も、ＰＣＩバス９またはＭＰＸバス８と同期され、アー
ビトレーションがデータ転送と並列に実行される。ピク
セルバス２０に接続されたサブシステム１２，１３，１
４，１５，１６，１７，４７，４８はそれぞれバスマス
ターとして作用することもある。

【００２９】ピクセルバス２０へのアクセスは、従来の
アービタ５３によって制御される。アービトレーション
・アルゴリズムは、固定およびラウンドロビン・アービ
トレーションを組合せて、たとえばビデオ入力インタフ
ェース１５用のリアルタイム・アクセスと、たとえばグ
ラフィックス・エンジン１４用の非リアルタイム・アク
セスとの両方を考慮する。

【００３０】レジスタバス２１は、１回の読み出しまた
は書き込みを行うのに２つのクロックサイクルを必要と
し、第１クロックサイクルはアドレス位相であり、第２
クロックサイクルはデータ位相である。レジスタバス２
１は、どちらがグラフィックス／ＩＯシステム５を扱う
にしても、ＰＣＩバス９またはＭＰＸバス８に同期さ
れ、アービトレーションは転送と並列して行われる。ダ
イレクト・メモリ・アクセス・コントローラ１２はつね
にレジスタバス２１用のバスマスターである。

【００３１】グラフィックス・エンジン１４は、ピクセ
ルバス２０の速度に依存して９９ＭＨｚまたは１００Ｍ
Ｈｚで動作し、そして、ソース・エリアとデスティネー
ションエリアとの論理結合を可能にすると、グラフィッ
クス・エンジン１４は、ＢｉｔＢＬＴ（ソース＋デステ
ィネーション⇒デスティネーション）を実行できる。他
のサポートされる機能は： (i) カラー展開に対するアルファ値であり、４ｂｐｐ
（「１ピクセル当たりのビット数」）輝度値として記述
された画像が、合成ピクセルが前景カラーの一部である
カラー画像と、割合が４ビットのアルファ値によって規
定された背景画像とに変換されるもの、(ii) カラー展
開に対するバイナリ値であり、１ｂｐｐの画像が、カラ
ーが前景および背景カラーにより供給されたカラー画像
に変換されるもの、(iii) 事前および事後クリッピング
であり、クリッピング・ウィンドウの完全に外側に存在
するラインが除去され、次いで、クリッピング・ウィン
ドウの外側に部分的に存在するラインが除去されるも
の、(iv)ブレセナム・ラインの線引きであり、(v) ラス
ター操作であり、(vi)ソース画像のコピーでデスティネ
ーションをタイリングすることによってパターニング
し、(vii) 線形アドレッシングし、(viii) ８／１６ｂ
ｐｐであり、(ix)アルファ・ブレンディングの１６レベ
ルを使用するアンチエリアシング・フォントであり、
(x) ローテーションであり、および、(xi)ズーミングで
ある。

【００３２】ビデオ入力インタフェース１５は、２７Ｍ
Ｈｚで動作するＩＴＵ−ＲＢＴ．６５６インタフェー
スを有し、４：２：２のＹＣｒＣｂからＲＧＢの５：
６：５へカラー・スペース変換およびディザリングをサ
ポートしている。ビデオ入力インタフェースは、奇数フ
ィールド、偶数フィールド、または、両フィールドを捕
捉でき、両フィールドを単一フレーム内で処理できる。
サブピクセル補間回路は解像度スケーリング用に設けら
れている。９タップ式水平プログラム可能デシメーショ
ン・フィルタと、３のファクタでスケールアップまたは
スケールダウンするための２タップ式垂直補間回路とが
設けられている。さらに、三重フレームが、フレーム速
度変換用にサポートされている。

【００３３】デジタル・フラット・パネル・インタフェ
ース１６は、両方とも背景平面上で付加的なピクチャ−
イン−ピクチャを備えた８／１６ｂｐｐであるデュアル
平面をサポートする１８ビットのＲＧＢインタフェース
である。前景平面および背景平面はアルファ・ブレンド
可能であり、クロマ・キーイングは実行可能である。デ
ュアル６４×６４のハードウェアカーソルが設けられて
いる。バック平面はスクロールされ得る。すなわち、バ
ック平面キャンバスはバック平面の可視領域より大き
く、ワードラップされている。自動ダブル／トリプル・
バッファリング交換がビデオ／グラフィックス平面用に
供給されている。８５４×４８０ピクセルまでのディス
プレイはサポートされ、リフレッシュ速度はプログラム
可能である。また、ＶＳＹＮＣＨ、ＨＳＹＮＣＨ、およ
び、ディスプレイのイネーブル信号も出力される。

【００３４】メモリ・インタフェース１３は、低減され
たプレチャージおよび起動遅延のためのマルチバンク起
動と、オーバーラッピングＳＤＲＡＭコマンド・アクセ
スとを有している。しかしながら、これはイネーブルさ
れず、帯域幅を犠牲にして待ち時間を改善できる。ＳＤ
ＲＡＭの１２８メガバイトまでがサポートされ、メモリ
・インタフェースはピクセルバスと同期して動作する。

【００３５】ＡＴＡＰＩインタフェース１７は、一次チ
ャンネルと、マスター／スレーブサポートとを有してい
る。Ｉ／Ｏインタフェースは３．３Ｖで動作し、ＩＯモ
ード０−４、マルチワードＤＭＡモード０−２、およ
び、ウルトラＤＭＡモード０−２がサポートされる。

【００３６】第１番目のサブシステム３１は、パワーコ
ントロールおよびコンフィギュレーション・サブシステ
ム５２内にコントロールレジスタを設定することにより
構成されて、一方で２つの割込み、２つのパルス幅変調
器、２つのHitachi製のシリアルプロトコル・インタフ
ェース、および、１つの汎用プログラム可能ＩＯポート
と、他方でＡＶＬＩＮＫインタフェースとを提供でき
る。割込み入力は、エッジまたはレベルを検出すること
によって、中央割込みコントローラへの信号割込みに、
入力信号を変換する。２つのパルス幅変調器は、ＰＣＩ
バスを使って３０ナノ秒とＭＰＸバス用に２０ナノ秒と
から２分まで、サイクル時間を与えるプログラム可能な
ソースクロック周波数を有している。また、高い値と持
続時間（８ビット）ともプログラム可能である。

【００３７】ＡＶＬＩＮＫインタフェースは、可変長の
パケットに編成されたデジタルオーディオ／ビデオデー
タを、適正なオーディオ／ビデオデコーダに送ることが
できる。各パケットの開始がオーディオ／ビデオデコー
ダに信号送信可能になり、エラーのパケットも識別可能
になる。オーディオ／ビデオデコーダは、モジュールに
入力されたデータリクエストによってデータが送られる
速度を制御できる。

【００３８】第２番目および第３番目のサブシステム３
２，３３は、パワーコントロールおよびコンフィギュレ
ーション・サブシステム５２内にコントロールレジスタ
を設定することによって構成されて、一方で汎用プログ
ラム可能ＩＯポートと、他方で上述されたパルス幅変調
器とを提供できる。

【００３９】第４番目のサブシステム３４は、パワーコ
ントロールおよびコンフィギュレーション・サブシステ
ム５２内にコントロールレジスタを設定することにより
構成されて、一方で３つの割込みと、他方でHitachi製
のシリアルプロトコル・インタフェースとを提供でき
る。Hitachi製のシリアルプロトコル・インタフェース
は、マスターモードまたはスレーブモードの何れかで動
作するように構成可能であり、プログラム可能なデータ
速度を有している。

【００４０】第５番目のサブシステム３５は、ＹＵＶま
たはＤＥＬＴＡＹＵＶ形式の入力ビデオ信号を取り込
み可能であり、ＲＧＢ（Ｒ：５ビット、Ｇ：６ビット、
Ｂ：５ビット）信号として出力されるカラー・スペース
変換器である。この機能は、ＤＭＡ転送データまたはビ
デオデータを使って、使用され得るだけである。

【００４１】第６番目のサブシステム３６は、パワーコ
ントロールおよびコンフィギュレーション・サブシステ
ム５２内のコントロールレジスタを設定することにより
構成されて、一方でＯＳ８１０４インタフェースと、他
方で拡張バス・インタフェースとを提供できる。それ
は、ＭＯＳＴまたはＳＲＡＭタイプのインタフェース
と、ＯＳ８１０４モードに対しての非監視ハードウェア
・フロー制御とのために構成可能である。ＳＲＡＭモー
ドでは追加的な周辺機器の接続が可能となる。

【００４２】第７番目のサブシステム３７は、サブシス
テム自身内のレジスタによって選択可能な２つのHitach
i製のＩ２Ｃインタフェースを提供する。各インタフェ
ースは、７または１０ビットのコンパチブルなマスター
またはスレーブとして４００キロビット／秒までの速度
で動作可能である。これらは、Philips 製のＩ２Ｃバス
・インタフェースをサポートし、レジスタバス・クロッ
クから導出されるプログラム可能クロックを有する。

【００４３】第８番目のサブシステム３８はシリアルサ
ウンドを提供する。シリアルサウンドのインタフェース
は、マルチチャンネルおよび圧縮データと、プログラム
可能なフレームサイズと、Philips形式とをサポートし
ている。

【００４４】第９番目のサブシステム３９は、パワーコ
ントロールおよびコンフィギュレーション・システム５
２内のコントロールレジスタを設定することにより構成
されて、一方でＨＣＡＮ（Hitachiのコントローラ・エ
リア・ネットワーク）インタフェースおよびＵＡＲＴ
と、他方でHitachi製のシリアルプロトコル・インタフ
ェースとを提供できる。ＨＣＡＮインタフェースがサポ
ートしているのは：ＣＡＮ仕様２．０Ａおよび２．０
Ｂ；標準データおよび遠隔フレーム（１１ビットの識別
子）；拡張データおよび遠隔フレーム（２９ビットの識
別子）；標準（１１ビット）または拡張（２９ビット）
識別子形式を使用して、３２個の独立メッセージ・バッ
ファ；送信または受信の方向をプログラム可能な３１個
のメールボックス；１個の受信専用メールボックス；識
別子（標準メッセージ識別子または拡張メッセージ識別
子）による受入れフィルタリング；低電力消費用のスリ
ープモード；全メールボックスによってサポートされた
プログラム可能なローカル受入れフィルタ・マスク（標
準および拡張識別子）；１メガビット／秒までのプログ
ラム可能なＣＡＮデータ速度；リアルタイム・アプリケ
ーション用の優先順位逆転の問題に対する内部優先順位
ソート機構を有する送信メッセージ・キューイング；ハ
ンドシェイク要件のないデータバッファアクセス；フレ
キシブルなクロックソースおよびプリスケーラを備えた
１６ビットのランニングタイマー；３個のタイマーコン
ペアマッチレジスタ；ＣＡＮ−ＩＤコンペアマッチ；２
個の入力捕捉レジスタ；ドリフト補正レジスタ；ローカ
ルオフセットレジスタ；タイムトリガー伝送用の４ビッ
トベーシックサイクルカウンタ；割込み発生レジスタ
と、送信／受信のスケジュールモニタリングをサポート
するタイマー／カウンタクリア／セット能力とを備えた
タイマーコンペアマッチレジスタ；特定時間などでのワ
ンショット送信；特定のＣＡＮフレームを受信する時の
タイマークリア／セット正入力捕捉レジスタ・ディセー
ブルを備えたＣＡＮ−ＩＤのコンペアマッチ；ＣＡＮフ
レームのＳＯＦ／ＥＯＦとＣＡＮ−ＩＤコンペアマッチ
とに相互作用するＣＡＮシステム上のタイムスタンプお
よびグローバル同期に使用される入力捕捉レジスタ；
（スタンプ−タイミングのプログラム可能な）送受信用
のフレキシブルタイムスタンプ；タイムトリガー送信
（イベントトリガー送信より優先的にサポートされる周
期的送信）；ＣＡＮフレーム内に埋込まれ、送信される
タイマーカウンタおよびベーシックサイクル値である。

【００４５】第１０番目のサブシステム４０は、サブシ
ステム自身内のレジスタによって選択可能なＵＡＲＴお
よびｉｒＤＡインタフェースを提供する。ｉｒＤＡイン
タフェースは、ＵＡＲＴの１チャンネルを構成すること
によって実施され、ＳＩＲ（低速ＩｒＤＡ：１１５．２
Ｋｂｐｓ）コンパチブルである。

【００４６】第１１番目および第１２番目のサブシステ
ム４１，４２は両方ともパワーコントロールおよびコン
フィギュレーション・サブシステム５２内のコントロー
ルレジスタを設定することにより構成されて、一方で上
述のようなシリアルサウンドインタフェースと、他方で
ＵＡＲＴとを提供できる。

【００４７】第１３番目のサブシステム４３は、パワー
コントロールおよびコンフィギュレーション・サブシス
テム５２内のコントロールレジスタを設定することによ
り構成され、一方で１個の割込みおよび２個のＵＡＲＴ
と、他方でＡＣ９７インタフェースとを提供できる。Ａ
Ｃ９７インタフェースは、単一ＡＣ９７のバージョン
２．１のオーディオコーディックにデジタル・インタフ
ェースを提供し、Ｒｘフレームのステータススロット
１，２からのＰＩＯを提供し、Ｔｘフレームのコマンド
・スロット１，２にＰＩＯを提供し、Ｒｘフレームのデ
ータ・スロット３，４からのＰＩＯを提供し、Ｔｘフレ
ームのデータ・スロット３，４にＰＩＯを提供し、Ｒｘ
フレームのデータ・スロット３，４からの選択可能な１
６または２０ビットＤＭＡを提供し、選択可能な１６ま
たは２０ビットＤＭＡをＴｘフレームのデータ・スロッ
ト３，４に提供し、タグビットを備えたスロット・デー
タに資格を与えること、および、Ｔｘフレーム用のＲｘ
フレーム・スロットリクエストビットに応答することに
よって可変サンプル速度にサポートを提供し、準備／リ
クエストされ、かつ、オーバーラン／アンダーランされ
たデータに割込み発生を提供し、および、１２．３ＭＨ
ｚデータ・クロック入力を提供する。

【００４８】第１４番目のサブシステム４４は２つの選
択可能な割込みから成る。

【００４９】第１５番目のサブシステム４５はタイマー
／カウンタモジュールから成る。タイマー／カウンタモ
ジュールは、４つのプログラム可能な３２ビットのフリ
ーランニングタイマーと、４つの入力キャプチャ／出力
コンペアとから成る。タイマーのＩ／Ｏピンは、汎用プ
ログラム可能ＩＯに使用され得る。

【００５０】第１６番目のサブシステム４６は、上述さ
れたように、２つの選択可能パルス幅変調器から成る。

【００５１】第１７番目のサブシステム４７はＵＳＢホ
ストから成る。第１８番目のサブシステム４８は、第１
８番目のサブシステム４８内のレジスタによってＵＳＢ
ホストまたはＵＳＢファンクションとして構成され得
る。ＵＳＢサブシステム４７，４８は１．５メガビット
／秒および１２メガビット／秒のデータ転送速度と、ホ
ストおよびファンクション用のＵＳＢのバージョン１．
１と、ＯＨＣＩのバージョン１．０とをサポートする。
４８ＭＨｚクロックは、外部クロック入力またはローカ
ル水晶発振の何れかを介して提供される。送信および受
信バッファは、ＵＭＡＳＤＲＡＭ７内に存在し、ピク
セルバス２０を介して直接にアクセスする。

【００５２】第１９番目のサブシステム４９は、別個の
送信機と受信機とを備え、ＩＥＣ６０９５８通信規格を
サポートするHitachi製のＳ／ＰＤＩＦインタフェース
から成る。受信機は、ＩＥＣ６９３７圧縮モードデー
タを自動的に検出する。

【００５３】第２０番目のサブシステム５０は、上述の
ようなＨＣＡＮインタフェースから成る。

【００５４】第２１番目のサブシステム５１は、サブシ
ステム自体内のレジスタにより、シリアルサウンドイン
タフェースまたはシリアルサウンドインタフェース、お
よびＣＤ−ＲＯＭブロックデコーダを選択的に提供す
る。

【００５５】パワーコントロールおよびコンフィギュレ
ーション・サブシステム５２内のレジスタに依存してサ
ブシステムは、最大４つのパルス幅変調器と、最大３つ
のHitachi製のシリアルプロトコル・インタフェース
と、最大３つのＵＡＲＴとが存在できるように構成され
ている。グラフィックス／ＩＯシステム５上の２つのシ
リアルサウンドインタフェースまでが、汎用プログラム
可能ＩＯとして構成されることもある。

【００５６】割込みコンセントレータ５４は、グラフィ
ックス／ＩＯシステムの様々なサブシステムから割込み
リクエストを受信し、それらを中央処理装置２の単一割
込みリクエストポートに送る。

【００５７】また、レジスタバス２１は、制御データを
メモリ・インタフェースの制御レジスタ１３にロードす
るためのメモリ・インタフェース１３に接続されてい
る。メモリ・インタフェース１３は、レジスタバス２１
に、ＵＭＡＳＤＲＡＭ７へのアクセスを提供しない。

【００５８】ＰＣＩ／ＭＰＸバス・インタフェース１１
は、外部バス（ＰＣＩバス９またはＭＰＸバス５）から
のデータ転送を、ピクセルバス２０を介してＵＭＡＳ
ＤＲＡＭ７に送り、外部バスからのデータをバッファリ
ングして、可能な場合にはバーストを満杯にする。グラ
フィックス・エンジン１４、ビデオ入力インタフェース
１５、デジタル・フラット・パネル・インタフェース１
６、ＡＴＡＰＩインタフェース１７、および、第１７番
目および第１８番目のサブシステム４７，４８に伴うデ
ータ転送は、ＵＭＡＳＤＲＡＭ７を介して送られる。
言い替えれば、これらのサブシステムの１つからのデー
タは、中央処理装置２にアクセスする前に、ＵＭＡＳ
ＤＲＡＭ７に書き込まれなければならない。同様に、中
央処理装置２は、これらのサブシステムの１つに宛てら
れたデータを最初にＵＭＡＳＤＲＡＭ７に書き込まな
ければならない。それにも関わらずに、制御コードは、
ダイレクト・メモリ・アクセス・コントローラ１２とレ
ジスタバス２１とを介してこれらのサブシステムに送ら
れ得る。

【００５９】ダイレクト・メモリ・アクセス・コントロ
ーラ１２は、レジスタバス２１上のＤＭＡ可能サブシス
テムと、外部メモリ、すなわちシステムＲＡＭ３および
ＵＭＡＳＤＲＡＭ７、または、レジスタバス２１上の
他のサブシステムとの間のデータ転送を構成する。更に
詳細には、ダイレクト・メモリ・アクセス・コントロー
ラ１２は、４つのＤＭＡモード、マスターＤＭＡモー
ド、スレーブＤＭＡモード、サブシステム間のＤＭＡモ
ード、および、外部ＤＭＡモードをサポートする。外部
ＤＭＡモードは、外部バスがＭＰＸバス５である場合に
のみ使用される。システムＲＡＭ３へのマスターＤＭＡ
モードの転送は、外部バスがＭＰＸバスである時に、利
用できない。

【００６０】マスターＤＭＡモードでは、ダイレクト・
メモリ・アクセス・コントローラ１２は、外部バスまた
はピクセルバス２０の何れかのためのバスマスターとし
て機能し、レジスタバス２１上のサブシステムと外部メ
モリとの間でデータを転送する。

【００６１】スレーブＤＭＡモードでは、ダイレクト・
メモリ・アクセス・コントローラ１２は、外部バス上の
スレーブとして機能し、レジスタバス２１上のサブシス
テムと内部ＦＩＦＯＤＭＡチャンネル・バッファ（後
に詳述する）との間でデータを転送する。中央処理装置
２は、ＦＩＦＯＤＭＡチャンネル・バッファからのデ
ータをシステムＲＡＭ３に転送することを担当し、バー
ストまたは単一アクセス・モードを利用してＰＩＯ（プ
ログラム可能ＩＯ）アクセスを使用する。

【００６２】サブシステム間のＤＭＡモードでは、ダイ
レクト・メモリ・アクセス・コントローラ１２は、レジ
スタバス２１上のサブシステム間でデータを転送する。

【００６３】外部ＤＭＡモードでは、中央処理装置２の
ダイレクト・メモリ・アクセス・コントローラが、ダイ
レクト・メモリ・アクセス・コントローラ１２における
単一割当てＤＭＡチャンネルを使用してＤＭＡオペレー
ションを実行し、サブシステムとシステムＲＡＭ３との
間でデータを転送する。

【００６４】ＤＭＡデータ転送は一次ＤＭＡアドレスと
二次ＤＭＡアドレスとの間で常に発生する。一次ＤＭＡ
アドレスは、レジスタバス２１上でサブシステムのレジ
スタ・アドレスになる。二次ＤＭＡアドレスは、外部メ
モリ・アドレス、または、レジスタバス２１上でサブシ
ステムのレジスタ・アドレスの何れかになる。

【００６５】図４を参照すると、ダイレクト・メモリ・
アクセス・コントローラ１２は、ＲＡＭブロックを使用
して実施される１６個のＤＭＡチャンネルに対応する１
６個の再構成可能なＦＩＦＯ６１；ＰＣＩ／ＭＰＸイン
タフェース１１との通信用のシステム・インタフェース
６２；ピクセルバス２０を使用して通信するピクセルバ
ス・インタフェース６３；および、レジスタバス２１を
使用して通信するレジスタバス・インタフェース６４を
備えている。一組のレジスタ６５は、１６個のＤＭＡチ
ャンネルのオペレーションを制御するためのＤＭＡカウ
ントレジスタ６６と、ＦＩＦＯ６１を限定する構成デー
タを記憶するためのＤＭＡチャンネル・レジスタ６７
と、ダイレクト・メモリ・アクセス・コントローラ１２
によって使用される制御数を記憶するための制御レジス
タ６８とから成る。これらのレジスタ６５は、オペレー
ションを制御するために、システム、ピクセルバス、お
よび、レジスタバス・インタフェース６２，６３，６４
にアクセス可能である。

【００６６】ＦＩＦＯ６１を実施するＲＡＭはデュアル
ポートであり、一方のポートはピクセルバス・インタフ
ェース６３によって使用される。ＲＡＭの他方のポート
は、マルチプレクサ６９によってシステム・インタフェ
ース６２とレジスタバス・インタフェース６４との間で
共用される。

【００６７】システム・インタフェース６２とレジスタ
バス・インタフェース６４との間には、プログラムされ
たＩＯ（「ＰＩＯ」）バイパス・チャンネル７０が設け
られている。ＰＩＯバイパス・チャンネル７０により、
中央処理装置２（図１および図２参照）が、ＦＩＦＯ６
１を伴うことなく、レジスタバス２１に接続されたサブ
システムと通信することを可能にする。

【００６８】割込みユニット７１は、ダイレクト・メモ
リ・アクセス・コントローラ１２内で生成された様々な
割込みを受信し、単一の割込みを割込みコンセントレー
タ５４（図３）に出力する。

【００６９】図５を参照すると、ダイレクト・メモリ・
アクセス・コントローラの３２ビットのアドレス空間
は、下から順番に、レジスタバス２１に接続されたサブ
システム上にマッピングされたアドレスを含むサブシス
テム・アドレス・ブロック８１と、ＤＭＡ制御レジスタ
のアドレスを含むＤＭＡ制御ブロック８３と、ＦＩＦＯ
６１を規定するレジスタのアドレスを含むＤＭＡチャン
ネル・ブロック８４と、ＤＭＡ転送で使用されるカウン
トを保持するためのレジスタを含むＤＭＡカウント・ブ
ロック８５と、最上部にＦＩＦＯ６１のアドレスを含む
ＦＩＦＯブロック８６とから成る。

【００７０】サブシステム・アドレス・ブロック８１内
の各サブシステムに割り当てられたスペースは、各サブ
システム内のレジスタ数および／またはメモリ量に依存
する。本実施の形態では、グラフィックス・エンジン１
４には１６，３８４バイトが割り当てられ、ビデオ入力
インタフェース１５には２５６バイトが割り当てられ、
デジタル・フラット・パネル・インタフェース１６には
４０９６バイトが割り当てられ、ＡＴＡＰＩインタフェ
ースには２５６バイトが割り当てられ、第１０番目のサ
ブシステム４０内のＵＡＲＴには３２バイトが割り当て
られ、および、ＵＳＢホスト／ファンクション・サブシ
ステム４８には１０２４バイトが割り当てられている。

【００７１】ＤＭＡ制御ブロック８３は、ＤＭＡ外部セ
レクト、ＤＭＡ状態、ＤＭＡＦＩＦＯ状態、ＤＭＡＦ
ＩＦＯフラッシュ、ＰＩＯモニタ、ＰＩＯモニタ状態、
ＤＭＡサブシステムリクエスト状態、および、ＤＭＡ割
込みソースレジスタを提供する一組の４バイトワード
と、３１個のＤＭＡサブシステムリクエストアドレス・
レジスタとから成る。

【００７２】ＤＭＡチャンネル・ブロック８４は、各Ｆ
ＩＦＯ６１用の４つの４バイト制御ワードから成り、４
つの４バイト制御ワードはレジスタとして作用する。そ
のレジスタは、ＤＭＡ開始アドレス・レジスタ、ＤＭＡ
長レジスタ、ＤＭＡ制御レジスタ、および、ＤＭＡＲ
ＡＭバッファサイズ・レジスタである。これらのレジス
タのうち各ビットは以下のように組織化されている。Ｄ
ＭＡ開始アドレス・レジスタこれらのレジスタは、マス
ターおよびサブシステム間のモードでのみ使用される。
マスターモード

【００７３】

【表１】

【００７４】モジュール間のＤＭＡモード

【００７５】

【表２】

【００７６】ＤＭＡ長レジスタ

【００７７】

【表３】

【００７８】ＤＭＡ制御レジスタ転送のためにダイレクト・メモリ・アクセス・コントロ
ーラ１２のオペレーションを制御する制御値を含む各Ｄ
ＭＡチャンネルの制御レジスタは次のように配置されて
いる。

【００７９】

【表４】

【００８０】

【表４−１】

【００８１】

【表４−２】

【００８２】

【表４−３】

【００８３】

【表４−４】

【００８４】

【表４−５】

【００８５】

【表４−６】

【００８６】

【表４−７】

【００８７】

【表４−８】

【００８８】

【表４−９】

【００８９】ＤＭＡＲＡＭバッファサイズ・レジスタ

【００９０】

【表５】

【００９１】ＤＭＡカウントレジスタ・ブロック８５
は、各ＤＭＡチャンネル用のサブシステム・カウントレ
ジスタ（ＰＣＯＵＮＴ）と外部メモリ・カウントレジス
タ（ＭＣＯＵＮＴ）とから成る。ＰＣＯＵＮＴレジスタ
は、レジスタバス２１上のサブシステムと、転送され、
対応するＦＩＦＯ６１との間でＤＭＡ転送のバイト数を
記憶する。ＭＣＯＵＮＴレジスタは、対応するＦＩＦＯ
６１と、転送された外部メモリ３，７との間でＤＭＡ転
送のバイト数を記憶する。

【００９２】最後に、ＦＩＦＯブロック８６は、ＦＩＦ
Ｏ６１のそれぞれの１つに対応する４バイト・ワードか
ら成る。これらのアドレスの１つに書き込みすると、対
応するＦＩＦＯ６１の終わりにデータが加えられ、これ
らのアドレスの１つから読み出すと、対応するＦＩＦＯ
６１のヘッドにデータが得られる。

【００９３】再び図３を参照すると、レジスタバス・イ
ンタフェース６４は、その内部へと至る複数のＤＭＡリ
クエストライン５０を有している。これらのリクエスト
ライン５０は、レジスタバス２１上のサブシステムのＤ
ＭＡリクエストポートに接続されている。これらのライ
ン５０に関係するＤＭＡリクエスト番号は予め設定され
ると共に固定されている。本実例では、これらは以下の
ようである。

【００９４】

【表６】

【００９５】

【表６−１】

【００９６】制御レジスタ６８は、サブシステム・レジ
スタ・アドレス上にＤＭＡリクエストライン７０をマッ
ピングするＤＭＡサブシステムリクエストアドレス・レ
ジスタ、ＤＭＡ外部セレクト・レジスタ、ＤＭＡ状態レ
ジスタ、ＤＭＡＦＩＦＯ状態レジスタ、ＦＩＦＯバー
スト状態レジスタ、ＤＭＡ割込みソース・レジスタ、Ｄ
ＭＡＦＩＦＯフラッシュ・レジスタ、ＤＭＡサブシス
テムリクエスト状態レジスタ、および、ＰＩＯ監視レジ
スタを有している。

【００９７】ＤＭＡ外部セレクト・レジスタは制御レジ
スタ６８内に含まれている。このレジスタは以下のよう
に編成されている。

【００９８】

【表７】

【００９９】

【表７−１】

【０１００】ＤＭＡ状態レジスタは、各ＤＭＡチャンネ
ル用のサブシステム端末カウント状態（ＰＴ）フラグ
と、各ＤＭＡチャンネル用の端末カウント状態（ＴＣ）
フラグとから成る。ＰＴフラグは、それぞれのＤＭＡチ
ャンネルのサブシステム端末カウント状態を指定する。
適正なＦＩＦＯ６１に対してサブシステムへの、およ
び、サブシステムからのＤＭＡ転送が完了される時に、
これらのフラグが設定される。これらのフラグが設定さ
れた時に、生成される割込み用のオプションが存在す
る。対応するＦＩＦＯ６１と外部メモリとからのＤＭＡ
転送が完了される時に、ＴＣフラグが設定される。

【０１０１】ＤＭＡＦＩＦＯ状態レジスタは、スレー
ブモードでのみ使用され、個々のＦＩＦＯ６１が単一の
読み出しおよび書き込み、または、バースト読み出しお
よび書き込みに利用可能であるか否かをフラグによって
表示する。ダイレクト・メモリ・アクセス・コントロー
ラ１２は、これらのフラグが設定される時に、割込みを
発生させるように構成可能である。

【０１０２】ＦＩＦＯバースト状態レジスタは、個々の
ＦＩＦＯ６１がバースト読み出しおよび書き込み動作
を、すなわち、ピクセルバス２０または外部バス８，９
を介して相互作用を利用可能であるか否かを表示する。

【０１０３】ＤＭＡ割込みソースレジスタは、各ＤＭＡ
チャンネルの１つにつき一組のチャンネル割込みマスク
フラグと、チャンネル割込みマスクとから成る。チャン
ネル割込みフラグは、ＤＭＡチャンネルの割込み状態を
表示する。フラグは各々、そのチャンネルに関係する全
ての割込みの論理和の結果であり、割込みがペンディン
グになる時に設定される。割込みが処理された時に、対
応するフラグがリセットされる。チャンネル割込みマス
クは各ＤＭＡチャンネルに対して１ビットを有し、その
ビットの状態は、特定のＤＭＡチャンネルに関連する割
込みが中央処理装置２にアサートされるか否かを決定す
る。

【０１０４】ＤＭＡＦＩＦＯフラッシュ・レジスタは
各ＦＩＦＯ６１に対して１つのフラグから成る。これら
のフラグの１つを設定することにより、対応するＦＩＦ
Ｏ６１がフラッシュさせられ、データが廃棄される。

【０１０５】ＤＭＡサブシステムリクエスト状態レジス
タは、サブシステムから、ペンディングのＤＭＡリクエ
ストを表示する。サブシステムがＤＭＡリクエストを作
成する時に、ＤＭＡサブシステムリクエスト状態レジス
タ内の対応するフラグが設定される。このレジスタは、
サブシステムからのＤＭＡリクエストが処理される順番
を設定する。

【０１０６】ＰＩＯ監視レジスタはスキームの一部とし
て設けられて、効率的なＤＭＡオペレーションへの干渉
を防止するように、中央処理装置２によりレジスタバス
２１へのアクセスを制御する。このスキームに基づい
て、レジスタバス２１への中央処理装置のアクセスは最
優先事項を与えられている。しかしながら、中央処理装
置２からレジスタバスのアクセスのリクエストが一定の
レベルを越えると、この最優先事項がオーバライドされ
る。

【０１０７】プログラム可能ＩＯ監視レジスタのビット
は、しきい値カウント、アップカウント、イネーブルフ
ラグ、および、監視カウントの間で分割される。しきい
値カウントは、そのようなアクセスを起こさせないため
の処置が取られる前に、発生し得るレジスタバス２１の
ＰＩＯ使用の限界を確定する。その理由は、通常の状況
下では、これらのアクセスが、アービトレーションに関
して最優先事項を有し、望ましくないほど長い期間、サ
ブシステムをレジスタバス２１から潜在的に排除できる
からである。プログラム可能ＩＯの動作中に、各システ
ムバスのクロックサイクルに対してアップカウント値ま
で増大された監視カウント値によって、カウントは提供
される。カウントは、ＰＩＯアクセスを除いて、各シス
テムバスのクロックサイクルに対して１まで減少され
る。

【０１０８】アップカウント値は、特定のアプリケーシ
ョンの中で経験された動作条件の基準に依存して設定さ
れる。

【０１０９】イネーブルフラグは、監視カウント値が０
（ゼロ）である時に設定され、監視カウントがしきい値
カウントを超えた時にリセットされる。

【０１１０】さて、バースト動作に対してダイレクト・
メモリ・アクセス・コントローラ１２のシステム・イン
タフェース６２の動作について説明する。

【０１１１】活動中のＤＭＡチャンネルは、ラウンドロ
ビン優先順位アルゴリズムに左右されるＤＭＡチャンネ
ルを識別するマスクを生成するように決められている。
完了されるＤＭＡ転送の数がバースト・サイズより大き
く、チャンネルのＦＩＦＯ内でのデータのバースト・サ
イズ、または、ＦＩＦＯ内でのスペースのバースト・サ
イズが転送の方向に依存して存在する場合には、チャン
ネルは活動する。ＤＭＡ転送の数がバースト・サイズよ
り小さく、転送して残されたワードの数がデータ転送の
方向に依存してＦＩＦＯ内のスペースに、または、ＦＩ
ＦＯ内で利用可能なワードに等しい場合には、チャンネ
ルは活動する。残されたワードの数は、ＭＣＯＵＮＴレ
ジスタの値と、対応するＤＭＡ長レジスタ内での転送長
さとの差である。活動しているチャンネルは、次の活動
チャンネルを選択するラウンドロビンアルゴリズムにマ
スク値として手渡され、バーストが外部バス８，９に送
られ、または、外部バス８、９から受信される。

【０１１２】本実施の形態では、システム・インタフェ
ース６２に使用されるバースト・サイズは８に固定され
ている。しかしながら、これは他の実施の形態で異なる
こともある。

【０１１３】さて、スレーブモード用のダイレクト・メ
モリ・アクセス・コントローラ１２のシステム・インタ
フェース６２の動作を説明する。

【０１１４】スレーブＤＭＡモードでは、中央処理装置
２は、ダイレクト・メモリ・アクセス・コントローラ１
２のＤＭＡチャンネルを使用してＤＭＡオペレーション
を実行し、レジスタバス２１上のサブシステムとシステ
ムＲＡＭ３との間でデータを転送する。割込み信号を送
ることによって、または、中央処理装置２でポーリング
されたフラグを設定することによって、ＦＩＦＯ内にバ
ーストの大きさに作ったスペースが、または、データに
値するバーストが存在することを、システム・インタフ
ェース６２が中央処理装置２に対して知らせる。レジス
タバス２１上のサブシステムからの転送の場合、中央処
理装置２は、ブロック８６（図５）では、ＦＩＦＯアド
レスを外部バス上に配置し、システム・インタフェース
６２は、こうしてアドレス指定されたＦＩＦＯのコンテ
ンツを読み出して外部バス８，９上にそれらを順番に配
置する。レジスタバス２１上のサブシステムへの転送の
場合、中央処理装置２は、ブロック８６（図５）では、
ＦＩＦＯアドレスを、続いてデータのバーストをシステ
ムバス上に置く。システム・インタフェース６２はデー
タのバーストを受信し、それを、受信されたＦＩＦＯア
ドレスに書き込む。全てのデータは同じアドレスに書き
込まれるが、ＲＡＭ内の別々の物理的位置に書き込まれ
る。

【０１１５】次に、外部バスをＭＰＸバス９にした状態
で、外部ＤＭＡモード用のダイレクト・メモリ・アクセ
ス・コントローラ１２のシステム・インタフェース６２
の動作について説明する。

【０１１６】外部ＤＭＡモードでは、中央処理装置２の
ダイレクト・メモリ・アクセス・コントローラは、ダイ
レクト・メモリ・アクセス・コントローラ１２のＤＭＡ
チャンネルを使用してＤＭＡオペレーションを実行し、
レジスタバス２１上のサブシステムとシステムＲＡＭ３
との間でデータを転送する。ＭＰＸＤＭＡリクエスト
信号を外部ＤＭＡコントローラにアサートすることによ
ってＦＩＦＯ内にバーストの大きさに作ったスペース
が、または、データに値するバーストが存在すること
を、システム・インタフェース６２は外部ＤＭＡコント
ローラに対して知らせる。この信号が認められ、それか
らデアサートされる。次に、外部ＤＭＡコントローラは
適正なＦＩＦＯ６１のアドレスを送り、ＤＭＡ転送であ
ることを示すためにＭＰＸＤＭＡリクエスト確認信号
を使用してシステム・インタフェース６２へ、または、
システム・インタフェース６２からデータのバーストを
転送する。システム・インタフェース６２は、受信され
たＦＩＦＯアドレスに基づいてＲＡＭ内のデータの読み
出しおよび書き込みを処理する。転送が完了された時
に、他の転送が可能である場合には、システム・インタ
フェース６２は再びＭＰＸＤＭＡリクエスト信号をアサ
ートする。

【０１１７】さて、バースト・アクセス用のダイレクト
・メモリ・アクセス・コントローラ１２のピクセルバス
・インタフェース６３の動作について説明する。

【０１１８】活動中のＤＭＡチャンネルは、ラウンドロ
ビン優先順位アルゴリズムに左右されるＤＭＡチャンネ
ルを識別するマスクを生成するように決定されている。
完了されるＤＭＡ転送の数が最小のバースト・サイズよ
り大きく、ＦＩＦＯ６１内でのデータに値する最小のバ
ースト・サイズが、または、ＦＩＦＯ６１内でのスペー
スに値する最小のバースト・サイズが、データ転送の方
向に依存して存在する場合には、チャンネルは活動す
る。ＤＭＡ転送の数が最小のバースト・サイズより小さ
く、転送し残されたワードの数が、データ転送の方向に
依存して、ＦＩＦＯ６１内のスペースに、または、ＦＩ
ＦＯ６１内で利用可能なワードに等しい場合には、チャ
ンネルは活動する。残されたワードの数は、ＭＣＯＵＮ
Ｔレジスタの値と、対応するＤＭＡ長レジスタ内の転送
長さとの差である。活動中のチャンネルは、次の活動チ
ャンネルを選択するラウンドロビン・アルゴリズムにマ
スク値として送られ、バーストが、選択されたチャンネ
ル用のピクセルバス２０を介して送信または受信され
る。

【０１１９】本実施の形態では、最小のバースト・サイ
ズは４であり、最大のバースト・サイズは８である。し
かしながら、他の実施の形態では、異なる値を使用可能
である。

【０１２０】さて、図６を参照して、ＰＩＯ監視がイネ
ーブルされている状態で、ダイレクト・メモリ・アクセ
ス・コントローラ１２のレジスタバス・インタフェース
６４の動作について説明する。

【０１２１】まず、レジスタバス２１へのプログラムさ
れたＩＯのアクセスが、ＰＩＯ監視レジスタ内のイネー
ブル・フラグによって表示されるように、ＰＩＯモニタ
によってブロックされていない場合には（ステップｓ
１）、何らかのペンディングのＰＩＯオペレーションが
存在するか否かが決定される（ステップｓ２）。ＰＩＯ
オペレーションがペンディングである場合には、ＰＩＯ
監視カウンタがカウントアップに設定され（ステップｓ
３）、ＰＩＯオペレーションがレジスタバス２１上にア
ドレスを置くことによって処理される（ステップｓ
４）。書き込みモードで、レジスタバス・インタフェー
ス６４は、遠隔デバイスからのデータをレジスタバス２
１上に置く。しかしながら、読み出しモードで、レジス
タバス・インタフェース６４は、アドレス指定されたレ
ジスタからデータを読み出し、それを、外部バス８，９
への転送のためにＰＩＯバイパスチャンネル４０に送
る。それから、ＰＩＯ監視カウンタがカウントダウンに
設定される（ステップｓ５）。

【０１２２】プログラムされたＩＯのアドレスがイネー
ブルされず（ステップｓ１）、または、ペンディングの
プログラムされたＩＯオペレーションが存在しない（ス
テップｓ２）場合には、ＦＩＦＯ６１を介してレジスタ
バス２１へのＤＭＡ転送が、ラウンドロビン・アルゴリ
ズムを使用して処理される。

【０１２３】さて、中央処理装置２によって、レジスタ
バス２１上のサブシステムへのプログラムされたＩＯの
アクセスを処理することを説明する。

【０１２４】レジスタバス２１上のサブシステムのレジ
スタに書き込むために、中央処理装置２はレジスタのア
ドレスをシステムバス８上に置く。次に、アドレスは、
ＰＣＩ／ＭＰＸインタフェース１１に転送される。ＰＣ
Ｉ／ＭＰＸインタフェース１１は、そのアドレスがＵＭ
ＡＳＤＲＡＭ７内に存在しないことを検出し、それを
ダイレクト・メモリ・アクセス・コントローラ１２のシ
ステム・インタフェース３２に送る。ダイレクト・メモ
リ・アクセス・コントローラ１２のシステム・インタフ
ェース３２は、そのアドレスがレジスタバス２１上のサ
ブシステムのレジスタ用であることを決定し、その結
果、それがどこでバッファされるのかをＰＩＯバイパス
チャンネル４０に送る。

【０１２５】レジスタバス・インタフェース６４は、Ｐ
ＩＯオペレーションがＰＩＯバイパスチャンネル４０内
でペンディングされていることを検出し、レジスタバス
のアービトレーション・スキームに従って、ＰＩＯバイ
パスチャンネル４０内にラッチされたアドレスがレジス
タバス２１上に置かれ、データがそれに続く。その結
果、そのデータは、レジスタバス２１上のサブシステム
の適正なレジスタ内にロードされる。

【０１２６】これまでのＤＭＡ転送には、単一転送モー
ドのデータ転送よりむしろＤＭＡ転送が行われているこ
とを表示する信号が伴っている。

【０１２７】図７を参照すると、ソフトウェア・ドメイ
ンでは、アプリケーション９１は、デバイス・ドライバ
９２と、問題のサブシステム用のデバイス・ダイレクト
・メモリ・アクセス・コントローラ９３とによって、ダ
イレクト・メモリ・アクセス・コントローラ１２と、レ
ジスタバス２１上のサブシステムとに相互作用すること
が好適である。ダイレクト・メモリ・アクセス・コント
ローラ１２内の制御レジスタ６８の所有権は、ダイレク
ト・メモリ・アクセス・コントローラ・ドライバ９３
と、デバイス・ドライバ９２と、システム割込みハンド
ラとの間で共用される。更に詳細には、ダイレクト・メ
モリ・アクセス・コントローラ・ドライバ９３は、ＦＩ
ＦＯ６１のサイズおよび位置を表示するレジスタと、Ｄ
ＭＡリクエストアドレス・レジスタとを所有している。
デバイス・ドライバ９２は、外部メモリ内のＤＭＡ転送
開始アドレス、バースト・サイズとバースト内の転送長
さ、ＤＭＡモードを指定する制御値、一次ＤＭＡアドレ
スと転送方向、データのパッキングまたはアンパッキン
グが必要とされるか否か、エンディアン変換が必要とさ
れるか否か、データ転送モード、すなわち、連続モード
または固定長モード、何れの割込みおよびバッファ状態
が報告されるべきか、および、転送が開始されるべきか
否かを有するレジスタと、ＦＩＦＯブロック８２内のレ
ジスタと、ＤＭＡＦＩＦＯフラッシュ・レジスタと、
ＤＭＡサブシステムリクエスト状態レジスタとを所有し
ている。システム割込みハンドラは、ＤＭＡ割込みソー
スレジスタと、ＤＭＡＦＩＦＯ状態レジスタとを所有
している。

【０１２８】図８を参照すると、システムが初期化され
る時に、ダイレクト・メモリ・アクセス・コントローラ
・ドライバ９３の初期設定ルーチンが呼び出される。こ
のルーチンは、まず、ＦＩＦＯ６１の初期サイズを設定
する（ステップｓ１１）。次いで、ＦＩＦＯは、ＤＭＡ
チャンネルに対応するＤＭＡＦＩＦＯフラッシュ・レ
ジスタの各ビットに１を書き込むことによって、フラッ
シュされる（ステップｓ１２）。最後に、ＤＭＡリクエ
ストアドレス・レジスタが、レジスタバス２１上で対応
するサブシステムのアドレスに設定される（ステップｓ
１３）。

【０１２９】シナリオ１−マスターモードさて、固定長データ転送モードでＰＣＩバス９を使用し
て、レジスタバス２１上のＵＡＲＴからシステムＲＡＭ
３までＤＭＡによりデータを転送することを説明する。
ＵＡＲＴは、本実例ではＤＭＡチャンネル２上にマッピ
ングされるＤＭＡリクエスト番号２０を使用する。

【０１３０】図９を参照すると、ＵＡＲＴ用のデバイス
・ドライバ９２は、ＤＭＡチャンネル２用の開始アドレ
ス・レジスタにデスティネーション開始アドレスを書き
込むことによって始動する（ステップｓ２１）。次い
で、デバイス・ドライバ９２が、ＤＭＡチャンネル２の
長さレジスタにバイト・カウントを書き込む（ステップ
ｓ２２）。ＤＭＡチャンネルが設定された後に、デバイ
ス・ドライバ９２は標準ＤＭＡ前処理ルーチン（後述す
る）を呼び出す（ステップｓ２３）。直ちに、ＤＭＡ転
送が開始できる。

【０１３１】デバイス・ドライバ９２は、ＤＭＡチャン
ネル２の制御レジスタに制御値を書き込む（ステップｓ
２４）。この制御値は以下から成る。

【０１３２】

【制御値１】

【０１３３】そこで、ダイレクト・メモリ・アクセス・
コントローラ１２が構成される。ＤＭＡプロセスは、プ
ログラム可能ＩＯを使用してＵＡＲＴの制御レジスタに
書き込んだデバイス・ドライバ９２によって、ＵＡＲＴ
内で開始される（ステップｓ２５）。これにより、ＵＡ
ＲＴは、ＤＭＡリクエストライン番号２０上に信号を送
ることによって、ＤＭＡをリクエストさせられる。

【０１３４】ダイレクト・メモリ・アクセス・コントロ
ーラ１２は、ＵＡＲＴから一度に２バイトずつデータを
読み出し始める。ＵＡＲＴから読み出されたデータは、
適正なＦＩＦＯ６１のテールに書き込まれる。

【０１３５】ＤＭＡチャンネル２に割り当てられたＦＩ
ＦＯ６１内のデータは、上述のようにシステム・インタ
フェース６２によって、バーストでは、システムＲＡＭ
３に出力される。

【０１３６】図１０を参照すると、ＴＣフラグの設定に
よって、または、タイムアウトによって割込みの時に、
割込みハンドラは、適正な制御データをそれに書き込む
ことによりＵＡＲＴ内のＤＭＡ処理を終わらせ（ステッ
プｓ３１）、ＵＡＲＴに関連する何らかのエラー処理を
実行する（ステップｓ３２）。次いで、標準ＤＭＡ後処
理ルーチン（後述する）が実行される（ステップｓ３
３）。

【０１３７】シナリオ２−マスターモードレジスタバス上のサブシステムが、固有のＤＭＡカウン
タと完全割込みとを、本実例ではサウンドシリアル・イ
ンタフェースを有している場合には、連続データ転送モ
ードを使用できる。サウンドシリアル・インタフェース
は、本実例ではＤＭＡチャンネル５上にマッピングされ
るＤＭＡリクエスト番号７を使用し、外部バスはＰＣＩ
バス９である。

【０１３８】図１１を参照すると、このモードでの転送
は、ＤＭＡチャンネル５用の開始アドレス・レジスタに
デスティネーション開始アドレスを書き込んで関連のデ
バイス・ドライバ９２によって、開始される（ステップ
ｓ４１）。次いで、デバイス・ドライバ９２は、ＤＭＡ
チャンネル用の長さレジスタにバッファ長を書き込む
（ステップｓ４２）。ＤＭＡチャンネルが設定された
後、デバイス・ドライバ５２は標準ＤＭＡ前処理ルーチ
ンを呼び出す（ステップｓ４３）。直ちに、ＤＭＡ転送
を開始できる。

【０１３９】デバイス・ドライバ５２は、ＤＭＡチャン
ネル用の制御レジスタに制御値を書き込む（ステップｓ
４４）。この制御値は以下から成る。

【０１４０】

【制御値２】

【０１４１】そこで、ダイレクト・メモリ・アクセス・
コントローラ１２が構成される。ＤＭＡプロセスは、プ
ログラム可能ＩＯを使用してサウンドシリアル・インタ
フェースの制御レジスタに書き込んだデバイス・ドライ
バ９２によって、サブシステム内で開始される（ステッ
プｓ４５）。これにより、サウンドシリアル・インタフ
ェースは、そのＤＭＡリクエストライン上に信号を送る
ことによってＤＭＡをリクエストさせられる。その後、
サウンドシリアル・インタフェース内でＤＭＡ処理が開
始される。

【０１４２】ダイレクト・メモリ・アクセス・コントロ
ーラ１２は、サウンドシリアル・インタフェースからデ
ータを読み出し始める。

【０１４３】ＤＭＡチャンネル５に割り当てられたＦＩ
ＦＯ内のデータは、上述のように、システム・インタフ
ェース６２により、バーストではシステムＲＡＭ３に出
力される。

【０１４４】図１２を参照すると、設定されたＴＣフラ
グによって発生された割込みの時に、システムＲＡＭ３
で使用されるバッファは変更され（ステップｓ５１）、
ユーザアドレス空間内に完全なバッファのデータはコピ
ーされなければならない（ステップｓ５２）。

【０１４５】図１３を参照すると、データ転送の終わ
り、または、タイムアウトをマーキングするためにサウ
ンドシリアル・インタフェースによって発生された割込
みの時に、割込みハンドラは、それに適正な制御データ
を書き込むことによりサウンドシリアル・インタフェー
ス内でＤＭＡ処理を終わらせ（ステップｓ６１）、サウ
ンドシリアル・インタフェースに関連する何らかのエラ
ー処理を実行する（ステップｓ６２）。次いで、標準Ｄ
ＭＡ後処理ルーチンが実行される（ステップｓ６３）。

【０１４６】シナリオ３−マスターモードさて、固定長データの転送モードで、レジスタバス２１
上の前述のＵＡＲＴからＵＭＡＳＤＲＡＭ７へＤＭＡ
によってデータを転送することについて説明する。

【０１４７】図１４を参照すると、ＵＡＲＴ用のデバイ
ス・ドライバ９２は、ＵＡＲＴの転送チャンネルである
ＤＭＡチャンネル２用の開始アドレス・レジスタにデス
ティネーション開始アドレスを書き込むことによって、
始動する（ステップｓ７１）。次いで、デバイス・ドラ
イバ９２は、ＤＭＡチャンネル２用の長さレジスタにバ
イト・カウントを書き込む（ステップｓ７２）。ＤＭＡ
チャンネルが設定された後、デバイス・ドライバ９２は
標準ＤＭＡ前処理ルーチンを呼び出す（ステップｓ７
３）。直ちにＤＭＡ転送を開始できる。

【０１４８】デバイス・ドライバ９２は、ＤＭＡチャン
ネル２用の制御レジスタに制御値を書き込む（ステップ
ｓ７４）。この制御値は以下から成る。

【０１４９】

【制御値３】

【０１５０】そこで、ダイレクト・メモリ・アクセス・
コントローラ１２が構成される。プログラム可能ＩＯを
使用してＵＡＲＴの制御レジスタに書き込んだデバイス
・ドライバ９２によって、ＵＡＲＴ内でＤＭＡ処理が開
始される（ステップｓ７５）。これにより、ＵＡＲＴが
ＤＭＡをリクエストさせられる。

【０１５１】ダイレクト・メモリ・アクセス・コントロ
ーラ１２は、上述されたように、ＵＡＲＴからデータを
読み出し始める。ＤＭＡチャンネル２に割り当てられた
ＦＩＦＯ内のデータは、上述のように、ピクセルバス・
インタフェース６３によって、バーストでは、ＵＭＡ
ＳＤＲＡＭ７に出力される。

【０１５２】図１５を参照すると、設定されたＴＣフラ
グ、または、タイムアウトによって発生された割込みの
時に、割込みハンドラは、それに適正な制御データを書
き込むことによって、ＵＡＲＴ内のＤＭＡ処理を終わら
せ（ステップｓ８１）、ＵＡＲＴに関連する何らかのエ
ラー処理を実行する（ステップｓ８２）。次いで、標準
ＤＭＡ後処理ルーチンが実行される（ステップｓ８
３）。

【０１５３】シナリオ４−マスターモードレジスタバス上のサブシステムが、固有のＤＭＡカウン
タと完全割込みとを、本実例ではＡＴＡＰＩインタフェ
ース１７を有している場合には、連続データ転送モード
を使用できる。本実例では、ＤＭＡチャンネル５が使用
されている。

【０１５４】図１６を参照すると、このモードでの転送
は、ＤＭＡチャンネル５用の開始アドレス・レジスタに
デスティネーション開始アドレスを書き込んだ関連のデ
バイス・ドライバ９２によって、開始される（ステップ
ｓ９１）。次いで、デバイス・ドライバ９２は、ＤＭＡ
チャンネル５用の長さレジスタ内にバッファサイズを書
き込む（ステップｓ９２）。ＤＭＡチャンネルが設定さ
れた後に、デバイス・ドライバ９２は標準ＤＭＡ前処理
ルーチンを呼び出す（ステップｓ９３）。直ちにＤＭＡ
転送を開始できる。

【０１５５】デバイス・ドライバ９２は、ＤＭＡチャン
ネル用の制御レジスタに制御値を書き込む（ステップｓ
９４）。この制御値は以下から成る。

【０１５６】

【制御値４】

【０１５７】そこで、ダイレクト・メモリ・アクセス・
コントローラ１２が構成される。プログラム可能ＩＯを
使用してＡＴＡＰＩインタフェース１７の制御レジスタ
に書き込んだデバイス・ドライバ９２によって、ＡＴＡ
ＰＩインタフェース１７内でＤＭＡ処理が開始される
（ステップｓ９５）。これにより、ＡＴＡＰＩインタフ
ェース１７はＤＭＡをリクエストさせられる。

【０１５８】ダイレクト・メモリ・アクセス・コントロ
ーラ１２は、上述のように、ＡＴＡＰＩインタフェース
１７からデータを読み出し始める。ＤＭＡチャンネル５
に割り当てられたＦＩＦＯ６１内のデータは、上述のよ
うにピクセルバス・インタフェース６３によって、バー
ストではＵＭＡＳＤＲＡＭ７に出力される。

【０１５９】図１７を参照すると、設定されたＴＣフラ
グによって発生された割込みの時に、ＵＭＡＳＤＲＡ
Ｍ７で使用されるバッファは変更され（ステップｓ１０
１）、完全なバッファ内のデータはユーザアドレス空間
にコピーされなければならない（ステップｓ１０２）。

【０１６０】図１８を参照すると、データ転送の終わ
り、または、タイムアウトをマーキングするためにＡＴ
ＡＰＩインタフェース１７によって発生された割込みの
時に、割込みハンドラは、それに適正な制御データを書
き込んだＡＴＡＰＩインタフェース１７内でのＤＭＡ処
理を終わらせ（ステップｓ１１１）、ＡＴＡＰＩインタ
フェース１７に関連する何らかのエラー処理を実行する
（ステップｓ１１２）。次いで、標準ＤＭＡ後処理ルー
チンが実行される（ステップｓ１１３）。

【０１６１】シナリオ５−マスターモードさて、固定長データ転送モードで、システムＲＡＭ３か
らレジスタバス２１上のＵＡＲＴへＤＭＡによってデー
タを転送することについて説明する。ＵＡＲＴは、デー
タを受信するために、本実例ではＤＭＡチャンネル３上
にマッピングされるＤＭＡリクエスト番号２１を使用
し、外部バスはＰＣＩバス９である。

【０１６２】図１９を参照すると、ＵＡＲＴ用のデバイ
ス・ドライバ９２は、ＤＭＡチャンネル３用の開始アド
レス・レジスタにシステムＲＡＭ開始アドレスを書き込
むことによって始動する（ステップｓ１２１）。次い
で、デバイス・ドライバ９２は、ＤＭＡチャンネル３用
の長さレジスタにバイト・カウントを書き込む（ステッ
プｓ１２２）。ＤＭＡチャンネルが設定された後に、デ
バイス・ドライバ９２は標準ＤＭＡ前処理ルーチンを呼
び出す（ステップｓ１２３）。直ちにＤＭＡ転送を開始
できる。

【０１６３】デバイス・ドライバ５２は、ＤＭＡチャン
ネル３用の制御レジスタに制御値を書き込む（ステップ
ｓ１２４）。この制御値は以下から成る。

【０１６４】

【制御値５】

【０１６５】そこで、ダイレクト・メモリ・アクセス・
コントローラ１２が構成される。プログラム可能ＩＯを
使用してＵＡＲＴの制御レジスタに書き込んだデバイス
・ドライバ９２によってＵＡＲＴ内で、ＤＭＡ処理が開
始される（ステップｓ１２５）。これにより、ＵＡＲＴ
はＤＭＡをリクエストさせられる。

【０１６６】さて、ダイレクト・メモリ・アクセス・コ
ントローラ１２は、二次ＤＭＡアドレスに従ってバース
トモード内のシステムＲＡＭ３からデータを読み出し始
め、それを適正なＦＩＦＯ６１内に記憶する。レジスタ
バス・インタフェース６４は、適正なＦＩＦＯ６１のヘ
ッドからデータを読み出し、それを一次ＤＭＡアドレス
に従ってＵＡＲＴに送る。ＵＡＲＴの入力レジスタが僅
か１６ビット幅でしかないため、システムＲＡＭ３から
の３２ビットは２つの書き込み動作でＵＡＲＴに送られ
なければならない。

【０１６７】図２０を参照すると、ＵＡＲＴまたはタイ
ムアウトであろうと、設定されたＰＴフラグによって発
生される割込みの時に、デバイス・ドライバ５２は、適
正な制御データをそれに書き込むことによってＵＡＲＴ
内でＤＭＡプロセスを終わらせ（ステップｓ１３１）、
ＵＡＲＴに関連する何らかのエラー処理を実行しなけれ
ばならない（ステップｓ１３２）。次いで、標準ＤＭＡ
後処理ルーチンが実行される（ステップｓ１３３）。

【０１６８】シナリオ６−マスターモードレジスタバス上のサブシステムが、固有のＤＭＡカウン
タおよび完全割込み、本例ではＡＴＡＰＩインタフェー
ス１７を有している場合には、連続データ転送モードを
使用することができる。本実例では、ＤＭＡチャンネル
５が使用されている。

【０１６９】図２１を参照すると、ＤＭＡチャンネル５
用の開始アドレス・レジスタ内にソース開始アドレスを
書き込んだ関連のデバイス・ドライバ９２によって、こ
のモードでの転送が開始される（ステップｓ１４１）。
次いで、デバイス・ドライバ９２は、適正なＤＭＡチャ
ンネル用の長さレジスタ内にバッファサイズを書き込む
（ステップｓ１４２）。ＤＭＡチャンネルが設定された
後に、デバイス・ドライバ９２は標準ＤＭＡ前処理ルー
チンを呼び出す（ステップｓ１４３）。直ちにＤＭＡ転
送を開始できる。

【０１７０】デバイス・ドライバ９２は、ＤＭＡチャン
ネル用の制御レジスタ内に制御値を書き込む（ステップ
ｓ１４４）。この制御値は以下から成る。

【０１７１】

【制御値６】

【０１７２】そこで、ダイレクト・メモリ・アクセス・
コントローラ１２が構成される。プログラム可能ＩＯを
使用してサブシステムの制御レジスタに書き込んだデバ
イス・ドライバ９２によって、ＡＴＡＰＩインタフェー
ス１７内でＤＭＡ処理が開始される（ステップｓ１４
５）。これにより、ＡＴＡＰＩインタフェース１７はＤ
ＭＡをリクエストさせられる。

【０１７３】さて、ダイレクト・メモリ・アクセス・コ
ントローラ１２は、バーストモードでシステムＲＡＭ３
からデータを読み出し始め、それを適正なＦＩＦＯ６１
内に記憶する。レジスタバス・インタフェース６４は、
適正なＦＩＦＯ６１のヘッドからデータを読み出し、そ
れを、記憶されたＤＭＡ開始アドレスから引き出された
二次ＤＭＡアドレスに従ってＡＴＡＰＩインタフェース
１７に送る。

【０１７４】図２２を参照すると、設定されたＴＣフラ
グによって発生された割込みの時に、システムＲＡＭ３
で使用されるバッファが変更され（ステップｓ１５
１）、データはユーザアドレス空間からエンプティのバ
ッファ内にコピーされなければならない（ステップｓ１
５２）。

【０１７５】図２３を参照すると、データ転送の終わり
またはタイムアウトをマーキングするためにＡＴＡＰＩ
インタフェース１７によって発生された割込みの時に、
デバイス・ドライバ９２は、適正な制御データをそれに
書き込むことによりＡＴＡＰＩインタフェース１７内で
ＤＭＡプロセスを終わらせ（ステップｓ１６１）、ＡＴ
ＡＰＩインタフェース１７に関連する何らかのエラー処
理を実行しなければならない（ステップｓ１６２）。次
いで、標準ＤＭＡ後処理ルーチンが実行される（ステッ
プｓ１６３）。

【０１７６】シナリオ７−マスターモードさて、固定長データ転送モードで、ＵＭＡＳＤＲＡＭ
７からレジスタバス２１上の前述のＵＡＲＴへＤＭＡに
よってデータを転送することについて説明する。ＵＡＲ
Ｔは、データを受信するために、本実例ではＤＭＡチャ
ンネル３上にマッピングされるＤＭＡリクエスト番号２
１を使用する。

【０１７７】図２４を参照すると、ＵＡＲＴ用のデバイ
ス・ドライバ９２は、ＤＭＡチャンネル３用の開始アド
レス・レジスタにソース開始アドレスを書き込むことに
よって始動する（ステップｓ１７１）。次いで、デバイ
ス・ドライバ９２は、ＤＭＡチャンネル３用の長さレジ
スタにバイト・カウントを書き込む（ステップｓ１７
２）。ＤＭＡチャンネルが設定された後に、デバイス・
ドライバ９２は標準ＤＭＡ前処理ルーチンを呼び出す
（ステップｓ１７３）。直ちにＤＭＡ転送を開始でき
る。

【０１７８】デバイス・ドライバ９２は、ＤＭＡチャン
ネル３用の制御レジスタ内に制御値を書き込む（ステッ
プｓ１７４）。この制御値は以下から成る。

【０１７９】

【制御値７】

【０１８０】そこで、ダイレクト・メモリ・アクセス・
コントローラ１２が構成される。プログラム可能ＩＯを
使用してＵＡＲＴの制御レジスタに書き込んだデバイス
・ドライバ９２によって、ＵＡＲＴ内でＤＭＡ処理が開
始される（ステップｓ１７５）。これにより、ＵＡＲＴ
はＤＭＡをリクエストさせられる。

【０１８１】さて、ダイレクト・メモリ・アクセス・コ
ントローラ１２は、ＵＭＡＳＤＲＡＭ７からバースト
内のデータを読み出し始め、それを適正なＦＩＦＯ６１
内に記憶する。ダイレクト・メモリ・アクセス・コント
ローラ１２のレジスタバス・インタフェース６４は、レ
ジスタバス２１を介してＦＩＦＯのヘッドでのデータを
ＵＡＲＴに出力する。

【０１８２】図２５を参照すると、ＵＡＲＴまたはタイ
ムアウトであろうと、設定されたＰＴフラグによって発
生させられた割込みの時に、割込みハンドラは、適正な
制御データをそれに書き込むことによりＵＡＲＴ１８内
でＤＭＡ処理を終わらせ（ステップｓ１８１）、ＵＡＲ
Ｔ１８に関連する何らかのエラー処理を実行する（ステ
ップｓ１８２）。次いで、標準ＤＭＡ後処理ルーチンが
実行される（ステップｓ１８３）。

【０１８３】シナリオ８−マスターモードレジスタバス上のサブシステムが、固有のＤＭＡカウン
タおよび完全割込みを、本実例ではＡＴＡＰＩインタフ
ェース１７を有する場合には、連続データ転送モードを
使用することができる。本実例では、ＤＭＡチャンネル
５が使用される。

【０１８４】図２６を参照すると、適正なＤＭＡチャン
ネル用の開始アドレス・レジスタ内にソース開始アドレ
スを書き込んだ関連のデバイス・ドライバ９２によっ
て、このモードでの転送が開始される（ステップｓ１９
１）。次いで、デバイス・ドライバ９２は、適正なＤＭ
Ａチャンネル用の長さレジスタ内にバッファサイズを書
き込む（ステップｓ１９２）。ＤＭＡチャンネルが設定
された後に、デバイス・ドライバ９２は標準ＤＭＡ前処
理ルーチンを呼び出す（ステップｓ１９３）。直ちにＤ
ＭＡ転送を開始できる。

【０１８５】デバイス・ドライバ９２は、ＤＭＡチャン
ネル用の制御レジスタに制御値を書き込む（ステップｓ
１９４）。この制御値は以下から成る。

【０１８６】

【制御値８】

【０１８７】そこで、ダイレクト・メモリ・アクセス・
コントローラ１２が構成される。プログラム可能ＩＯを
使用してＡＴＡＰＩインタフェース１７の制御レジスタ
に書き込んだデバイス・ドライバ９２によって、ＡＴＡ
ＰＩインタフェース１７内でＤＭＡ処理が開始される
（ステップｓ１９５）。

【０１８８】さて、ダイレクト・メモリ・アクセス・コ
ントローラ１２は、ＵＭＡＳＤＲＡＭ７からデータを
読み出し始め、それを適正なＦＩＦＯ６１内に記憶す
る。ダイレクト・メモリ・アクセス・コントローラ１２
のレジスタバス・インタフェース６４は、レジスタバス
２１を介してＦＩＦＯ６１のヘッドでのデータをＡＴＡ
ＰＩインタフェース１７に出力する。

【０１８９】図２７を参照すると、設定されたＴＣフラ
グによって発生された割込みの時に、ＵＭＡＳＤＲＡ
Ｍ７で使用されるバッファは変更され（ステップｓ２０
１）、データはユーザアドレス空間からエンプティのバ
ッファにコピーされなければならない（ステップｓ２０
２）。

【０１９０】図２８を参照すると、データ転送の終わり
またはタイムアウトをマーキングするためにＡＴＡＰＩ
インタフェース１７によって発生される割込みの時に、
割込みハンドラは、適正な制御データをそれに書き込む
ことによってＡＴＡＰＩインタフェース１７内でＤＭＡ
処理を終わらせ（ステップｓ２１１）、サブシステムに
関連する何らかのエラー処理を実行する（ステップｓ２
１２）。次いで、標準ＤＭＡ後処理ルーチンが実行され
る（ステップｓ２１３）。

【０１９１】シナリオ９−スレーブモード次に、ダイレクト・メモリ・アクセス・コントローラ１
２が外部バスマスターでない場合には、固定長データ転
送モードで前述のＵＡＲＴからシステムＲＡＭ３へＤＭ
Ａによってデータを転送することについて説明する。

【０１９２】図２９を参照すると、ＵＡＲＴ用のデバイ
ス・ドライバ９２は、ＤＭＡチャンネル２用の長さレジ
スタ内にバースト・サイズおよびバイト・カウントを書
き込む（ステップｓ２２１）。ＤＭＡチャンネルが設定
された後に、デバイス・ドライバ５２は標準ＤＭＡ前処
理ルーチンを呼び出す（ステップｓ２２２）。直ちにＤ
ＭＡ転送を開始できる。

【０１９３】デバイス・ドライバ９２は、ＤＭＡチャン
ネル３用の制御レジスタに制御値を書き込む（ステップ
ｓ２２３）。この制御値は以下から成る。

【０１９４】

【制御値９】

【０１９５】そこで、ダイレクト・メモリ・アクセス・
コントローラ１２が構成される。プログラム可能ＩＯを
使用してＵＡＲＴの制御レジスタに書き込んだデバイス
・ドライバ９２によって、ＵＡＲＴ内でＤＭＡ処理が開
始される（ステップｓ２２４）。

【０１９６】ダイレクト・メモリ・アクセス・コントロ
ーラ１２は、ＵＡＲＴから適正なＦＩＦＯ６１の中へデ
ータを読み出し始める。

【０１９７】図３０を参照すると、バーストがＵＡＲＴ
からＦＩＦＯに記憶されたことを表示するＦＩＦＯバー
スト割込みの発生時に、割込みハンドラは、中央処理装
置２によって保持されたシステムＲＡＭアドレスを、次
のバースト用のデスティネーションに更新する（ステッ
プｓ２３１）。次に、データのバーストが、中央処理装
置２によって直接、ＦＩＦＯ６１から読み出され、シス
テムＲＡＭ３に書き込まれる（ステップｓ２３２）。バ
ーストが読み出された後に、送信されるべき全てのデー
タが送信されたか否かが決定される（ステップｓ２３
３）。データの全てが送られていない場合には、割込み
ハンドラが戻る。しなしながら、データの全てが送信さ
れた場合には、ＵＡＲＴ内でのＤＭＡ処理が停止され
（ステップｓ２３４）、ＵＡＲＴ用のエラー処理が実行
され（ステップｓ２３５）、標準ＤＭＡ後処理が実行さ
れる（ステップｓ２３６）。

【０１９８】シナリオ１０−スレーブモードダイレクト・メモリ・アクセス・コントローラ１２が外
部バスマスターでない場合のサブシステムからの連続デ
ータ転送モードは、固定長データ転送モードと同じ方法
で一般的に実行される。使用されるＤＭＡチャンネル用
の制御レジスタ内で設定される制御値は、二重バッファ
使用がイネーブルである点と、ＤＭＡ長レジスタ内で設
定される値の代わりに、データ転送の終わりが、データ
を送信するサブシステムによって決定される点とで異な
る。

【０１９９】シナリオ１１−スレーブモードさて、ダイレクト・メモリ・アクセス・コントローラ１
２が外部バスマスターでない場合には、固定長データ転
送モード内でのシステムＲＡＭ３から前述のＵＡＲＴへ
ＤＭＡによってデータを転送することについて説明す
る。

【０２００】図３１を参照すると、ＵＡＲＴ用のデバイ
ス・ドライバ９２は、バースト・サイズとバイト・カウ
ントとをＤＭＡチャンネル２用の長さレジスタ内に書き
込む（ステップｓ２４１）。ＤＭＡチャンネルが設定さ
れた後に、デバイス・ドライバ５２は標準ＤＭＡ前処理
ルーチンを呼び出す（ステップｓ２４２）。直ちにＤＭ
Ａ転送を開始できる。

【０２０１】デバイス・ドライバ９２は、ＤＭＡチャン
ネル３用の制御レジスタに制御値を書き込む（ステップ
ｓ２４３）。この制御値は以下から成る。

【０２０２】

【制御値１０】

【０２０３】そこで、ダイレクト・メモリ・アクセス・
コントローラ１２が構成される。プログラム可能ＩＯを
使用してＵＡＲＴの制御レジスタに書き込んだデバイス
・ドライバ９２によって、ＵＡＲＴ内でＤＭＡ処理が開
始される（ステップｓ２４５）。

【０２０４】中央処理装置２はデータのバーストを適正
なＦＩＦＯ６１に直接書込み、ＦＩＦＯ６１内のデータ
は、単一の転送では、レジスタバス・インタフェース６
３によってＵＡＲＴに書き込まれる。

【０２０５】図３２を参照すると、バーストがＦＩＦＯ
に記憶されたことを表示するＦＩＦＯバースト割込みの
発生時に、割込みハンドラは、次のバースト用のソース
にシステムＲＡＭアドレスを更新する（ステップｓ２５
１）。システムＲＡＭ３からのデータの新たなバースト
は、ＦＩＦＯ６１がレジスタバス・インタフェース６４
によってエンプティにされた時に、中央処理装置２によ
ってＦＩＦＯ６１に書き込み可能になる（ステップｓ２
５２）。バーストがＦＩＦＯに書き込まれた後に、送信
されるべき全てのデータが送られたか否かが決定される
（ステップｓ２５３）。データの全てが送られなかった
場合には、割込みハンドラが戻る。しかしながら、全デ
ータが送信された場合には、ＵＡＲＴ内のＤＭＡ処理は
停止され（ステップｓ２５４）、ＵＡＲＴ用のエラー処
理が実行され（ステップｓ２５５）、標準ＤＭＡ後処理
が実行される（ステップｓ２５６）。

【０２０６】シナリオ１２−スレーブモードダイレクト・メモリ・アクセス・コントローラ１２が外
部バスマスターでない場合のシステムＲＡＭ３からサブ
システムへの連続データ転送モードは、固定長データ転
送モードと同じ方法で一般的に実行される。使用される
ＤＭＡチャンネル用の制御レジスタ内に設定される制御
値は、二重バッファ使用がイネーブルである点と、ＤＭ
Ａ長レジスタに設定される値の代わりに、データ転送の
終わりが、データを送信するサブシステムによって決定
される点とで異なる。

【０２０７】また、ダイレクト・メモリ・アクセス・コ
ントローラ１２は、レジスタバス１２上のサブシステム
間でデータを転送できる。

【０２０８】シナリオ１３−サブシステム間のモードさて、固定長データ転送モードで、レジスタバス２１上
の２つのサブシステム間に、ＤＭＡによってデータを転
送する第１方法について説明する。

【０２０９】図３３を参照すると、送信するサブシステ
ム用のデバイス・ドライバ９２は、適正なＤＭＡチャン
ネル用の開始アドレス・レジスタにデスティネーション
アドレスを書き込むことによって始動する（ステップｓ
２６１）。次いで、デバイス・ドライバ９２は、ＤＭＡ
チャンネル用の長さレジスタにバイト・カウントを書き
込む（ステップｓ２６２）。ＤＭＡチャンネルが設定さ
れた後に、デバイス・ドライバ９２は標準ＤＭＡ前処理
ルーチンを呼び出す（ステップｓ２６３）。直ちにＤＭ
Ａ転送を開始できる。

【０２１０】デバイス・ドライバ５２は、ＤＭＡチャン
ネル３用の制御レジスタに制御値を書き込む（ステップ
ｓ２６４）。この制御値は以下から成る。

【０２１１】

【制御値１１】

【０２１２】ここに、「ｎ」は２進数字を表す。

【０２１３】そこで、ダイレクト・メモリ・アクセス・
コントローラ１２が構成される。プログラム可能ＩＯを
使用して送信するサブシステムの制御レジスタに書き込
んだデバイス・ドライバ９２によって、送信するサブシ
ステム内でＤＭＡ処理が開始される（ステップｓ１２
５）。これにより、送信するサブシステムは、ＤＭＡを
リクエストさせられる。

【０２１４】さて、ダイレクト・メモリ・アクセス・コ
ントローラ１２は、送信するサブシステムからデータを
読み出し始め、それを適正なＦＩＦＯ６１内に記憶す
る。レジスタバス・インタフェース６４は、そのＦＩＦ
Ｏ６１のヘッドからデータを読み出し、それを、記憶さ
れたＤＭＡ開始アドレスから引き出された二次ＤＭＡア
ドレスに従って、受信するサブシステムに送る。

【０２１５】図３４を参照すると、送信するサブシステ
ム、または、タイムアウトであろうと、設定されたＰＴ
フラグによって発生される割込みの時に、割込みハンド
ラは、それに適正な制御データを書き込むことにより、
送信するサブシステム内でＤＭＡ処理を終わらせ（ステ
ップｓ２７１）、送信するサブシステムに関連する何ら
かのエラー処理を実行する（ステップｓ２７２）。次い
で、標準ＤＭＡ後処理ルーチンが実行される（ステップ
ｓ２７３）。

【０２１６】シナリオ１４−サブシステム間のモードさて、連続データ転送モードで、レジスタバス２１上の
２つのサブシステム間に、ＤＭＡによってデータを転送
する第１方法について説明する。

【０２１７】再び図３３を参照すると、送信するサブシ
ステム用のデバイス・ドライバ９２は、適正なＤＭＡチ
ャンネル用の開始アドレス・レジスタ内にシステムＲＡ
Ｍ開始アドレスを書き込むことによって始動する（ステ
ップｓ２６１）。ＤＭＡチャンネルが設定された後に、
デバイス・ドライバ９２は標準ＤＭＡ前処理ルーチンを
呼び出す（ステップｓ２６２）。直ちにＤＭＡ転送を開
始できる。

【０２１８】デバイス・ドライバ５２は、ＤＭＡチャン
ネル３用の制御レジスタに制御値を書き込む（ステップ
ｓ２６３）。この制御値は以下から成る。

【０２１９】

【制御値１２】

【０２２０】ここに、「ｎ」は２進数字である。

【０２２１】そこで、ダイレクト・メモリ・アクセス・
コントローラ１２が構成される。プログラム可能ＩＯを
使用して送信するサブシステムの制御レジスタに書き込
んだデバイス・ドライバ９２によって、送信するサブシ
ステム内でＤＭＡ処理が開始される（ステップｓ２６
４）。これにより、送信するサブシステムはＤＭＡをリ
クエストさせられる。その後、送信するサブシステム内
でＤＭＡプロセスが開始される。

【０２２２】さて、ダイレクト・メモリ・アクセス・コ
ントローラ１２は、送信するサブシステムからデータを
読み出し始め、それを適正なＦＩＦＯ６１内に記憶す
る。レジスタバス・インタフェース６４は、適正なＦＩ
ＦＯ６１のヘッドからデータを読み出し、それを、記憶
されたＤＭＡ開始アドレスから引き出された二次ＤＭＡ
アドレスに従って、受信するサブシステムに送る。

【０２２３】再び図３４を参照すると、送信するサブシ
ステム、または、タイムアウトによって発生された割込
みの時に、割込みハンドラは、それに適正な制御データ
を書き込むことにより、送信するサブシステム内でＤＭ
Ａ処理を終わらせ（ステップｓ２７１）、送信するサブ
システムに関連する何らかのエラー処理を実行する（ス
テップｓ２７２）。次いで、標準ＤＭＡ後処理ルーチン
が実行される（ステップｓ２７３）。

【０２２４】シナリオ１５−サブシステム間のモードさて、固定長データ転送モードでは、レジスタバス２１
上の２つのサブシステム間でＤＭＡによってデータを転
送する第２方法について説明する。

【０２２５】再び図３３を参照すると、送信するサブシ
ステム用のデバイス・ドライバ９２は、適正なＤＭＡチ
ャンネル用の開始アドレス・レジスタ内にシステムＲＡ
Ｍ開始アドレスを書き込むことによって始動する（ステ
ップｓ２６１）。次いで、デバイス・ドライバ９２は、
ＤＭＡチャンネル用の長さレジスタ内にバイト・カウン
トを書き込む（ステップｓ２６２）。ＤＭＡチャンネル
が設定された後に、デバイス・ドライバ９２は標準ＤＭ
Ａ前処理ルーチンを呼び出す（ステップｓ２６３）。直
ちにＤＭＡ転送を開始できる。

【０２２６】デバイス・ドライバ５２は、ＤＭＡチャン
ネルの制御レジスタ内に制御値を書き込む（ステップｓ
２６４）。この制御値は以下から成る。

【０２２７】

【制御値１３】

【０２２８】ここに、「ｎ」は２進数字である。

【０２２９】そこで、ダイレクト・メモリ・アクセス・
コントローラ１２が構成される。プログラム可能ＩＯを
使用して受信するサブシステム用の制御レジスタに書き
込んだデバイス・ドライバ９２によって、受信側サブシ
ステム内でＤＭＡ処理が開始される（ステップｓ２６
５）。これにより、受信するサブシステムはＤＭＡをリ
クエストさせられる。

【０２３０】さて、ダイレクト・メモリ・アクセス・コ
ントローラ１２は、送信するサブシステムからデータを
読み出し始め、それを適正なＦＩＦＯ６１内に記憶す
る。レジスタバス・インタフェース６４は、適正なＦＩ
ＦＯ６１のヘッドからデータを読み出し、それを、一次
ＤＭＡアドレスに従って、受信するサブシステムに送
る。

【０２３１】再び図３４を参照すると、受信するサブシ
ステム、または、タイムアウトであろうと、設定された
ＰＴフラグによって発生された割込みの時に、割込みハ
ンドラは、適正な制御データをそれに書き込むことによ
って、受信するサブシステム内でＤＭＡ処理を終わらせ
（ステップｓ２７１）、送信するサブシステムに関連す
る何らかのエラー処理を実行する（ステップｓ２７
２）。

【０２３２】シナリオ１６−サブシステム間のモードさて、連続データ転送モードで、レジスタバス２１上の
２つのサブシステム間に、ＤＭＡによってデータを転送
する第２方法について説明する。

【０２３３】再び図３３を参照すると、送信するサブシ
ステム用のデバイス・ドライバ９２は、適正なＤＭＡチ
ャンネル用の開始アドレス・レジスタにシステムＲＡＭ
開始アドレスを書き込むことによって始動する（ステッ
プｓ２６１）。ＤＭＡチャンネルが設定された後に、デ
バイス・ドライバ９２は標準ＤＭＡ前処理ルーチンを呼
び出す（ステップｓ２６２）。直ちにＤＭＡ転送を開始
できる。

【０２３４】デバイス・ドライバ５２は、ＤＭＡチャン
ネル３用の制御レジスタに制御値を書き込む（ステップ
ｓ２６３）。この制御値は以下から成る。

【０２３５】

【制御値１４】

【０２３６】ここに、「ｎ」は２進数字である。

【０２３７】そこで、ダイレクト・メモリ・アクセス・
コントローラ１２が構成される。プログラム可能ＩＯを
使用して受信するサブシステムの制御レジスタに書き込
んだデバイス・ドライバ９２によって、受信するサブシ
ステム内でＤＭＡ処理が開始される（ステップｓ２６
４）。これにより、受信するサブシステムはＤＭＡをリ
クエストさせられる。その後、受信するサブシステム内
でＤＭＡ処理が開始される。

【０２３８】さて、ダイレクト・メモリ・アクセス・コ
ントローラ１２は、送信するサブシステムからデータを
読み出し始め、それを適正なＦＩＦＯ６１内に記憶す
る。レジスタバス・インタフェース６４は、適正なＦＩ
ＦＯ６１のヘッドからデータを読み出し、それを、一次
ＤＭＡアドレスに従って、受信するサブシステムに送
る。

【０２３９】再び図３４を参照すると、送信するサブシ
ステム、または、タイムアウトによって発生された割込
みの時に、割込みハンドラは、適正な制御データをそれ
に書き込むことによって、受信するサブシステム内でＤ
ＭＡ処理を終わらせ（ステップｓ２７１）、受信するサ
ブシステムに関連する何らかのエラー処理を実行する
（ステップｓ２７２）。次いで、標準ＤＭＡ後処理ルー
チンが実行される（ステップｓ２７３）。

【０２４０】シナリオ１７−外部モードさて、中央処理装置のダイレクト・メモリ・アクセス・
コントローラにおける制御の下で、レジスタバス上のＵ
ＡＲＴからシステムＲＡＭ３へＤＭＡによって転送する
ことについて説明する。ＵＡＲＴは、本実例ではＤＭＡ
チャンネル２上にマッピングされるＤＭＡリクエスト番
号２０を使用する。

【０２４１】図３５を参照すると、ＵＡＲＴ用のデバイ
ス・ドライバは、ＤＭＡチャンネル２のＤＭＡ長レジス
タにバースト・サイズと転送長さとをバイトで書き込む
ことによって始動する（ステップｓ２８１）。次いで、
標準ＤＭＡ前処理が実行され（ステップｓ２８２）、適
正なＤＭＡ制御レジスタを設定することによってＵＡＲ
Ｔ内でＤＭＡオペレーションが開始される（ステップｓ
２８３）。制御レジスタ内に設定される値は以下から成
る。

【０２４２】

【設定値１】

【０２４３】ＤＭＡチャンネル番号２がＤＭＡ外部セレ
クト・レジスタのＥＤＭＳフィールドに書き込まれ、Ｅ
ＤＭＡビットが１に設定され、中央処理装置２内のＤＭ
Ａコントローラがセットアップされる。そこで、ダイレ
クト・メモリ・アクセス・コントローラ１２と中央処理
装置のＤＭＡコントローラとが構成される。プログラム
可能ＩＯを使用してその制御レジスタに書き込んだデバ
イス・ドライバによって、ＵＡＲＴ内でＤＭＡ処理が開
始される。これにより、ＵＡＲＴが、ＤＭＡリクエスト
ライン番号２０上で信号を発信することによって、ＤＭ
Ａをリクエストさせる。次いで、ダイレクト・メモリ・
アクセス・コントローラ１２は、ＵＡＲＴから一度に２
バイトずつデータを読み出し始め、それを適正なＦＩＦ
Ｏ６１に書き込む。

【０２４４】それから、割り当てられたＦＩＦＯ６１内
のデータは、中央処理装置のＤＭＡコントローラによっ
て読み出される。本処理は、上述のようにシステム・イ
ンタフェース６２によって生成される信号により制御さ
れる。

【０２４５】図３６を参照すると、ＤＭＡは、中央処理
装置２の割込み、または、タイムアウト割込みを受信し
た時に終了される。これらの割込みの一方が受信される
と、停止ＤＭＡリクエストが中央処理装置２に送られ、
ＤＭＡ制御レジスタ内の外部ＤＭＡフラグがリセットさ
れる（ステップｓ２９１）。次いで、中央処理装置のＤ
ＭＡオペレーションが停止され（ステップｓ２９２）、
サブシステム内でのＤＭＡオペレーションが停止される
（ステップｓ２９３）。エラー処理が実行され（ステッ
プｓ２９４）、続いてＤＭＡ後処理（ステップｓ２９
５）が実行される。

【０２４６】シナリオ１８−外部モードさて、中央処理装置のダイレクト・メモリ・アクセス・
コントローラにおける制御の下で、システムＲＡＭ３か
らＡＴＡＰＩインタフェース１７に転送することについ
て説明する。本実例はＤＭＡチャンネル５を使用してい
る。

【０２４７】図３７を参照すると、ＡＴＡＰＩインタフ
ェース１７用のデバイス・ドライバは、ＤＭＡチャンネ
ル５のＤＭＡ長レジスタに、バースト・サイズと転送長
さとをバイトで書き込むことにより始動する（ステップ
ｓ３０１）。次いで、標準ＤＭＡ前処理が実行され（ス
テップｓ３０２）、適正なＤＭＡ制御レジスタを設定す
ることによりＡＴＡＰＩインタフェース１７内でＤＭＡ
動作が開始される（ステップｓ３０３）。制御レジスタ
に設定される値は以下から成る。

【０２４８】

【設定値２】

【０２４９】ＤＭＡ外部セレクト・レジスタのＥＤＭＳ
フィールドにＤＭＡチャンネル番号５が書き込まれ、Ｅ
ＤＭＡビットが１に設定され、中央処理装置２内のＤＭ
Ａコントローラがセットアップされる。そこで、ダイレ
クト・メモリ・アクセス・コントローラ１２と中央処理
装置のＤＭＡコントローラとが構成される。プログラム
可能ＩＯを使用してその制御レジスタに書き込んだデバ
イス・ドライバによって、ＡＴＡＰＩインタフェース１
７内でＤＭＡ処理が開始される。これにより、ＡＴＡＰ
Ｉが、ＤＭＡリクエストライン番号２８上で信号を発信
することによりＤＭＡをリクエストさせられる。次い
で、ダイレクト・メモリ・アクセス・コントローラ１２
は、中央処理装置のＤＭＡコントローラからＤＭＡをリ
クエストする。中央処理装置のＤＭＡコントローラは、
ダイレクト・メモリ・アクセス・コントローラ１２にデ
ータのバーストを送ることにより応答し、それを、ＤＭ
Ａチャンネル０用のＦＩＦＯ内に記憶する。レジスタバ
ス・インタフェース６３は、ＦＩＦＯ６１からデータを
一度に１ワードずつ読み出し、それをＡＴＡＰＩインタ
フェース１７に送る。ＦＩＦＯ６１内にバースト用の十
分なスペースがある場合には、更なるＤＭＡリクエスト
が中央処理装置のＤＭＡコントローラに送られる。

【０２５０】図３８を参照すると、ＤＭＡは、中央処理
装置２の割込み、または、タイムアウト割込みを受信し
た時に終了される。これらの割込みの一方が受信される
と、停止ＤＭＡリクエストが中央処理装置２に送られ、
ＤＭＡ制御レジスタ内の外部ＤＭＡフラグがリセットさ
れる（ステップｓ３１１）。次いで、中央処理装置のＤ
ＭＡオペレーションが停止され（ステップｓ３１２）、
本サブシステム内のＤＭＡオペレーションが停止される
（ステップｓ３１３）。エラー処理が実行され（ステッ
プｓ３１４）、続いてＤＭＡ後処理（ステップｓ３１
５）が実行される。

【０２５１】図３９を参照すると、前述の前処理は、転
送がサブシステム間の転送であるか否かを決定すること
（ステップｓ３２１）、および、そうである場合には、
一次ＤＭＡアドレス用のＤＭＡサブシステムリクエスト
状態レジスタＲＳフラグを１に設定すると共に、他の全
てのＲＳフラグを０に設定することにより、ダイレクト
・メモリ・アクセス・コントローラ１２内で一次ＤＭＡ
アドレス用のリクエスト待ち行列をクリアすること（ス
テップｓ３２２）から成る。転送がサブシステム間の転
送である場合には（ステップｓ３２１）一次および二次
ＤＭＡアドレス用のＤＭＡサブシステムリクエスト状態
ＲＳフラグを１に設定すると共に、他の全てのＲＳフラ
グを０に設定することにより、一次および二次ＤＭＡア
ドレス用にダイレクト・メモリ・アクセス・コントロー
ラ１２内のＤＭＡリクエスト待ち行列がクリアされる
（ステップｓ３２３）。

【０２５２】図４０を参照すると、前述の後処理は、ダ
イレクト・メモリ・アクセス・コントローラ１２がピク
セルバス２０または外部バス８，９用のバスマスターと
して動作しているか否かを決定すること（ステップｓ３
３１）から成る。そうである場合には、ＤＴＲＡ、ＲＴ
ＲＡおよびＤＢＥＮフラグは、対応する制御レジスタに
よってＤＭＡチャンネルが停止される（ステップｓ３３
３）前にクリアされ（ステップｓ３３２）、そうでなけ
れば、制御レジスタがステップｓ３３１の直後にクリア
される。最後に、ＤＭＡチャンネルに関連する他のフラ
グおよびカウントがクリアされ、ＦＩＦＯ６１がフラッ
シュされる。

【０２５３】上述の実施の形態が多くの方法で変更可能
であることは理解されるであろう。たとえば、レジスタ
とピクセルバスとの上のサブシステムの数および性質を
変更することもある。また、他のバス・プロトコルを採
用することもある。

【０２５４】

【発明の効果】コンピュータ・システム・コンポーネン
トは、バーストモード・バス上のデバイスからのデータ
転送に関して、単一の転送モード・バス上のデバイスの
ためにプロキシとして存在する。これにより、このモー
ドが、単一の転送モード・バス上で受信するデバイスに
よってサポートされない時でさえも、バーストモード・
バス上のデバイスはバーストモードを使用可能となる。

【図面の簡単な説明】

【図１】本発明による第１コンピュータ・システムのブ
ロック図である。

【図２】本発明による第２コンピュータ・システムのブ
ロック図である。

【図３】図１および図２のコンピュータ・システム内で
使用されるグラフィックス／ＩＯシステムのブロック図
である。

【図４】図３のグラフィックス／ＩＯシステムにおける
ダイレクト・メモリ・アクセス・コントローラのブロッ
ク図である。

【図５】図３のグラフィックス／ＩＯシステムのダイレ
クト・メモリ・アクセス・コントローラのオペレーショ
ンに関連するアドレス空間を示す図である。

【図６】図４のダイレクト・メモリ・アクセス・コント
ローラにおけるレジスタバス・インタフェースのオペレ
ーションを示すフローチャートである。

【図７】本発明によるコンピュータ・システムのオペレ
ーションを示すデータフロー図である。

【図８】図４のダイレクト・メモリ・アクセス・コント
ローラの初期化ルーチンを示すフローチャートである。

【図９】図４のダイレクト・メモリ・アクセス・コント
ローラの第１動作モードを示すフローチャートである。

【図１０】図４のダイレクト・メモリ・アクセス・コン
トローラの第１動作モードを示すフローチャートであ
る。

【図１１】図４のダイレクト・メモリ・アクセス・コン
トローラの第２動作モードを示すフローチャートであ
る。

【図１２】図４のダイレクト・メモリ・アクセス・コン
トローラの第２動作モードを示すフローチャートであ
る。

【図１３】図４のダイレクト・メモリ・アクセス・コン
トローラの第２動作モードを示すフローチャートであ
る。

【図１４】図４のダイレクト・メモリ・アクセス・コン
トローラの第３動作モードを示している。

【図１５】図４のダイレクト・メモリ・アクセス・コン
トローラの第３動作モードを示している。

【図１６】図４のダイレクト・メモリ・アクセス・コン
トローラの第４動作モードを示している。

【図１７】図４のダイレクト・メモリ・アクセス・コン
トローラの第４動作モードを示している。

【図１８】図４のダイレクト・メモリ・アクセス・コン
トローラの第４動作モードを示している。

【図１９】図４のダイレクト・メモリ・アクセス・コン
トローラの第５動作モードを示している。

【図２０】図４のダイレクト・メモリ・アクセス・コン
トローラの第５動作モードを示している。

【図２１】図４のダイレクト・メモリ・アクセス・コン
トローラの第６動作モードを示している。

【図２２】図４のダイレクト・メモリ・アクセス・コン
トローラの第６動作モードを示している。

【図２３】図４のダイレクト・メモリ・アクセス・コン
トローラの第６動作モードを示している。

【図２４】図４のダイレクト・メモリ・アクセス・コン
トローラの第７動作モードを示している。

【図２５】図４のダイレクト・メモリ・アクセス・コン
トローラの第７動作モードを示している。

【図２６】図４のダイレクト・メモリ・アクセス・コン
トローラの第８動作モードを示している。

【図２７】図４のダイレクト・メモリ・アクセス・コン
トローラの第８動作モードを示している。

【図２８】図４のダイレクト・メモリ・アクセス・コン
トローラの第８動作モードを示している。

【図２９】図４のダイレクト・メモリ・アクセス・コン
トローラの第９および第１０動作モードを示している。

【図３０】図４のダイレクト・メモリ・アクセス・コン
トローラの第９および第１０動作モードを示している。

【図３１】図４のダイレクト・メモリ・アクセス・コン
トローラの第１１および第１２動作モードを示してい
る。

【図３２】図４のダイレクト・メモリ・アクセス・コン
トローラの第１１および第１２動作モードを示してい
る。

【図３３】図４のダイレクト・メモリ・アクセス・コン
トローラの第１３、第１４、第１５、および第１６動作
モードを示している。

【図３４】図４のダイレクト・メモリ・アクセス・コン
トローラの第１３、第１４、第１５、および第１６動作
モードを示している。

【図３５】図４のダイレクト・メモリ・アクセス・コン
トローラの第１７動作モードを示している。

【図３６】図４のダイレクト・メモリ・アクセス・コン
トローラの第１７動作モードを示している。

【図３７】図４のダイレクト・メモリ・アクセス・コン
トローラの第１８動作モードを示している。

【図３８】図４のダイレクト・メモリ・アクセス・コン
トローラの第１８動作モードを示している。

【図３９】ＤＭＡ前処理ルーチンを示すフローチャート
である。

【図４０】ＤＭＡ後処理ルーチンを示すフローチャート
である。

【符号の説明】

２ＣＰＵ３システムＲＡＭ４ＰＣＩブリッジ５グラフィックス／ＩＯシステム６液晶ディスプレイパネル７ＵＭＡＳＤＲＡＭ８システムバス９ＰＣＩバス１１ＰＣＩ／ＭＰＸインタフェース１２ダイレクト・メモリ・アクセス・コントローラ１３メモリ・インタフェース１４グラフィックス・エンジン１５ビデオ入力インタフェース１６デジタル・フラット・パネル・インタフェース１７ＡＴＡＰＩインタフェース２０ピクセルバス２１レジスタバス５４割込みコンセントレート６１ＦＩＦＯ６２システム・インタフェース６４レジスタバス・インタフェース６６ＤＭＡカウントレジスタ６７チャンネル・レジスタ６８制御レジスタ６９ＭＵＸ７０ＰＩＯバイパス・チャンネル７１割込みユニット

Claims

【特許請求の範囲】

【請求項１】バースト転送モードで動作可能なバスと
単一の転送モード・バスとをブリッジするためのバース
トモード・データ転送プロキシになることを特徴とする
コンピュータ・システム・コンポーネント。
【請求項２】請求項１に記載のコンピュータ・システ
ム・コンポーネントにおいて、遠隔からプログラム可能な制御レジスタ手段と、バーストモード・バスと単一の転送モード・バスとの間
でデータ転送をバッファリングするための複数のバッフ
ァと、前記制御レジスタ手段内の制御データに依存して動作可
能であり、前記バッファを第１バーストモード・バスに
インタフェースで連結する第１バーストモード・バス・
インタフェースと、前記制御レジスタ手段内の制御データに依存して動作可
能であり、前記バッファを単一の転送モード・バスにイ
ンタフェースで連結するための単一の転送モード・バス
・インタフェースとを備えることを特徴とするコンピュ
ータ・システム・コンポーネント。
【請求項３】請求項２に記載のコンピュータ・システ
ム・コンポーネントにおいて、前記制御レジスタ手段内の制御データに依存して動作可
能であり、前記バッファを第２バーストモード・バスに
インタフェースで連結するための第２バーストモード・
バス・インタフェースを有することを特徴とするコンピ
ュータ・システム・コンポーネント。
【請求項４】請求項２または３に記載のコンピュータ
・システム・コンポーネントにおいて、前記バッファが複数のＦＩＦＯから成ることを特徴とす
るコンピュータ・システム・コンポーネント。
【請求項５】請求項２，３または４に記載のコンピュ
ータ・システム・コンポーネントにおいて、前記バッファがランダム・アクセス・メモリのセルによ
って実施されることを特徴とするコンピュータ・システ
ム・コンポーネント。
【請求項６】請求項５に記載のコンピュータ・システ
ム・コンポーネントにおいて、前記ランダム・アクセス・メモリはデュアルポート・ラ
ンダム・アクセス・メモリであり、前記第１バーストモ
ード・バス・インタフェースと前記単一の転送モード・
インタフェースとは前記ランダム・アクセス・メモリの
一方のポートを共用し、前記第２バーストモード・バス
・インタフェースは前記ランダム・アクセス・メモリの
他方のポートを使用することを特徴とするコンピュータ
・システム・コンポーネント。
【請求項７】請求項５または６に記載のコンピュータ
・システム・コンポーネントにおいて、前記ランダム・アクセス・メモリ内の前記ＦＩＦＯの位
置およびサイズは前記制御レジスタ手段内のデータによ
って規定されることを特徴とするコンピュータ・システ
ム・コンポーネント。
【請求項８】請求項５，６または７に記載のコンピュ
ータ・システム・コンポーネントにおいて、前記第１バーストモード・バス・インタフェースは、前
記制御レジスタ手段により、遠隔デバイスが前記バッフ
ァの１つを形成するセルにデータのバーストを直接書き
込み可能なように構成されていることを特徴とするコン
ピュータ・システム・コンポーネント。
【請求項９】請求項５，６または７に記載のコンピュ
ータ・システム・コンポーネントにおいて、前記第１バーストモード・バス・インタフェースは、前
記制御レジスタ手段により、遠隔デバイスが前記バッフ
ァの１つを形成するセルからデータのバーストを直接読
み出し可能なように構成されていることを特徴とするコ
ンピュータ・システム・コンポーネント。
【請求項１０】請求項５〜９のいずれか一項に記載の
コンピュータ・システム・コンポーネントにおいて、前記バーストモード・バス・インタフェースは、前記制
御レジスタ手段により、前記バッファの１つからデータ
のバーストを読み出し、それを遠隔アドレスにバースト
モード・バスを介して書き込むように構成され、前記遠
隔アドレスと前記バッファとは前記制御レジスタ手段内
のデータによって決定されることを特徴とするコンピュ
ータ・システム・コンポーネント。
【請求項１１】請求項５〜１０のいずれか一項に記載
のコンピュータ・システム・コンポーネントにおいて、前記バーストモード・バス・インタフェースは、前記制
御レジスタ手段により、バーストモード・バスを介して
遠隔アドレスからデータのバーストを読み出し、それを
前記バッファの１つに書き込むように構成され、前記遠
隔アドレスと前記バッファとは前記制御レジスタ手段内
のデータによって決定されることを特徴とするコンピュ
ータ・システム・コンポーネント。
【請求項１２】請求項４〜１１のいずれか一項に記載
のコンピュータ・システム・コンポーネントにおいて、前記単一の転送モード・バス・インタフェースは、ＦＩ
ＦＯのヘッドからデータを読み出し、それを遠隔アドレ
スに書き込むために構成され、ＦＩＦＯにより識別され
て、単一の転送モード・バスを介して前記制御レジスタ
手段により提供されたマッピングをアドレス指定するこ
とを特徴とするコンピュータ・システム・コンポーネン
ト。
【請求項１３】請求項４〜１２のいずれか一項に記載
のコンピュータ・システム・コンポーネントにおいて、ダイレクト・メモリ・アクセスリクエスト信号に応答す
るダイレクト・メモリ・アクセス制御手段を有し、前記
単一の転送モード・バス・インタフェースが、前記ダイ
レクト・メモリ・アクセス制御手段によって受信された
ダイレクト・メモリ・アクセスリクエスト信号に応答し
て動作可能であり、遠隔アドレスから単一の転送モード
・バスを介して前記ＦＩＦＯの１つにデータを転送する
ことを特徴とするコンピュータ・システム・コンポーネ
ント。
【請求項１４】請求項１３に記載のコンピュータ・シ
ステム・コンポーネントにおいて、前記制御レジスタ手段がプログラム可能であり、前記Ｆ
ＩＦＯがダイレクト・メモリ・アクセスリクエスト信号
のソースに依存して選択されるようにすることを特徴と
するコンピュータ・システム・コンポーネント。
【請求項１５】請求項４〜１４のいずれか一項に記載
のコンピュータ・システム・コンポーネントにおいて、ダイレクト・メモリ・アクセスリクエスト信号に応答す
るダイレクト・メモリ・アクセス制御手段を有し、前記
単一の転送モード・バス・インタフェースが、前記ダイ
レクト・メモリ・アクセス制御手段によって受信された
ダイレクト・メモリ・アクセスリクエスト信号に応答し
て動作可能であり、遠隔アドレスから単一の転送モード
・バスを介して前記ＦＩＦＯの１つにデータを転送する
ことを特徴とするコンピュータ・システム・コンポーネ
ント。
【請求項１６】請求項１５に記載のコンピュータ・シ
ステム・コンポーネントにおいて、前記制御レジスタ手段がプログラム可能であり、前記Ｆ
ＩＦＯがダイレクト・メモリ・アクセスリクエスト信号
のソースに依存して選択されるようにすることを特徴と
するコンピュータ・システム・コンポーネント。
【請求項１７】請求項４〜１６のいずれか一項に記載
のコンピュータ・システム・コンポーネントにおいて、前記第１バーストモード・バス・インタフェースと前記
単一の転送モード・バス・インタフェースとを構成し
て、前記第１バーストモード・バス・インタフェースに
接続されたバーストモード・バスと前記単一の転送モー
ド・バス・インタフェースに接続された単一の転送モー
ド・バスとの間に単一の転送モード転送のために前記Ｆ
ＩＦＯをバイパスすることを特徴とするコンピュータ・
システム・コンポーネント。
【請求項１８】請求項１７に記載のコンピュータ・シ
ステム・コンポーネントにおいて、バーストモード・バス・インタフェースは、関連するア
ドレス信号によってバーストモード転送と前記単一の転
送モード転送とを識別することを特徴とするコンピュー
タ・システム・コンポーネント。
【請求項１９】請求項１７または１８に記載のコンピ
ュータ・システム・コンポーネントにおいて、前記単一の転送モード・バス・インタフェースを構成し
て、前記第１バーストモード・バス・インタフェースに
接続されたバーストモード・バスから、単一転送モード
転送用に接続された単一のモード転送バスへのアクセス
を制限することを特徴とするコンピュータ・システム・
コンポーネント。
【請求項２０】請求項１９に記載のコンピュータ・シ
ステム・コンポーネントにおいて、前記単一の転送モード・バス・インタフェースが、１ク
ロックの各サイクルに対して前記制御レジスタ手段の所
定の１つの中で、ある値までカウンタを増大させ、増大させている間に、単一の転送モード転送が起こり、
前記ＦＩＦＯをバイパスし、前記制御レジスタ手段の所
定の１つの中で規定されたしきい値にカウントが達する
時に、前記単一の転送モード・バスへのアクセスを防止
するようにし、そのような単一の転送モード転送が起こらない時に、前
記カウントが前記クロックの各サイクルに対して１まで
減少させられることを特徴とするコンピュータ・システ
ム・コンポーネント。
【請求項２１】コンピュータ装置内で使用するための
周辺回路であって、請求項３〜２０のいずれか一項に記
載されたコンピュータ・システム・コンポーネントと、前記コンピュータ・システム・コンポーネントの前記第
２バーストモード・バス・インタフェースに接続された
第１バーストモード・バスと、前記コンピュータ・システム・コンポーネントの前記単
一の転送モード・バス・インタフェースに接続された単
一の転送モード・バスと、第２バーストモード・バスに前記周辺回路をインタフェ
ースで連結するためのインタフェース回路とを備え、前記インタフェース回路を介してデータ転送に関連され
るアドレスに依存して、前記第１バーストモード・バス
を、または、前記コンピュータ・システム・コンポーネ
ントの前記第１バーストモード・バス・インタフェース
を前記第２バーストモード・バスに有効的に接続するこ
とを特徴とする周辺回路。
【請求項２２】請求項２１に記載の周辺回路におい
て、前記第１バーストモード・バスを介してアクセス可能な
ＳＤＲＡＭを有することを特徴とする周辺回路。
【請求項２３】請求項２１または２２に記載の周辺回
路において、信号データの転送用に前記第１バーストモード・バスへ
の直接アクセスと、制御データの転送用に前記単一の転
送モード・バスへの直接アクセスとを備えるサブシステ
ムを有することを特徴とする周辺回路。
【請求項２４】請求項２１，２２または２３に記載の
周辺回路において、信号データと制御データとの転送用に前記単一の転送モ
ード・バスへの直接アクセスを備えるサブシステムを有
することを特徴とする周辺回路。
【請求項２５】中央処理装置と、前記中央処理装置に
アクセス可能なバーストモード・バスと、請求項２１〜
２４のいずれか一項に記載された周辺回路とを有するコ
ンピュータ・システムであって、前記インタフェース回路が、前記第１バーストモード・
バスと前記コンピュータ・システム・コンポーネントと
に、前記中央処理装置にアクセス可能な前記バーストモ
ード・バスをインタフェースで連結することを特徴とす
るコンピュータ・システム。