JP2003182575A - 列車制御用通信装置 - Google Patents
列車制御用通信装置Info
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- Y02T—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO TRANSPORTATION
- Y02T90/00—Enabling technologies or technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02T90/10—Technologies relating to charging of electric vehicles
- Y02T90/16—Information or communication technologies improving the operation of electric vehicles
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- Electric Propulsion And Braking For Vehicles (AREA)
- Train Traffic Observation, Control, And Security (AREA)
Abstract
(57)【要約】
【課題】 メモリ内の情報が次に受信される情報で上書
きされるのを防止できるようにする。 【解決手段】 所定の列車制御用情報を含むフレームを
所定の間隔を保って順次受信し、その受信したフレーム
に基づいて所定の列車制御用演算処理を行って所定の列
車制御を行う列車制御用通信装置において、受信したフ
レームを１個ずつ記憶する複数の記憶部と、前記複数の
記憶部のうちの一つの記憶部に記憶されているフレーム
を読取っている間に、他の残りの記憶部の一つに次に受
信したフレームを記憶させる記憶部制御手段とからな
る。
きされるのを防止できるようにする。 【解決手段】 所定の列車制御用情報を含むフレームを
所定の間隔を保って順次受信し、その受信したフレーム
に基づいて所定の列車制御用演算処理を行って所定の列
車制御を行う列車制御用通信装置において、受信したフ
レームを１個ずつ記憶する複数の記憶部と、前記複数の
記憶部のうちの一つの記憶部に記憶されているフレーム
を読取っている間に、他の残りの記憶部の一つに次に受
信したフレームを記憶させる記憶部制御手段とからな
る。
Description
【０００１】
【発明の属する技術分野】本発明は、地上から車上へ、
車上から地上へ、あるいは軌道回路を形成するレールの
始端側から終端側へ所定の列車制御用情報を伝送する列
車制御用通信装置に係り、特に、所定の列車制御用情報
を含むフレームを連続して受信できるようにしたものに
関する。
車上から地上へ、あるいは軌道回路を形成するレールの
始端側から終端側へ所定の列車制御用情報を伝送する列
車制御用通信装置に係り、特に、所定の列車制御用情報
を含むフレームを連続して受信できるようにしたものに
関する。
【０００２】
【従来の技術】図３は、従来の地上から車上（列車）へ
所定の列車制御用情報を伝送する列車制御用通信装置を
示していて、列車イの走行するレールｒの所定位置の近
傍に地上子（アンテナ）１を有する地上装置２が設置さ
れている。ここに示される地上装置２は、列車イが地上
側から所定の列車制御用情報を得て所定の速度パターン
を生成して列車イを走行制御する、いわゆるＡＴＳ−Ｐ
の列車制御を行うための情報を車上に向けて送出できる
ように構成されている。すなわち、この地上装置２は、
列車イの前方方向（図３の例では、列車イよりも右側の
方向）の所定位置に設けられている図示しない信号機の
現示情報及び地上子１からその信号機までの距離情報を
変調処理して地上子１から車上に向けて送出できるよう
に構成されている。
所定の列車制御用情報を伝送する列車制御用通信装置を
示していて、列車イの走行するレールｒの所定位置の近
傍に地上子（アンテナ）１を有する地上装置２が設置さ
れている。ここに示される地上装置２は、列車イが地上
側から所定の列車制御用情報を得て所定の速度パターン
を生成して列車イを走行制御する、いわゆるＡＴＳ−Ｐ
の列車制御を行うための情報を車上に向けて送出できる
ように構成されている。すなわち、この地上装置２は、
列車イの前方方向（図３の例では、列車イよりも右側の
方向）の所定位置に設けられている図示しない信号機の
現示情報及び地上子１からその信号機までの距離情報を
変調処理して地上子１から車上に向けて送出できるよう
に構成されている。
【０００３】列車イには、地上子１に接近したときにそ
の地上子１から送出されている信号を受信する車上子
（アンテナ）１０と、その車上子１０で受信した信号を
処理して列車イの制御信号を出力する車上装置ａとが設
けられている。
の地上子１から送出されている信号を受信する車上子
（アンテナ）１０と、その車上子１０で受信した信号を
処理して列車イの制御信号を出力する車上装置ａとが設
けられている。
【０００４】図４（ａ）は、車上装置ａの概略構成を示
すブロック図である。この車上装置ａにおいては、受信
回路１１において、車上子１０で受信した信号を増幅処
理及びフィルタ処理を行うとともに復調処理して、地上
側（地上装置２側）から送出された情報を抽出できるよ
うに構成されている。図４（ｂ）は、その抽出された信
号の状態を模式的に示したもので、その形態は、上述の
信号機の現示情報及び信号機までの距離情報を中間に有
し、その情報の前に開始フラグを、そして、その情報の
終りに終了フラグを有するフレーム構成であり、このよ
うなフレームＦ1 ，Ｆ2 …が所定の間隔を保ってＬＳＩ
から形成される伝送回路１２に入力されるように構成さ
れている。
すブロック図である。この車上装置ａにおいては、受信
回路１１において、車上子１０で受信した信号を増幅処
理及びフィルタ処理を行うとともに復調処理して、地上
側（地上装置２側）から送出された情報を抽出できるよ
うに構成されている。図４（ｂ）は、その抽出された信
号の状態を模式的に示したもので、その形態は、上述の
信号機の現示情報及び信号機までの距離情報を中間に有
し、その情報の前に開始フラグを、そして、その情報の
終りに終了フラグを有するフレーム構成であり、このよ
うなフレームＦ1 ，Ｆ2 …が所定の間隔を保ってＬＳＩ
から形成される伝送回路１２に入力されるように構成さ
れている。
【０００５】図４（ａ）中、Ｍは、フレームＦ1 ，Ｆ2
…を記憶することのできるメモリであり、１３は、ＣＰ
Ｕを中心に構成された演算回路１３である。演算回路１
３は、各フレームＦ1 ，Ｆ2 …の終了フラグにより伝送
回路から出力される割込信号によりメモリＭに記憶（格
納）されているデータ及び図示しないメモリに格納され
ているシステムプログラムを用いて現時点（地上子１の
位置）から信号機までの速度パターンを生成し、その生
成された速度パターン及び図示しない速度発電機から入
力した列車速度情報に基づいてブレーキ駆動信号等の所
定の制御信号を出力できるように構成されている。
…を記憶することのできるメモリであり、１３は、ＣＰ
Ｕを中心に構成された演算回路１３である。演算回路１
３は、各フレームＦ1 ，Ｆ2 …の終了フラグにより伝送
回路から出力される割込信号によりメモリＭに記憶（格
納）されているデータ及び図示しないメモリに格納され
ているシステムプログラムを用いて現時点（地上子１の
位置）から信号機までの速度パターンを生成し、その生
成された速度パターン及び図示しない速度発電機から入
力した列車速度情報に基づいてブレーキ駆動信号等の所
定の制御信号を出力できるように構成されている。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来の列車制御用通信装置においては、演算回路がメモリ
からフレーム（データ）を読取中に、次のフレームがそ
のメモリに記憶されると、読取中のフレームが上書きさ
れてデータが破壊されてしまい、所定の演算処理ができ
なくなるという不都合が発生してしまう。このような不
都合は、特に、演算回路の割込処理が複数存在したり、
演算回路（ＣＰＵ）の処理速度が遅い場合に生じやす
い。
来の列車制御用通信装置においては、演算回路がメモリ
からフレーム（データ）を読取中に、次のフレームがそ
のメモリに記憶されると、読取中のフレームが上書きさ
れてデータが破壊されてしまい、所定の演算処理ができ
なくなるという不都合が発生してしまう。このような不
都合は、特に、演算回路の割込処理が複数存在したり、
演算回路（ＣＰＵ）の処理速度が遅い場合に生じやす
い。
【０００７】このような不都合を防止するために、処理
能力が大きく、さらに、処理速度の速い演算回路（ＣＰ
Ｕ）にすることも考えられるが、コストが高くなるとい
う新たな問題点が発生してしまう。また、フレームの間
隔を大きくすることも考えられるが、この場合は、演算
回路からの演算結果の出力が遅くなるだけでなく、地上
子から車上子へ、あるいは、車上子から地上子への情報
の送信が列車の速度が速くなると十分にできなくなると
いう新たな問題点が発生してしまう。
能力が大きく、さらに、処理速度の速い演算回路（ＣＰ
Ｕ）にすることも考えられるが、コストが高くなるとい
う新たな問題点が発生してしまう。また、フレームの間
隔を大きくすることも考えられるが、この場合は、演算
回路からの演算結果の出力が遅くなるだけでなく、地上
子から車上子へ、あるいは、車上子から地上子への情報
の送信が列車の速度が速くなると十分にできなくなると
いう新たな問題点が発生してしまう。
【０００８】そこで、本発明は、上記欠点を解決するた
めになされたものであって、その目的は、フレーム（デ
ータ）が破壊されることなく連続して受信することので
きる列車制御用通信装置を提供することにある。
めになされたものであって、その目的は、フレーム（デ
ータ）が破壊されることなく連続して受信することので
きる列車制御用通信装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明に係る列車制御用
通信装置は、上記目的を達成するために、請求項１に記
載の列車制御用通信装置は、所定の列車制御用情報を含
むフレームを所定の間隔を保って順次受信し、その受信
したフレームに基づいて所定の列車制御用演算処理を行
って所定の列車制御を行う列車制御用通信装置におい
て、受信したフレームを１個ずつ記憶する複数の記憶部
と、その複数の記憶部のうちの一つの記憶部に記憶され
ているフレームを読取っている間に、他の残りの記憶部
の一つに次に受信したフレームを記憶させる記憶部制御
手段と、を有することを特徴としている。本発明の請求
項２に記載の列車制御用通信装置は、複数の記憶部は２
個からなることを特徴としている。
通信装置は、上記目的を達成するために、請求項１に記
載の列車制御用通信装置は、所定の列車制御用情報を含
むフレームを所定の間隔を保って順次受信し、その受信
したフレームに基づいて所定の列車制御用演算処理を行
って所定の列車制御を行う列車制御用通信装置におい
て、受信したフレームを１個ずつ記憶する複数の記憶部
と、その複数の記憶部のうちの一つの記憶部に記憶され
ているフレームを読取っている間に、他の残りの記憶部
の一つに次に受信したフレームを記憶させる記憶部制御
手段と、を有することを特徴としている。本発明の請求
項２に記載の列車制御用通信装置は、複数の記憶部は２
個からなることを特徴としている。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１（ａ）は、一実施の形態に係
る列車制御用通信装置のブロック図であって、ここで
は、上記図３に示される車上装置ａに適用された列車制
御用通信装置として説明する。なお、上記図４（ａ），
（ｂ）と同一構成要素には同一符号を付して説明する。
に基づいて説明する。図１（ａ）は、一実施の形態に係
る列車制御用通信装置のブロック図であって、ここで
は、上記図３に示される車上装置ａに適用された列車制
御用通信装置として説明する。なお、上記図４（ａ），
（ｂ）と同一構成要素には同一符号を付して説明する。
【００１１】図４（ａ）では省略されているが、車上子
１０には、上記図３に示される地上子１から送出される
情報が受信できるように構成されている。そして、受信
回路１１においては、車上子１０で受信した信号を増幅
処理及びフィルタ処理を行うとともに復調処理して、地
上側（地上装置２側）から送出された情報を抽出できる
ように構成されている。図１（ｂ）は、その抽出された
信号の状態を模式的に示したもので、その形態は、上述
の信号機の現示情報及び信号機までの距離情報を中間に
有し、その情報の前に開始フラグを、そして、その情報
の終りに終了フラグを有するフレーム構成であり、この
ようなフレームＦ1 ，Ｆ2 …が所定の間隔を保ってＬＳ
Ｉから形成される伝送回路（以下、伝送ＬＳＩというと
きもある。）３に入力されるように構成されている。
１０には、上記図３に示される地上子１から送出される
情報が受信できるように構成されている。そして、受信
回路１１においては、車上子１０で受信した信号を増幅
処理及びフィルタ処理を行うとともに復調処理して、地
上側（地上装置２側）から送出された情報を抽出できる
ように構成されている。図１（ｂ）は、その抽出された
信号の状態を模式的に示したもので、その形態は、上述
の信号機の現示情報及び信号機までの距離情報を中間に
有し、その情報の前に開始フラグを、そして、その情報
の終りに終了フラグを有するフレーム構成であり、この
ようなフレームＦ1 ，Ｆ2 …が所定の間隔を保ってＬＳ
Ｉから形成される伝送回路（以下、伝送ＬＳＩというと
きもある。）３に入力されるように構成されている。
【００１２】図１（ａ）中、Ｍ1 ，Ｍ2 は、フレームＦ
1 ，Ｆ2 …を記憶することのできるメモリであり、伝送
回路３からの選択信号によりフレームＦ1 ，Ｆ2 …を選
択して記憶できるように構成されている。図１（ａ）
中、４は、ＣＰＵを中心に構成された演算回路（以下、
ＣＰＵというときもある。）であって、メモリＭ1 又は
Ｍ2 に記憶（格納）されているデータ及び図示しないメ
モリに格納されているシステムプログラムを用いて現時
点（地上子１の位置）から信号機までの速度パターンを
生成し、その生成された速度パターン及び図示しない速
度発電機から入力した列車速度情報に基づいてブレーキ
駆動信号等の所定の制御信号を出力できるように構成さ
れている。
1 ，Ｆ2 …を記憶することのできるメモリであり、伝送
回路３からの選択信号によりフレームＦ1 ，Ｆ2 …を選
択して記憶できるように構成されている。図１（ａ）
中、４は、ＣＰＵを中心に構成された演算回路（以下、
ＣＰＵというときもある。）であって、メモリＭ1 又は
Ｍ2 に記憶（格納）されているデータ及び図示しないメ
モリに格納されているシステムプログラムを用いて現時
点（地上子１の位置）から信号機までの速度パターンを
生成し、その生成された速度パターン及び図示しない速
度発電機から入力した列車速度情報に基づいてブレーキ
駆動信号等の所定の制御信号を出力できるように構成さ
れている。
【００１３】以下、図２（ａ），（ｂ）のフローチャー
トを用いて制御動作について説明する。図２（ａ）は、
ＣＰＵ４がメモリＭ1 ，Ｍ2 に記憶されているデータを
読込むときの処理を示している。すなわち、このＣＰＵ
４の読取りは、伝送ＬＳＩ３から割込出力があったとき
に行われる（ステップ１００、ステップ１０２肯定。以
下、ステップを「Ｓ」とする。）。そして、ＣＰＵ４の
図示しないメモリに記憶されているフラグが０のとき
は、メモリＭ1 に記憶されているデータが読取られ（Ｓ
１０４肯定、Ｓ１０６）、また、そのフラグが１のとき
は、メモリＭ2 に記憶されているデータが読取られるよ
うに構成されている（Ｓ１０４否定、Ｓ１０８）。
トを用いて制御動作について説明する。図２（ａ）は、
ＣＰＵ４がメモリＭ1 ，Ｍ2 に記憶されているデータを
読込むときの処理を示している。すなわち、このＣＰＵ
４の読取りは、伝送ＬＳＩ３から割込出力があったとき
に行われる（ステップ１００、ステップ１０２肯定。以
下、ステップを「Ｓ」とする。）。そして、ＣＰＵ４の
図示しないメモリに記憶されているフラグが０のとき
は、メモリＭ1 に記憶されているデータが読取られ（Ｓ
１０４肯定、Ｓ１０６）、また、そのフラグが１のとき
は、メモリＭ2 に記憶されているデータが読取られるよ
うに構成されている（Ｓ１０４否定、Ｓ１０８）。
【００１４】次に、図２（ｂ）のフローチャートを用い
て伝送ＬＳＩ３の制御動作について説明する。今、メモ
リＭ1 ，Ｍ2 にフレームが記憶されていない状態におい
て、すなわち、ＣＰＵ４のフラグメモリが０の状態にお
いて、列車イが地上子１側に向けて走行しているものと
する。そして、列車イの車上子１０が地上子１の交信範
囲まで接近すると、受信回路１１には地上側からの信号
が受信され、伝送回路３には、図１（ｂ）に示されるよ
うに、互いに所定の間隔を保ったフレームＦ1，Ｆ2 …
が受信される（Ｓ２００、Ｓ２０２肯定）。
て伝送ＬＳＩ３の制御動作について説明する。今、メモ
リＭ1 ，Ｍ2 にフレームが記憶されていない状態におい
て、すなわち、ＣＰＵ４のフラグメモリが０の状態にお
いて、列車イが地上子１側に向けて走行しているものと
する。そして、列車イの車上子１０が地上子１の交信範
囲まで接近すると、受信回路１１には地上側からの信号
が受信され、伝送回路３には、図１（ｂ）に示されるよ
うに、互いに所定の間隔を保ったフレームＦ1，Ｆ2 …
が受信される（Ｓ２００、Ｓ２０２肯定）。
【００１５】伝送ＬＳＩ３に最初に受信されたフレーム
Ｆ1 は、その伝送ＬＳＩ３からのメモリＭ1 に対する選
択信号により１バイト受信される毎にメモリＭ1 に記憶
（格納）される（Ｓ２０４肯定、Ｓ２０６）。フレーム
Ｆ1 のエンドフラグ（図１（ｂ）では終了フラグ）がメ
モリＭ1 に記憶されると、すなわち、フレームＦ1の書
込みが終了すると（Ｓ２０８肯定）、フラグＭが１とな
り（Ｓ２１０）、伝送ＬＳＩ３からＣＰＵ４に対して割
込が行われ、これにより、ＣＰＵ４は、メモリＭ1 に記
憶されているデータの読取りを開始する（Ｓ１０６参
照）。
Ｆ1 は、その伝送ＬＳＩ３からのメモリＭ1 に対する選
択信号により１バイト受信される毎にメモリＭ1 に記憶
（格納）される（Ｓ２０４肯定、Ｓ２０６）。フレーム
Ｆ1 のエンドフラグ（図１（ｂ）では終了フラグ）がメ
モリＭ1 に記憶されると、すなわち、フレームＦ1の書
込みが終了すると（Ｓ２０８肯定）、フラグＭが１とな
り（Ｓ２１０）、伝送ＬＳＩ３からＣＰＵ４に対して割
込が行われ、これにより、ＣＰＵ４は、メモリＭ1 に記
憶されているデータの読取りを開始する（Ｓ１０６参
照）。
【００１６】次に、フレームＦ1 が伝送ＬＳＩ３に受信
されると（Ｓ２０４否定）、その伝送ＬＳＩ３からのメ
モリＭ2 に対する選択信号により１バイト受信される毎
にメモリＭ2 に記憶される（Ｓ２１４）。そして、フレ
ームＦ2 のエンドフラグがメモリＭ2 に記憶されると、
すなわち、フレームＦ2 の書込みが終了すると（Ｓ２１
６肯定）、フラグＭが０となり（Ｓ２１８）、伝送ＬＳ
Ｉ３からＣＰＵ４に対して割込が行われ、これにより、
ＣＰＵ４は、メモリＭ2 に記憶されているデータの読取
りを開始する（Ｓ１０８参照）。
されると（Ｓ２０４否定）、その伝送ＬＳＩ３からのメ
モリＭ2 に対する選択信号により１バイト受信される毎
にメモリＭ2 に記憶される（Ｓ２１４）。そして、フレ
ームＦ2 のエンドフラグがメモリＭ2 に記憶されると、
すなわち、フレームＦ2 の書込みが終了すると（Ｓ２１
６肯定）、フラグＭが０となり（Ｓ２１８）、伝送ＬＳ
Ｉ３からＣＰＵ４に対して割込が行われ、これにより、
ＣＰＵ４は、メモリＭ2 に記憶されているデータの読取
りを開始する（Ｓ１０８参照）。
【００１７】フレームＦ2 の次に受信されるフレームＦ
3 は、メモリＭ1 にに記憶され、そのフレームＦ3 の次
に受信されるフレームＦ4 は、メモリＭ2 に記憶され、
続いて受信されるフレームＦ5 ，Ｆ6 …は、メモリＭ1
，Ｍ2 に交互に記憶される。
3 は、メモリＭ1 にに記憶され、そのフレームＦ3 の次
に受信されるフレームＦ4 は、メモリＭ2 に記憶され、
続いて受信されるフレームＦ5 ，Ｆ6 …は、メモリＭ1
，Ｍ2 に交互に記憶される。
【００１８】上述のように、上記構成の列車制御用通信
装置では、２つのメモリＭ1 ，Ｍ2を用いるので、次に
受信されるフレームによりそれまでに記憶されているフ
レームが上書きされるという不都合を効果的に防止する
ことができる。
装置では、２つのメモリＭ1 ，Ｍ2を用いるので、次に
受信されるフレームによりそれまでに記憶されているフ
レームが上書きされるという不都合を効果的に防止する
ことができる。
【００１９】なお、上述の例では、本発明をＡＴＳ−Ｐ
に適用した例を示したが、ＡＴＣに適用した場合は、車
上子１０は、レールｒからＡＴＣ信号を受信することと
なる。そして、演算回路４では、受信した情報に基づい
て列車イの速度制御等の制御信号を出力することとな
る。また、本発明が軌道回路を用いた列車検知装置（Ｔ
Ｄ）に適用されたときは、その軌道回路を形成するレー
ルの終端側から受信回路１１にそのレールの始端側に印
加された情報が入力される。そして、演算回路４は、レ
ールに印加されたと同じ情報を検出したときは列車なし
の検知信号を出力し、その情報を検出しないときは列車
有りの検知信号を出力することとなる。
に適用した例を示したが、ＡＴＣに適用した場合は、車
上子１０は、レールｒからＡＴＣ信号を受信することと
なる。そして、演算回路４では、受信した情報に基づい
て列車イの速度制御等の制御信号を出力することとな
る。また、本発明が軌道回路を用いた列車検知装置（Ｔ
Ｄ）に適用されたときは、その軌道回路を形成するレー
ルの終端側から受信回路１１にそのレールの始端側に印
加された情報が入力される。そして、演算回路４は、レ
ールに印加されたと同じ情報を検出したときは列車なし
の検知信号を出力し、その情報を検出しないときは列車
有りの検知信号を出力することとなる。
【００２０】上述の例では、メモリを２個としたが、３
個以上とすることもできる。しかし、列車制御を行う上
ではメモリ２個で十分に対処することができる。
個以上とすることもできる。しかし、列車制御を行う上
ではメモリ２個で十分に対処することができる。
【００２１】
【発明の効果】本発明の請求項１に記載の列車制御用通
信装置は、受信したフレームを１個ずつ記憶する複数の
記憶部と、その複数の記憶部のうちの一つの記憶部に記
憶されているフレームを読取っている間に、他の残りの
記憶部の一つに次に受信したフレームを記憶させる記憶
部制御手段とからなるので、メモリに記憶されているフ
レームが次に受信されるフレームで上書きされるのを効
果的に防止することができる。本発明の請求項２に記載
の列車制御用通信装置は、複数の記憶部は２個からなる
ので、列車制御に十分に対処することができる。
信装置は、受信したフレームを１個ずつ記憶する複数の
記憶部と、その複数の記憶部のうちの一つの記憶部に記
憶されているフレームを読取っている間に、他の残りの
記憶部の一つに次に受信したフレームを記憶させる記憶
部制御手段とからなるので、メモリに記憶されているフ
レームが次に受信されるフレームで上書きされるのを効
果的に防止することができる。本発明の請求項２に記載
の列車制御用通信装置は、複数の記憶部は２個からなる
ので、列車制御に十分に対処することができる。
【図１】（ａ）は、本発明に係る列車制御用通信装置を
ＡＴＳ−Ｐに適用したときの車上装置部分の概略構成を
示すブロック図、（ｂ）は、フレームの構成を示す説明
図である。
ＡＴＳ−Ｐに適用したときの車上装置部分の概略構成を
示すブロック図、（ｂ）は、フレームの構成を示す説明
図である。
【図２】制御動作を示すフローチャートである。
【図３】ＡＴＳ−Ｐの地上装置及び車上装置の概略図で
ある。
ある。
【図４】（ａ）は、従来の列車制御用通信装置をＡＴＳ
−Ｐに適用したときの車上装置部分の概略構成を示すブ
ロック図、（ｂ）は、フレームの構成を示す説明図であ
る。
−Ｐに適用したときの車上装置部分の概略構成を示すブ
ロック図、（ｂ）は、フレームの構成を示す説明図であ
る。
１ 地上子
２ 地上装置
３ 伝送回路
４ 演算回路
１０ 車上子
１１ 受信回路
ａ 車上装置
Ｍ1 ，Ｍ2 メモリ
Claims (2)
- 【請求項１】 所定の列車制御用情報を含むフレームを
所定の間隔を保って順次受信し、その受信したフレーム
に基づいて所定の列車制御用演算処理を行って所定の列
車制御を行う列車制御用通信装置において、 受信したフレームを１個ずつ記憶する複数の記憶部と、 前記複数の記憶部のうちの一つの記憶部に記憶されてい
るフレームを読取っている間に、他の残りの記憶部の一
つに次に受信したフレームを記憶させる記憶部制御手段
と、 を有することを特徴とする列車制御用通信装置。 - 【請求項２】 請求項１に記載の列車制御用通信装置に
おいて、複数の記憶部は２個からなることを特徴とする
列車制御用通信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001380918A JP2003182575A (ja) | 2001-12-14 | 2001-12-14 | 列車制御用通信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001380918A JP2003182575A (ja) | 2001-12-14 | 2001-12-14 | 列車制御用通信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003182575A true JP2003182575A (ja) | 2003-07-03 |
Family
ID=27591759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001380918A Pending JP2003182575A (ja) | 2001-12-14 | 2001-12-14 | 列車制御用通信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003182575A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016019449A (ja) * | 2014-07-11 | 2016-02-01 | 株式会社デンソー | モータ制御装置およびそれを用いた電動パワーステアリング装置 |
-
2001
- 2001-12-14 JP JP2001380918A patent/JP2003182575A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016019449A (ja) * | 2014-07-11 | 2016-02-01 | 株式会社デンソー | モータ制御装置およびそれを用いた電動パワーステアリング装置 |
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