JP2003179188A - 半導体パッケージ用基板 - Google Patents
半導体パッケージ用基板Info
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Abstract
(57)【要約】
【課題】 パッケージの小型・薄型化に対応可能で、か
つ耐熱性に優れたＢＧＡやＣＳＰなどの半導体パッケー
ジを得ることができる半導体パッケージ用基板を提供す
る。 【解決手段】 第１、第２の接着材層を有する両面接着
材付き絶縁フィルムの第１の接着材面に配線パターンが
形成されており、第１の接着材層厚さ（Ｔ１）及び第２
の接着材層厚さ（Ｔ２）が１５μｍ以下で、かつ厚み比
率（Ｔ１／Ｔ２）が０．３０〜１５．０であり、第２の
接着材層側から配線パターンに達する外部接続用非貫通
孔が形成されている半導体パッケージ用基板。
つ耐熱性に優れたＢＧＡやＣＳＰなどの半導体パッケー
ジを得ることができる半導体パッケージ用基板を提供す
る。 【解決手段】 第１、第２の接着材層を有する両面接着
材付き絶縁フィルムの第１の接着材面に配線パターンが
形成されており、第１の接着材層厚さ（Ｔ１）及び第２
の接着材層厚さ（Ｔ２）が１５μｍ以下で、かつ厚み比
率（Ｔ１／Ｔ２）が０．３０〜１５．０であり、第２の
接着材層側から配線パターンに達する外部接続用非貫通
孔が形成されている半導体パッケージ用基板。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体パッケ−ジ
用基板に関する。
用基板に関する。
【０００２】
【従来の技術】半導体の集積度が向上するに従い、入出
力端子数が増加している。従って、多くの入出力端子数
を有する半導体パッケージが必要になった。一般に、入
出力端子はパッケージの周辺に一列配置するタイプと、
周辺だけでなく内部まで多列に配置するタイプがある。
前者は、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇ
ｅ）が代表的である。これを多端子化する場合は、端子
ピッチを縮小することが必要であるが、０．５ｍｍピッ
チ以下の領域では、配線板との接続に高度な技術が必要
になる。後者のアレイタイプは比較的大きなピッチで端
子配列が可能なため、多ピン化に適している。従来、ア
レイタイプは接続ピンを有するＰＧＡ （Ｐｉｎ Ｇｒ
ｉｄ Ａｒｒａｙ）が一般的であるが、配線板との接続
は挿入型となり、表面実装には適していない。このた
め、表面実装可能なＢＧＡ （ＢａｌｌＧｒｉｄ Ａｒ
ｒａｙ）と称するパッケージが開発されている。また、
パッケージの更なる小型・薄型化に対応するものとし
て、半導体チップとほぼ同等の外形を有する、いわゆる
チップサイズパッケージ（ＣＳＰ； Ｃｈｉｐ Ｓｉｚ
ｅＰａｃｋａｇｅ）も提案されている。こうした各種パ
ッケージを使用するベース基材で大別すると、（１）．
セラミックタイプ、（２）．プリント配線板タイプ及び
（３）．フィルムタイプなどに分類される。
力端子数が増加している。従って、多くの入出力端子数
を有する半導体パッケージが必要になった。一般に、入
出力端子はパッケージの周辺に一列配置するタイプと、
周辺だけでなく内部まで多列に配置するタイプがある。
前者は、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇ
ｅ）が代表的である。これを多端子化する場合は、端子
ピッチを縮小することが必要であるが、０．５ｍｍピッ
チ以下の領域では、配線板との接続に高度な技術が必要
になる。後者のアレイタイプは比較的大きなピッチで端
子配列が可能なため、多ピン化に適している。従来、ア
レイタイプは接続ピンを有するＰＧＡ （Ｐｉｎ Ｇｒ
ｉｄ Ａｒｒａｙ）が一般的であるが、配線板との接続
は挿入型となり、表面実装には適していない。このた
め、表面実装可能なＢＧＡ （ＢａｌｌＧｒｉｄ Ａｒ
ｒａｙ）と称するパッケージが開発されている。また、
パッケージの更なる小型・薄型化に対応するものとし
て、半導体チップとほぼ同等の外形を有する、いわゆる
チップサイズパッケージ（ＣＳＰ； Ｃｈｉｐ Ｓｉｚ
ｅＰａｃｋａｇｅ）も提案されている。こうした各種パ
ッケージを使用するベース基材で大別すると、（１）．
セラミックタイプ、（２）．プリント配線板タイプ及び
（３）．フィルムタイプなどに分類される。
【０００３】このうち、セラミックタイプについては、
従来のＰＧＡに比べるとマザーボードとパッケージ間の
距離が短くなるために、マザーボードとパッケージ間の
熱応力差に起因するパッケージ反りが深刻な問題であ
る。また、プリント配線板タイプについても、基板の耐
熱性などに加えて基板厚さが厚いなどの問題があり、ポ
リイミドフィルムなどの薄くて耐熱性に優れたフィルム
基材をベース基材として適用したパッケージが望まれて
いる。
従来のＰＧＡに比べるとマザーボードとパッケージ間の
距離が短くなるために、マザーボードとパッケージ間の
熱応力差に起因するパッケージ反りが深刻な問題であ
る。また、プリント配線板タイプについても、基板の耐
熱性などに加えて基板厚さが厚いなどの問題があり、ポ
リイミドフィルムなどの薄くて耐熱性に優れたフィルム
基材をベース基材として適用したパッケージが望まれて
いる。
【０００４】
【発明が解決しようとする課題】フィルム基材をパッケ
ージ用ベース基材として適用する場合、実装工程（チッ
プ接続、封止、はんだリフロー等）に耐える耐熱性を有
することと同時に、チップ実装前及びパッケージ化後で
の反りを極力小さくすることが重要な課題である。本発
明はパッケージの小型・薄型化に対応可能で、かつ、耐
熱性に優れたＢＧＡやＣＳＰなどの半導体パッケージの
半導体パッケージ用基板を提供するものである。
ージ用ベース基材として適用する場合、実装工程（チッ
プ接続、封止、はんだリフロー等）に耐える耐熱性を有
することと同時に、チップ実装前及びパッケージ化後で
の反りを極力小さくすることが重要な課題である。本発
明はパッケージの小型・薄型化に対応可能で、かつ、耐
熱性に優れたＢＧＡやＣＳＰなどの半導体パッケージの
半導体パッケージ用基板を提供するものである。
【０００５】
【課題を解決するための手段】本願の発明は、第１、第
２の接着材層を有する両面接着材付き絶縁フィルムの第
１の接着材面に配線パターンが形成されており、第１の
接着材層厚さ（Ｔ１）及び第２の接着材層厚さ（Ｔ２）
が１５μｍ以下で、かつ厚み比率（Ｔ１／Ｔ２）が０．
３０〜１５．０であり、第２の接着材層側から配線パタ
ーンに達する外部接続用非貫通孔が形成されている半導
体パッケージ用基板に関する。この基板に半導体チップ
を基板の配線パターンと電気的に接続させて搭載し、半
導体チップを封止材で封止し、基板の外部接続用非貫通
孔に外部接続端子を設けることにより半導体パッケージ
となる。
２の接着材層を有する両面接着材付き絶縁フィルムの第
１の接着材面に配線パターンが形成されており、第１の
接着材層厚さ（Ｔ１）及び第２の接着材層厚さ（Ｔ２）
が１５μｍ以下で、かつ厚み比率（Ｔ１／Ｔ２）が０．
３０〜１５．０であり、第２の接着材層側から配線パタ
ーンに達する外部接続用非貫通孔が形成されている半導
体パッケージ用基板に関する。この基板に半導体チップ
を基板の配線パターンと電気的に接続させて搭載し、半
導体チップを封止材で封止し、基板の外部接続用非貫通
孔に外部接続端子を設けることにより半導体パッケージ
となる。
【０００６】
【発明の実施の形態】本願の発明の特徴は、絶縁フィル
ムの片面に形成する金属配線パターンの残存面積率や適
用する封止材の熱膨張係数などに応じて、第１及び第２
の接着材層の厚み比率及び接着材表面粗さ比率等を適宜
設定することにより、基板レベル及びパッケージレベル
での反り量を調整することができる点にある。この場
合、第１及び第２の接着材層厚さ（Ｔ１及びＴ２）は１
５μｍ以下で、かつ、厚み比率（Ｔ１／Ｔ２）は０．３
０〜１５．０の範囲にあることが好ましい。
ムの片面に形成する金属配線パターンの残存面積率や適
用する封止材の熱膨張係数などに応じて、第１及び第２
の接着材層の厚み比率及び接着材表面粗さ比率等を適宜
設定することにより、基板レベル及びパッケージレベル
での反り量を調整することができる点にある。この場
合、第１及び第２の接着材層厚さ（Ｔ１及びＴ２）は１
５μｍ以下で、かつ、厚み比率（Ｔ１／Ｔ２）は０．３
０〜１５．０の範囲にあることが好ましい。
【０００７】また、更に好ましくは、第１及び第２の接
着材層表面の最大粗さ（Ｒｔ１及びＲｔ２）が１０μｍ
以下で、かつ、粗さ比率（Ｒｔ１／Ｒｔ２）が０．２５
〜２０．０の範囲にあれば良い。接着材層の厚さは、例
えば、接着材ワニスを塗工する際のギャップや塗工速度
などを調整することにより制御可能である。また、第１
及び第２の接着材層の表面粗さは、それぞれ、接着材と
接する銅箔面や離型基材面の粗度によって調整できる。
着材層表面の最大粗さ（Ｒｔ１及びＲｔ２）が１０μｍ
以下で、かつ、粗さ比率（Ｒｔ１／Ｒｔ２）が０．２５
〜２０．０の範囲にあれば良い。接着材層の厚さは、例
えば、接着材ワニスを塗工する際のギャップや塗工速度
などを調整することにより制御可能である。また、第１
及び第２の接着材層の表面粗さは、それぞれ、接着材と
接する銅箔面や離型基材面の粗度によって調整できる。
【０００８】非貫通孔の形成方法は特に限定するもので
はなく、（１）．公知のドリルやパンチ加工などにより
予め接着材付き絶縁フィルムに貫通孔を設けた後、銅箔
を片面に加熱・加圧することにより貫通孔の片側を塞ぐ
方法、（２）．接着材付きフィルムの片面に銅箔を加熱
・加圧した後、例えば、炭酸ガスレーザ等で銅箔に達す
る非貫通孔を直接形成する方法、（３）．接着材付きフ
ィルムの両面に銅箔を加熱・加圧した後、一方の側の銅
箔をエッチング除去し、（２）．項と同様に直接非貫通
孔を形成する方法などが適用可能である。なお、（２）
及び（３）項においては、非貫通孔は配線パターンを形
成する側の銅箔を配線加工する前に形成しても良いし、
配線パターン形成後に形成しても良い。
はなく、（１）．公知のドリルやパンチ加工などにより
予め接着材付き絶縁フィルムに貫通孔を設けた後、銅箔
を片面に加熱・加圧することにより貫通孔の片側を塞ぐ
方法、（２）．接着材付きフィルムの片面に銅箔を加熱
・加圧した後、例えば、炭酸ガスレーザ等で銅箔に達す
る非貫通孔を直接形成する方法、（３）．接着材付きフ
ィルムの両面に銅箔を加熱・加圧した後、一方の側の銅
箔をエッチング除去し、（２）．項と同様に直接非貫通
孔を形成する方法などが適用可能である。なお、（２）
及び（３）項においては、非貫通孔は配線パターンを形
成する側の銅箔を配線加工する前に形成しても良いし、
配線パターン形成後に形成しても良い。
【０００９】配線パターンの形成方法についても特に限
定されるものではなく、通常の銅箔用エッチング液を適
用したサブトラクト法や金属箔上に配線パターンを予め
電気めっき法で形成しておき、配線パターンを接着材層
中に埋込んで転写した後、金属箔を選択的に除去する方
法などが適用可能である。
定されるものではなく、通常の銅箔用エッチング液を適
用したサブトラクト法や金属箔上に配線パターンを予め
電気めっき法で形成しておき、配線パターンを接着材層
中に埋込んで転写した後、金属箔を選択的に除去する方
法などが適用可能である。
【００１０】一方、チップ電極と配線との導通化方法と
して金ワイヤボンディングやフェースダウンボンディン
グなどが適用可能である。前者の場合は、配線パターン
下部に存在する接着材層の耐熱性及び硬さが重要な要因
であり、ガラス転移点１８０℃以上で、かつ、ワイヤボ
ンディング温度に於ける弾性率が１，０００ＭＰａ以上
であることが好ましい。また、ボンディング時の絶縁基
材温度を熱硬化性接着材のガラス転移点より低い温度で
行なうことにより、よりいっそう安定的なワイヤボンデ
ィングが可能になる。後者の場合は、予め配線上に半導
体チップ電極と接続する金属突起部を形成し、半導体チ
ップ電極を金属突起が設けられている面に面して搭載
し、半導体チップ電極と金属突起とを接続する。この場
合、予め配線領域の所望する部分を熱可塑性ポリイミド
接着材等で覆い、後工程で金属突起部を形成する箇所に
配線に達する非貫通凹部を設け、めっき等で金属突起部
を形成した後、半導体チップ電極と金属突起部とを加熱
・加圧により接続させると同時にチップ電極面を封止し
ても良い。封止に適用する樹脂としては、例えば、直径
１０〜２０μｍ程度のシリカを５〜８０ｗｔ％の範囲で
含有したエポキシ樹脂等が適用可能である。
して金ワイヤボンディングやフェースダウンボンディン
グなどが適用可能である。前者の場合は、配線パターン
下部に存在する接着材層の耐熱性及び硬さが重要な要因
であり、ガラス転移点１８０℃以上で、かつ、ワイヤボ
ンディング温度に於ける弾性率が１，０００ＭＰａ以上
であることが好ましい。また、ボンディング時の絶縁基
材温度を熱硬化性接着材のガラス転移点より低い温度で
行なうことにより、よりいっそう安定的なワイヤボンデ
ィングが可能になる。後者の場合は、予め配線上に半導
体チップ電極と接続する金属突起部を形成し、半導体チ
ップ電極を金属突起が設けられている面に面して搭載
し、半導体チップ電極と金属突起とを接続する。この場
合、予め配線領域の所望する部分を熱可塑性ポリイミド
接着材等で覆い、後工程で金属突起部を形成する箇所に
配線に達する非貫通凹部を設け、めっき等で金属突起部
を形成した後、半導体チップ電極と金属突起部とを加熱
・加圧により接続させると同時にチップ電極面を封止し
ても良い。封止に適用する樹脂としては、例えば、直径
１０〜２０μｍ程度のシリカを５〜８０ｗｔ％の範囲で
含有したエポキシ樹脂等が適用可能である。
【００１１】図１は、本発明の半導体パッケージ用基板
を用いて半導体パッケージを製造する工程の一例を示す
断面図であり、１はポリイミドフィルム、２は第１の接
着材層、３は第２の接着材層、４は貫通孔、５は銅箔、
６は非貫通孔、７は配線パターン、８はダイボンド材、
９は半導体チップ、１０は金ワイヤ、１１は封止材、１
２ははんだボール、１３は半導体パッケージを示す。
を用いて半導体パッケージを製造する工程の一例を示す
断面図であり、１はポリイミドフィルム、２は第１の接
着材層、３は第２の接着材層、４は貫通孔、５は銅箔、
６は非貫通孔、７は配線パターン、８はダイボンド材、
９は半導体チップ、１０は金ワイヤ、１１は封止材、１
２ははんだボール、１３は半導体パッケージを示す。
【００１２】
【発明の効果】本発明により、反りが小さく、かつ、耐
熱性に優れた薄型半導体パッケージが安定的に製造可能
になった。
熱性に優れた薄型半導体パッケージが安定的に製造可能
になった。
【図１】本発明の半導体パッケージ用基板を用いて半導
体パッケージを製造する工程の一例を示す断面図。
体パッケージを製造する工程の一例を示す断面図。
１ ポリイミドフィルム
２ 第１の接着材層
３ 第２の接着材層
４ 貫通孔
５ 銅 箔
６ 非貫通孔
７ 配線パターン
８ ダイボンド材
９ 半導体チップ
１０ 金ワイヤ
１１ 封止材
１２ はんだボール
１３ 半導体パッケージ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 山崎 聡夫
茨城県つくば市和台48 日立化成工業株式
会社筑波開発研究所内
(72)発明者 大畑 洋人
茨城県つくば市和台48 日立化成工業株式
会社筑波開発研究所内
(72)発明者 野村 宏
茨城県下館市大字五所宮1150番地 日立化
成工業株式会社五所宮工場内
(72)発明者 田口 矩之
茨城県つくば市和台48 日立化成工業株式
会社筑波開発研究所内
Claims (3)
- 【請求項１】 第１、第２の接着材層を有する両面接着
材付き絶縁フィルムの第１の接着材面に配線パターンが
形成されており、第１の接着材層厚さ（Ｔ１）及び第２
の接着材層厚さ（Ｔ２）が１５μｍ以下で、かつ厚み比
率（Ｔ１／Ｔ２）が０．３０〜１５．０であり、第２の
接着材層側から配線パターンに達する外部接続用非貫通
孔が形成されている半導体パッケージ用基板。 - 【請求項２】 接着材のガラス転移点が１８０℃以上
で、かつ半導体チップ接続時の絶縁フィルム温度におけ
る接着材の弾性率が１，０００ＭＰａ以上である請求項
１記載の半導体パッケージ用基板。 - 【請求項３】 第１の接着材層表面の最大粗さ（Ｒｔ
１）及び第２の接着材層表面の最大粗さ（Ｒｔ２）が１
０μｍ以下で、かつ粗さ比率（Ｒｔ１／Ｒｔ２）が０．
２５〜２０．０である請求項１又は２記載の半導体パッ
ケージ用基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002347629A JP3760913B2 (ja) | 2002-11-29 | 2002-11-29 | 半導体パッケージ用基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002347629A JP3760913B2 (ja) | 2002-11-29 | 2002-11-29 | 半導体パッケージ用基板 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20552395A Division JP3392992B2 (ja) | 1995-08-11 | 1995-08-11 | 半導体パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003179188A true JP2003179188A (ja) | 2003-06-27 |
| JP3760913B2 JP3760913B2 (ja) | 2006-03-29 |
Family
ID=19197860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002347629A Expired - Fee Related JP3760913B2 (ja) | 2002-11-29 | 2002-11-29 | 半導体パッケージ用基板 |
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| Country | Link |
|---|---|
| JP (1) | JP3760913B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013032279A1 (en) * | 2011-09-02 | 2013-03-07 | Lg Innotek Co., Ltd. | Method of manufacturing substrate for chip packages |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62114286A (ja) * | 1985-11-14 | 1987-05-26 | 松下電工株式会社 | 配線基板 |
| JPH04277636A (ja) * | 1991-03-05 | 1992-10-02 | Shinko Electric Ind Co Ltd | 半導体装置とその製造方法及びこれに用いる接合体 |
| JPH06112354A (ja) * | 1992-08-06 | 1994-04-22 | Motorola Inc | 薄型オーバーモールデッド半導体デバイスおよびその製造方法 |
-
2002
- 2002-11-29 JP JP2002347629A patent/JP3760913B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62114286A (ja) * | 1985-11-14 | 1987-05-26 | 松下電工株式会社 | 配線基板 |
| JPH04277636A (ja) * | 1991-03-05 | 1992-10-02 | Shinko Electric Ind Co Ltd | 半導体装置とその製造方法及びこれに用いる接合体 |
| JPH06112354A (ja) * | 1992-08-06 | 1994-04-22 | Motorola Inc | 薄型オーバーモールデッド半導体デバイスおよびその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013032279A1 (en) * | 2011-09-02 | 2013-03-07 | Lg Innotek Co., Ltd. | Method of manufacturing substrate for chip packages |
| TWI486107B (zh) * | 2011-09-02 | 2015-05-21 | Lg Innotek Co Ltd | 用於晶片封裝件之基板的製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3760913B2 (ja) | 2006-03-29 |
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