JP2003174424A - 並列ビットスタッフィング方法及び並列ビットスタッフィング回路 - Google Patents
並列ビットスタッフィング方法及び並列ビットスタッフィング回路Info
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- JP2003174424A JP2003174424A JP2001374290A JP2001374290A JP2003174424A JP 2003174424 A JP2003174424 A JP 2003174424A JP 2001374290 A JP2001374290 A JP 2001374290A JP 2001374290 A JP2001374290 A JP 2001374290A JP 2003174424 A JP2003174424 A JP 2003174424A
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- bit
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Abstract
(57)【要約】
【課題】 ４ビット並列に処理を行うため、高速にビッ
トスタッフィング処理が実現される並列ビットスタッフ
ィング方法及び並列ビットスタッフィング回路を提供す
る。 【解決手段】 ４ビットのユーザデータ１１が入力され
ると、書込み制御器２と、ゼロ挿入数カウンタ３と、連
続"１"Bit数カウンタ４と、桁下がり制御器５と、送信F
IFO６とが、同時に動作して、４ビットの出力データ１
６として出力される。
トスタッフィング処理が実現される並列ビットスタッフ
ィング方法及び並列ビットスタッフィング回路を提供す
る。 【解決手段】 ４ビットのユーザデータ１１が入力され
ると、書込み制御器２と、ゼロ挿入数カウンタ３と、連
続"１"Bit数カウンタ４と、桁下がり制御器５と、送信F
IFO６とが、同時に動作して、４ビットの出力データ１
６として出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、並列ビットスタッ
フィング方法及び並列ビットスタッフィング回路に関す
る。
フィング方法及び並列ビットスタッフィング回路に関す
る。
【０００２】
【従来の技術】従来、ビットスタッフィングを採用する
通信方式において、送信側で連続したビット"１"の次に
冗長なビット"０"を挿入するビットスタフィング（Bit
stuffing）を行い、受信側では連続したビット"１"の次
の"０"を除去するアン−ビットスタフィング（Unbit st
uffing）を行い、データの透過性を保っていた。
通信方式において、送信側で連続したビット"１"の次に
冗長なビット"０"を挿入するビットスタフィング（Bit
stuffing）を行い、受信側では連続したビット"１"の次
の"０"を除去するアン−ビットスタフィング（Unbit st
uffing）を行い、データの透過性を保っていた。
【０００３】例えばITU-T勧告 X.25の2.2.6透過性で
は、５個の連続する"１"の後に"０"を挿入することが記
載されている。これはフラグシーケンス（６個の連続す
る"１"）と区別するためである。また、ＵＳＢ（Univer
sal Serial Bus）規格の7.1.9ビットスタフィング（Bit
Stuffing）では、６個の連続する"１"の後に"０"を挿
入することが記載されている。これはビットスタッフエ
ラー（７個連続する"１"）と区別するためである。本発
明の実施例は、ＵＳＢ規格の ビットスタフィング（Bit
Stuffing）について説明しているが、同じ方式でX.25
のビットスタフィング（Bit Stuffing）も実現可能であ
る。
は、５個の連続する"１"の後に"０"を挿入することが記
載されている。これはフラグシーケンス（６個の連続す
る"１"）と区別するためである。また、ＵＳＢ（Univer
sal Serial Bus）規格の7.1.9ビットスタフィング（Bit
Stuffing）では、６個の連続する"１"の後に"０"を挿
入することが記載されている。これはビットスタッフエ
ラー（７個連続する"１"）と区別するためである。本発
明の実施例は、ＵＳＢ規格の ビットスタフィング（Bit
Stuffing）について説明しているが、同じ方式でX.25
のビットスタフィング（Bit Stuffing）も実現可能であ
る。
【０００４】
【発明が解決しようとする課題】しかし、上述の従来技
術は、次のような問題点があった。問題点は、１Bit単
位で行う直列のビットスタフィング（Bit Stuffing）回
路では、回路動作周波数を通信速度と同じ，もしくはそ
れ以上与えなくてはならない、ということである。
術は、次のような問題点があった。問題点は、１Bit単
位で行う直列のビットスタフィング（Bit Stuffing）回
路では、回路動作周波数を通信速度と同じ，もしくはそ
れ以上与えなくてはならない、ということである。
【０００５】以上の問題点を解決するため、本発明の目
的は、４ビット並列に処理を行うため、高速にビットス
タッフィング処理が実現される並列ビットスタッフィン
グ方法及び並列ビットスタッフィング回路を提供するこ
とにある。
的は、４ビット並列に処理を行うため、高速にビットス
タッフィング処理が実現される並列ビットスタッフィン
グ方法及び並列ビットスタッフィング回路を提供するこ
とにある。
【０００６】
【課題を解決するための手段】本発明の並列ビットスタ
ッフィング回路は、書込み制御器と、ゼロ挿入数カウン
タと、連続"１"Bit数カウンタと、桁下がり制御器と、
送信FIFOとを有し、書込み制御器は、４ビットのユーザ
データと、ゼロ挿入数カウンタ出力と、連続"１"Bit数
カウンタ出力とが入力され、その結果が送信FIFOに書き
込まれ、ゼロ挿入数カウンタは、ユーザデータと、ゼロ
挿入数カウンタ出力と、連続"１"Bit数カウンタ出力と
が入力され、その結果が演算後のゼロ挿入数カウンタ出
力として出力され、ユーザデータの入力を停止させる時
にアサートされる信号が出力され、連続"１"Bit数カウ
ンタは、ユーザデータと、連続"１"Bit数カウンタ出力
とが入力され、その結果が演算後の連続"１"Bit数カウ
ンタ出力として出力され、桁下がり制御器は、ゼロ挿入
数カウンタ出力と、送信FIFO出力の上位４ビットとが入
力され、その結果が再度送信FIFOに書き込まれ、送信FI
FOは、書込み制御器の出力と、桁下がり制御器の出力と
が入力され、送信FIFO出力を出力し、送信FIFO出力の上
位４ビットは、桁下がり制御器にフィードバックされ、
送信FIFO出力の下位４ビットは、４ビットの出力データ
として出力される。
ッフィング回路は、書込み制御器と、ゼロ挿入数カウン
タと、連続"１"Bit数カウンタと、桁下がり制御器と、
送信FIFOとを有し、書込み制御器は、４ビットのユーザ
データと、ゼロ挿入数カウンタ出力と、連続"１"Bit数
カウンタ出力とが入力され、その結果が送信FIFOに書き
込まれ、ゼロ挿入数カウンタは、ユーザデータと、ゼロ
挿入数カウンタ出力と、連続"１"Bit数カウンタ出力と
が入力され、その結果が演算後のゼロ挿入数カウンタ出
力として出力され、ユーザデータの入力を停止させる時
にアサートされる信号が出力され、連続"１"Bit数カウ
ンタは、ユーザデータと、連続"１"Bit数カウンタ出力
とが入力され、その結果が演算後の連続"１"Bit数カウ
ンタ出力として出力され、桁下がり制御器は、ゼロ挿入
数カウンタ出力と、送信FIFO出力の上位４ビットとが入
力され、その結果が再度送信FIFOに書き込まれ、送信FI
FOは、書込み制御器の出力と、桁下がり制御器の出力と
が入力され、送信FIFO出力を出力し、送信FIFO出力の上
位４ビットは、桁下がり制御器にフィードバックされ、
送信FIFO出力の下位４ビットは、４ビットの出力データ
として出力される。
【０００７】本発明の並列ビットスタッフィング方法
は、４ビットのユーザデータが入力されると、書込み制
御器と、ゼロ挿入数カウンタと、連続"１"Bit数カウン
タと、桁下がり制御器と、送信FIFOとが、同時に動作し
て、４ビットの出力データとして出力される並列ビット
スタッフィング方法であって、書込み制御器は、４ビッ
トのユーザデータと、ゼロ挿入数カウンタ出力と、連
続"１"Bit数カウンタ出力とが入力され、その結果が送
信FIFOに書き込まれ、ゼロ挿入数カウンタは、ユーザデ
ータと、ゼロ挿入数カウンタ出力と、連続"１"Bit数カ
ウンタ出力とが入力され、その結果が演算後のゼロ挿入
数カウンタ出力として出力され、ユーザデータの入力を
停止させる時にアサートされる信号が出力され、連続"
１"Bit数カウンタは、ユーザデータと、連続"１"Bit数
カウンタ出力とが入力され、その結果が演算後の連続"
１"Bit数カウンタ出力として出力され、桁下がり制御器
は、ゼロ挿入数カウンタ出力と、送信FIFO出力の上位４
ビットとが入力され、その結果が再度送信FIFOに書き込
まれ、送信FIFOは、書込み制御器の出力と、桁下がり制
御器の出力とが入力され、送信FIFO出力を出力し、送信
FIFO出力の上位４ビットは、桁下がり制御器にフィード
バックされ、送信FIFO出力の下位４ビットは、４ビット
の出力データとして出力される。
は、４ビットのユーザデータが入力されると、書込み制
御器と、ゼロ挿入数カウンタと、連続"１"Bit数カウン
タと、桁下がり制御器と、送信FIFOとが、同時に動作し
て、４ビットの出力データとして出力される並列ビット
スタッフィング方法であって、書込み制御器は、４ビッ
トのユーザデータと、ゼロ挿入数カウンタ出力と、連
続"１"Bit数カウンタ出力とが入力され、その結果が送
信FIFOに書き込まれ、ゼロ挿入数カウンタは、ユーザデ
ータと、ゼロ挿入数カウンタ出力と、連続"１"Bit数カ
ウンタ出力とが入力され、その結果が演算後のゼロ挿入
数カウンタ出力として出力され、ユーザデータの入力を
停止させる時にアサートされる信号が出力され、連続"
１"Bit数カウンタは、ユーザデータと、連続"１"Bit数
カウンタ出力とが入力され、その結果が演算後の連続"
１"Bit数カウンタ出力として出力され、桁下がり制御器
は、ゼロ挿入数カウンタ出力と、送信FIFO出力の上位４
ビットとが入力され、その結果が再度送信FIFOに書き込
まれ、送信FIFOは、書込み制御器の出力と、桁下がり制
御器の出力とが入力され、送信FIFO出力を出力し、送信
FIFO出力の上位４ビットは、桁下がり制御器にフィード
バックされ、送信FIFO出力の下位４ビットは、４ビット
の出力データとして出力される。
【０００８】従って、本発明の並列ビットスタッフィン
グ回路は、４ビット並列に処理を行うため、高速にビッ
トスタッフィング処理が実現される。
グ回路は、４ビット並列に処理を行うため、高速にビッ
トスタッフィング処理が実現される。
【０００９】
【発明の実施の形態】図１を参照すると、本発明の並列
ビットスタッフィング回路１は、４ビットのユーザデー
タTxUSR[3:0]１１が入力されると、処理後に４ビットの
出力データTxOUT[3:0]１６を出力する。TxWAIT１３は、
ユーザデータの入力を停止させる時にアサートされる信
号である。本発明の並列ビットスタッフィング回路１
は、TxUSR[3：0]→TxFIFO書込み制御器２と、ゼロ挿入
数カウンタ３と、連続"１"Bit数カウンタ４と、桁下が
り制御器５と、送信FIFO６を有している。
ビットスタッフィング回路１は、４ビットのユーザデー
タTxUSR[3:0]１１が入力されると、処理後に４ビットの
出力データTxOUT[3:0]１６を出力する。TxWAIT１３は、
ユーザデータの入力を停止させる時にアサートされる信
号である。本発明の並列ビットスタッフィング回路１
は、TxUSR[3：0]→TxFIFO書込み制御器２と、ゼロ挿入
数カウンタ３と、連続"１"Bit数カウンタ４と、桁下が
り制御器５と、送信FIFO６を有している。
【００１０】TxUSR[3：0]→TxFIFO書込み制御器２は、
ユーザデータTxUSR[3:0]１１と、ゼロ挿入数カウンタ出
力TxINS１２と、連続"１"Bit数カウンタ出力TxREN１４
が入力され、その結果が送信FIFO６に書き込まれる。図
６は、この内容を示すフローチャート図である。
ユーザデータTxUSR[3:0]１１と、ゼロ挿入数カウンタ出
力TxINS１２と、連続"１"Bit数カウンタ出力TxREN１４
が入力され、その結果が送信FIFO６に書き込まれる。図
６は、この内容を示すフローチャート図である。
【００１１】ゼロ挿入数カウンタ３は、ユーザデータTx
USR[3:0]１１と、ゼロ挿入数カウンタ出力TxINS１２
と、連続"１"Bit数カウンタ出力TxREN１４が入力され、
その結果が演算後のTxINS１２として出力される。TxWAI
T１３は、このブロックから出力される。図７は、この
内容を示すフローチャート図である。
USR[3:0]１１と、ゼロ挿入数カウンタ出力TxINS１２
と、連続"１"Bit数カウンタ出力TxREN１４が入力され、
その結果が演算後のTxINS１２として出力される。TxWAI
T１３は、このブロックから出力される。図７は、この
内容を示すフローチャート図である。
【００１２】連続"１"Bit数カウンタ４は、ユーザデー
タTxUSR[3:0]１１と、連続"１"Bit数カウンタ出力TxREN
１４が入力され、その結果が演算後のTxREN１４として
出力される。図８は、この内容を示すフローチャート図
である。
タTxUSR[3:0]１１と、連続"１"Bit数カウンタ出力TxREN
１４が入力され、その結果が演算後のTxREN１４として
出力される。図８は、この内容を示すフローチャート図
である。
【００１３】桁下がり制御器５は、ゼロ挿入数カウンタ
出力TxINS１２と、送信FIFO出力の上位４ビットTxFIFO
[7:4]１５が入力され、その結果が再度送信FIFO６に書
き込まれる。図９は、この内容を示すフローチャート図
である。
出力TxINS１２と、送信FIFO出力の上位４ビットTxFIFO
[7:4]１５が入力され、その結果が再度送信FIFO６に書
き込まれる。図９は、この内容を示すフローチャート図
である。
【００１４】送信FIFO６は、TxUSR[3：0]→TxFIFO書込
み制御器２の出力と、桁下がり制御器５の出力が入力さ
れ、TxFIFO[7:0]を出力する。このうち上位４ビットTxF
IFO[7:4]１５は、桁下がり制御器５にフィードバックさ
れ、下位４ビットTxFIFO[3:0]は、TxOUT[3:0]１６とし
て出力される。図１０及び１１は、図６〜図９の処理を
まとめ、送信FIFO６に書き込まれる動作を示す図であ
る。
み制御器２の出力と、桁下がり制御器５の出力が入力さ
れ、TxFIFO[7:0]を出力する。このうち上位４ビットTxF
IFO[7:4]１５は、桁下がり制御器５にフィードバックさ
れ、下位４ビットTxFIFO[3:0]は、TxOUT[3:0]１６とし
て出力される。図１０及び１１は、図６〜図９の処理を
まとめ、送信FIFO６に書き込まれる動作を示す図であ
る。
【００１５】図２及び３は並列ビットスタッフィング動
作を示す表である。演算前の連続"１"Bit数カウンタ出
力TxRENとユーザデータTxUSR[3:0]の全ての組合せに対
し、演算後の結果を示している。図４及び５は、図２及
び３を演算後の結果が同じであるものを上側に移動して
並べ替えて整理した表である。
作を示す表である。演算前の連続"１"Bit数カウンタ出
力TxRENとユーザデータTxUSR[3:0]の全ての組合せに対
し、演算後の結果を示している。図４及び５は、図２及
び３を演算後の結果が同じであるものを上側に移動して
並べ替えて整理した表である。
【００１６】次に、図１の回路の動作について、図を参
照して説明する。
照して説明する。
【００１７】本発明の並列ビットスタッフィング回路１
は、４ビットのユーザデータTxUSR[3:0]１１が入力され
ると、TxUSR[3：0]→TxFIFO書込み制御器２と、ゼロ挿
入数カウンタ３と、連続"１"Bit数カウンタ４と、桁下
がり制御器５と、送信FIFO６が、同時に動作してTxOUT
[3:0]１６を出力する。TxUSR[3:0]１１が一定時間間隔
で入力されるとTxOUT[3:0]１６も一定時間間隔で出力さ
れる。
は、４ビットのユーザデータTxUSR[3:0]１１が入力され
ると、TxUSR[3：0]→TxFIFO書込み制御器２と、ゼロ挿
入数カウンタ３と、連続"１"Bit数カウンタ４と、桁下
がり制御器５と、送信FIFO６が、同時に動作してTxOUT
[3:0]１６を出力する。TxUSR[3:0]１１が一定時間間隔
で入力されるとTxOUT[3:0]１６も一定時間間隔で出力さ
れる。
【００１８】図２及び３は並列ビットスタッフィング動
作を示す表である。列２１は演算前の連続"１"Bit数カ
ウンタ出力TxRENとユーザデータTxUSR[3:0]の全ての組
合せを示している。列２２は、列２１をLSB First（最
下位ビットが最初に入力され、下位ビットより処理され
ていく）表現でビットスタッフを挿入した状態を示して
いる。例えば、TxREN=5は"1"が５個連続したことを表す
ので、ビット列で表すと「11111」である。次に続くの
がTxUSR[3:0]=1111であれば、６個の連続する"１"の後
に"０"を挿入する必要があるためビットスタッフを挿入
すると「11111 1"0"111」となる。列２３は、列２２
の結果を各変数に当てはめたものである。
作を示す表である。列２１は演算前の連続"１"Bit数カ
ウンタ出力TxRENとユーザデータTxUSR[3:0]の全ての組
合せを示している。列２２は、列２１をLSB First（最
下位ビットが最初に入力され、下位ビットより処理され
ていく）表現でビットスタッフを挿入した状態を示して
いる。例えば、TxREN=5は"1"が５個連続したことを表す
ので、ビット列で表すと「11111」である。次に続くの
がTxUSR[3:0]=1111であれば、６個の連続する"１"の後
に"０"を挿入する必要があるためビットスタッフを挿入
すると「11111 1"0"111」となる。列２３は、列２２
の結果を各変数に当てはめたものである。
【００１９】演算後、ビットスタッフが発生したため、
TxINSは＋１される。また、列２２のTxUSR[0：3]で示さ
れたビット列が、TxFIFOの下位ビットより代入されてい
く。列２２のTxUSR[0：3]で示されたビット列の最後に"
1"が幾つ並んでいるかにより、TxRENの値が決まる。
TxINSは＋１される。また、列２２のTxUSR[0：3]で示さ
れたビット列が、TxFIFOの下位ビットより代入されてい
く。列２２のTxUSR[0：3]で示されたビット列の最後に"
1"が幾つ並んでいるかにより、TxRENの値が決まる。
【００２０】図４及び５は図２及び３を整理した表であ
る。演算後の結果が同じ組合せを上側に移動して並べ替
えた。これにより、列３１において(*1)はビットスタッ
フが発生しなかった場合、(*2)はTxREN=5でビットスタ
ッフが発生した場合、(*3)はTxREN=4でビットスタッフ
が発生した場合、(*4)はTxREN=3でビットスタッフが発
生した場合、(*5)はTxREN=2でビットスタッフが発生し
た場合を示している。TxREN=1以下では、ユーザデータT
xUSR[3:0]がいかなる場合でもビットスタッフは発生し
ない。
る。演算後の結果が同じ組合せを上側に移動して並べ替
えた。これにより、列３１において(*1)はビットスタッ
フが発生しなかった場合、(*2)はTxREN=5でビットスタ
ッフが発生した場合、(*3)はTxREN=4でビットスタッフ
が発生した場合、(*4)はTxREN=3でビットスタッフが発
生した場合、(*5)はTxREN=2でビットスタッフが発生し
た場合を示している。TxREN=1以下では、ユーザデータT
xUSR[3:0]がいかなる場合でもビットスタッフは発生し
ない。
【００２１】図６は、「TxUSR[3：0]→TxFIFO書込み制
御器」の内容を示すフローチャート図である。判断４１
及び処理４２は、図４及び５における(*2)の条件（演算
前）及び結果（演算後）を表している。判断４３及び処
理４４は、図４及び５における(*3)の条件（演算前）及
び結果（演算後）を表している。判断４５及び処理４６
は、図４及び５における(*4)の条件（演算前）及び結果
（演算後）を表している。判断４７及び処理４８は、図
４及び５における(*5)の条件（演算前）及び結果（演算
後）を表している。判断４１，４３，４５，４７が全て
Ｎｏならばビットスタッフが発生しないため処理４９が
実行される。これは図４及び５における(*1)，(*6)，(*
7)の結果（演算後）を表している。
御器」の内容を示すフローチャート図である。判断４１
及び処理４２は、図４及び５における(*2)の条件（演算
前）及び結果（演算後）を表している。判断４３及び処
理４４は、図４及び５における(*3)の条件（演算前）及
び結果（演算後）を表している。判断４５及び処理４６
は、図４及び５における(*4)の条件（演算前）及び結果
（演算後）を表している。判断４７及び処理４８は、図
４及び５における(*5)の条件（演算前）及び結果（演算
後）を表している。判断４１，４３，４５，４７が全て
Ｎｏならばビットスタッフが発生しないため処理４９が
実行される。これは図４及び５における(*1)，(*6)，(*
7)の結果（演算後）を表している。
【００２２】図７は、「ゼロ挿入数カウンタ」の内容を
示すフローチャート図である。カウンタ値TxINSを出力
する。送信FIFO[7:0]はTxUSR[3:0]に対して４Bitぶん多
い。これは４ビットまでビットスタッフを吸収するため
である。判断５１はTxINS=4になった場合、TxINS = 0に
戻すことを示している。この時、TxWAITをアサートさ
せ、１回分ユーザデータTxUSR[3:0]の読み込みを停止
し、送信FIFOをクリアさせる。判断５３はビットスタッ
フの発生条件である。この時処理５４にて、TxINSは＋
１され、TxWAITはディアサートされる。
示すフローチャート図である。カウンタ値TxINSを出力
する。送信FIFO[7:0]はTxUSR[3:0]に対して４Bitぶん多
い。これは４ビットまでビットスタッフを吸収するため
である。判断５１はTxINS=4になった場合、TxINS = 0に
戻すことを示している。この時、TxWAITをアサートさ
せ、１回分ユーザデータTxUSR[3:0]の読み込みを停止
し、送信FIFOをクリアさせる。判断５３はビットスタッ
フの発生条件である。この時処理５４にて、TxINSは＋
１され、TxWAITはディアサートされる。
【００２３】図８は、「連続"１"Bit数カウンタ」の内
容を示すフローチャート図である。カウンタ値TxRENを
出力する。判断601と判断602はTxUSR[3:0] = "1111"の
場合に、処理前にTxRen = 5ならば、ビットスタッフを
挿入後は「11111 1"0"111」となるため、処理603で T
xREN = 3となることを示している（ビット列の最後に"
1"が３個連続している）。同様な考え方で、判断601と
判断604，606，608，610 の組合せで、処理後のTxRENの
値が処理605，607，609，611，612のように決まる。判
断613は、ユーザデータTxUSR[3:0]の最上位ビットが'0'
であれば、"１"の連続が途切れるので、処理614でTxREN
= 0になることを示している。同様に判断615，617で
は、TxUSR[3:0]を上位ビットからサーチして、"１"の連
続がいくつ続くかを処理616，618，619でTxRENに設定し
ている。
容を示すフローチャート図である。カウンタ値TxRENを
出力する。判断601と判断602はTxUSR[3:0] = "1111"の
場合に、処理前にTxRen = 5ならば、ビットスタッフを
挿入後は「11111 1"0"111」となるため、処理603で T
xREN = 3となることを示している（ビット列の最後に"
1"が３個連続している）。同様な考え方で、判断601と
判断604，606，608，610 の組合せで、処理後のTxRENの
値が処理605，607，609，611，612のように決まる。判
断613は、ユーザデータTxUSR[3:0]の最上位ビットが'0'
であれば、"１"の連続が途切れるので、処理614でTxREN
= 0になることを示している。同様に判断615，617で
は、TxUSR[3:0]を上位ビットからサーチして、"１"の連
続がいくつ続くかを処理616，618，619でTxRENに設定し
ている。
【００２４】図９は、「桁下がり制御器」の内容を示す
フローチャート図である。送信FIFOの下位４ビット（T
ｘFIFO[3:0]＝TxOUT[3:0]）は、出力信号である。送信F
IFOの上位４ビット（TxFIFO[7:4]）は、ビットスタッフ
にて発生した端数ビットを吸収するバッファで次のタイ
ミングで出力させなければならない。このため送信FIFO
の上位４ビット（TxFIFO[7:4]）を送信FIFOの下位４ビ
ット（TｘFIFO[3:0]）に必要ビット数だけ桁下がりさせ
ることにより整合をとっている。桁下がりのビット数
は、ビットスタッフ発生回数による。よって判断７１の
ような条件（TxINS=4）では、処理７２のような処理に
なる（４ビット桁下がり）。同様に判断７３，７５，７
７に従って、処理７４，７６，７８のように桁下がりす
るビット数が制御される。
フローチャート図である。送信FIFOの下位４ビット（T
ｘFIFO[3:0]＝TxOUT[3:0]）は、出力信号である。送信F
IFOの上位４ビット（TxFIFO[7:4]）は、ビットスタッフ
にて発生した端数ビットを吸収するバッファで次のタイ
ミングで出力させなければならない。このため送信FIFO
の上位４ビット（TxFIFO[7:4]）を送信FIFOの下位４ビ
ット（TｘFIFO[3:0]）に必要ビット数だけ桁下がりさせ
ることにより整合をとっている。桁下がりのビット数
は、ビットスタッフ発生回数による。よって判断７１の
ような条件（TxINS=4）では、処理７２のような処理に
なる（４ビット桁下がり）。同様に判断７３，７５，７
７に従って、処理７４，７６，７８のように桁下がりす
るビット数が制御される。
【００２５】図１０及び１１は、図６〜図９の処理をま
とめた実施例である。ここでは、ユーザデータTxUSR[3:
0」が一定時間間隔で入力され、それごとに変化する各
変数の動作を示している。尚、図１０及び１１ではビッ
トスタッフをより多く発生させるためユーザデータTxUS
R[3:0]を全てＦ（１１１１）としている。
とめた実施例である。ここでは、ユーザデータTxUSR[3:
0」が一定時間間隔で入力され、それごとに変化する各
変数の動作を示している。尚、図１０及び１１ではビッ
トスタッフをより多く発生させるためユーザデータTxUS
R[3:0]を全てＦ（１１１１）としている。
【００２６】初期では全ての変数は'０'である。
【００２７】１回目では、演算前がTxREN = 0，TxINS=0
なので、これは図４及び５の(*7)にあたるため、図６の
処理４９が実行されTxUSR[3:0]がそのままTxFIFO[3:0]
に書き込まれる。TxINSはビットスタッフが発生しない
ため0のままである。TxRENは図８の処理612にあたるた
め、TxREN = 4である。出力TxOUT[3:0]はTxFIFO[3:0]が
出力されるため"Ｆ"である。
なので、これは図４及び５の(*7)にあたるため、図６の
処理４９が実行されTxUSR[3:0]がそのままTxFIFO[3:0]
に書き込まれる。TxINSはビットスタッフが発生しない
ため0のままである。TxRENは図８の処理612にあたるた
め、TxREN = 4である。出力TxOUT[3:0]はTxFIFO[3:0]が
出力されるため"Ｆ"である。
【００２８】２回目では、演算前がTxREN = 4，TxINS=0
なので（１回目の演算後と同じである）、これは図４及
び５の(*3)にあたり、図６の処理４４が実行される。図
７の判断５３に当てはまるため、TxINSが＋１となる（T
xINS = 1）。また図８の判断604に当てはまるため、処
理605が実行され、TxREN = 2となる。出力TxOUT[3:0]は
TxFIFO[3:0]が出力されるため"Ｂ"である。
なので（１回目の演算後と同じである）、これは図４及
び５の(*3)にあたり、図６の処理４４が実行される。図
７の判断５３に当てはまるため、TxINSが＋１となる（T
xINS = 1）。また図８の判断604に当てはまるため、処
理605が実行され、TxREN = 2となる。出力TxOUT[3:0]は
TxFIFO[3:0]が出力されるため"Ｂ"である。
【００２９】３回目では、演算前がTxREN = 2，TxINS=1
なので（２回目の演算後と同じである）、これは図４及
び５の(*5)にあたり、図６の処理４８が実行される。図
７の判断５３に当てはまるため、TxINSが＋１となる（T
xINS = 2）。また図８の判断608に当てはまるため、処
理609が実行され、TxREN = 0となる。図９の判断７７に
当てはまるため、処理７８の桁下がりが実行される。出
力TxOUT[3:0]はTxFIFO[3:0]が出力されるため"Ｆ"であ
る。
なので（２回目の演算後と同じである）、これは図４及
び５の(*5)にあたり、図６の処理４８が実行される。図
７の判断５３に当てはまるため、TxINSが＋１となる（T
xINS = 2）。また図８の判断608に当てはまるため、処
理609が実行され、TxREN = 0となる。図９の判断７７に
当てはまるため、処理７８の桁下がりが実行される。出
力TxOUT[3:0]はTxFIFO[3:0]が出力されるため"Ｆ"であ
る。
【００３０】同様に、４回目から６回目までは同様な処
理となる。
理となる。
【００３１】７回目では、演算前がTxREN = 0，TxINS=4
である。この時、図７の処理５２によりTxINS = 0に戻
る。またTxWAITがアサートされ、ユーザデータの入力を
停止させる。ユーザデータがないため図６や図８の処理
は実行されず、図９の処理７２の桁下がりが行われる。
出力TxOUT[3:0]はTxFIFO[3:0]が出力されるため"７"で
ある。
である。この時、図７の処理５２によりTxINS = 0に戻
る。またTxWAITがアサートされ、ユーザデータの入力を
停止させる。ユーザデータがないため図６や図８の処理
は実行されず、図９の処理７２の桁下がりが行われる。
出力TxOUT[3:0]はTxFIFO[3:0]が出力されるため"７"で
ある。
【００３２】８回目では、７回目で各変数が初期値に戻
ったため、１回目と同一の動作となる。
ったため、１回目と同一の動作となる。
【００３３】
【発明の効果】以上説明したように、本発明には、以下
の効果がある。
の効果がある。
【００３４】本発明は、４ビット並列で実行するため４
倍の高速処理が可能であるという効果がある。また逆に
言えば、直列ビットスタフィング（Bit Stuffing）回路
の１／４の動作周波数で同等のビットスタフィング（Bi
t Stuffing）処理が実現できる。これにより、消費電力
を低く抑えることも可能となるという効果がある。
倍の高速処理が可能であるという効果がある。また逆に
言えば、直列ビットスタフィング（Bit Stuffing）回路
の１／４の動作周波数で同等のビットスタフィング（Bi
t Stuffing）処理が実現できる。これにより、消費電力
を低く抑えることも可能となるという効果がある。
【図１】本発明の並列ビットスタッフィング回路の構成
を示す図である。
を示す図である。
【図２】並列ビットスタッフィング動作を示す表の図で
ある。
ある。
【図３】並列ビットスタッフィング動作を示す表の図で
ある。
ある。
【図４】図２及び３を整理した表を示す図である。
【図５】図２及び３を整理した表を示す図である。
【図６】「TxUSR[3：0]→TxFIFO書込み制御器」の内容
を示すフローチャート図である。
を示すフローチャート図である。
【図７】「ゼロ挿入数カウンタ」の内容を示すフローチ
ャート図である。
ャート図である。
【図８】「連続"１"Bit数カウンタ」の内容を示すフロ
ーチャート図である。
ーチャート図である。
【図９】「桁下がり制御器」の内容を示すフローチャー
ト図である。
ト図である。
【図１０】図６〜図９の処理をまとめた実施例である。
【図１１】図６〜図９の処理をまとめた実施例である。
１ 並列ビットスタッフィング回路
２ TxUSR[3：0]→TxFIFO書込み制御器
３ ゼロ挿入数カウンタ
４ 連続"１"Bit数カウンタ
５ 桁下がり制御器
６ 送信FIFO
１１ ４ビットのユーザデータTxUSR[3:0]
１２ ゼロ挿入数カウンタ出力TxINS
１３ ユーザデータの入力を停止させる時にアサート
される信号TxWAIT １５ 送信FIFO出力の上位４ビットTxFIFO[7:4] １６ ４ビットの出力データTxOUT[3:0]
される信号TxWAIT １５ 送信FIFO出力の上位４ビットTxFIFO[7:4] １６ ４ビットの出力データTxOUT[3:0]
Claims (2)
- 【請求項１】 書込み制御器と、ゼロ挿入数カウンタ
と、連続"１"Bit数カウンタと、桁下がり制御器と、送
信FIFOとを有し、 前記書込み制御器は、４ビットのユーザデータと、ゼロ
挿入数カウンタ出力と、連続"１"Bit数カウンタ出力と
が入力され、その結果が前記送信FIFOに書き込まれ、 前記ゼロ挿入数カウンタは、前記ユーザデータと、前記
ゼロ挿入数カウンタ出力と、前記連続"１"Bit数カウン
タ出力とが入力され、その結果が演算後の前記ゼロ挿入
数カウンタ出力として出力され、ユーザデータの入力を
停止させる時にアサートされる信号が出力され、 前記連続"１"Bit数カウンタは、前記ユーザデータと、
前記連続"１"Bit数カウンタ出力とが入力され、その結
果が演算後の前記連続"１"Bit数カウンタ出力として出
力され、 前記桁下がり制御器は、前記ゼロ挿入数カウンタ出力
と、送信FIFO出力の上位４ビットとが入力され、その結
果が再度前記送信FIFOに書き込まれ、 前記送信FIFOは、前記書込み制御器の出力と、前記桁下
がり制御器の出力とが入力され、前記送信FIFO出力を出
力し、前記送信FIFO出力の上位４ビットは、前記桁下が
り制御器にフィードバックされ、前記送信FIFO出力の下
位４ビットは、４ビットの出力データとして出力され
る、並列ビットスタッフィング回路。 - 【請求項２】 ４ビットのユーザデータが入力される
と、書込み制御器と、ゼロ挿入数カウンタと、連続"１"
Bit数カウンタと、桁下がり制御器と、送信FIFOとが、
同時に動作して、４ビットの出力データとして出力され
る並列ビットスタッフィング方法であって、 前記書込み制御器は、４ビットのユーザデータと、ゼロ
挿入数カウンタ出力と、連続"１"Bit数カウンタ出力と
が入力され、その結果が前記送信FIFOに書き込まれ、 前記ゼロ挿入数カウンタは、前記ユーザデータと、前記
ゼロ挿入数カウンタ出力と、前記連続"１"Bit数カウン
タ出力とが入力され、その結果が演算後の前記ゼロ挿入
数カウンタ出力として出力され、ユーザデータの入力を
停止させる時にアサートされる信号が出力され、 前記連続"１"Bit数カウンタは、前記ユーザデータと、
前記連続"１"Bit数カウンタ出力とが入力され、その結
果が演算後の前記連続"１"Bit数カウンタ出力として出
力され、 前記桁下がり制御器は、前記ゼロ挿入数カウンタ出力
と、送信FIFO出力の上位４ビットとが入力され、その結
果が再度前記送信FIFOに書き込まれ、 前記送信FIFOは、前記書込み制御器の出力と、前記桁下
がり制御器の出力とが入力され、前記送信FIFO出力を出
力し、前記送信FIFO出力の上位４ビットは、前記桁下が
り制御器にフィードバックされ、前記送信FIFO出力の下
位４ビットは、４ビットの出力データとして出力され
る、並列ビットスタッフィング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001374290A JP2003174424A (ja) | 2001-12-07 | 2001-12-07 | 並列ビットスタッフィング方法及び並列ビットスタッフィング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001374290A JP2003174424A (ja) | 2001-12-07 | 2001-12-07 | 並列ビットスタッフィング方法及び並列ビットスタッフィング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003174424A true JP2003174424A (ja) | 2003-06-20 |
Family
ID=19182871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001374290A Pending JP2003174424A (ja) | 2001-12-07 | 2001-12-07 | 並列ビットスタッフィング方法及び並列ビットスタッフィング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003174424A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101360494B1 (ko) | 2009-07-15 | 2014-02-07 | 후지쯔 가부시끼가이샤 | 데이터 레이트 조정 장치, 데이터 배신 시스템, 및 프로그램을 기록한 컴퓨터 판독 가능한 기록 매체 |
-
2001
- 2001-12-07 JP JP2001374290A patent/JP2003174424A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101360494B1 (ko) | 2009-07-15 | 2014-02-07 | 후지쯔 가부시끼가이샤 | 데이터 레이트 조정 장치, 데이터 배신 시스템, 및 프로그램을 기록한 컴퓨터 판독 가능한 기록 매체 |
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|---|---|---|---|
| A131 | Notification of reasons for refusal |
Effective date: 20040414 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040804 |