JPH05313886A - ディジタル信号処理プロセッサ - Google Patents
ディジタル信号処理プロセッサInfo
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- JPH05313886A JPH05313886A JP4121487A JP12148792A JPH05313886A JP H05313886 A JPH05313886 A JP H05313886A JP 4121487 A JP4121487 A JP 4121487A JP 12148792 A JP12148792 A JP 12148792A JP H05313886 A JPH05313886 A JP H05313886A
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Abstract
(57)【要約】
【目的】 可変長コードに対するバッファリング及びコ
ード分離を外部ハードウエアを要することなく、高速に
可能とする。 【構成】 １ワード３２ビット処理のプロセッサで、右
づめとされる６４ビットのバッファレジスタ１とそのレ
ジスタ１の内のデータのビット数が格納されたレジスタ
２とが設けられる。バッファリングの際には入力端子７
よりの可変長コードはシフト演算器３で、レジスタ２の
値だけ左シフトされ、そのシフト結果とレジスタ１の内
とがビットごとにＯＲ演算器５でＯＲされてレジスタ１
に格納され、またレジスタ２の内容に入力端子８よりの
コード長が演算器４で加算される。可変長コード分離の
際にはレジスタ１の右３２ビットが出力端子９へ出力さ
れると共に、そのレジスタ１の内容は入力端子８よりの
コード長だけシフト演算器３で右シフトされ、そのシフ
ト結果はレジスタ１に格納され、かつレジスタ２の内容
から入力端子８のコード長が演算器４で減算される。
ード分離を外部ハードウエアを要することなく、高速に
可能とする。 【構成】 １ワード３２ビット処理のプロセッサで、右
づめとされる６４ビットのバッファレジスタ１とそのレ
ジスタ１の内のデータのビット数が格納されたレジスタ
２とが設けられる。バッファリングの際には入力端子７
よりの可変長コードはシフト演算器３で、レジスタ２の
値だけ左シフトされ、そのシフト結果とレジスタ１の内
とがビットごとにＯＲ演算器５でＯＲされてレジスタ１
に格納され、またレジスタ２の内容に入力端子８よりの
コード長が演算器４で加算される。可変長コード分離の
際にはレジスタ１の右３２ビットが出力端子９へ出力さ
れると共に、そのレジスタ１の内容は入力端子８よりの
コード長だけシフト演算器３で右シフトされ、そのシフ
ト結果はレジスタ１に格納され、かつレジスタ２の内容
から入力端子８のコード長が演算器４で減算される。
Description
【０００１】
【産業上の利用分野】この発明は、音声や映像の符号化
を中心としたディジタル信号処理をプロセッサによって
実現する際に用いられ、特に、その信号処理アルゴリズ
ムが、ハフマン符号化や適応量子化など、処理結果のビ
ット数がデータ内容などに依存して変化する処理を含
み、処理結果の可変長コードを連続ビット列に多重化す
る必要のあるディジタルプロセッサに関する。
を中心としたディジタル信号処理をプロセッサによって
実現する際に用いられ、特に、その信号処理アルゴリズ
ムが、ハフマン符号化や適応量子化など、処理結果のビ
ット数がデータ内容などに依存して変化する処理を含
み、処理結果の可変長コードを連続ビット列に多重化す
る必要のあるディジタルプロセッサに関する。
【０００２】
【従来の技術】ディジタル音声信号やディジタル画像信
号の符号化に代表される複雑な信号処理アルゴリズムを
実現する方法として、アルゴリズムをソフトウエアで記
述し、プロセッサで実行する方法が広く用いられてい
る。特に、信号処理アルゴリズムを高速に実行するプロ
セッサは、信号処理プロセッサと呼ばれ、内積（乗算＋
累積）演算に代表される数値演算に対して高速な処理を
実行出来るように設計されている。
号の符号化に代表される複雑な信号処理アルゴリズムを
実現する方法として、アルゴリズムをソフトウエアで記
述し、プロセッサで実行する方法が広く用いられてい
る。特に、信号処理アルゴリズムを高速に実行するプロ
セッサは、信号処理プロセッサと呼ばれ、内積（乗算＋
累積）演算に代表される数値演算に対して高速な処理を
実行出来るように設計されている。
【０００３】一方、特に画像信号を対象とした高能率符
号化では、信号の振幅に応じて信号の量子化ビット数を
変化させる適応量子化や、量子化結果の統計的性質に応
じて量子化結果をあらわすコード長を変化させる（つま
り頻繁に出現する量子化レベルに短いコードを、滅多に
あらわれない量子化レベルに長いコードを割り当てる事
によって全体のデータ量を圧縮する）ハフマン符号化な
どが頻繁に用いられる。ここでは、適応量子化やハフマ
ン符号化など、処理結果のビット長が変化するコードを
可変長コードと呼ぶ。符号化処理の最終結果は、連続ビ
ット列として伝送されるから、ハフマン符号や適応量子
化を用いた場合には、可変長コードを連続ビット列に多
重化する処理、および、連続ビット列から可変長コード
を分離する処理が必要となる。
号化では、信号の振幅に応じて信号の量子化ビット数を
変化させる適応量子化や、量子化結果の統計的性質に応
じて量子化結果をあらわすコード長を変化させる（つま
り頻繁に出現する量子化レベルに短いコードを、滅多に
あらわれない量子化レベルに長いコードを割り当てる事
によって全体のデータ量を圧縮する）ハフマン符号化な
どが頻繁に用いられる。ここでは、適応量子化やハフマ
ン符号化など、処理結果のビット長が変化するコードを
可変長コードと呼ぶ。符号化処理の最終結果は、連続ビ
ット列として伝送されるから、ハフマン符号や適応量子
化を用いた場合には、可変長コードを連続ビット列に多
重化する処理、および、連続ビット列から可変長コード
を分離する処理が必要となる。
【０００４】しかし、数値演算をおもな目的とした従来
の信号処理プロセッサでは、たとえば１６ビット、３２
ビットといった固定ビット幅のデータに対する演算しか
定義されておらず、可変長コードを扱う命令やハードウ
エアが用意されていない。この為、可変長コードの多重
化や分離の処理は、固定ビット幅のデータに対する論理
演算、シフト演算などを組み合わせて実現する必要があ
り、かならずしも高速な処理が実現出来るとは限らなか
った。
の信号処理プロセッサでは、たとえば１６ビット、３２
ビットといった固定ビット幅のデータに対する演算しか
定義されておらず、可変長コードを扱う命令やハードウ
エアが用意されていない。この為、可変長コードの多重
化や分離の処理は、固定ビット幅のデータに対する論理
演算、シフト演算などを組み合わせて実現する必要があ
り、かならずしも高速な処理が実現出来るとは限らなか
った。
【０００５】また、可変ビット長コードの多重、分離を
専用ハードウエアで行なった場合、プロセッサ外部に専
用ハードウエアが必要となり、プロセッサとその外部回
路とのインターフェースが複雑となる問題があった。ま
た、適応処理を含む複雑なアルゴリズムをソフトウエア
によって実現出来るという信号処理プロセッサ本来の利
点をそこなう可能性があった。
専用ハードウエアで行なった場合、プロセッサ外部に専
用ハードウエアが必要となり、プロセッサとその外部回
路とのインターフェースが複雑となる問題があった。ま
た、適応処理を含む複雑なアルゴリズムをソフトウエア
によって実現出来るという信号処理プロセッサ本来の利
点をそこなう可能性があった。
【０００６】
【発明が解決しようとする課題】この発明の目的は数値
演算を重視した従来の信号処理プロセッサにおいて、適
応ビット配分やハフマン符号化といった可変長コードの
多重処理を含む信号処理アルゴリズムを実現した場合、
可変長コードの多重、分離の処理を高速に実行出来るデ
ィジタル信号処理プロセッサを提供することにある。
演算を重視した従来の信号処理プロセッサにおいて、適
応ビット配分やハフマン符号化といった可変長コードの
多重処理を含む信号処理アルゴリズムを実現した場合、
可変長コードの多重、分離の処理を高速に実行出来るデ
ィジタル信号処理プロセッサを提供することにある。
【０００７】
【課題を解決するための手段】前記の課題を解決するた
め、この発明によれば、ディジタル信号処理を対象とし
たプロセッサにおいて、（１）可変長コードを連続ビッ
ト列に多重化するバッファリング手段と、（２）連続ビ
ット列を可変長コードに分離する分離手段とが設けられ
る。
め、この発明によれば、ディジタル信号処理を対象とし
たプロセッサにおいて、（１）可変長コードを連続ビッ
ト列に多重化するバッファリング手段と、（２）連続ビ
ット列を可変長コードに分離する分離手段とが設けられ
る。
【０００８】バッファリング手段は、入力コードをその
コード長だけ左シフトするシフト手段と、そのシフトさ
れた入力コードと、バッファレジスタ内のコードとをビ
ット対応に論理和をとってそのバッファレジスタ内に格
納する手段と、上記コード長をデータ終端レジスタの内
容に加算する手段と、そのデータ終端レジスタの内容
が、このプロセッサの処理単位ビット数を越えると割り
込みを発生する手段とからなる。
コード長だけ左シフトするシフト手段と、そのシフトさ
れた入力コードと、バッファレジスタ内のコードとをビ
ット対応に論理和をとってそのバッファレジスタ内に格
納する手段と、上記コード長をデータ終端レジスタの内
容に加算する手段と、そのデータ終端レジスタの内容
が、このプロセッサの処理単位ビット数を越えると割り
込みを発生する手段とからなる。
【０００９】また上記コード分離手段は、上記バッファ
レジスタから右側の上記処理単位ビット数だけ、出力す
る手段と、読出すべきコードのビット長だけ上記バッフ
ァレジスタの内容を右シフトしてそのバッファレジスタ
に格納する手段と、上記ビット長だけ上記データ終端レ
ジスタの内容から減算する手段と、そのデータ終端レジ
スタの内容が上記処理単位ビット数以下になると割り込
みを発生する手段とよりなる。
レジスタから右側の上記処理単位ビット数だけ、出力す
る手段と、読出すべきコードのビット長だけ上記バッフ
ァレジスタの内容を右シフトしてそのバッファレジスタ
に格納する手段と、上記ビット長だけ上記データ終端レ
ジスタの内容から減算する手段と、そのデータ終端レジ
スタの内容が上記処理単位ビット数以下になると割り込
みを発生する手段とよりなる。
【００１０】
【作用】この構成の信号処理プロセッサは、可変長デー
タをビット単位でバッファリングする為の可変長バッフ
ァリング命令により上記バッファリング手段が実行さ
れ、バッファレジスタ内のデータから可変長コードを分
離する可変長分離命令により上記コード分離手段が実行
されて、可変ビット長データの連続ビット列への多重化
および連続ビット列から可変ビット長データの切り出し
を１命令で高速に実現する事が出来る。
タをビット単位でバッファリングする為の可変長バッフ
ァリング命令により上記バッファリング手段が実行さ
れ、バッファレジスタ内のデータから可変長コードを分
離する可変長分離命令により上記コード分離手段が実行
されて、可変ビット長データの連続ビット列への多重化
および連続ビット列から可変ビット長データの切り出し
を１命令で高速に実現する事が出来る。
【００１１】
【実施例】この発明の信号処理プロセッサにおいて可変
長バッファリング命令および可変長分離命令を実行する
ハードウエアの実施例を図１に示す。図では、プロセッ
サの基本演算ビット幅（処理単位ビット数）を３２ビッ
トとしている。つまり、このプロセッサは３２ビットを
１ワードとして演算やデータの読みだし／書き込みなど
の処理を行う。
長バッファリング命令および可変長分離命令を実行する
ハードウエアの実施例を図１に示す。図では、プロセッ
サの基本演算ビット幅（処理単位ビット数）を３２ビッ
トとしている。つまり、このプロセッサは３２ビットを
１ワードとして演算やデータの読みだし／書き込みなど
の処理を行う。
【００１２】この可変長バッファリング命令及び可変長
分離命令を実行する可変長処理部は、６４ビット幅のバ
ッファレジスタ１と、６ビット幅のデータ終端レジスタ
２と、６４ビット幅のデータに対し３２ビットまでの任
意ビット数の右及び左シフト演算を実行するシフト演算
器３と、算術論理演算器４と、ＯＲ演算器５と、シフト
演算器３への入力を制御するセレクタ６とからなる。こ
の内、シフト演算器３と算術論理演算器４は、シフト演
算や算術演算、論理演算を実行するためにもともとプロ
セッサに実装されているものであり、可変長処理のため
に新たに設けられたものではない。また、バッファレジ
スタ１には、バッファリングされたデータが右づめ（左
側は０で埋められているものとする）で格納され、デー
タ終端レジスタ２にはバッファレジスタ１内に蓄積され
ているデータのビット数が格納されている。
分離命令を実行する可変長処理部は、６４ビット幅のバ
ッファレジスタ１と、６ビット幅のデータ終端レジスタ
２と、６４ビット幅のデータに対し３２ビットまでの任
意ビット数の右及び左シフト演算を実行するシフト演算
器３と、算術論理演算器４と、ＯＲ演算器５と、シフト
演算器３への入力を制御するセレクタ６とからなる。こ
の内、シフト演算器３と算術論理演算器４は、シフト演
算や算術演算、論理演算を実行するためにもともとプロ
セッサに実装されているものであり、可変長処理のため
に新たに設けられたものではない。また、バッファレジ
スタ１には、バッファリングされたデータが右づめ（左
側は０で埋められているものとする）で格納され、デー
タ終端レジスタ２にはバッファレジスタ１内に蓄積され
ているデータのビット数が格納されている。
【００１３】この可変長処理部への入出力端子として、
２つのオペランドを入力するデータ入力端子７，８と、
データを出力するデータ出力端子９と、割り込みを出力
する割り込み出力端子１０とを持つ。ここで、データ入
力端子７，８には、プロセッサのレジスタファイルある
いはメモリーから読みだされたデータが入力される。ま
た、バッファレジスタ１からデータ出力端子９に出力さ
れた結果は、後の演算処理で用いるため、レジスタファ
イルあるいはメモリーに格納される。算術論理演算器４
から割り込み出力端子１０へ出力された割り込みは、プ
ロセッサの制御部に割り込みをかけ、割り込み処理を起
動する。
２つのオペランドを入力するデータ入力端子７，８と、
データを出力するデータ出力端子９と、割り込みを出力
する割り込み出力端子１０とを持つ。ここで、データ入
力端子７，８には、プロセッサのレジスタファイルある
いはメモリーから読みだされたデータが入力される。ま
た、バッファレジスタ１からデータ出力端子９に出力さ
れた結果は、後の演算処理で用いるため、レジスタファ
イルあるいはメモリーに格納される。算術論理演算器４
から割り込み出力端子１０へ出力された割り込みは、プ
ロセッサの制御部に割り込みをかけ、割り込み処理を起
動する。
【００１４】まず可変長バッファリング命令に対する動
作を、図２を参照して説明する。バッファレジスタ１お
よびデータ終端レジスタ２には、それぞれ、前のマシン
サイクルにおけるバッファリング結果とバッファレジス
タ１内に蓄積されているデータのビット数とが格納され
ている。セレクタ６はデータ入力端子７とデータ終端レ
ジスタ２とをそれぞれ選択してシフト演算器３へ接続す
るように設定される。
作を、図２を参照して説明する。バッファレジスタ１お
よびデータ終端レジスタ２には、それぞれ、前のマシン
サイクルにおけるバッファリング結果とバッファレジス
タ１内に蓄積されているデータのビット数とが格納され
ている。セレクタ６はデータ入力端子７とデータ終端レ
ジスタ２とをそれぞれ選択してシフト演算器３へ接続す
るように設定される。
【００１５】二つのオペランドとして可変長コード１１
およびそのコードの長さ１２が、それぞれデータ入力端
子７，８に入力される。ここで、入力可変長コード１１
は１ワードのなかで右づめとなった斜線が施された部分
にあるものとし、左側は０で埋められているものとし、
また、可変長データの最大長は３２ビットとする。デー
タ入力端子７に入力された可変長コード１１は、セレク
タ６を通じてシフト演算器３に入力され、データ終端レ
ジスタ２の値の分だけ左側にシフトされる。そのシフト
結果は、ＯＲ演算器５で、バッファレジスタ１の内容と
ビット単位でＯＲ（論理和）がとられる。そのＯＲ演算
器５の出力１３は、前サイクルのバッファリング結果１
３ａの左側に入力された可変長コード１１を付加した状
態となっており、この結果は再びバッファレジスタ１に
格納される。
およびそのコードの長さ１２が、それぞれデータ入力端
子７，８に入力される。ここで、入力可変長コード１１
は１ワードのなかで右づめとなった斜線が施された部分
にあるものとし、左側は０で埋められているものとし、
また、可変長データの最大長は３２ビットとする。デー
タ入力端子７に入力された可変長コード１１は、セレク
タ６を通じてシフト演算器３に入力され、データ終端レ
ジスタ２の値の分だけ左側にシフトされる。そのシフト
結果は、ＯＲ演算器５で、バッファレジスタ１の内容と
ビット単位でＯＲ（論理和）がとられる。そのＯＲ演算
器５の出力１３は、前サイクルのバッファリング結果１
３ａの左側に入力された可変長コード１１を付加した状
態となっており、この結果は再びバッファレジスタ１に
格納される。
【００１６】一方、データ入力端子８に入力されたコー
ド長は、データ終端レジスタ２の値との算術論理演算器
４で加算処理が行われ、その結果は再びデータ終端レジ
スタ２に格納される。また、算術論理演算器４での演算
結果が３２（プロセッサの処理単位ビット数）を越えた
場合、つまり６ビット目が１となった場合には割り込み
端子１０が駆動される。つまり、３２ビット以上のデー
タがバッファレジスタ１に蓄えられると、割り込み処理
が起動され、プロセッサは次のマシンサイクルで割り込
み処理にはいる。割り込み処理では、次に示す可変長分
離命令を用いることにより、バッファレジスタ１に格納
されているデータの内右側３２ビット分がバッファより
読みだされる。つまり、可変長バッファリング命令によ
り、可変長コードが連続的に多重化され、その多重化さ
れた可変長コードを、基本演算語長であるワード単位で
読みだすことができる。
ド長は、データ終端レジスタ２の値との算術論理演算器
４で加算処理が行われ、その結果は再びデータ終端レジ
スタ２に格納される。また、算術論理演算器４での演算
結果が３２（プロセッサの処理単位ビット数）を越えた
場合、つまり６ビット目が１となった場合には割り込み
端子１０が駆動される。つまり、３２ビット以上のデー
タがバッファレジスタ１に蓄えられると、割り込み処理
が起動され、プロセッサは次のマシンサイクルで割り込
み処理にはいる。割り込み処理では、次に示す可変長分
離命令を用いることにより、バッファレジスタ１に格納
されているデータの内右側３２ビット分がバッファより
読みだされる。つまり、可変長バッファリング命令によ
り、可変長コードが連続的に多重化され、その多重化さ
れた可変長コードを、基本演算語長であるワード単位で
読みだすことができる。
【００１７】次に、可変長コード分離命令に対する動作
を、図３を参照して説明する。バッファレジスタ１およ
びデータ終端レジスタ２には、それぞれ前のマシンサイ
クルにおけるバッファリング結果とバッファレジスタ１
内に蓄積されているデータのビット数とが格納されてい
る。セレクタ６はバッファレジスタ１とデータ入力端子
８とをシフト演算器３に接続するように設定される。
を、図３を参照して説明する。バッファレジスタ１およ
びデータ終端レジスタ２には、それぞれ前のマシンサイ
クルにおけるバッファリング結果とバッファレジスタ１
内に蓄積されているデータのビット数とが格納されてい
る。セレクタ６はバッファレジスタ１とデータ入力端子
８とをシフト演算器３に接続するように設定される。
【００１８】まず、オペランドとして、読みだしを行う
コードのビット長１４が、データ入力端子８に入力され
る。また、バッファレジスタ１の内容はシフト演算器３
に入力され、データ入力端子８に入力されたコード長１
４の分だけ右にシフトされ、その結果は再びバッファレ
ジスタ１に格納される。つまり、バッファレジスタ１に
格納されていたデータ系列、例えば図２中の出力１３と
同一内容のものは、その右端の可変コード１３ａの長さ
分だけ右シフトされる。一方、データ出力端子には、前
のマシンサイクルにおけるバッファレジスタ１に格納さ
れていたデータのうち、右側３２ビット分が前記右シフ
ト演算と同時に、またはその前に出力される。
コードのビット長１４が、データ入力端子８に入力され
る。また、バッファレジスタ１の内容はシフト演算器３
に入力され、データ入力端子８に入力されたコード長１
４の分だけ右にシフトされ、その結果は再びバッファレ
ジスタ１に格納される。つまり、バッファレジスタ１に
格納されていたデータ系列、例えば図２中の出力１３と
同一内容のものは、その右端の可変コード１３ａの長さ
分だけ右シフトされる。一方、データ出力端子には、前
のマシンサイクルにおけるバッファレジスタ１に格納さ
れていたデータのうち、右側３２ビット分が前記右シフ
ト演算と同時に、またはその前に出力される。
【００１９】一方、データ入力端子８に入力されたコー
ド長１４は、データ終端レジスタ２の値に対し、算術論
理演算器４で、減算処理が行われ、その結果は再びデー
タ終端レジスタ２に格納される。また、算術論理演算器
４での演算結果が３２（プロセッサの処理単位ビット
数）より小さくなった場合、つまり６ビット目が０とな
った場合には割り込み端子１０が駆動される。つまり、
バッファレジスタ１に蓄えられたデータが３２ビットよ
り少なくなると、割り込み処理が起動され、プロセッサ
は次のマシンサイクルで割り込み処理にはいる。割り込
み処理では、先に示した可変長バッファリング命令を用
いることにより、バッファレジスタ１に格納されている
データの内左側に、新たな３２ビット分のビット列を入
力することができる。つまり、可変長コード分離命令で
は、ワード単位でデータを入力し、バッファリングを行
いながら、バッファレジスタ１内の先頭（右端から）３
２ビットのデータを取り出す事が出来る。先頭３２ビッ
トデータから、実際に可変コード長のコードを切り出す
処理は、算術論理演算器４に対するＡＮＤ演算命令によ
るマスク処理によって簡単に実行できる。
ド長１４は、データ終端レジスタ２の値に対し、算術論
理演算器４で、減算処理が行われ、その結果は再びデー
タ終端レジスタ２に格納される。また、算術論理演算器
４での演算結果が３２（プロセッサの処理単位ビット
数）より小さくなった場合、つまり６ビット目が０とな
った場合には割り込み端子１０が駆動される。つまり、
バッファレジスタ１に蓄えられたデータが３２ビットよ
り少なくなると、割り込み処理が起動され、プロセッサ
は次のマシンサイクルで割り込み処理にはいる。割り込
み処理では、先に示した可変長バッファリング命令を用
いることにより、バッファレジスタ１に格納されている
データの内左側に、新たな３２ビット分のビット列を入
力することができる。つまり、可変長コード分離命令で
は、ワード単位でデータを入力し、バッファリングを行
いながら、バッファレジスタ１内の先頭（右端から）３
２ビットのデータを取り出す事が出来る。先頭３２ビッ
トデータから、実際に可変コード長のコードを切り出す
処理は、算術論理演算器４に対するＡＮＤ演算命令によ
るマスク処理によって簡単に実行できる。
【００２０】なお、可変長バッファリング命令と可変長
コード分離命令における割り込みは、プロセッサの制御
レジスタをセットすることにより、マスクすることがで
きる。可変長バッファリング命令のみを必要としない、
つまり可変長コードを入力し、蓄積または伝送などしか
行わないプロセッサでは前記バッファリング手段のみを
設ければよく、逆に連続的に蓄積されている、あるいは
連続的に受信される可変長コードから各可変長コードを
分離することのみしか行わない、つまり前記可変長コー
ド分離命令のみを必要とする場合は前記コード分離手段
のみを設ければよい。
コード分離命令における割り込みは、プロセッサの制御
レジスタをセットすることにより、マスクすることがで
きる。可変長バッファリング命令のみを必要としない、
つまり可変長コードを入力し、蓄積または伝送などしか
行わないプロセッサでは前記バッファリング手段のみを
設ければよく、逆に連続的に蓄積されている、あるいは
連続的に受信される可変長コードから各可変長コードを
分離することのみしか行わない、つまり前記可変長コー
ド分離命令のみを必要とする場合は前記コード分離手段
のみを設ければよい。
【００２１】
【発明の効果】以上説明したように、この発明によれ
ば、可変長バッファリング命令と可変長分離命令および
それを実行するために必要となるハードウエアが用意さ
れているため、（１）可変ビット長コードの連続ビット
列への多重、分離を外部ハードウエアの必要無しに高速
処理する事、（２）可変ビット長コードのバッファリン
グを少ない命令コードで記述出来る事、が可能となる。
ば、可変長バッファリング命令と可変長分離命令および
それを実行するために必要となるハードウエアが用意さ
れているため、（１）可変ビット長コードの連続ビット
列への多重、分離を外部ハードウエアの必要無しに高速
処理する事、（２）可変ビット長コードのバッファリン
グを少ない命令コードで記述出来る事、が可能となる。
【図１】この発明の要部である可変長処理部の実施例を
示すブロック図。
示すブロック図。
【図２】図１の処理部で可変長バッファリング命令の動
作を行う状態を示すブロック図。
作を行う状態を示すブロック図。
【図３】図１の処理部で可変長コード分離命令の動作を
行う状態で示すブロック図。
行う状態で示すブロック図。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｇ０６Ｆ 15/66 ３３０ Ａ 8420−5Ｌ
Claims (1)
- 【請求項１】 バッファリング手段と、コード分離手段
とを備え、 上記バッファリング手段は、 入力コードをそのコード長だけ左シフトするシフト手段
と、 そのシフトされた入力コードとバッファレジスタ内のコ
ードとをビット対応に論理和をとって上記バッファレジ
スタ内に格納する手段と、 上記コード長をデータ終端レジスタの内容に加算する手
段と、 そのデータ終端レジスタの内容が、プロセッサの処理単
位ビット数を越えると割り込みを発生する手段とよりな
り、 上記コード分離手段は、 上記バッファレジスタから右側の上記処理単位ビット数
だけ出力する手段と、 読出すべきコードのビット長だけ上記バッファレジスタ
の内容を右シフトして上記バッファレジスタに格納する
手段と、 上記ビット長だけ上記データ終端レジスタの内容から減
算する手段と、 そのデータ終端レジスタの内容が上記処理単位ビット数
以下になると割り込みを発生する手段とよりなる、 ディジタル信号処理プロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4121487A JPH05313886A (ja) | 1992-05-14 | 1992-05-14 | ディジタル信号処理プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4121487A JPH05313886A (ja) | 1992-05-14 | 1992-05-14 | ディジタル信号処理プロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05313886A true JPH05313886A (ja) | 1993-11-26 |
Family
ID=14812381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4121487A Pending JPH05313886A (ja) | 1992-05-14 | 1992-05-14 | ディジタル信号処理プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05313886A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002529847A (ja) * | 1998-11-06 | 2002-09-10 | アナログ デバイセス インコーポレーテッド | ビットｆｉｆｏを有するディジタル信号プロセッサ |
| GB2346994B (en) * | 1998-12-04 | 2003-07-09 | Ibm | Input/output operations in an information processing system |
-
1992
- 1992-05-14 JP JP4121487A patent/JPH05313886A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002529847A (ja) * | 1998-11-06 | 2002-09-10 | アナログ デバイセス インコーポレーテッド | ビットｆｉｆｏを有するディジタル信号プロセッサ |
| JP4955149B2 (ja) * | 1998-11-06 | 2012-06-20 | アナログ デバイセス インコーポレーテッド | ビットｆｉｆｏを有するディジタル信号プロセッサ |
| GB2346994B (en) * | 1998-12-04 | 2003-07-09 | Ibm | Input/output operations in an information processing system |
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