JP2003173176A - 表示制御装置 - Google Patents
表示制御装置Info
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- JP2003173176A JP2003173176A JP2001370462A JP2001370462A JP2003173176A JP 2003173176 A JP2003173176 A JP 2003173176A JP 2001370462 A JP2001370462 A JP 2001370462A JP 2001370462 A JP2001370462 A JP 2001370462A JP 2003173176 A JP2003173176 A JP 2003173176A
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Abstract
(57)【要約】
【課題】 処理効率を向上させつつ表示画面を確実かつ
正確に表示させる。 【解決手段】 ＶＤＰ３は、アドレスパターン記録用レ
ジスタＲ１と、データアドレス記録用レジスタＲ３と、
パターン番号記録用レジスタＲ２とを有する設定値ダウ
ンロード部３ｂを備え、設定値ダウンロード部３ｂは、
アドレスパターン記録用レジスタＲ１にパターンデータ
Ｄｐが記録され、データアドレス記録用レジスタＲ３に
アドレス情報Ａｄが記録され、パターン番号記録用レジ
スタＲ２にパターン番号情報Ｐｎが記録されることによ
り、アドレス情報Ａｄによって指定されたデータアドレ
スの設定値を読み出し、パターンデータＤｐによって指
定されたアドレスパターンによって特定されるメモリア
ドレスの設定値記録用レジスタＲ１１〜Ｒ４Ｌに読み出
した設定値を記録する。
正確に表示させる。 【解決手段】 ＶＤＰ３は、アドレスパターン記録用レ
ジスタＲ１と、データアドレス記録用レジスタＲ３と、
パターン番号記録用レジスタＲ２とを有する設定値ダウ
ンロード部３ｂを備え、設定値ダウンロード部３ｂは、
アドレスパターン記録用レジスタＲ１にパターンデータ
Ｄｐが記録され、データアドレス記録用レジスタＲ３に
アドレス情報Ａｄが記録され、パターン番号記録用レジ
スタＲ２にパターン番号情報Ｐｎが記録されることによ
り、アドレス情報Ａｄによって指定されたデータアドレ
スの設定値を読み出し、パターンデータＤｐによって指
定されたアドレスパターンによって特定されるメモリア
ドレスの設定値記録用レジスタＲ１１〜Ｒ４Ｌに読み出
した設定値を記録する。
Description
【０００１】
【発明の属する技術分野】本発明は、記録された設定値
に基づいて画像データをデータ処理する画像データ処理
用デバイスを備えた表示制御装置に関するものである。
に基づいて画像データをデータ処理する画像データ処理
用デバイスを備えた表示制御装置に関するものである。
【０００２】
【従来の技術】例えば、パチンコ台などの遊技機には、
各種表示画面を表示させるための表示ユニットが搭載さ
れている。例えば、図１０に示す表示ユニットＵ５１
は、表示画面を表示する表示装置２と、表示装置２に表
示画面を表示させるための画像信号Ｓを生成する表示制
御装置５１とを備えている。表示制御装置５１は、図外
のデータ転送用メモリを介して装置外部から転送される
画像データに対して所定のデータ処理を実行することに
より画像信号Ｓを生成するＶＤＰ（Video DigitalProce
ssor ＝画像データ処理用デバイス）５３と、ＶＤＰ５
３の動作を制御するための設定値Ｓｒおよびその設定値
Ｓｒを記録すべき設定値記録用レジスタＲ１１〜Ｒ４Ｌ
（図１１参照）のメモリアドレスを一組として記録され
た複数のレコードからなる表示手順データを記録するＲ
ＯＭ５５と、ＶＤＰ５３のデータ処理を制御するＣＰＵ
（表示制御部）５６と、ＣＰＵ５６の演算結果を一時的
に記憶するＲＡＭ５７と、ＣＰＵ５６の動作プログラム
を記憶するＲＯＭ５８とを備えている。この場合、図１
１に示すように、ＶＤＰ５３は、データ圧縮された状態
で転送される画像データをデコード（伸張）させるＤＥ
Ｃ処理ブロック１１と、回転描画処理を実行するＺ処理
ブロック１２と、各データ処理ブロックによってデータ
処理された画像データに対して拡大処理、縮小処理およ
びマスク処理などを実行すると共に処理した画像データ
を合成することによって表示装置２に表示させる表示画
面を仮想的に描画して画像信号Ｓを生成するＢＩＴＢＬ
Ｔ処理ブロック１３と、動画データに対するデータ処理
を実行するＭＭＣ処理ブロック１４とを備えている（以
下、区別しないときには「データ処理ブロック」ともい
う）。また、このＶＤＰ５３は、各データ処理ブロック
毎にそれぞれ対応して配設された設定値記録用レジスタ
Ｒ１１〜Ｒ４Ｌ（Ｌは自然数。以下、区別しないときに
は「設定値記録用レジスタＲ」ともいう）を備えてい
る。
各種表示画面を表示させるための表示ユニットが搭載さ
れている。例えば、図１０に示す表示ユニットＵ５１
は、表示画面を表示する表示装置２と、表示装置２に表
示画面を表示させるための画像信号Ｓを生成する表示制
御装置５１とを備えている。表示制御装置５１は、図外
のデータ転送用メモリを介して装置外部から転送される
画像データに対して所定のデータ処理を実行することに
より画像信号Ｓを生成するＶＤＰ（Video DigitalProce
ssor ＝画像データ処理用デバイス）５３と、ＶＤＰ５
３の動作を制御するための設定値Ｓｒおよびその設定値
Ｓｒを記録すべき設定値記録用レジスタＲ１１〜Ｒ４Ｌ
（図１１参照）のメモリアドレスを一組として記録され
た複数のレコードからなる表示手順データを記録するＲ
ＯＭ５５と、ＶＤＰ５３のデータ処理を制御するＣＰＵ
（表示制御部）５６と、ＣＰＵ５６の演算結果を一時的
に記憶するＲＡＭ５７と、ＣＰＵ５６の動作プログラム
を記憶するＲＯＭ５８とを備えている。この場合、図１
１に示すように、ＶＤＰ５３は、データ圧縮された状態
で転送される画像データをデコード（伸張）させるＤＥ
Ｃ処理ブロック１１と、回転描画処理を実行するＺ処理
ブロック１２と、各データ処理ブロックによってデータ
処理された画像データに対して拡大処理、縮小処理およ
びマスク処理などを実行すると共に処理した画像データ
を合成することによって表示装置２に表示させる表示画
面を仮想的に描画して画像信号Ｓを生成するＢＩＴＢＬ
Ｔ処理ブロック１３と、動画データに対するデータ処理
を実行するＭＭＣ処理ブロック１４とを備えている（以
下、区別しないときには「データ処理ブロック」ともい
う）。また、このＶＤＰ５３は、各データ処理ブロック
毎にそれぞれ対応して配設された設定値記録用レジスタ
Ｒ１１〜Ｒ４Ｌ（Ｌは自然数。以下、区別しないときに
は「設定値記録用レジスタＲ」ともいう）を備えてい
る。
【０００３】このＶＤＰ５３では、設定値記録用レジス
タＲに所定の設定値Ｓｒが記録されることにより、その
設定値記録用レジスタＲに対応するデータ処理ブロック
が設定値Ｓｒに基づく各種のデータ処理を個別的に実行
する。具体的には、まず、ＣＰＵ５６が、表示手順デー
タにおけるレコード１のデータ（設定値Ｓｒおよびその
設定値Ｓｒを記録すべきメモリアドレス）をＲＯＭ５５
から読み出す。次に、ＣＰＵ５６は、読み出した設定値
Ｓｒを対応するメモリアドレスの設定値記録用レジスタ
Ｒに記録する。これに応じて、設定値Ｓｒが記録された
設定値記録用レジスタＲに対応するデータ処理ブロック
が、設定値Ｓｒに基づくデータ処理を実行する。この際
に、各データ処理ブロックは、実行中のデータ処理が完
了したときに、データ処理が完了した旨の報知信号Ｉを
ＣＰＵ５６に出力する。一方、ＣＰＵ５６は、表示手順
データにおけるレコード２のデータをＲＯＭ５５から読
み出す。次に、報知信号Ｉを受信したときに、ＣＰＵ５
６は、読み出した設定値Ｓｒを対応するメモリアドレス
の設定値記録用レジスタＲに記録する。これにより、そ
の設定値記録用レジスタＲに対応するデータ処理ブロッ
クによって設定値Ｓｒに基づくデータ処理が実行され
る。このように、ＣＰＵ５６による設定値記録用レジス
タＲへの設定値Ｓｒの記録と、各データ処理ブロックに
よる設定値Ｓｒに基づくデータ処理とが繰り返して実行
されることにより、ＢＩＴＢＬＴ処理ブロック１３によ
って描画された表示画面に基づいて画像信号Ｓが生成さ
れて、その画像信号Ｓに基づく表示画面が表示装置２に
順次表示される。
タＲに所定の設定値Ｓｒが記録されることにより、その
設定値記録用レジスタＲに対応するデータ処理ブロック
が設定値Ｓｒに基づく各種のデータ処理を個別的に実行
する。具体的には、まず、ＣＰＵ５６が、表示手順デー
タにおけるレコード１のデータ（設定値Ｓｒおよびその
設定値Ｓｒを記録すべきメモリアドレス）をＲＯＭ５５
から読み出す。次に、ＣＰＵ５６は、読み出した設定値
Ｓｒを対応するメモリアドレスの設定値記録用レジスタ
Ｒに記録する。これに応じて、設定値Ｓｒが記録された
設定値記録用レジスタＲに対応するデータ処理ブロック
が、設定値Ｓｒに基づくデータ処理を実行する。この際
に、各データ処理ブロックは、実行中のデータ処理が完
了したときに、データ処理が完了した旨の報知信号Ｉを
ＣＰＵ５６に出力する。一方、ＣＰＵ５６は、表示手順
データにおけるレコード２のデータをＲＯＭ５５から読
み出す。次に、報知信号Ｉを受信したときに、ＣＰＵ５
６は、読み出した設定値Ｓｒを対応するメモリアドレス
の設定値記録用レジスタＲに記録する。これにより、そ
の設定値記録用レジスタＲに対応するデータ処理ブロッ
クによって設定値Ｓｒに基づくデータ処理が実行され
る。このように、ＣＰＵ５６による設定値記録用レジス
タＲへの設定値Ｓｒの記録と、各データ処理ブロックに
よる設定値Ｓｒに基づくデータ処理とが繰り返して実行
されることにより、ＢＩＴＢＬＴ処理ブロック１３によ
って描画された表示画面に基づいて画像信号Ｓが生成さ
れて、その画像信号Ｓに基づく表示画面が表示装置２に
順次表示される。
【０００４】
【発明が解決しようとする課題】ところが、従来の表示
制御装置５１には、以下の問題点がある。すなわち、従
来の表示制御装置５１では、ＣＰＵ５６によって記録さ
れた設定値Ｓｒに基づいてＶＤＰ５３の各データ処理ブ
ロックが各種データ処理を実行することにより表示装置
２に表示画面を表示させている。この場合、今日の遊技
機では、複数の画像を重ね合わせた複雑な表示画面を表
示装置２に表示させている。このため、一つの表示画面
についての画像信号Ｓを生成するためには、各データ処
理ブロックによって各種データ処理を繰り返して実行す
る必要がある。この場合、データ処理デバイス（ＶＤＰ
５３など）を総括的に制御するＣＰＵ５６などの制御用
プロセッサは、一般的に、ＲＯＭ５５などのメモリに対
するアクセス速度が比較的遅いことが知られている。こ
のため、複雑かつ高速なデータ処理を要する表示画面を
表示させる際には、ＣＰＵ５６による設定値Ｓｒの読み
出しが間に合わないことがある。かかる場合には、ＶＤ
Ｐ５３の各データ処理ブロックによるデータ処理が不完
全となる結果、表示画面の一部または表示画面全体を表
示させることができなくなるという問題点がある。ま
た、設定値記録用レジスタＲに対する設定値Ｓｒの記録
時には、ＣＰＵ５６が他の制御処理を一時的に中断する
必要がある。このため、ＣＰＵ５６が設定値Ｓｒの読み
出しに長時間を要することに起因して、表示制御装置５
１全体としての処理効率が低下するという問題点もあ
る。
制御装置５１には、以下の問題点がある。すなわち、従
来の表示制御装置５１では、ＣＰＵ５６によって記録さ
れた設定値Ｓｒに基づいてＶＤＰ５３の各データ処理ブ
ロックが各種データ処理を実行することにより表示装置
２に表示画面を表示させている。この場合、今日の遊技
機では、複数の画像を重ね合わせた複雑な表示画面を表
示装置２に表示させている。このため、一つの表示画面
についての画像信号Ｓを生成するためには、各データ処
理ブロックによって各種データ処理を繰り返して実行す
る必要がある。この場合、データ処理デバイス（ＶＤＰ
５３など）を総括的に制御するＣＰＵ５６などの制御用
プロセッサは、一般的に、ＲＯＭ５５などのメモリに対
するアクセス速度が比較的遅いことが知られている。こ
のため、複雑かつ高速なデータ処理を要する表示画面を
表示させる際には、ＣＰＵ５６による設定値Ｓｒの読み
出しが間に合わないことがある。かかる場合には、ＶＤ
Ｐ５３の各データ処理ブロックによるデータ処理が不完
全となる結果、表示画面の一部または表示画面全体を表
示させることができなくなるという問題点がある。ま
た、設定値記録用レジスタＲに対する設定値Ｓｒの記録
時には、ＣＰＵ５６が他の制御処理を一時的に中断する
必要がある。このため、ＣＰＵ５６が設定値Ｓｒの読み
出しに長時間を要することに起因して、表示制御装置５
１全体としての処理効率が低下するという問題点もあ
る。
【０００５】さらに、従来の表示制御装置５１では、設
定値Ｓｒを記録すべきメモリアドレスを各設定値Ｓｒ，
Ｓｒ・・毎に個別的に記録した表示手順データをＲＯＭ
５５に記録しておく必要がある。このため、大量の設定
値Ｓｒ，Ｓｒ・・および対応する大量のメモリアドレス
からなる表示手順データを記録するために大容量のＲＯ
Ｍ５５が必要となる結果、表示制御装置５１の製造コス
トが高騰しているという問題点がある。この場合、例え
ば、ＤＥＣ処理ブロック１１に一連のデータ処理を実行
させるための各設定値Ｓｒ，Ｓｒ・・は、設定値記録用
レジスタＲ１１〜Ｒ１Ｌに記録されるべき設定値Ｓｒ，
Ｓｒ・・が連続して記録されることが多い。この際に、
設定値記録用レジスタＲ１１〜Ｒ１Ｌのそれぞれのメモ
リアドレスは、その上位ビット側のアドレスが同一のア
ドレスデータとなる。このため、従来の表示制御装置５
１では、表示手順データ内に記録されるメモリアドレス
の上位ビット側のアドレスデータが重複することに起因
して表示手順データのデータ容量が増大する結果、この
表示手順データを記録するために大容量のＲＯＭ５５が
必要となるという問題点もある。
定値Ｓｒを記録すべきメモリアドレスを各設定値Ｓｒ，
Ｓｒ・・毎に個別的に記録した表示手順データをＲＯＭ
５５に記録しておく必要がある。このため、大量の設定
値Ｓｒ，Ｓｒ・・および対応する大量のメモリアドレス
からなる表示手順データを記録するために大容量のＲＯ
Ｍ５５が必要となる結果、表示制御装置５１の製造コス
トが高騰しているという問題点がある。この場合、例え
ば、ＤＥＣ処理ブロック１１に一連のデータ処理を実行
させるための各設定値Ｓｒ，Ｓｒ・・は、設定値記録用
レジスタＲ１１〜Ｒ１Ｌに記録されるべき設定値Ｓｒ，
Ｓｒ・・が連続して記録されることが多い。この際に、
設定値記録用レジスタＲ１１〜Ｒ１Ｌのそれぞれのメモ
リアドレスは、その上位ビット側のアドレスが同一のア
ドレスデータとなる。このため、従来の表示制御装置５
１では、表示手順データ内に記録されるメモリアドレス
の上位ビット側のアドレスデータが重複することに起因
して表示手順データのデータ容量が増大する結果、この
表示手順データを記録するために大容量のＲＯＭ５５が
必要となるという問題点もある。
【０００６】また、従来の表示制御装置５１では、ＣＰ
Ｕ５６が表示手順データのレコード１から順に読み出し
てその設定値Ｓｒを設定値記録用レジスタＲに記録する
ため、ＶＤＰ５３に同一のデータ処理を繰り返し実行さ
せる際にも、同一の設定値Ｓｒ，Ｓｒ・・を連続するレ
コードに繰り返して記録しておく必要がある。このた
め、表示手順データにおいて連続するレコードに、同一
の設定値Ｓｒおよび同一のメモリアドレスが重複して記
録されることに起因して、表示手順データのデータ容量
が増大する結果、大容量のＲＯＭ５５が必要となるとい
う問題点もある。
Ｕ５６が表示手順データのレコード１から順に読み出し
てその設定値Ｓｒを設定値記録用レジスタＲに記録する
ため、ＶＤＰ５３に同一のデータ処理を繰り返し実行さ
せる際にも、同一の設定値Ｓｒ，Ｓｒ・・を連続するレ
コードに繰り返して記録しておく必要がある。このた
め、表示手順データにおいて連続するレコードに、同一
の設定値Ｓｒおよび同一のメモリアドレスが重複して記
録されることに起因して、表示手順データのデータ容量
が増大する結果、大容量のＲＯＭ５５が必要となるとい
う問題点もある。
【０００７】本発明は、かかる問題点に鑑みてなされた
ものであり、表示制御装置全体としての処理効率を向上
させつつ表示画面を確実かつ正確に表示させることが可
能な表示制御装置を提供することを主目的とする。ま
た、表示手順データなどを記憶するための記憶媒体（メ
モリ）の少容量化を図り得る表示制御装置を提供するこ
とを他の目的とする。
ものであり、表示制御装置全体としての処理効率を向上
させつつ表示画面を確実かつ正確に表示させることが可
能な表示制御装置を提供することを主目的とする。ま
た、表示手順データなどを記憶するための記憶媒体（メ
モリ）の少容量化を図り得る表示制御装置を提供するこ
とを他の目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成すべく本
発明の表示制御装置は、複数の設定値記録用メモリのい
ずれかに設定値が記録されることにより当該設定値に基
づいて画像データをデータ処理して表示装置に表示させ
るための表示用データを生成するデータ処理部を有する
画像データ処理用デバイスと、当該画像データ処理用デ
バイスを制御する表示制御部とを備えた表示制御装置で
あって、前記画像データ処理用デバイスは、前記データ
処理の実行パターン毎に前記設定値を記録すべき前記設
定値記録用メモリについてのメモリアドレスをそれぞれ
特定するための複数のアドレスパターンを含んで構成さ
れたアドレスパターン情報が記録されるアドレスパター
ン情報記録用メモリと、前記設定値記録用メモリに記録
すべき前記設定値のデータアドレスを指定するデータア
ドレス情報が記録されるデータアドレス情報記録用メモ
リと、前記設定値を記録すべき設定値記録用メモリにつ
いての前記メモリアドレスを含む前記アドレスパターン
を前記アドレスパターン情報記録用メモリに記録されて
いる前記複数のアドレスパターンから指定するアドレス
パターン指定情報が記録されるアドレスパターン指定情
報記録用メモリとを有する設定値記録部を備え、当該設
定値記録部は、前記表示制御部によって、前記アドレス
パターン情報記録用メモリに前記アドレスパターン情報
が記録されると共に、前記データアドレス情報記録用メ
モリに所定の前記データアドレス情報が記録され、かつ
前記アドレスパターン指定情報記録用メモリに所定の前
記アドレスパターン指定情報が記録されることにより、
記録された前記所定のデータアドレス情報によって指定
された前記データアドレスの前記設定値を読み出すと共
に、記録された前記所定のアドレスパターン指定情報に
よって指定された前記アドレスパターンに基づいて特定
される前記メモリアドレスの前記設定値記録用メモリに
当該読み出した設定値を記録する。
発明の表示制御装置は、複数の設定値記録用メモリのい
ずれかに設定値が記録されることにより当該設定値に基
づいて画像データをデータ処理して表示装置に表示させ
るための表示用データを生成するデータ処理部を有する
画像データ処理用デバイスと、当該画像データ処理用デ
バイスを制御する表示制御部とを備えた表示制御装置で
あって、前記画像データ処理用デバイスは、前記データ
処理の実行パターン毎に前記設定値を記録すべき前記設
定値記録用メモリについてのメモリアドレスをそれぞれ
特定するための複数のアドレスパターンを含んで構成さ
れたアドレスパターン情報が記録されるアドレスパター
ン情報記録用メモリと、前記設定値記録用メモリに記録
すべき前記設定値のデータアドレスを指定するデータア
ドレス情報が記録されるデータアドレス情報記録用メモ
リと、前記設定値を記録すべき設定値記録用メモリにつ
いての前記メモリアドレスを含む前記アドレスパターン
を前記アドレスパターン情報記録用メモリに記録されて
いる前記複数のアドレスパターンから指定するアドレス
パターン指定情報が記録されるアドレスパターン指定情
報記録用メモリとを有する設定値記録部を備え、当該設
定値記録部は、前記表示制御部によって、前記アドレス
パターン情報記録用メモリに前記アドレスパターン情報
が記録されると共に、前記データアドレス情報記録用メ
モリに所定の前記データアドレス情報が記録され、かつ
前記アドレスパターン指定情報記録用メモリに所定の前
記アドレスパターン指定情報が記録されることにより、
記録された前記所定のデータアドレス情報によって指定
された前記データアドレスの前記設定値を読み出すと共
に、記録された前記所定のアドレスパターン指定情報に
よって指定された前記アドレスパターンに基づいて特定
される前記メモリアドレスの前記設定値記録用メモリに
当該読み出した設定値を記録する。
【０００９】また、本発明の表示制御装置は、上記の表
示制御装置において、前記アドレスパターン情報は、前
記アドレスパターン指定情報によって所定の前記アドレ
スパターンを指定するための指定用番号が前記各アドレ
スパターンにそれぞれ付与されて構成され、前記設定値
記録部は、前記アドレスパターン指定情報記録用メモリ
に前記アドレスパターン指定情報としての前記指定用番
号が記録されることにより当該指定用番号によって指定
された前記アドレスパターンに基づいて特定される前記
メモリアドレスの前記設定値記録用メモリに前記読み出
した設定値を記録する。
示制御装置において、前記アドレスパターン情報は、前
記アドレスパターン指定情報によって所定の前記アドレ
スパターンを指定するための指定用番号が前記各アドレ
スパターンにそれぞれ付与されて構成され、前記設定値
記録部は、前記アドレスパターン指定情報記録用メモリ
に前記アドレスパターン指定情報としての前記指定用番
号が記録されることにより当該指定用番号によって指定
された前記アドレスパターンに基づいて特定される前記
メモリアドレスの前記設定値記録用メモリに前記読み出
した設定値を記録する。
【００１０】さらに、本発明の表示制御装置は、上記の
表示制御装置において、前記アドレスパターン情報は、
前記実行パターン毎に前記設定値を記録すべき複数の前
記設定値記録用メモリにおけるそれぞれの前記メモリア
ドレスを一組として予め規定された複数組の組合せパタ
ーンを前記複数のアドレスパターンとして含んで構成さ
れ、前記アドレスパターン指定情報記録用メモリは、所
定の前記組合せパターンを指定するための組合せパター
ン指定情報を前記アドレスパターン指定情報として記録
可能に構成され、前記設定値記録部は、前記アドレスパ
ターン指定情報記録用メモリに所定の前記組合せパター
ン指定情報が記録されることにより、当該記録された組
合せパターン指定情報によって指定された前記組合せパ
ターンに属する前記各メモリアドレスの前記設定値記録
用メモリに前記読み出した設定値をそれぞれ記録する。
表示制御装置において、前記アドレスパターン情報は、
前記実行パターン毎に前記設定値を記録すべき複数の前
記設定値記録用メモリにおけるそれぞれの前記メモリア
ドレスを一組として予め規定された複数組の組合せパタ
ーンを前記複数のアドレスパターンとして含んで構成さ
れ、前記アドレスパターン指定情報記録用メモリは、所
定の前記組合せパターンを指定するための組合せパター
ン指定情報を前記アドレスパターン指定情報として記録
可能に構成され、前記設定値記録部は、前記アドレスパ
ターン指定情報記録用メモリに所定の前記組合せパター
ン指定情報が記録されることにより、当該記録された組
合せパターン指定情報によって指定された前記組合せパ
ターンに属する前記各メモリアドレスの前記設定値記録
用メモリに前記読み出した設定値をそれぞれ記録する。
【００１１】また、本発明の表示制御装置は、上記の表
示制御装置において、前記アドレスパターン情報記録用
メモリは、前記各組合せパターンにそれぞれ属する前記
複数のメモリアドレスにおいて共通する上位Ｎビット
（Ｎは自然数）のアドレスデータと、当該複数のメモリ
アドレスにおける前記Ｎビットのアドレスデータを除く
下位Ｍビット（Ｍは自然数）のアドレスデータとを一組
の前記組合せパターンとして記録する。
示制御装置において、前記アドレスパターン情報記録用
メモリは、前記各組合せパターンにそれぞれ属する前記
複数のメモリアドレスにおいて共通する上位Ｎビット
（Ｎは自然数）のアドレスデータと、当該複数のメモリ
アドレスにおける前記Ｎビットのアドレスデータを除く
下位Ｍビット（Ｍは自然数）のアドレスデータとを一組
の前記組合せパターンとして記録する。
【００１２】さらに、本発明の表示制御装置は、上記の
表示制御装置において、前記アドレスパターン情報は、
前記各組合せパターンにそれぞれ属する前記複数のメモ
リアドレスのうち前記設定値を記録すべき前記設定値記
録用メモリについての前記メモリアドレスとして有効な
前記メモリアドレスを指定するための有効アドレス指定
情報を含んで構成され、前記設定値記録部は、前記有効
アドレス指定情報に基づいて前記各メモリアドレスが有
効であるか否かを判別しつつ前記設定値を記録する判別
記録モード動作時に、前記有効アドレス指定情報に基づ
いて有効と判別した前記メモリアドレスの前記設定値記
録用メモリに前記読み出した設定値を記録する。
表示制御装置において、前記アドレスパターン情報は、
前記各組合せパターンにそれぞれ属する前記複数のメモ
リアドレスのうち前記設定値を記録すべき前記設定値記
録用メモリについての前記メモリアドレスとして有効な
前記メモリアドレスを指定するための有効アドレス指定
情報を含んで構成され、前記設定値記録部は、前記有効
アドレス指定情報に基づいて前記各メモリアドレスが有
効であるか否かを判別しつつ前記設定値を記録する判別
記録モード動作時に、前記有効アドレス指定情報に基づ
いて有効と判別した前記メモリアドレスの前記設定値記
録用メモリに前記読み出した設定値を記録する。
【００１３】また、本発明の表示制御装置は、上記の表
示制御装置において、前記アドレスパターン情報は、前
記有効なメモリアドレスが前記一組の組合せパターンに
おける上位ビット側に連続して記録されると共に、当該
一組の組合せパターンにおいて有効な前記メモリアドレ
スの数を示す有効アドレス数情報を前記有効アドレス指
定情報として記録可能に構成され、前記設定値記録部
は、前記判別記録モード動作時に、前記有効アドレス数
情報に基づいて有効と判別した前記メモリアドレスの前
記設定値記録用メモリに前記読み出した設定値を記録す
る。
示制御装置において、前記アドレスパターン情報は、前
記有効なメモリアドレスが前記一組の組合せパターンに
おける上位ビット側に連続して記録されると共に、当該
一組の組合せパターンにおいて有効な前記メモリアドレ
スの数を示す有効アドレス数情報を前記有効アドレス指
定情報として記録可能に構成され、前記設定値記録部
は、前記判別記録モード動作時に、前記有効アドレス数
情報に基づいて有効と判別した前記メモリアドレスの前
記設定値記録用メモリに前記読み出した設定値を記録す
る。
【００１４】さらに、本発明の表示制御装置は、上記の
表示制御装置において、前記アドレスパターン情報は、
そのアドレスパターンに連続する前記アドレスパターン
によって特定される前記メモリアドレスの前記設定値記
録用メモリに対する前記設定値の記録を連続して実行す
るか否かを示す連続実行情報を含んで構成され、前記設
定値記録部は、前記アドレスパターン指定情報によって
指定された前記アドレスパターンに前記設定値の記録を
連続して実行する旨の前記連続実行情報が記録されてい
るときに、当該指定されたアドレスパターンによって特
定される前記メモリアドレスの前記設定値記録用メモリ
に対する前記設定値の記録を実行した後に、そのアドレ
スパターンに連続する前記アドレスパターンによって特
定される前記メモリアドレスの前記設定値記録用メモリ
に対する前記設定値の記録を連続して実行する。
表示制御装置において、前記アドレスパターン情報は、
そのアドレスパターンに連続する前記アドレスパターン
によって特定される前記メモリアドレスの前記設定値記
録用メモリに対する前記設定値の記録を連続して実行す
るか否かを示す連続実行情報を含んで構成され、前記設
定値記録部は、前記アドレスパターン指定情報によって
指定された前記アドレスパターンに前記設定値の記録を
連続して実行する旨の前記連続実行情報が記録されてい
るときに、当該指定されたアドレスパターンによって特
定される前記メモリアドレスの前記設定値記録用メモリ
に対する前記設定値の記録を実行した後に、そのアドレ
スパターンに連続する前記アドレスパターンによって特
定される前記メモリアドレスの前記設定値記録用メモリ
に対する前記設定値の記録を連続して実行する。
【００１５】また、本発明の表示制御装置は、上記の表
示制御装置において、前記データ処理部は、互いに異な
る処理内容の前記データ処理を個別的に実行する複数の
データ処理ブロックを含んで構成され、前記設定値記録
用メモリは、前記複数のデータ処理ブロックについての
前記設定値をそれぞれ記憶する複数の記憶領域を備えて
いる。
示制御装置において、前記データ処理部は、互いに異な
る処理内容の前記データ処理を個別的に実行する複数の
データ処理ブロックを含んで構成され、前記設定値記録
用メモリは、前記複数のデータ処理ブロックについての
前記設定値をそれぞれ記憶する複数の記憶領域を備えて
いる。
【００１６】
【発明の実施の形態】以下、添付図面を参照して、本発
明に係る表示制御装置の好適な実施の形態について説明
する。なお、従来の表示ユニットＵ５１と共通する構成
要素については同一の符号を付して重複した説明を省略
する。
明に係る表示制御装置の好適な実施の形態について説明
する。なお、従来の表示ユニットＵ５１と共通する構成
要素については同一の符号を付して重複した説明を省略
する。
【００１７】最初に、表示ユニットＵ１の構成につい
て、図面を参照して説明する。
て、図面を参照して説明する。
【００１８】表示ユニットＵ１は、パチンコ台などの遊
技機に搭載されて各種表示画面を表示するためのユニッ
トであって、図１に示すように、表示制御装置１および
表示装置２を備えている。表示制御装置１は、図外のデ
ータ転送用メモリを介して転送される画像データに対し
て所定のデータ処理を実行することにより、表示装置２
に表示画面を表示させるための画像信号（表示用デー
タ）Ｓを生成する。この表示制御装置１は、ＶＤＰ３、
ＲＯＭ４、ＲＯＭ５、ＣＰＵ６、ＲＡＭ７およびＲＯＭ
８を備えている。この場合、ＲＯＭ４，５は、一例とし
てリムーバブルメモリで構成され、表示制御装置１に対
して取り外し可能に装着されている。
技機に搭載されて各種表示画面を表示するためのユニッ
トであって、図１に示すように、表示制御装置１および
表示装置２を備えている。表示制御装置１は、図外のデ
ータ転送用メモリを介して転送される画像データに対し
て所定のデータ処理を実行することにより、表示装置２
に表示画面を表示させるための画像信号（表示用デー
タ）Ｓを生成する。この表示制御装置１は、ＶＤＰ３、
ＲＯＭ４、ＲＯＭ５、ＣＰＵ６、ＲＡＭ７およびＲＯＭ
８を備えている。この場合、ＲＯＭ４，５は、一例とし
てリムーバブルメモリで構成され、表示制御装置１に対
して取り外し可能に装着されている。
【００１９】ＶＤＰ３は、本発明における画像データ処
理用デバイスに相当し、図２に示すように、データ処理
部３ａおよび設定値ダウンロード部３ｂを備えている。
データ処理部３ａは、本発明におけるデータ処理ブロッ
クにそれぞれ相当するＤＥＣ処理ブロック１１、Ｚ処理
ブロック１２、ＢＩＴＢＬＴ処理ブロック１３およびＭ
ＭＣ処理ブロック１４を備えると共に、これらの各デー
タ処理ブロック毎に配設された設定値記録用レジスタＲ
１１〜Ｒ４Ｌを備えている。この場合、設定値記録用レ
ジスタＲ１１〜Ｒ４Ｌ（以下、区別しないときには「設
定値記録用レジスタＲ」ともいう）は、本発明における
記憶領域に相当し、これらによって本発明における設定
値記録用メモリが構成されている。また、設定値記録用
レジスタＲ１１〜Ｒ１ＬにはＤＥＣ処理ブロック１１を
動作させるための設定値Ｓｒが記録され、設定値記録用
レジスタＲ２１〜Ｒ２ＬにはＺ処理ブロック１２を動作
させるための設定値Ｓｒが記録され、設定値記録用レジ
スタＲ３１〜Ｒ３ＬにはＢＩＴＢＬＴ処理ブロック１３
を動作させるための設定値Ｓｒが記録され、設定値記録
用レジスタＲ４１〜Ｒ４ＬにはＭＭＣ処理ブロック１４
を動作させるための設定値Ｓｒが記録される。この場
合、各設定値記録用レジスタＲのメモリアドレスは、後
述するように、例えば１１ビットで特定される。なお、
各データ処理ブロックは、従来の表示制御装置５１と同
一に構成されているるため、その詳細な説明を省略す
る。
理用デバイスに相当し、図２に示すように、データ処理
部３ａおよび設定値ダウンロード部３ｂを備えている。
データ処理部３ａは、本発明におけるデータ処理ブロッ
クにそれぞれ相当するＤＥＣ処理ブロック１１、Ｚ処理
ブロック１２、ＢＩＴＢＬＴ処理ブロック１３およびＭ
ＭＣ処理ブロック１４を備えると共に、これらの各デー
タ処理ブロック毎に配設された設定値記録用レジスタＲ
１１〜Ｒ４Ｌを備えている。この場合、設定値記録用レ
ジスタＲ１１〜Ｒ４Ｌ（以下、区別しないときには「設
定値記録用レジスタＲ」ともいう）は、本発明における
記憶領域に相当し、これらによって本発明における設定
値記録用メモリが構成されている。また、設定値記録用
レジスタＲ１１〜Ｒ１ＬにはＤＥＣ処理ブロック１１を
動作させるための設定値Ｓｒが記録され、設定値記録用
レジスタＲ２１〜Ｒ２ＬにはＺ処理ブロック１２を動作
させるための設定値Ｓｒが記録され、設定値記録用レジ
スタＲ３１〜Ｒ３ＬにはＢＩＴＢＬＴ処理ブロック１３
を動作させるための設定値Ｓｒが記録され、設定値記録
用レジスタＲ４１〜Ｒ４ＬにはＭＭＣ処理ブロック１４
を動作させるための設定値Ｓｒが記録される。この場
合、各設定値記録用レジスタＲのメモリアドレスは、後
述するように、例えば１１ビットで特定される。なお、
各データ処理ブロックは、従来の表示制御装置５１と同
一に構成されているるため、その詳細な説明を省略す
る。
【００２０】設定値ダウンロード部３ｂは、本発明にお
ける設定値記録部に相当し、アドレスパターン記録用レ
ジスタＲ１、パターン番号記録用レジスタＲ２およびデ
ータアドレス記録用レジスタＲ３を備えている。この設
定値ダウンロード部３ｂは、後述するように、ＣＰＵ６
によってアドレスパターン記録用レジスタＲ１、パター
ン番号記録用レジスタＲ２およびデータアドレス記録用
レジスタＲ３に所定のデータが記録されることにより、
ＲＯＭ４に記録されている設定値データＤｓ（図７参
照）から所定の設定値Ｓｒを読み出すと共に、読み出し
た設定値Ｓｒをデータ処理部３ａの対応する各設定値記
録用レジスタＲに記録する。なお、ＶＤＰ３は、実際に
は、設定値Ｓｒの読み出しを開始する旨を指示する開始
指示コマンドが記録されるレジスタを備え、このレジス
タにＣＰＵ６によって開始指示コマンドが記録されるこ
とにより、設定値ダウンロード部３ｂが設定値Ｓｒの読
み出しを開始する。本発明の実施の形態では、本発明に
ついての理解を容易とするために、このレジスタおよび
開始指示コマンドの記録についての説明を省略する。
ける設定値記録部に相当し、アドレスパターン記録用レ
ジスタＲ１、パターン番号記録用レジスタＲ２およびデ
ータアドレス記録用レジスタＲ３を備えている。この設
定値ダウンロード部３ｂは、後述するように、ＣＰＵ６
によってアドレスパターン記録用レジスタＲ１、パター
ン番号記録用レジスタＲ２およびデータアドレス記録用
レジスタＲ３に所定のデータが記録されることにより、
ＲＯＭ４に記録されている設定値データＤｓ（図７参
照）から所定の設定値Ｓｒを読み出すと共に、読み出し
た設定値Ｓｒをデータ処理部３ａの対応する各設定値記
録用レジスタＲに記録する。なお、ＶＤＰ３は、実際に
は、設定値Ｓｒの読み出しを開始する旨を指示する開始
指示コマンドが記録されるレジスタを備え、このレジス
タにＣＰＵ６によって開始指示コマンドが記録されるこ
とにより、設定値ダウンロード部３ｂが設定値Ｓｒの読
み出しを開始する。本発明の実施の形態では、本発明に
ついての理解を容易とするために、このレジスタおよび
開始指示コマンドの記録についての説明を省略する。
【００２１】アドレスパターン記録用レジスタＲ１は、
本発明におけるアドレスパターン情報記録用メモリに相
当し、図３に示すように、記録領域Ｒ１ａ００〜Ｒ１ｇ
７Ｆの８９６区画（７（ａ〜ｇ）×１２８（００〜７
Ｆ））の記録領域を備えている。以下、アドレスパター
ン記録用レジスタＲ１内の各記録領域を「ａ（〜ｇ）列
の記録領域」、「００（〜７Ｆ）行の記録領域」ともい
う。このアドレスパターン記録用レジスタＲ１には、図
４に示すパターンデータＤｐがＣＰＵ６によって記録さ
れる。この場合、パターンデータＤｐは、本発明におけ
るアドレスパターン情報に相当し、アドレスパターンＰ
ａ００〜Ｐａ７Ｆの１２８組のデータで構成されてい
る。また、各アドレスパターンＰａ００〜Ｐａ７Ｆ（以
下、区別しないときには「アドレスパターンＰａ」とも
いう）は、それぞれ本発明における組合せパターンに相
当し、設定値Ｓｒ，Ｓｒ・・を記録すべき４つの設定値
記録用レジスタＲ，Ｒ・・のメモリアドレス、本発明に
おける有効アドレス数情報、および本発明における連続
実行情報で構成されている。なお、各アドレスパターン
Ｐａには、ＣＰＵ６によるアドレスパターン記録用レジ
スタＲ１へのパターンデータＤｐの記録に際して、各ア
ドレスパターンＰａを記録すべき記録領域のメモリアド
レス（Ａ００ｈ〜ＢＦＣｈ。記録先アドレス）がそれぞ
れ対応して記録されている。
本発明におけるアドレスパターン情報記録用メモリに相
当し、図３に示すように、記録領域Ｒ１ａ００〜Ｒ１ｇ
７Ｆの８９６区画（７（ａ〜ｇ）×１２８（００〜７
Ｆ））の記録領域を備えている。以下、アドレスパター
ン記録用レジスタＲ１内の各記録領域を「ａ（〜ｇ）列
の記録領域」、「００（〜７Ｆ）行の記録領域」ともい
う。このアドレスパターン記録用レジスタＲ１には、図
４に示すパターンデータＤｐがＣＰＵ６によって記録さ
れる。この場合、パターンデータＤｐは、本発明におけ
るアドレスパターン情報に相当し、アドレスパターンＰ
ａ００〜Ｐａ７Ｆの１２８組のデータで構成されてい
る。また、各アドレスパターンＰａ００〜Ｐａ７Ｆ（以
下、区別しないときには「アドレスパターンＰａ」とも
いう）は、それぞれ本発明における組合せパターンに相
当し、設定値Ｓｒ，Ｓｒ・・を記録すべき４つの設定値
記録用レジスタＲ，Ｒ・・のメモリアドレス、本発明に
おける有効アドレス数情報、および本発明における連続
実行情報で構成されている。なお、各アドレスパターン
Ｐａには、ＣＰＵ６によるアドレスパターン記録用レジ
スタＲ１へのパターンデータＤｐの記録に際して、各ア
ドレスパターンＰａを記録すべき記録領域のメモリアド
レス（Ａ００ｈ〜ＢＦＣｈ。記録先アドレス）がそれぞ
れ対応して記録されている。
【００２２】一方、図３に示すように、アドレスパター
ン記録用レジスタＲ１の００〜７Ｆ行の各記録領域に
は、ＣＰＵ６によるアドレスパターンＰａの記録時に使
用するアドレス（Ａ００ｈ〜ＢＦＣｈ）が付与されると
共に、各行の記録領域に記録されたアドレスパターンＰ
ａを特定するためのパターン番号（００〜７Ｆ）が付与
されている。また、ａ列の各記録領域には、設定値Ｓｒ
を記録すべき４つの設定値記録用レジスタＲ，Ｒ・・の
それぞれのメモリアドレスにおいて共通する上位Ｎビッ
ト（この場合、例えば５ビット）のアドレスデータ（Ｕ
Ａｄ−００〜ＵＡｄ−７Ｆ）が記録される。さらに、ｂ
〜ｅ列の各記録領域には、上記４つの設定値記録用レジ
スタＲ，Ｒ・・のそれぞれのメモリアドレスにおいて互
いに相違する下位Ｍビット（この場合、例えば６ビッ
ト）のアドレスデータ（ＬＡｄ１−００〜ＬＡｄ４−７
Ｆ）がそれぞれ記録される。この場合、設定値ダウンロ
ード部３ｂは、ａ列の各記録領域に記録されたアドレス
データ（上位５ビット）を共通的に使用し、このアドレ
スデータに同一行のｂ〜ｅ列の各記録領域に記録された
アドレスデータ（下位６ビット）をそれぞれ連結するこ
とで、４つの各設定値記録用レジスタＲの各メモリアド
レス（各１１ビット）を特定する。
ン記録用レジスタＲ１の００〜７Ｆ行の各記録領域に
は、ＣＰＵ６によるアドレスパターンＰａの記録時に使
用するアドレス（Ａ００ｈ〜ＢＦＣｈ）が付与されると
共に、各行の記録領域に記録されたアドレスパターンＰ
ａを特定するためのパターン番号（００〜７Ｆ）が付与
されている。また、ａ列の各記録領域には、設定値Ｓｒ
を記録すべき４つの設定値記録用レジスタＲ，Ｒ・・の
それぞれのメモリアドレスにおいて共通する上位Ｎビッ
ト（この場合、例えば５ビット）のアドレスデータ（Ｕ
Ａｄ−００〜ＵＡｄ−７Ｆ）が記録される。さらに、ｂ
〜ｅ列の各記録領域には、上記４つの設定値記録用レジ
スタＲ，Ｒ・・のそれぞれのメモリアドレスにおいて互
いに相違する下位Ｍビット（この場合、例えば６ビッ
ト）のアドレスデータ（ＬＡｄ１−００〜ＬＡｄ４−７
Ｆ）がそれぞれ記録される。この場合、設定値ダウンロ
ード部３ｂは、ａ列の各記録領域に記録されたアドレス
データ（上位５ビット）を共通的に使用し、このアドレ
スデータに同一行のｂ〜ｅ列の各記録領域に記録された
アドレスデータ（下位６ビット）をそれぞれ連結するこ
とで、４つの各設定値記録用レジスタＲの各メモリアド
レス（各１１ビット）を特定する。
【００２３】ｆ列の各記録領域には、ａ〜ｅ列の各記録
領域に記録されたアドレスデータに基づいて特定される
４つのメモリアドレスのうち、上位側から幾つのメモリ
アドレスを有効とするかを示す有効アドレス数情報が記
録される。具体的には、ｆ列の各記録領域に例えば「０
０」が記録されている場合には、ａ列の記録領域に記録
されたアドレスデータと、ｂ列の記録領域に記録された
アドレスデータとに基づいて特定される１つのメモリア
ドレスのみが有効と判別される。また、ｆ列の各記録領
域に「０３」が記録されている場合には、ａ列の記録領
域に記録されたアドレスデータと、ｂ〜ｅ列の記録領域
に記録されたアドレスデータとに基づいて特定される４
つのメモリアドレスのすべてが有効と判別される。ｇ列
の各記録領域には、その行の各記録領域に記録されたメ
モリアドレスの設定値記録用レジスタＲに対する設定値
Ｓｒの記録に続いて、次の行の各記録領域に記録された
メモリアドレスの設定値記録用レジスタＲに対する設定
値Ｓｒの記録を続行するか否かの情報（本発明における
連続実行情報）が記録される。
領域に記録されたアドレスデータに基づいて特定される
４つのメモリアドレスのうち、上位側から幾つのメモリ
アドレスを有効とするかを示す有効アドレス数情報が記
録される。具体的には、ｆ列の各記録領域に例えば「０
０」が記録されている場合には、ａ列の記録領域に記録
されたアドレスデータと、ｂ列の記録領域に記録された
アドレスデータとに基づいて特定される１つのメモリア
ドレスのみが有効と判別される。また、ｆ列の各記録領
域に「０３」が記録されている場合には、ａ列の記録領
域に記録されたアドレスデータと、ｂ〜ｅ列の記録領域
に記録されたアドレスデータとに基づいて特定される４
つのメモリアドレスのすべてが有効と判別される。ｇ列
の各記録領域には、その行の各記録領域に記録されたメ
モリアドレスの設定値記録用レジスタＲに対する設定値
Ｓｒの記録に続いて、次の行の各記録領域に記録された
メモリアドレスの設定値記録用レジスタＲに対する設定
値Ｓｒの記録を続行するか否かの情報（本発明における
連続実行情報）が記録される。
【００２４】パターン番号記録用レジスタＲ２は、本発
明におけるアドレスパターン指定情報記録用メモリに相
当し、図５に示すように、１６ビットの記録領域のうち
「００〜０６」の７ビットの記録領域にＣＰＵ６によっ
てパターン番号情報Ｐｎ（後述する）が記録される。こ
の場合、設定値ダウンロード部３ｂは、パターン番号記
録用レジスタＲ２に記録されるパターン番号情報Ｐｎに
基づいてアドレスパターン記録用レジスタＲ１のいずれ
かの行の記録領域に記録されたアドレスパターンＰａの
メモリアドレスに設定値Ｓｒを記録するかを特定する。
具体的には、パターン番号情報Ｐｎとして例えば「０
１」がパターン番号記録用レジスタＲ２に記録された際
には、設定値ダウンロード部３ｂは、アドレスパターン
記録用レジスタＲ１における０１行の記録領域に記録さ
れているメモリアドレスの設定値記録用レジスタＲに対
して設定値Ｓｒの記録を実行する。
明におけるアドレスパターン指定情報記録用メモリに相
当し、図５に示すように、１６ビットの記録領域のうち
「００〜０６」の７ビットの記録領域にＣＰＵ６によっ
てパターン番号情報Ｐｎ（後述する）が記録される。こ
の場合、設定値ダウンロード部３ｂは、パターン番号記
録用レジスタＲ２に記録されるパターン番号情報Ｐｎに
基づいてアドレスパターン記録用レジスタＲ１のいずれ
かの行の記録領域に記録されたアドレスパターンＰａの
メモリアドレスに設定値Ｓｒを記録するかを特定する。
具体的には、パターン番号情報Ｐｎとして例えば「０
１」がパターン番号記録用レジスタＲ２に記録された際
には、設定値ダウンロード部３ｂは、アドレスパターン
記録用レジスタＲ１における０１行の記録領域に記録さ
れているメモリアドレスの設定値記録用レジスタＲに対
して設定値Ｓｒの記録を実行する。
【００２５】データアドレス記録用レジスタＲ３は、本
発明におけるデータアドレス情報記録用メモリに相当
し、図６に示すように、３２ビットの記録領域のうち
「００〜２３」の２４ビットの記録領域にＣＰＵ６によ
ってアドレス情報Ａｄ（後述する）が記録される。この
場合、設定値ダウンロード部３ｂは、データアドレス記
録用レジスタＲ３に記録されるアドレス情報Ａｄによっ
て、設定値記録用レジスタＲに記録すべき設定値Ｓｒの
データアドレス（設定値データＤｓにおけるアドレス）
を特定する。この場合、図７に示すように、設定値デー
タＤｓは、設定値Ｓｒ１〜ＳｒＸ（Ｘは自然数）で構成
され、各設定値Ｓｒを特定するためのデータアドレス
（Ａ００００ｈ〜Ａｘｘｘｘｈ）が付与されている。し
たがって、設定値ダウンロード部３ｂは、アドレス情報
Ａｄとして例えば「Ａ００２０ｈ」がデータアドレス記
録用レジスタＲ３に記録されることで、設定値データＤ
ｓにおける「Ａ００２０ｈ」の設定値Ｓｒ（この場合、
設定値Ｓｒ２）を読み出して所定の設定値記録用レジス
タＲに記録する。
発明におけるデータアドレス情報記録用メモリに相当
し、図６に示すように、３２ビットの記録領域のうち
「００〜２３」の２４ビットの記録領域にＣＰＵ６によ
ってアドレス情報Ａｄ（後述する）が記録される。この
場合、設定値ダウンロード部３ｂは、データアドレス記
録用レジスタＲ３に記録されるアドレス情報Ａｄによっ
て、設定値記録用レジスタＲに記録すべき設定値Ｓｒの
データアドレス（設定値データＤｓにおけるアドレス）
を特定する。この場合、図７に示すように、設定値デー
タＤｓは、設定値Ｓｒ１〜ＳｒＸ（Ｘは自然数）で構成
され、各設定値Ｓｒを特定するためのデータアドレス
（Ａ００００ｈ〜Ａｘｘｘｘｈ）が付与されている。し
たがって、設定値ダウンロード部３ｂは、アドレス情報
Ａｄとして例えば「Ａ００２０ｈ」がデータアドレス記
録用レジスタＲ３に記録されることで、設定値データＤ
ｓにおける「Ａ００２０ｈ」の設定値Ｓｒ（この場合、
設定値Ｓｒ２）を読み出して所定の設定値記録用レジス
タＲに記録する。
【００２６】ＲＯＭ４は、前述したように表示制御装置
１に対して着脱可能に構成され、表示制御装置１外部で
予め生成された設定値データＤｓを読み出し可能に記録
する。ＲＯＭ５は、前述したパターンデータＤｐと、図
８に示す表示手順データＤｒとを記録する。この場合、
表示手順データＤｒは、アドレス情報Ａｄ１〜ＡｄＹと
パターン番号情報Ｐｎ１〜ＰｎＹとからなるＹ行（Ｙは
自然数）のレコードで構成されている。アドレス情報Ａ
ｄ１〜ＡｄＹは、本発明におけるデータアドレス指定情
報に相当し、設定値記録用レジスタＲに記録すべき設定
値Ｓｒのデータアドレスを示す。パターン番号情報Ｐｎ
１〜ＰｎＹは、本発明におけるアドレスパターン指定情
報（組合せパターン指定情報）に相当し、アドレスパタ
ーン記録用レジスタＲ１に記録されている各アドレスパ
ターンＰａ，Ｐａ・・のうち設定値Ｓｒを記録すべき設
定値記録用レジスタＲについてのメモリアドレスを含む
アドレスパターンＰａを指定するための数値情報（パタ
ーン番号）で構成されている。なお、パターンデータＤ
ｐおよび表示手順データＤｒは、表示制御装置１外部で
予め生成されてＲＯＭ５に記録される。
１に対して着脱可能に構成され、表示制御装置１外部で
予め生成された設定値データＤｓを読み出し可能に記録
する。ＲＯＭ５は、前述したパターンデータＤｐと、図
８に示す表示手順データＤｒとを記録する。この場合、
表示手順データＤｒは、アドレス情報Ａｄ１〜ＡｄＹと
パターン番号情報Ｐｎ１〜ＰｎＹとからなるＹ行（Ｙは
自然数）のレコードで構成されている。アドレス情報Ａ
ｄ１〜ＡｄＹは、本発明におけるデータアドレス指定情
報に相当し、設定値記録用レジスタＲに記録すべき設定
値Ｓｒのデータアドレスを示す。パターン番号情報Ｐｎ
１〜ＰｎＹは、本発明におけるアドレスパターン指定情
報（組合せパターン指定情報）に相当し、アドレスパタ
ーン記録用レジスタＲ１に記録されている各アドレスパ
ターンＰａ，Ｐａ・・のうち設定値Ｓｒを記録すべき設
定値記録用レジスタＲについてのメモリアドレスを含む
アドレスパターンＰａを指定するための数値情報（パタ
ーン番号）で構成されている。なお、パターンデータＤ
ｐおよび表示手順データＤｒは、表示制御装置１外部で
予め生成されてＲＯＭ５に記録される。
【００２７】ＣＰＵ６は、本発明における表示制御部に
相当し、ＶＤＰ３の設定値ダウンロード部３ｂに対する
各種データの記録および表示制御装置１全体の総括的制
御を実行する。ＲＡＭ７はＣＰＵ６の演算結果やデータ
転送用メモリ（図示せず）から読み出した画像データな
どを一時的に記憶し、ＲＯＭ８はＣＰＵ６の動作プログ
ラムを記憶する。一方、表示装置２は、特に限定されな
いが、例えばカラー表示可能なＬＣＤパネルで構成さ
れ、表示制御装置１から出力される画像信号Ｓに基づい
て各種表示画面を表示する。
相当し、ＶＤＰ３の設定値ダウンロード部３ｂに対する
各種データの記録および表示制御装置１全体の総括的制
御を実行する。ＲＡＭ７はＣＰＵ６の演算結果やデータ
転送用メモリ（図示せず）から読み出した画像データな
どを一時的に記憶し、ＲＯＭ８はＣＰＵ６の動作プログ
ラムを記憶する。一方、表示装置２は、特に限定されな
いが、例えばカラー表示可能なＬＣＤパネルで構成さ
れ、表示制御装置１から出力される画像信号Ｓに基づい
て各種表示画面を表示する。
【００２８】次に、表示制御装置１による画像データの
データ処理方法について、図面を参照して説明する。
データ処理方法について、図面を参照して説明する。
【００２９】表示装置２に対して表示画面表示用の画像
信号Ｓを出力する際には、表示制御装置１は、図９に示
す表示制御処理２０を実行する。この表示制御処理２０
では、まず、ＣＰＵ６がＲＯＭ５からパターンデータＤ
ｐを読み出してアドレスパターン記録用レジスタＲ１に
記録する（ステップ２１）。この際に、ＣＰＵ６は、パ
ターンデータＤｐの各アドレスパターンＰａをＲＯＭ５
から読み出し、そのアドレスパターンＰａ毎に対応させ
られている記録先アドレス（Ａ００ｈ〜ＢＦＣｈ）の各
行における各記録領域に記録する。これにより、図３に
示すように、アドレスパターン記録用レジスタＲ１の記
録領域Ｒ１ａ００〜Ｒ１ｇ７ＦにアドレスパターンＰａ
００〜Ｐａ７Ｆが記録される。
信号Ｓを出力する際には、表示制御装置１は、図９に示
す表示制御処理２０を実行する。この表示制御処理２０
では、まず、ＣＰＵ６がＲＯＭ５からパターンデータＤ
ｐを読み出してアドレスパターン記録用レジスタＲ１に
記録する（ステップ２１）。この際に、ＣＰＵ６は、パ
ターンデータＤｐの各アドレスパターンＰａをＲＯＭ５
から読み出し、そのアドレスパターンＰａ毎に対応させ
られている記録先アドレス（Ａ００ｈ〜ＢＦＣｈ）の各
行における各記録領域に記録する。これにより、図３に
示すように、アドレスパターン記録用レジスタＲ１の記
録領域Ｒ１ａ００〜Ｒ１ｇ７ＦにアドレスパターンＰａ
００〜Ｐａ７Ｆが記録される。
【００３０】次に、ＣＰＵ６は、表示手順データＤｒに
おけるレコード１のデータ（アドレス情報Ａｄ１および
パターン番号情報Ｐｎ１）をＲＯＭ５から読み出した
後、パターン番号情報Ｐｎ１をパターン番号記録用レジ
スタＲ２に記録すると共に（ステップ２２）、アドレス
情報Ａｄ１をデータアドレス記録用レジスタＲ３に記録
する（ステップ２３）。この際に、例えば、アドレス情
報Ａｄ１として「Ａ００００ｈ」、パターン番号情報Ｐ
ｎ１として「００」が記録される。また、アドレスパタ
ーン記録用レジスタＲ１の記録領域Ｒ１ａ００〜Ｒ１ｅ
００には、設定値記録用レジスタＲ１１〜Ｒ１４のメモ
リアドレスを特定可能なデータが記録されると共に、記
録領域Ｒ１ｆ００には、有効アドレス数情報として「０
３」が記録される。また、記録領域Ｒ１ｇ００には、連
続実行情報として次のアドレスパターンＰａに基づく設
定値Ｓｒの記録を実行せず、アドレスパターンＰａ００
に基づいて特定されるメモリアドレスについてのみ設定
値Ｓｒの記録を実行する旨のデータが記録されたものと
する。
おけるレコード１のデータ（アドレス情報Ａｄ１および
パターン番号情報Ｐｎ１）をＲＯＭ５から読み出した
後、パターン番号情報Ｐｎ１をパターン番号記録用レジ
スタＲ２に記録すると共に（ステップ２２）、アドレス
情報Ａｄ１をデータアドレス記録用レジスタＲ３に記録
する（ステップ２３）。この際に、例えば、アドレス情
報Ａｄ１として「Ａ００００ｈ」、パターン番号情報Ｐ
ｎ１として「００」が記録される。また、アドレスパタ
ーン記録用レジスタＲ１の記録領域Ｒ１ａ００〜Ｒ１ｅ
００には、設定値記録用レジスタＲ１１〜Ｒ１４のメモ
リアドレスを特定可能なデータが記録されると共に、記
録領域Ｒ１ｆ００には、有効アドレス数情報として「０
３」が記録される。また、記録領域Ｒ１ｇ００には、連
続実行情報として次のアドレスパターンＰａに基づく設
定値Ｓｒの記録を実行せず、アドレスパターンＰａ００
に基づいて特定されるメモリアドレスについてのみ設定
値Ｓｒの記録を実行する旨のデータが記録されたものと
する。
【００３１】これに応じて設定値ダウンロード部３ｂ
は、ＲＯＭ４から所定の設定値Ｓｒを読み出して設定値
記録用レジスタＲに記録する。この際に、設定値ダウン
ロード部３ｂは、アドレスパターン記録用レジスタＲ１
のａ〜ｅ列の各記録領域に記録されたアドレスデータに
基づいて特定されるメモリアドレスのうち幾つのメモリ
アドレスが有効であるか否かをｆ列の記録領域に記録さ
れたデータ（有効アドレス数情報）に基づいて判別した
後に有効と判別したメモリアドレスに設定値Ｓｒを記録
する（判別記録モード）。具体的には、設定値ダウンロ
ード部３ｂは、まず、パターン番号記録用レジスタＲ２
に記録されたパターン番号情報Ｐｎ１（この場合、「０
０」）に対応するアドレスパターンＰａ００に基づいて
設定値Ｓｒを記録すべき設定値記録用レジスタＲを特定
する。この際に、アドレスパターンＰａ００では、有効
アドレス数情報として「０３」が記録されているため、
設定値ダウンロード部３ｂは、記録領域Ｒ１ａ００〜Ｒ
１ｅ００に記録されたアドレスデータに基づいて特定さ
れる４つのメモリアドレス（この場合設定値記録用レジ
スタＲ１１〜Ｒ１４についてのメモリアドレス）の全て
が有効であると判別する。
は、ＲＯＭ４から所定の設定値Ｓｒを読み出して設定値
記録用レジスタＲに記録する。この際に、設定値ダウン
ロード部３ｂは、アドレスパターン記録用レジスタＲ１
のａ〜ｅ列の各記録領域に記録されたアドレスデータに
基づいて特定されるメモリアドレスのうち幾つのメモリ
アドレスが有効であるか否かをｆ列の記録領域に記録さ
れたデータ（有効アドレス数情報）に基づいて判別した
後に有効と判別したメモリアドレスに設定値Ｓｒを記録
する（判別記録モード）。具体的には、設定値ダウンロ
ード部３ｂは、まず、パターン番号記録用レジスタＲ２
に記録されたパターン番号情報Ｐｎ１（この場合、「０
０」）に対応するアドレスパターンＰａ００に基づいて
設定値Ｓｒを記録すべき設定値記録用レジスタＲを特定
する。この際に、アドレスパターンＰａ００では、有効
アドレス数情報として「０３」が記録されているため、
設定値ダウンロード部３ｂは、記録領域Ｒ１ａ００〜Ｒ
１ｅ００に記録されたアドレスデータに基づいて特定さ
れる４つのメモリアドレス（この場合設定値記録用レジ
スタＲ１１〜Ｒ１４についてのメモリアドレス）の全て
が有効であると判別する。
【００３２】次に、設定値ダウンロード部３ｂは、デー
タアドレス記録用レジスタＲ３に記録されたアドレス情
報Ａｄ１に基づいて、読み出すべき設定値Ｓｒのデータ
アドレスを特定し、特定したデータアドレス（この場
合、「Ａ００００ｈ」）から順に４つの設定値Ｓｒ（こ
の場合、設定値Ｓｒ１〜Ｓｒ４）をＲＯＭ４から読み出
す。次いで、設定値ダウンロード部３ｂは、設定値記録
用レジスタＲ１１に設定値Ｓｒ１を記録し、設定値記録
用レジスタＲ１２に設定値Ｓｒ２を記録し、設定値記録
用レジスタＲ１３に設定値Ｓｒ３を記録し、設定値記録
用レジスタＲ１４に設定値Ｓｒを記録する（ステップ２
４）。これにより、設定値記録用レジスタＲ１１〜Ｒ１
４に対する設定値Ｓｒの記録が完了する。これに応じて
ＤＥＣ処理ブロック１１が、設定値記録用レジスタＲ１
１〜Ｒ１４に記録された設定値Ｓｒ１〜Ｓｒ４に基づい
て画像データ伸張処理を実行する（ステップ２５）。こ
の際に、ＤＥＣ処理ブロック１１は、画像データ伸張処
理を完了したときに、データ処理が完了した旨を示す報
知信号ＩをＣＰＵ６に出力する。
タアドレス記録用レジスタＲ３に記録されたアドレス情
報Ａｄ１に基づいて、読み出すべき設定値Ｓｒのデータ
アドレスを特定し、特定したデータアドレス（この場
合、「Ａ００００ｈ」）から順に４つの設定値Ｓｒ（こ
の場合、設定値Ｓｒ１〜Ｓｒ４）をＲＯＭ４から読み出
す。次いで、設定値ダウンロード部３ｂは、設定値記録
用レジスタＲ１１に設定値Ｓｒ１を記録し、設定値記録
用レジスタＲ１２に設定値Ｓｒ２を記録し、設定値記録
用レジスタＲ１３に設定値Ｓｒ３を記録し、設定値記録
用レジスタＲ１４に設定値Ｓｒを記録する（ステップ２
４）。これにより、設定値記録用レジスタＲ１１〜Ｒ１
４に対する設定値Ｓｒの記録が完了する。これに応じて
ＤＥＣ処理ブロック１１が、設定値記録用レジスタＲ１
１〜Ｒ１４に記録された設定値Ｓｒ１〜Ｓｒ４に基づい
て画像データ伸張処理を実行する（ステップ２５）。こ
の際に、ＤＥＣ処理ブロック１１は、画像データ伸張処
理を完了したときに、データ処理が完了した旨を示す報
知信号ＩをＣＰＵ６に出力する。
【００３３】次に、ＤＥＣ処理ブロック１１から出力さ
れた報知信号Ｉを受信した際に、ＣＰＵ６は、表示手順
データＤｒにおけるレコード２のデータ（アドレス情報
Ａｄ２およびパターン番号情報Ｐｎ２）を読み出した
後、パターン番号情報Ｐｎ２をパターン番号記録用レジ
スタＲ２に記録すると共に（ステップ２２）、アドレス
情報Ａｄ２をデータアドレス記録用レジスタＲ３に記録
する（ステップ２３）。この際に、例えば、アドレス情
報Ａｄ２として「Ａ００４０ｈ」、パターン番号情報Ｐ
ｎ２として「０１」が記録される。また、アドレスパタ
ーン記録用レジスタＲ１の記録領域Ｒ１ａ０１〜Ｒ１ｅ
０１には、設定値記録用レジスタＲ２１〜Ｒ２４のメモ
リアドレスを特定可能なアドレスデータが記録されると
共に、記録領域Ｒ１ｆ０１には、有効アドレス数情報と
して「０２」が記録され、かつ記録領域Ｒ１ｇ０１に
は、連続実行情報として次のアドレスパターンＰａに基
づく設定値Ｓｒの記録を実行する旨のデータが記録され
たものとする。さらに、アドレスパターン記録用レジス
タＲ１の記録領域Ｒ１ａ０２〜Ｒ１ｅ０２には、設定値
記録用レジスタＲ３１〜Ｒ３４のメモリアドレスを特定
可能なアドレスデータが記録されると共に、記録領域Ｒ
１ｆ０２には、有効アドレス数情報として「０１」が記
録され、かつ記録領域Ｒ１ｇ０２には、連続実行情報と
して次のアドレスパターンＰａに基づく設定値Ｓｒの記
録を実行せず、アドレスパターンＰａ０２に基づいて特
定されるメモリアドレスについてのみ設定値Ｓｒの記録
を実行する旨のデータが記録されたものとする。
れた報知信号Ｉを受信した際に、ＣＰＵ６は、表示手順
データＤｒにおけるレコード２のデータ（アドレス情報
Ａｄ２およびパターン番号情報Ｐｎ２）を読み出した
後、パターン番号情報Ｐｎ２をパターン番号記録用レジ
スタＲ２に記録すると共に（ステップ２２）、アドレス
情報Ａｄ２をデータアドレス記録用レジスタＲ３に記録
する（ステップ２３）。この際に、例えば、アドレス情
報Ａｄ２として「Ａ００４０ｈ」、パターン番号情報Ｐ
ｎ２として「０１」が記録される。また、アドレスパタ
ーン記録用レジスタＲ１の記録領域Ｒ１ａ０１〜Ｒ１ｅ
０１には、設定値記録用レジスタＲ２１〜Ｒ２４のメモ
リアドレスを特定可能なアドレスデータが記録されると
共に、記録領域Ｒ１ｆ０１には、有効アドレス数情報と
して「０２」が記録され、かつ記録領域Ｒ１ｇ０１に
は、連続実行情報として次のアドレスパターンＰａに基
づく設定値Ｓｒの記録を実行する旨のデータが記録され
たものとする。さらに、アドレスパターン記録用レジス
タＲ１の記録領域Ｒ１ａ０２〜Ｒ１ｅ０２には、設定値
記録用レジスタＲ３１〜Ｒ３４のメモリアドレスを特定
可能なアドレスデータが記録されると共に、記録領域Ｒ
１ｆ０２には、有効アドレス数情報として「０１」が記
録され、かつ記録領域Ｒ１ｇ０２には、連続実行情報と
して次のアドレスパターンＰａに基づく設定値Ｓｒの記
録を実行せず、アドレスパターンＰａ０２に基づいて特
定されるメモリアドレスについてのみ設定値Ｓｒの記録
を実行する旨のデータが記録されたものとする。
【００３４】これに応じて、設定値ダウンロード部３ｂ
は、まず、パターン番号情報Ｐｎ２（この場合、「０
１」）に対応するアドレスパターンＰａ０１に基づいて
設定値Ｓｒを記録する設定値記録用レジスタＲを特定す
る。この際に、設定値ダウンロード部３ｂは、記録領域
Ｒ１ｆ０１に記録された有効アドレス数情報によって、
記録領域Ｒ１ａ０１〜Ｒ１ｃ０１に基づいて特定される
３つのメモリアドレスを有効であると判別する。これに
より、設定値Ｓｒを記録すべき設定値記録用レジスタＲ
のメモリアドレスとして設定値記録用レジスタＲ２１〜
Ｒ２３のメモリアドレスが特定される。また、設定値ダ
ウンロード部３ｂは、記録領域Ｒ１ｇ０１に記録された
連続実行情報に応じて、次のアドレスパターンＰａ０２
に基づくメモリアドレスの特定を実行する。これによ
り、設定値Ｓｒを記録すべき設定値記録用レジスタＲの
メモリアドレスとして設定値記録用レジスタＲ３１，Ｒ
３２のメモリアドレスが特定される。
は、まず、パターン番号情報Ｐｎ２（この場合、「０
１」）に対応するアドレスパターンＰａ０１に基づいて
設定値Ｓｒを記録する設定値記録用レジスタＲを特定す
る。この際に、設定値ダウンロード部３ｂは、記録領域
Ｒ１ｆ０１に記録された有効アドレス数情報によって、
記録領域Ｒ１ａ０１〜Ｒ１ｃ０１に基づいて特定される
３つのメモリアドレスを有効であると判別する。これに
より、設定値Ｓｒを記録すべき設定値記録用レジスタＲ
のメモリアドレスとして設定値記録用レジスタＲ２１〜
Ｒ２３のメモリアドレスが特定される。また、設定値ダ
ウンロード部３ｂは、記録領域Ｒ１ｇ０１に記録された
連続実行情報に応じて、次のアドレスパターンＰａ０２
に基づくメモリアドレスの特定を実行する。これによ
り、設定値Ｓｒを記録すべき設定値記録用レジスタＲの
メモリアドレスとして設定値記録用レジスタＲ３１，Ｒ
３２のメモリアドレスが特定される。
【００３５】次に、設定値ダウンロード部３ｂは、デー
タアドレス記録用レジスタＲ３に記録されたアドレス情
報Ａｄ２に基づいて、読み出すべき設定値Ｓｒのデータ
アドレスを特定し、特定したデータアドレス（この場
合、「Ａ００４０ｈ」）から順に５つの設定値Ｓｒ（設
定値Ｓｒ５〜Ｓｒ９）をＲＯＭ４から読み出す。次い
で、特定した設定値記録用レジスタＲに読み出した設定
値Ｓｒを記録する（ステップ２４）。これにより、設定
値記録用レジスタＲ２１〜Ｒ２３，Ｒ３１，Ｒ３２に設
定値Ｓｒが記録される。この場合、連続実行情報の存在
によって、ＣＰＵ６による一組のパターン番号情報Ｐｎ
およびアドレス情報Ａｄに基づいてＺ処理ブロック１２
およびＢＩＴＢＬＴ処理ブロック１３を駆動するための
設定値Ｓｒが対応する設定値記録用レジスタＲに記録さ
れるため、ＣＰＵ６の負担が軽減され、かつ設定値Ｓｒ
を効率よく記録することができる。これに応じてＺ処理
ブロック１２が、設定値記録用レジスタＲ２１〜Ｒ２３
に記録された設定値Ｓｒに基づいて回転描画処理を実行
し、ＢＩＴＢＬＴ処理ブロック１３が設定値記録用レジ
スタＲ３１，Ｒ３２に記録された設定値Ｓｒに基づいて
描画処理を実行する（ステップ２５）。この際に、Ｚ処
理ブロック１２およびＢＩＴＢＬＴ処理ブロック１３
は、画像データの回転描画処理および描画処理を完了し
たときに、データ処理が完了した旨を示す報知信号Ｉを
ＣＰＵ６にそれぞれ出力する。
タアドレス記録用レジスタＲ３に記録されたアドレス情
報Ａｄ２に基づいて、読み出すべき設定値Ｓｒのデータ
アドレスを特定し、特定したデータアドレス（この場
合、「Ａ００４０ｈ」）から順に５つの設定値Ｓｒ（設
定値Ｓｒ５〜Ｓｒ９）をＲＯＭ４から読み出す。次い
で、特定した設定値記録用レジスタＲに読み出した設定
値Ｓｒを記録する（ステップ２４）。これにより、設定
値記録用レジスタＲ２１〜Ｒ２３，Ｒ３１，Ｒ３２に設
定値Ｓｒが記録される。この場合、連続実行情報の存在
によって、ＣＰＵ６による一組のパターン番号情報Ｐｎ
およびアドレス情報Ａｄに基づいてＺ処理ブロック１２
およびＢＩＴＢＬＴ処理ブロック１３を駆動するための
設定値Ｓｒが対応する設定値記録用レジスタＲに記録さ
れるため、ＣＰＵ６の負担が軽減され、かつ設定値Ｓｒ
を効率よく記録することができる。これに応じてＺ処理
ブロック１２が、設定値記録用レジスタＲ２１〜Ｒ２３
に記録された設定値Ｓｒに基づいて回転描画処理を実行
し、ＢＩＴＢＬＴ処理ブロック１３が設定値記録用レジ
スタＲ３１，Ｒ３２に記録された設定値Ｓｒに基づいて
描画処理を実行する（ステップ２５）。この際に、Ｚ処
理ブロック１２およびＢＩＴＢＬＴ処理ブロック１３
は、画像データの回転描画処理および描画処理を完了し
たときに、データ処理が完了した旨を示す報知信号Ｉを
ＣＰＵ６にそれぞれ出力する。
【００３６】この後、ＣＰＵ６によるパターン番号記録
用レジスタＲ２およびデータアドレス記録用レジスタＲ
３に対するパターン番号情報Ｐｎおよびアドレス情報Ａ
ｄのそれぞれの記録、設定値ダウンロード部３ｂによる
設定値Ｓｒの読み出しおよび設定値記録用レジスタＲに
対する記録、並びにデータ処理ブロックによる各種デー
タ処理が繰り返して実行される。これにより、ＢＩＴＢ
ＬＴ処理ブロック１３によって描画された表示画面に基
づいて画像信号Ｓが生成され、その画像信号Ｓに基づく
表示画面が表示装置２に順次表示される。
用レジスタＲ２およびデータアドレス記録用レジスタＲ
３に対するパターン番号情報Ｐｎおよびアドレス情報Ａ
ｄのそれぞれの記録、設定値ダウンロード部３ｂによる
設定値Ｓｒの読み出しおよび設定値記録用レジスタＲに
対する記録、並びにデータ処理ブロックによる各種デー
タ処理が繰り返して実行される。これにより、ＢＩＴＢ
ＬＴ処理ブロック１３によって描画された表示画面に基
づいて画像信号Ｓが生成され、その画像信号Ｓに基づく
表示画面が表示装置２に順次表示される。
【００３７】このように、この表示制御装置１によれ
ば、ＣＰＵ６がアドレスパターン記録用レジスタＲ１、
パターン番号記録用レジスタＲ２およびデータアドレス
記録用レジスタＲ３に対してそれぞれパターンデータＤ
ｐ（アドレスパターンＰａ）、所定のパターン番号情報
Ｐｎおよび所定のアドレス情報Ａｄを記録し、かつ設定
値ダウンロード部３ｂがアドレス情報Ａｄによって指定
されたデータアドレスの設定値Ｓｒを読み出すと共にパ
ターン番号情報Ｐｎによって指定されたアドレスパター
ンＰａに基づいて特定されるメモリアドレスの設定値記
録用レジスタＲに読み出した設定値Ｓｒを記録すること
により、ＣＰＵ５６が読み出した設定値Ｓｒを設定値記
録用レジスタＲに記録する従来の表示制御装置５１とは
異なり、メモリアクセス速度が比較的速いデータ処理用
デバイス（ＶＤＰ３）によって各設定値記録用レジスタ
Ｒに記録すべき設定値ＳｒがＲＯＭ４から読み出される
結果、複雑かつ高速なデータ処理を要する表示画面を表
示させる際にも設定値Ｓｒを確実に読み出して設定値記
録用レジスタＲに記録することができる。これにより、
データ処理部３ａによる各種のデータ処理が確実に実行
されるため、表示画面全体を確実かつ正確に表示装置２
に表示させることができる。また、従来の表示制御装置
５１とは異なり、ＣＰＵ６が、表示制御装置１の起動時
に１回だけアドレスパターンＰａ００〜Ｐａ７Ｆ（パタ
ーンデータＤｐ）をアドレスパターン記録用レジスタＲ
１に記録するだけで、それ以降は、パターン番号情報Ｐ
ｎおよびアドレス情報Ａｄをパターン番号記録用レジス
タＲ２およびデータアドレス記録用レジスタＲ３にそれ
ぞれ記録するだけで設定値ダウンロード部３ｂによって
設定値記録用レジスタＲに設定値Ｓｒが自動記録され
る。したがって、この表示制御装置１によれば、ＣＰＵ
６の負担を軽減することができる結果、表示制御装置１
全体としての処理効率を向上させることができる。
ば、ＣＰＵ６がアドレスパターン記録用レジスタＲ１、
パターン番号記録用レジスタＲ２およびデータアドレス
記録用レジスタＲ３に対してそれぞれパターンデータＤ
ｐ（アドレスパターンＰａ）、所定のパターン番号情報
Ｐｎおよび所定のアドレス情報Ａｄを記録し、かつ設定
値ダウンロード部３ｂがアドレス情報Ａｄによって指定
されたデータアドレスの設定値Ｓｒを読み出すと共にパ
ターン番号情報Ｐｎによって指定されたアドレスパター
ンＰａに基づいて特定されるメモリアドレスの設定値記
録用レジスタＲに読み出した設定値Ｓｒを記録すること
により、ＣＰＵ５６が読み出した設定値Ｓｒを設定値記
録用レジスタＲに記録する従来の表示制御装置５１とは
異なり、メモリアクセス速度が比較的速いデータ処理用
デバイス（ＶＤＰ３）によって各設定値記録用レジスタ
Ｒに記録すべき設定値ＳｒがＲＯＭ４から読み出される
結果、複雑かつ高速なデータ処理を要する表示画面を表
示させる際にも設定値Ｓｒを確実に読み出して設定値記
録用レジスタＲに記録することができる。これにより、
データ処理部３ａによる各種のデータ処理が確実に実行
されるため、表示画面全体を確実かつ正確に表示装置２
に表示させることができる。また、従来の表示制御装置
５１とは異なり、ＣＰＵ６が、表示制御装置１の起動時
に１回だけアドレスパターンＰａ００〜Ｐａ７Ｆ（パタ
ーンデータＤｐ）をアドレスパターン記録用レジスタＲ
１に記録するだけで、それ以降は、パターン番号情報Ｐ
ｎおよびアドレス情報Ａｄをパターン番号記録用レジス
タＲ２およびデータアドレス記録用レジスタＲ３にそれ
ぞれ記録するだけで設定値ダウンロード部３ｂによって
設定値記録用レジスタＲに設定値Ｓｒが自動記録され
る。したがって、この表示制御装置１によれば、ＣＰＵ
６の負担を軽減することができる結果、表示制御装置１
全体としての処理効率を向上させることができる。
【００３８】また、この表示制御装置１によれば、パタ
ーン番号記録用レジスタＲ２にパターン番号情報Ｐｎを
記録することにより、設定値ダウンロード部３ｂがパタ
ーン番号情報Ｐｎによって指定されたアドレスパターン
Ｐａに基づいて特定されるメモリアドレスの設定値記録
用レジスタＲに設定値Ｓｒを記録するため、例えば、指
定すべきアドレスパターンＰａが記録されている記録領
域（アドレスパターン記録用レジスタＲ１）のアドレス
（メモリアドレス）情報をパターン番号記録用レジスタ
Ｒ２に記録することによって所定のアドレスパターンＰ
ａを指定する方法とは異なり、データ容量が比較的小さ
いパターン番号情報ＰｎをＲＯＭ５から読み出してパタ
ーン番号記録用レジスタＲ２に記録するだけで、設定値
Ｓｒを記録すべきメモリアドレスを指定することができ
る。したがって、メモリアクセス速度が比較的遅いＣＰ
Ｕ６であっても、ＶＤＰ３による画像信号Ｓの生成を確
実に制御することができる。また、パターン番号情報Ｐ
ｎによって所定のアドレスパターンＰａを指定すること
により、アドレスパターン記録用レジスタＲ１のアドレ
ス情報を指定することによって所定のアドレスパターン
Ｐａを指定する方式と比較して、表示手順データＤｒの
データ容量を小さくすることができる。
ーン番号記録用レジスタＲ２にパターン番号情報Ｐｎを
記録することにより、設定値ダウンロード部３ｂがパタ
ーン番号情報Ｐｎによって指定されたアドレスパターン
Ｐａに基づいて特定されるメモリアドレスの設定値記録
用レジスタＲに設定値Ｓｒを記録するため、例えば、指
定すべきアドレスパターンＰａが記録されている記録領
域（アドレスパターン記録用レジスタＲ１）のアドレス
（メモリアドレス）情報をパターン番号記録用レジスタ
Ｒ２に記録することによって所定のアドレスパターンＰ
ａを指定する方法とは異なり、データ容量が比較的小さ
いパターン番号情報ＰｎをＲＯＭ５から読み出してパタ
ーン番号記録用レジスタＲ２に記録するだけで、設定値
Ｓｒを記録すべきメモリアドレスを指定することができ
る。したがって、メモリアクセス速度が比較的遅いＣＰ
Ｕ６であっても、ＶＤＰ３による画像信号Ｓの生成を確
実に制御することができる。また、パターン番号情報Ｐ
ｎによって所定のアドレスパターンＰａを指定すること
により、アドレスパターン記録用レジスタＲ１のアドレ
ス情報を指定することによって所定のアドレスパターン
Ｐａを指定する方式と比較して、表示手順データＤｒの
データ容量を小さくすることができる。
【００３９】また、この表示制御装置１によれば、一つ
のアドレスパターンＰａによって４つのメモリアドレス
を特定可能に構成したことにより、例えば、一つのアド
レスパターンＰａで一つのメモリアドレスを特定する方
式と比較して、ＣＰＵ６による一回のパターン番号情報
Ｐｎの記録によって最大で４つのメモリアドレスを特定
することができる結果、ＣＰＵ６の負担が軽減されて表
示制御装置１全体の処理効率をさらに向上させることが
できる。また、一つのメモリアドレスを特定させるため
に１つの指定情報（本発明におけるアドレスパターン指
定情報）を用いる方式と比較して、１つの指定情報（パ
ターン番号情報Ｐｎ）によって複数のメモリアドレスを
特定されることができるため、表示手順データＤｒのデ
ータ容量を小さくすることができる。
のアドレスパターンＰａによって４つのメモリアドレス
を特定可能に構成したことにより、例えば、一つのアド
レスパターンＰａで一つのメモリアドレスを特定する方
式と比較して、ＣＰＵ６による一回のパターン番号情報
Ｐｎの記録によって最大で４つのメモリアドレスを特定
することができる結果、ＣＰＵ６の負担が軽減されて表
示制御装置１全体の処理効率をさらに向上させることが
できる。また、一つのメモリアドレスを特定させるため
に１つの指定情報（本発明におけるアドレスパターン指
定情報）を用いる方式と比較して、１つの指定情報（パ
ターン番号情報Ｐｎ）によって複数のメモリアドレスを
特定されることができるため、表示手順データＤｒのデ
ータ容量を小さくすることができる。
【００４０】さらに、この表示制御装置１によれば、ア
ドレスパターン記録用レジスタＲ１が、各アドレスパタ
ーンＰａにそれぞれ属する複数のメモリアドレスにおい
て共通する上位５ビットのアドレスデータと、その複数
のメモリアドレスにおける下位６ビットのアドレスデー
タとを一組のアドレスパターンＰａとして記録すること
により、各メモリアドレスを特定するためのデータ容量
を小さくすることができ、この結果、アドレスパターン
記録用レジスタＲ１やＲＯＭ５の記録領域の浪費を回避
することができる。したがって、比較的小さな容量のア
ドレスパターン記録用レジスタＲ１およびＲＯＭ５で表
示制御装置１を構成することができるため、表示制御装
置１（表示ユニットＵ１）の製造コストを低減すること
ができる。また、ＣＰＵ６によるアドレスパターン記録
用レジスタＲ１に対するパターンデータＤｐの記録に際
して、ＲＯＭ５から読み出すべきデータ容量を小さくす
ることができる結果、ＣＰＵ６の負担を軽減して表示制
御装置１全体の処理効率をさらに向上させることができ
る。
ドレスパターン記録用レジスタＲ１が、各アドレスパタ
ーンＰａにそれぞれ属する複数のメモリアドレスにおい
て共通する上位５ビットのアドレスデータと、その複数
のメモリアドレスにおける下位６ビットのアドレスデー
タとを一組のアドレスパターンＰａとして記録すること
により、各メモリアドレスを特定するためのデータ容量
を小さくすることができ、この結果、アドレスパターン
記録用レジスタＲ１やＲＯＭ５の記録領域の浪費を回避
することができる。したがって、比較的小さな容量のア
ドレスパターン記録用レジスタＲ１およびＲＯＭ５で表
示制御装置１を構成することができるため、表示制御装
置１（表示ユニットＵ１）の製造コストを低減すること
ができる。また、ＣＰＵ６によるアドレスパターン記録
用レジスタＲ１に対するパターンデータＤｐの記録に際
して、ＲＯＭ５から読み出すべきデータ容量を小さくす
ることができる結果、ＣＰＵ６の負担を軽減して表示制
御装置１全体の処理効率をさらに向上させることができ
る。
【００４１】さらに、この表示制御装置１によれば、設
定値ダウンロード部３ｂが判別記録モード動作時に有効
アドレス指定情報に基づいて有効と判別したメモリアド
レスの設定値記録用レジスタＲに設定値Ｓｒを記録する
ことにより、同一のアドレスパターンＰａを繰り返して
使用する際に、その都度、４つのメモリアドレスのうち
の幾つかのメモリアドレス、または４つのメモリアドレ
スのすべてを有効として利用することができる。したが
って、異なるアドレスパターンＰａとして、重複したメ
モリアドレスの組み合わせを記録させておくことが不要
となる結果、パターンデータＤｐを記録するＲＯＭ５お
よびパターンデータＤｐを記録するアドレスパターン記
録用レジスタＲ１の記録容量を共に小さくすることがで
きる。また、この表示制御装置１によれば、アドレスパ
ターンＰａによって特定される４つのメモリアドレスの
うちの有効なメモリアドレスを有効アドレス数情報に基
づいて特定することにより、例えば有効なメモリアドレ
スが記録されているメモリアドレスを直接的に指定する
方式と比較して、各アドレスパターンＰａのデータ容量
を小さくすることができる。
定値ダウンロード部３ｂが判別記録モード動作時に有効
アドレス指定情報に基づいて有効と判別したメモリアド
レスの設定値記録用レジスタＲに設定値Ｓｒを記録する
ことにより、同一のアドレスパターンＰａを繰り返して
使用する際に、その都度、４つのメモリアドレスのうち
の幾つかのメモリアドレス、または４つのメモリアドレ
スのすべてを有効として利用することができる。したが
って、異なるアドレスパターンＰａとして、重複したメ
モリアドレスの組み合わせを記録させておくことが不要
となる結果、パターンデータＤｐを記録するＲＯＭ５お
よびパターンデータＤｐを記録するアドレスパターン記
録用レジスタＲ１の記録容量を共に小さくすることがで
きる。また、この表示制御装置１によれば、アドレスパ
ターンＰａによって特定される４つのメモリアドレスの
うちの有効なメモリアドレスを有効アドレス数情報に基
づいて特定することにより、例えば有効なメモリアドレ
スが記録されているメモリアドレスを直接的に指定する
方式と比較して、各アドレスパターンＰａのデータ容量
を小さくすることができる。
【００４２】また、この表示制御装置１によれば、設定
値Ｓｒの記録を連続して実行する旨の連続実行情報がア
ドレスパターンＰａに記録されているときに、設定値ダ
ウンロード部３ｂが、そのアドレスパターンＰａによっ
て特定されるメモリアドレスの設定値記録用レジスタＲ
に対する設定値Ｓｒの記録を実行した後に、そのアドレ
スパターンＰａ（例えばアドレスパターンＰａ００）に
連続するアドレスパターンＰａ（例えばアドレスパター
ンＰａ０１）によって特定されるメモリアドレスの設定
値記録用レジスタＲに対する設定値Ｓｒの記録を連続し
て実行することにより、ＣＰＵ６が一組のパターン番号
情報Ｐｎおよびアドレス情報Ａｄをパターン番号記録用
レジスタＲ２およびデータアドレス記録用レジスタＲ３
にそれぞれ記録するだけで、例えば２つのデータ処理ブ
ロックを駆動するための設定値Ｓｒ，Ｓｒを対応する各
設定値記録用レジスタＲにそれぞれ記録することができ
るため、表示手順データＤｒのデータ容量を小さくする
ことができる。
値Ｓｒの記録を連続して実行する旨の連続実行情報がア
ドレスパターンＰａに記録されているときに、設定値ダ
ウンロード部３ｂが、そのアドレスパターンＰａによっ
て特定されるメモリアドレスの設定値記録用レジスタＲ
に対する設定値Ｓｒの記録を実行した後に、そのアドレ
スパターンＰａ（例えばアドレスパターンＰａ００）に
連続するアドレスパターンＰａ（例えばアドレスパター
ンＰａ０１）によって特定されるメモリアドレスの設定
値記録用レジスタＲに対する設定値Ｓｒの記録を連続し
て実行することにより、ＣＰＵ６が一組のパターン番号
情報Ｐｎおよびアドレス情報Ａｄをパターン番号記録用
レジスタＲ２およびデータアドレス記録用レジスタＲ３
にそれぞれ記録するだけで、例えば２つのデータ処理ブ
ロックを駆動するための設定値Ｓｒ，Ｓｒを対応する各
設定値記録用レジスタＲにそれぞれ記録することができ
るため、表示手順データＤｒのデータ容量を小さくする
ことができる。
【００４３】また、この表示制御装置１によれば、デー
タ処理部３ａがＤＥＣ処理ブロック１１、Ｚ処理ブロッ
ク１２、ＢＩＴＢＬＴ処理ブロック１３およびＭＭＣ処
理ブロック１４などの互いに異なる処理内容のデータ処
理を個別的に実行する複数のデータ処理ブロックを備え
て構成したことにより、複雑な画像処理を効率よく実行
して表示画面を表示するための画像信号Ｓを生成するこ
とができる。また、この表示制御装置１によれば、設定
値ダウンロード部３ｂによって設定値Ｓｒが効率よく読
み出されて記録されるため、複数のデータ処理ブロック
に対しても、設定値Ｓｒを確実に記録することができ
る。この結果、表示画面全体を確実かつ正確に表示装置
２に表示させることができる。
タ処理部３ａがＤＥＣ処理ブロック１１、Ｚ処理ブロッ
ク１２、ＢＩＴＢＬＴ処理ブロック１３およびＭＭＣ処
理ブロック１４などの互いに異なる処理内容のデータ処
理を個別的に実行する複数のデータ処理ブロックを備え
て構成したことにより、複雑な画像処理を効率よく実行
して表示画面を表示するための画像信号Ｓを生成するこ
とができる。また、この表示制御装置１によれば、設定
値ダウンロード部３ｂによって設定値Ｓｒが効率よく読
み出されて記録されるため、複数のデータ処理ブロック
に対しても、設定値Ｓｒを確実に記録することができ
る。この結果、表示画面全体を確実かつ正確に表示装置
２に表示させることができる。
【００４４】なお、本発明は、上記した本発明の実施の
形態に限定されない。例えば、本発明の実施の形態で
は、ＤＥＣ処理ブロック１１、Ｚ処理ブロック１２、Ｂ
ＩＴＢＬＴ処理ブロック１３およびＭＭＣ処理ブロック
１４の４つのデータ処理ブロックを有するＶＤＰ３を例
を挙げて説明したが、本発明における画像データ処理用
デバイスには、単一のデータ処理ブロックで構成される
ＶＤＰや、２つ以上のデータ処理ブロックを有する各種
ＶＤＰが含まれる。また、各設定値記録用レジスタＲ
は、別個独立したメモリでそれぞれ構成してもよいし、
１つのメモリの記憶領域を分割して構成してもよい。さ
らに、本発明の実施の形態では、設定値Ｓｒを記録すべ
き設定値記録用レジスタＲ，Ｒ・・についての複数のメ
モリアドレスを一組としてパターン化したアドレスパタ
ーンＰａをアドレスパターン記録用レジスタＲ１に予め
記録させ、表示制御処理時において、パターン番号情報
Ｐｎによって所定のアドレスパターンＰａを指定するこ
とで設定値Ｓｒを記録すべき設定値記録用レジスタＲの
メモリアドレスを特定させているが、パターン化すべき
データはこれに限定されない。例えば、ＲＯＭ４から読
み出すべき設定値Ｓｒ，Ｓｒ・・のデータアドレスにつ
いて、指定用番号を付与しつつ設定値ダウンロード部３
ｂ内の所定のレジスタに予め記録しておき、表示制御処
理時において、所定の指定用番号によって所定のデータ
アドレスを指定することで読み出すべき設定値Ｓｒのデ
ータアドレスを指定することもできる。
形態に限定されない。例えば、本発明の実施の形態で
は、ＤＥＣ処理ブロック１１、Ｚ処理ブロック１２、Ｂ
ＩＴＢＬＴ処理ブロック１３およびＭＭＣ処理ブロック
１４の４つのデータ処理ブロックを有するＶＤＰ３を例
を挙げて説明したが、本発明における画像データ処理用
デバイスには、単一のデータ処理ブロックで構成される
ＶＤＰや、２つ以上のデータ処理ブロックを有する各種
ＶＤＰが含まれる。また、各設定値記録用レジスタＲ
は、別個独立したメモリでそれぞれ構成してもよいし、
１つのメモリの記憶領域を分割して構成してもよい。さ
らに、本発明の実施の形態では、設定値Ｓｒを記録すべ
き設定値記録用レジスタＲ，Ｒ・・についての複数のメ
モリアドレスを一組としてパターン化したアドレスパタ
ーンＰａをアドレスパターン記録用レジスタＲ１に予め
記録させ、表示制御処理時において、パターン番号情報
Ｐｎによって所定のアドレスパターンＰａを指定するこ
とで設定値Ｓｒを記録すべき設定値記録用レジスタＲの
メモリアドレスを特定させているが、パターン化すべき
データはこれに限定されない。例えば、ＲＯＭ４から読
み出すべき設定値Ｓｒ，Ｓｒ・・のデータアドレスにつ
いて、指定用番号を付与しつつ設定値ダウンロード部３
ｂ内の所定のレジスタに予め記録しておき、表示制御処
理時において、所定の指定用番号によって所定のデータ
アドレスを指定することで読み出すべき設定値Ｓｒのデ
ータアドレスを指定することもできる。
【００４５】
【発明の効果】以上のように、本発明の表示制御装置に
よれば、データ処理部が各種データ処理を確実に実行す
ることができるため、表示画面全体を確実かつ正確に表
示させることができつ。また、表示制御部の負担を軽減
することができるため、表示制御装置全体としての処理
効率を向上させることができる。さらに、データ容量が
比較的小さな指定番号を読み出してアドレスパターン指
定情報記録用メモリに記録するだけで、設定値を記録す
べきメモリアドレスを確実に指定することができるた
め、表示手順データのデータ容量を小さくすることもで
きる。また、表示制御装置の製造コストを十分に低減す
ることができるとともに表示制御部の負担を軽減して表
示制御装置全体の処理効率を向上させることができ、複
雑な画像処理を効率よく実行して表示画面を表示するた
めの画像信号を生成することができる。この結果、複数
のデータ処理ブロックに対しても、設定値を確実に記録
することができるため、表示画面全体を確実かつ正確に
表示させることができる。
よれば、データ処理部が各種データ処理を確実に実行す
ることができるため、表示画面全体を確実かつ正確に表
示させることができつ。また、表示制御部の負担を軽減
することができるため、表示制御装置全体としての処理
効率を向上させることができる。さらに、データ容量が
比較的小さな指定番号を読み出してアドレスパターン指
定情報記録用メモリに記録するだけで、設定値を記録す
べきメモリアドレスを確実に指定することができるた
め、表示手順データのデータ容量を小さくすることもで
きる。また、表示制御装置の製造コストを十分に低減す
ることができるとともに表示制御部の負担を軽減して表
示制御装置全体の処理効率を向上させることができ、複
雑な画像処理を効率よく実行して表示画面を表示するた
めの画像信号を生成することができる。この結果、複数
のデータ処理ブロックに対しても、設定値を確実に記録
することができるため、表示画面全体を確実かつ正確に
表示させることができる。
【図１】本発明の実施の形態に係る表示ユニットＵ１の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】本発明の実施の形態に係る表示制御装置１にお
けるＶＤＰ３の構成を示すブロック図である。
けるＶＤＰ３の構成を示すブロック図である。
【図３】アドレスパターン記録用レジスタＲ１における
各記録領域Ｒ１ａ００〜Ｒ１ｇ７Ｆの記録領域図であ
る。
各記録領域Ｒ１ａ００〜Ｒ１ｇ７Ｆの記録領域図であ
る。
【図４】パターンデータＤｐのデータ構造の一例を示す
データ構造図である。
データ構造図である。
【図５】パターン番号記録用レジスタＲ２の記録領域を
示す記録領域図である。
示す記録領域図である。
【図６】データアドレス記録用レジスタＲ３の記録領域
を示す記録領域図である。
を示す記録領域図である。
【図７】設定値データＤｓのデータ構造の一例を示すデ
ータ構造図である。
ータ構造図である。
【図８】表示手順データＤｒのデータ構造の一例を示す
データ構造図である。
データ構造図である。
【図９】本発明の実施の形態における表示制御処理２０
のフローチャートである。
のフローチャートである。
【図１０】従来の表示ユニットＵ５１の構成を示すブロ
ック図である。
ック図である。
【図１１】表示制御装置５１におけるＶＤＰ５３の構成
を示すブロック図である。
を示すブロック図である。
１ 表示制御装置
２ 表示装置
３ ＶＤＰ
３ａ データ処理部
３ｂ 設定値ダウンロード部
４，５ ＲＯＭ
６ ＣＰＵ
１１ ＤＥＣ処理ブロック
１２ Ｚ処理ブロック
１３ ＢＩＴＢＬＴ処理ブロック
１４ ＭＭＣ処理ブロック
２０ 表示制御処理
Ａｄ，Ａｄ１〜ＡｄＹ アドレス情報
Ｄｐ パターンデータ
Ｄｒ 表示手順データ
Ｄｓ 設定値データ
Ｉ 報知信号
Ｐａ，Ｐａ００〜Ｐａ７Ｆ アドレスパターン
Ｐｎ，Ｐｎ１〜ＰｎＹ パターン番号情報
Ｒ１ アドレスパターン記録用レジスタ
Ｒ１ａ００〜Ｒ１ｇ７Ｆ 記録領域
Ｒ２ パターン番号記録用レジスタ
Ｒ３ データアドレス記録用レジスタ
Ｒ，Ｒ１１〜Ｒ４Ｌ 設定値記録用レジスタ
Ｓ 画像信号
Ｓｒ，Ｓｒ１〜ＳｒＸ 設定値
Ｕ１ 表示ユニット
Claims (8)
- 【請求項１】 複数の設定値記録用メモリのいずれかに
設定値が記録されることにより当該設定値に基づいて画
像データをデータ処理して表示装置に表示させるための
表示用データを生成するデータ処理部を有する画像デー
タ処理用デバイスと、当該画像データ処理用デバイスを
制御する表示制御部とを備えた表示制御装置であって、 前記画像データ処理用デバイスは、前記データ処理の実
行パターン毎に前記設定値を記録すべき前記設定値記録
用メモリについてのメモリアドレスをそれぞれ特定する
ための複数のアドレスパターンを含んで構成されたアド
レスパターン情報が記録されるアドレスパターン情報記
録用メモリと、前記設定値記録用メモリに記録すべき前
記設定値のデータアドレスを指定するデータアドレス情
報が記録されるデータアドレス情報記録用メモリと、前
記設定値を記録すべき設定値記録用メモリについての前
記メモリアドレスを含む前記アドレスパターンを前記ア
ドレスパターン情報記録用メモリに記録されている前記
複数のアドレスパターンから指定するアドレスパターン
指定情報が記録されるアドレスパターン指定情報記録用
メモリとを有する設定値記録部を備え、 当該設定値記録部は、前記表示制御部によって、前記ア
ドレスパターン情報記録用メモリに前記アドレスパター
ン情報が記録されると共に、前記データアドレス情報記
録用メモリに所定の前記データアドレス情報が記録さ
れ、かつ前記アドレスパターン指定情報記録用メモリに
所定の前記アドレスパターン指定情報が記録されること
により、記録された前記所定のデータアドレス情報によ
って指定された前記データアドレスの前記設定値を読み
出すと共に、記録された前記所定のアドレスパターン指
定情報によって指定された前記アドレスパターンに基づ
いて特定される前記メモリアドレスの前記設定値記録用
メモリに当該読み出した設定値を記録する表示制御装
置。 - 【請求項２】 前記アドレスパターン情報は、前記アド
レスパターン指定情報によって所定の前記アドレスパタ
ーンを指定するための指定用番号が前記各アドレスパタ
ーンにそれぞれ付与されて構成され、前記設定値記録部
は、前記アドレスパターン指定情報記録用メモリに前記
アドレスパターン指定情報としての前記指定用番号が記
録されることにより当該指定用番号によって指定された
前記アドレスパターンに基づいて特定される前記メモリ
アドレスの前記設定値記録用メモリに前記読み出した設
定値を記録する請求項１記載の表示制御装置。 - 【請求項３】 前記アドレスパターン情報は、前記実行
パターン毎に前記設定値を記録すべき複数の前記設定値
記録用メモリにおけるそれぞれの前記メモリアドレスを
一組として予め規定された複数組の組合せパターンを前
記複数のアドレスパターンとして含んで構成され、前記
アドレスパターン指定情報記録用メモリは、所定の前記
組合せパターンを指定するための組合せパターン指定情
報を前記アドレスパターン指定情報として記録可能に構
成され、前記設定値記録部は、前記アドレスパターン指
定情報記録用メモリに所定の前記組合せパターン指定情
報が記録されることにより、当該記録された組合せパタ
ーン指定情報によって指定された前記組合せパターンに
属する前記各メモリアドレスの前記設定値記録用メモリ
に前記読み出した設定値をそれぞれ記録する請求項１ま
たは２記載の表示制御装置。 - 【請求項４】 前記アドレスパターン情報記録用メモリ
は、前記各組合せパターンにそれぞれ属する前記複数の
メモリアドレスにおいて共通する上位Ｎビット（Ｎは自
然数）のアドレスデータと、当該複数のメモリアドレス
における前記Ｎビットのアドレスデータを除く下位Ｍビ
ット（Ｍは自然数）のアドレスデータとを一組の前記組
合せパターンとして記録する請求項３記載の表示制御装
置。 - 【請求項５】 前記アドレスパターン情報は、前記各組
合せパターンにそれぞれ属する前記複数のメモリアドレ
スのうち前記設定値を記録すべき前記設定値記録用メモ
リについての前記メモリアドレスとして有効な前記メモ
リアドレスを指定するための有効アドレス指定情報を含
んで構成され、前記設定値記録部は、前記有効アドレス
指定情報に基づいて前記各メモリアドレスが有効である
か否かを判別しつつ前記設定値を記録する判別記録モー
ド動作時に、前記有効アドレス指定情報に基づいて有効
と判別した前記メモリアドレスの前記設定値記録用メモ
リに前記読み出した設定値を記録する請求項３または４
記載の表示制御装置。 - 【請求項６】 前記アドレスパターン情報は、前記有効
なメモリアドレスが前記一組の組合せパターンにおける
上位ビット側に連続して記録されると共に、当該一組の
組合せパターンにおいて有効な前記メモリアドレスの数
を示す有効アドレス数情報を前記有効アドレス指定情報
として記録可能に構成され、前記設定値記録部は、前記
判別記録モード動作時に、前記有効アドレス数情報に基
づいて有効と判別した前記メモリアドレスの前記設定値
記録用メモリに前記読み出した設定値を記録する請求項
５記載の表示制御装置。 - 【請求項７】 前記アドレスパターン情報は、そのアド
レスパターンに連続する前記アドレスパターンによって
特定される前記メモリアドレスの前記設定値記録用メモ
リに対する前記設定値の記録を連続して実行するか否か
を示す連続実行情報を含んで構成され、前記設定値記録
部は、前記アドレスパターン指定情報によって指定され
た前記アドレスパターンに前記設定値の記録を連続して
実行する旨の前記連続実行情報が記録されているとき
に、当該指定されたアドレスパターンによって特定され
る前記メモリアドレスの前記設定値記録用メモリに対す
る前記設定値の記録を実行した後に、そのアドレスパタ
ーンに連続する前記アドレスパターンによって特定され
る前記メモリアドレスの前記設定値記録用メモリに対す
る前記設定値の記録を連続して実行する請求項１〜６の
いずれかに記載の表示制御装置。 - 【請求項８】 前記データ処理部は、互いに異なる処理
内容の前記データ処理を個別的に実行する複数のデータ
処理ブロックを含んで構成され、前記設定値記録用メモ
リは、前記複数のデータ処理ブロックについての前記設
定値をそれぞれ記憶する複数の記憶領域を備えている請
求項１〜７のいずれかに記載の表示制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001370462A JP3800081B2 (ja) | 2001-12-04 | 2001-12-04 | 表示制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001370462A JP3800081B2 (ja) | 2001-12-04 | 2001-12-04 | 表示制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003173176A true JP2003173176A (ja) | 2003-06-20 |
| JP3800081B2 JP3800081B2 (ja) | 2006-07-19 |
Family
ID=19179685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001370462A Expired - Fee Related JP3800081B2 (ja) | 2001-12-04 | 2001-12-04 | 表示制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3800081B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019130427A (ja) * | 2019-05-21 | 2019-08-08 | 株式会社三洋物産 | 遊技機 |
| JP2021151586A (ja) * | 2020-05-08 | 2021-09-30 | 株式会社三洋物産 | 遊技機 |
-
2001
- 2001-12-04 JP JP2001370462A patent/JP3800081B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019130427A (ja) * | 2019-05-21 | 2019-08-08 | 株式会社三洋物産 | 遊技機 |
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| Publication number | Publication date |
|---|---|
| JP3800081B2 (ja) | 2006-07-19 |
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