JP2003151870A - 位置合わせ確認マークの形成方法 - Google Patents
位置合わせ確認マークの形成方法Info
- Publication number
- JP2003151870A JP2003151870A JP2001344186A JP2001344186A JP2003151870A JP 2003151870 A JP2003151870 A JP 2003151870A JP 2001344186 A JP2001344186 A JP 2001344186A JP 2001344186 A JP2001344186 A JP 2001344186A JP 2003151870 A JP2003151870 A JP 2003151870A
- Authority
- JP
- Japan
- Prior art keywords
- scale
- main scale
- forming
- pattern
- alignment
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【課題】 位置合わせの誤認や位置ずれを起こす虞もな
く、正確に形成することができる位置合わせ確認マーク
の形成方法を提供する。 【解決手段】 断続角環状に形成された基尺２４を上部
に備える半導体基板２１の上面に成層された第２のシリ
コン酸化膜２５の上に第１のフォトレジスト膜２６を成
膜し、成膜された第１のフォトレジスト膜２６をパター
ニングして、基尺２４の環状内に断続角環状開孔でなる
副尺部２７を有する第１のレジストパターン２９の形成
時、該第１のレジストパターン２９に副尺部２７を所定
間隔を設けて囲う溝２８を形成する。
く、正確に形成することができる位置合わせ確認マーク
の形成方法を提供する。 【解決手段】 断続角環状に形成された基尺２４を上部
に備える半導体基板２１の上面に成層された第２のシリ
コン酸化膜２５の上に第１のフォトレジスト膜２６を成
膜し、成膜された第１のフォトレジスト膜２６をパター
ニングして、基尺２４の環状内に断続角環状開孔でなる
副尺部２７を有する第１のレジストパターン２９の形成
時、該第１のレジストパターン２９に副尺部２７を所定
間隔を設けて囲う溝２８を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
に好適する位置合わせ確認マークの形成方法に関する。
に好適する位置合わせ確認マークの形成方法に関する。
【０００２】
【従来の技術】従来技術を、半導体基板による半導体装
置の製造過程で行なわれる位置合わせ確認マークの形成
工程により、図５及び図６を参照して説明する。図５及
びはそれぞれ位置合わせ確認マークを形成する各形成工
程を示す図で、図５は第１の工程の断面図であり、図は
第２の工程を示す断面図である。
置の製造過程で行なわれる位置合わせ確認マークの形成
工程により、図５及び図６を参照して説明する。図５及
びはそれぞれ位置合わせ確認マークを形成する各形成工
程を示す図で、図５は第１の工程の断面図であり、図は
第２の工程を示す断面図である。
【０００３】先ず、図５に示す第１の工程において、半
導体基板１は基板上部のポリシリコン層２の上面に第１
のシリコン酸化膜（ＳｉＯ２）３が成層されており、ま
た第１のシリコン酸化膜３の上面に、例えばアルミニウ
ム（Ａｌ）でなる主尺４が形成されている。主尺４は、
正方形の４つの辺上にそれぞれ位置する所定の幅、所定
の高さ、所定の長さを有する４部分４ａ，４ｂ，４ｃ，
４ｄ（４ｃ，４ｄは図示せず）によって断続角環状をな
すものとなっている。さらに、第１のシリコン酸化膜３
の上面には、主尺４を埋め込むようにして第２のシリコ
ン酸化膜（ＳｉＯ２）５が、直下の主尺４が確認可能な
所定厚に積層されている。そして、このように構成され
た半導体基板１の上部層となっている第２のシリコン酸
化膜５上に、フォトレジストを塗布してフォトレジスト
膜６を形成する。
導体基板１は基板上部のポリシリコン層２の上面に第１
のシリコン酸化膜（ＳｉＯ２）３が成層されており、ま
た第１のシリコン酸化膜３の上面に、例えばアルミニウ
ム（Ａｌ）でなる主尺４が形成されている。主尺４は、
正方形の４つの辺上にそれぞれ位置する所定の幅、所定
の高さ、所定の長さを有する４部分４ａ，４ｂ，４ｃ，
４ｄ（４ｃ，４ｄは図示せず）によって断続角環状をな
すものとなっている。さらに、第１のシリコン酸化膜３
の上面には、主尺４を埋め込むようにして第２のシリコ
ン酸化膜（ＳｉＯ２）５が、直下の主尺４が確認可能な
所定厚に積層されている。そして、このように構成され
た半導体基板１の上部層となっている第２のシリコン酸
化膜５上に、フォトレジストを塗布してフォトレジスト
膜６を形成する。
【０００４】続いて、図６に示す第２の工程において、
フォトレジスト膜６、第２のシリコン酸化膜５を介して
図示しないマスクの位置合わせを行い、写真蝕刻技術に
よりフォトレジスト膜６をパターニングする。
フォトレジスト膜６、第２のシリコン酸化膜５を介して
図示しないマスクの位置合わせを行い、写真蝕刻技術に
よりフォトレジスト膜６をパターニングする。
【０００５】なお、主尺４に対し副尺部７を形成するた
めのマスクの位置合わせ確認は、主尺４の位置を対向部
分４ａ，４ｂ間の中央位置Ｐが主尺４の中心位置Ｐ０で
あるとし、これをもとに、主尺４の一方の部分４ａとこ
れに対応する副尺部７の同じ側の辺部分７ａとの水平距
離Ｘａと、主尺４の他方の部分４ｂとこれに対応する副
尺部７の同じ側の辺部分７ｂとの水平距離Ｘｂとが等し
くなるようにマスク位置を設定するように行なわれる。
めのマスクの位置合わせ確認は、主尺４の位置を対向部
分４ａ，４ｂ間の中央位置Ｐが主尺４の中心位置Ｐ０で
あるとし、これをもとに、主尺４の一方の部分４ａとこ
れに対応する副尺部７の同じ側の辺部分７ａとの水平距
離Ｘａと、主尺４の他方の部分４ｂとこれに対応する副
尺部７の同じ側の辺部分７ｂとの水平距離Ｘｂとが等し
くなるようにマスク位置を設定するように行なわれる。
【０００６】そして、主尺４、副尺部７を基準に、位置
合わせの確認を行い、形成した位置合わせ確認マークの
結果を基準に多層構造の半導体装置は形成される。
合わせの確認を行い、形成した位置合わせ確認マークの
結果を基準に多層構造の半導体装置は形成される。
【０００７】しかしながら上記の従来技術においては、
副尺部７の位置を、その対向する辺部分７ａ，７ｂの位
置確認を行い、確認された辺部分７ａ，７ｂの位置を基
準にして算出しているため、副尺部７の精度が非常に重
要なものとなっている。そして、半導体装置の微細化、
構造の多層化に伴う位置合わせ精度の重要度が増すにし
たがって、副尺部７の高精度化が必要なものとなってい
る。
副尺部７の位置を、その対向する辺部分７ａ，７ｂの位
置確認を行い、確認された辺部分７ａ，７ｂの位置を基
準にして算出しているため、副尺部７の精度が非常に重
要なものとなっている。そして、半導体装置の微細化、
構造の多層化に伴う位置合わせ精度の重要度が増すにし
たがって、副尺部７の高精度化が必要なものとなってい
る。
【０００８】このため、形成した副尺部７の主尺４に対
する合わせ精度の確認を、副尺部７の対向する辺部分７
ａ，７ｂと、これらに対応する主尺４の対向部分４ａ，
４ｂとの離間寸法Ｓａ，Ｓｂで行おうとすると、副尺部
７における一方の辺部分７ａの外側稜部分の減肉量が、
他方の辺部分７ｂの外側稜部分よりも大きいために、一
方の辺部分７ａの位置が正確に特定できず、例えばＳａ
＜Ｓｂと認識される。この結果、副尺部７の辺部分７
ａ，７ｂと、主尺４の対向部分４ａ，４ｂとの離間寸法
Ｓａ，Ｓｂが等しくないために、副尺部７が主尺４に対
し、正確に形成されていないと誤認してしまうことにな
る。
する合わせ精度の確認を、副尺部７の対向する辺部分７
ａ，７ｂと、これらに対応する主尺４の対向部分４ａ，
４ｂとの離間寸法Ｓａ，Ｓｂで行おうとすると、副尺部
７における一方の辺部分７ａの外側稜部分の減肉量が、
他方の辺部分７ｂの外側稜部分よりも大きいために、一
方の辺部分７ａの位置が正確に特定できず、例えばＳａ
＜Ｓｂと認識される。この結果、副尺部７の辺部分７
ａ，７ｂと、主尺４の対向部分４ａ，４ｂとの離間寸法
Ｓａ，Ｓｂが等しくないために、副尺部７が主尺４に対
し、正確に形成されていないと誤認してしまうことにな
る。
【０００９】また、副尺部７の両辺部分７ａ，７ｂ間の
中央位置が、副尺部７の中心位置であるとしているた
め、非対称となっている副尺部７の両辺部分７ａ，７ｂ
間の水平距離Ｕａ，ＵｂをＵａ＝Ｕｂにとった中央位置
Ｐは、減肉量の大きい一方の辺部分７ａの外側稜部分側
に偏り、副尺部７の真の中心位置Ｐ０から離間距離ｄだ
けずれた位置となる。この結果、マスクの位置合わせ確
認を、上記のように、主尺４の一方の部分４ａとこれに
対応する副尺部７の同じ側の辺部分７ａとの水平距離Ｘ
ａと、主尺４の他方の部分４ｂとこれに対応する副尺部
７の同じ側の辺部分７ｂとの水平距離Ｘｂとが等しくな
るように行うと、マスクは主尺４に対しずれた位置にセ
ットされることになり、主尺４に対し位置がずれたもの
となって、正確な位置合わせを行うことができていない
と、誤認識してしまう。ずれ量を誤認識したまま、位置
合わせのずれ量を補正して位置合わせを行って行くこと
になる。
中央位置が、副尺部７の中心位置であるとしているた
め、非対称となっている副尺部７の両辺部分７ａ，７ｂ
間の水平距離Ｕａ，ＵｂをＵａ＝Ｕｂにとった中央位置
Ｐは、減肉量の大きい一方の辺部分７ａの外側稜部分側
に偏り、副尺部７の真の中心位置Ｐ０から離間距離ｄだ
けずれた位置となる。この結果、マスクの位置合わせ確
認を、上記のように、主尺４の一方の部分４ａとこれに
対応する副尺部７の同じ側の辺部分７ａとの水平距離Ｘ
ａと、主尺４の他方の部分４ｂとこれに対応する副尺部
７の同じ側の辺部分７ｂとの水平距離Ｘｂとが等しくな
るように行うと、マスクは主尺４に対しずれた位置にセ
ットされることになり、主尺４に対し位置がずれたもの
となって、正確な位置合わせを行うことができていない
と、誤認識してしまう。ずれ量を誤認識したまま、位置
合わせのずれ量を補正して位置合わせを行って行くこと
になる。
【００１０】
【発明が解決しようとする課題】上記のような状況に鑑
みて本発明はなされたもので、その目的とするところは
位置合わせの誤認や位置ずれを起こす虞もなく、正確に
形成することができる位置合わせ確認マークの形成方法
を提供することにある。
みて本発明はなされたもので、その目的とするところは
位置合わせの誤認や位置ずれを起こす虞もなく、正確に
形成することができる位置合わせ確認マークの形成方法
を提供することにある。
【００１１】
【課題を解決するための手段】本発明の位置合わせマー
クの形成方法は、基板の上部層上に成膜したレジスト膜
をパターニングして副尺部を有するパターンを形成し、
前記パターンを形成する際、該パターンに前記副尺部を
所定間隔を設けて囲う溝部を形成したことを特徴とする
方法であり、さらに、前記溝部が、環状に形成されてい
ることを特徴とする方法であり、また、連続または断続
環状に形成された主尺を上部に備える基板の上面に成層
された上部層にレジスト膜を成膜し、成膜されたレジス
ト膜をパターニングして、前記主尺の環状内に連続また
は断続環状の副尺部を有するパターンを形成し、前記パ
ターンを形成する際、該パターンに前記副尺部を所定間
隔を設けて囲う溝部を形成したことを特徴とする方法で
あり、さらに、前記溝部が、環状に形成され、該環状の
内方に主尺が位置していることを特徴とする方法であ
る。
クの形成方法は、基板の上部層上に成膜したレジスト膜
をパターニングして副尺部を有するパターンを形成し、
前記パターンを形成する際、該パターンに前記副尺部を
所定間隔を設けて囲う溝部を形成したことを特徴とする
方法であり、さらに、前記溝部が、環状に形成されてい
ることを特徴とする方法であり、また、連続または断続
環状に形成された主尺を上部に備える基板の上面に成層
された上部層にレジスト膜を成膜し、成膜されたレジス
ト膜をパターニングして、前記主尺の環状内に連続また
は断続環状の副尺部を有するパターンを形成し、前記パ
ターンを形成する際、該パターンに前記副尺部を所定間
隔を設けて囲う溝部を形成したことを特徴とする方法で
あり、さらに、前記溝部が、環状に形成され、該環状の
内方に主尺が位置していることを特徴とする方法であ
る。
【００１２】
【発明の実施の形態】以下本発明の実施の形態を、図面
を参照して説明する。
を参照して説明する。
【００１３】先ず第１の実施形態を、半導体基板による
半導体装置の製造過程で行なわれる位置合わせ確認マー
クの形成工程により、図１及び図２を参照して説明す
る。図１及び図２は位置合わせ確認マークを形成する各
形成工程を示す図で、図１は第１の工程の断面図であ
り、図２は第２の工程を示す図で、図２（ａ）は断面
図、図２（ｂ）は平面図である。
半導体装置の製造過程で行なわれる位置合わせ確認マー
クの形成工程により、図１及び図２を参照して説明す
る。図１及び図２は位置合わせ確認マークを形成する各
形成工程を示す図で、図１は第１の工程の断面図であ
り、図２は第２の工程を示す図で、図２（ａ）は断面
図、図２（ｂ）は平面図である。
【００１４】先ず、図１に示す第１の工程において、半
導体基板２１は、シリコンウェハ等で形成された基板上
部のポリシリコン層２２の上面に第１のシリコン酸化膜
（ＳｉＯ２）２３が成層されており、また第１のシリコ
ン酸化膜２３の上面に、例えばアルミニウム（Ａｌ）の
メタル層を積層し、所定パターンとなるようにパターニ
ングしてなる主尺２４が設けられている。主尺２４は、
正方形の４つの辺上にそれぞれ位置する所定の幅、所定
の高さ、所定の長さを有する４部分２４ａ，２４ｂ，２
４ｃ，２４ｄによって断続角環状をなすものとなってい
る。
導体基板２１は、シリコンウェハ等で形成された基板上
部のポリシリコン層２２の上面に第１のシリコン酸化膜
（ＳｉＯ２）２３が成層されており、また第１のシリコ
ン酸化膜２３の上面に、例えばアルミニウム（Ａｌ）の
メタル層を積層し、所定パターンとなるようにパターニ
ングしてなる主尺２４が設けられている。主尺２４は、
正方形の４つの辺上にそれぞれ位置する所定の幅、所定
の高さ、所定の長さを有する４部分２４ａ，２４ｂ，２
４ｃ，２４ｄによって断続角環状をなすものとなってい
る。
【００１５】さらに、第１のシリコン酸化膜２３の上面
には、主尺２４を埋め込むようＣＶＤ法を用いるなどし
て第２のシリコン酸化膜（ＳｉＯ２）２５が、直下の主
尺２４が確認可能な所定厚に積層されている。そして、
このように構成された半導体基板２１の上部層となって
いる第２のシリコン酸化膜２５上に、フォトレジストを
所定厚となるよう均一に塗布してフォトレジスト膜２６
を形成する。
には、主尺２４を埋め込むようＣＶＤ法を用いるなどし
て第２のシリコン酸化膜（ＳｉＯ２）２５が、直下の主
尺２４が確認可能な所定厚に積層されている。そして、
このように構成された半導体基板２１の上部層となって
いる第２のシリコン酸化膜２５上に、フォトレジストを
所定厚となるよう均一に塗布してフォトレジスト膜２６
を形成する。
【００１６】続いて、図２に示す第２の工程において、
フォトレジスト膜２６は、図示しないマスクの位置合わ
せを行い、写真蝕刻技術によりフォトレジスト膜２６を
パターニングし、主尺２４よりも小さい断続角環状の４
つの開孔でなる副尺部２７と、主尺２４の外側で副尺部
２７の四周を囲むと共に、第２のシリコン酸化膜２５の
上面が底部に露出する溝２８とが形成されたレジストパ
ターン２９を形成する。
フォトレジスト膜２６は、図示しないマスクの位置合わ
せを行い、写真蝕刻技術によりフォトレジスト膜２６を
パターニングし、主尺２４よりも小さい断続角環状の４
つの開孔でなる副尺部２７と、主尺２４の外側で副尺部
２７の四周を囲むと共に、第２のシリコン酸化膜２５の
上面が底部に露出する溝２８とが形成されたレジストパ
ターン２９を形成する。
【００１７】なお、レジストパターン２９は、例えばフ
ォトレジストパターン部分の大きさが、主尺２４の一方
側の部分が他方側の部分より大きなものであり、また溝
２８は、副尺部２７の各開孔と溝２８との間に挟まれた
部分のフォトレジストが略等しくなるよう、特に対向す
る開孔の間において等しくなるように形成されており、
例えば副尺部２７に対応する正方形の連続した角環状を
なし、副尺部２７の４つの開孔からの距離が略等しい所
定距離だけ離れた位置に形成されている。
ォトレジストパターン部分の大きさが、主尺２４の一方
側の部分が他方側の部分より大きなものであり、また溝
２８は、副尺部２７の各開孔と溝２８との間に挟まれた
部分のフォトレジストが略等しくなるよう、特に対向す
る開孔の間において等しくなるように形成されており、
例えば副尺部２７に対応する正方形の連続した角環状を
なし、副尺部２７の４つの開孔からの距離が略等しい所
定距離だけ離れた位置に形成されている。
【００１８】以上の通り構成することで、写真蝕刻技術
によりフォトレジスト膜２６をパターニングして副尺部
２７を形成した時、形成したパターンが、副尺部２７を
等距離に配置した溝２８により囲うものであるから、副
尺部２７における一方の辺部分２７ａ側と、これに対向
する他方の辺部分２７ｂ側のフォトレジストパターン部
分が略等しいものとなり、パターニングの際に生じるフ
ォトレジストの引き攣れ現象が、一方の辺部分２７ａと
他方の辺部分２７ｂとで略等しくなる。なお、フォトレ
ジストパターン部分の大きさの違いによる引き攣れ現象
は、溝２８の外側の稜部分に発生し、フォトレジストパ
ターン部分の大きい一方側の稜部分２８ａが、小さい他
方側の稜部分２８ｂより大きく減肉する。
によりフォトレジスト膜２６をパターニングして副尺部
２７を形成した時、形成したパターンが、副尺部２７を
等距離に配置した溝２８により囲うものであるから、副
尺部２７における一方の辺部分２７ａ側と、これに対向
する他方の辺部分２７ｂ側のフォトレジストパターン部
分が略等しいものとなり、パターニングの際に生じるフ
ォトレジストの引き攣れ現象が、一方の辺部分２７ａと
他方の辺部分２７ｂとで略等しくなる。なお、フォトレ
ジストパターン部分の大きさの違いによる引き攣れ現象
は、溝２８の外側の稜部分に発生し、フォトレジストパ
ターン部分の大きい一方側の稜部分２８ａが、小さい他
方側の稜部分２８ｂより大きく減肉する。
【００１９】この結果、形成した副尺部２７の主尺２４
に対する合わせ精度の確認を、副尺部２７の対向する辺
部分２７ａ，２７ｂと、これらに対応する主尺２４の対
向部分２４ａ，２４ｂとの離間寸法Ｔａ，Ｔｂで行う
と、対向する外側稜部分２７ａ，２７ｂが略対称の形状
であるため、副尺２７が主尺２４に対する合わせ精度
が、正確に確認される。
に対する合わせ精度の確認を、副尺部２７の対向する辺
部分２７ａ，２７ｂと、これらに対応する主尺２４の対
向部分２４ａ，２４ｂとの離間寸法Ｔａ，Ｔｂで行う
と、対向する外側稜部分２７ａ，２７ｂが略対称の形状
であるため、副尺２７が主尺２４に対する合わせ精度
が、正確に確認される。
【００２０】またさらに、正しいずれ量の補正で正しい
位置にセットできることから、多層構造のものでも、正
確な位置合わせ確認を行うことができる。このため、位
置合わせ精度が重要となっている半導体装置の微細化、
構造の多層化を進めることができる。
位置にセットできることから、多層構造のものでも、正
確な位置合わせ確認を行うことができる。このため、位
置合わせ精度が重要となっている半導体装置の微細化、
構造の多層化を進めることができる。
【００２１】次に第２の実施形態を、半導体基板による
半導体装置の製造過程で行なわれる位置合わせ確認マー
クの形成工程により、図３及び図４を参照して説明す
る。図３及び図４は位置合わせ確認マークを形成する各
形成工程を示す図で、図３は第１の工程の断面図であ
り、図４は第２の工程を示す図で、図４（ａ）は断面
図、図４（ｂ）は平面図である。なお、第１の実施形態
と同一部分には同一符号を付して説明を省略し、第１の
実施形態と異なる本実施形態の構成について説明する。
半導体装置の製造過程で行なわれる位置合わせ確認マー
クの形成工程により、図３及び図４を参照して説明す
る。図３及び図４は位置合わせ確認マークを形成する各
形成工程を示す図で、図３は第１の工程の断面図であ
り、図４は第２の工程を示す図で、図４（ａ）は断面
図、図４（ｂ）は平面図である。なお、第１の実施形態
と同一部分には同一符号を付して説明を省略し、第１の
実施形態と異なる本実施形態の構成について説明する。
【００２２】先ず、図３に示す第１の工程において、半
導体基板４１は、シリコンウェハ等で形成された基板上
部のポリシリコン層２２の上面に第１のシリコン酸化膜
（ＳｉＯ２）２３が成層され、さらに第１のシリコン酸
化膜２３の上面にＣＶＤ法を用いるなどして第２のシリ
コン酸化膜（ＳｉＯ２）２５が積層されている。そし
て、第１のシリコン酸化膜２３と第２のシリコン酸化膜
（ＳｉＯ２）２５には、各膜２３，２５を貫通しポリシ
リコン層２２に接触するようにして、それぞれ断続角環
状をなす第１の主尺４２と、これより大きい第２の主尺
４３が設けられている。
導体基板４１は、シリコンウェハ等で形成された基板上
部のポリシリコン層２２の上面に第１のシリコン酸化膜
（ＳｉＯ２）２３が成層され、さらに第１のシリコン酸
化膜２３の上面にＣＶＤ法を用いるなどして第２のシリ
コン酸化膜（ＳｉＯ２）２５が積層されている。そし
て、第１のシリコン酸化膜２３と第２のシリコン酸化膜
（ＳｉＯ２）２５には、各膜２３，２５を貫通しポリシ
リコン層２２に接触するようにして、それぞれ断続角環
状をなす第１の主尺４２と、これより大きい第２の主尺
４３が設けられている。
【００２３】第１の主尺４２と第２の主尺４３は、例え
ばタングステン（Ｗ）のメタル層を積層し、所定パター
ンとなるようにパターニングして両シリコン酸化膜２
３，２５内に埋め込み、形成したものである。また両主
尺４２，４３は、異なる正方形の４つの辺上にそれぞれ
位置する所定の幅、所定の高さ、所定の長さを有する４
部分４２ａ，４２ｂ，４２ｃ，４２ｄ，４３ａ，４３
ｂ，４３ｃ，４３ｄによって断続角環状をなすものとな
っている。
ばタングステン（Ｗ）のメタル層を積層し、所定パター
ンとなるようにパターニングして両シリコン酸化膜２
３，２５内に埋め込み、形成したものである。また両主
尺４２，４３は、異なる正方形の４つの辺上にそれぞれ
位置する所定の幅、所定の高さ、所定の長さを有する４
部分４２ａ，４２ｂ，４２ｃ，４２ｄ，４３ａ，４３
ｂ，４３ｃ，４３ｄによって断続角環状をなすものとな
っている。
【００２４】さらに、第２のシリコン酸化膜（Ｓｉ
Ｏ２）２５の上には、上表面に露出する第１の主尺４２
と第２の主尺４３の上端面を覆うように、配線層となる
アルミニウム（Ａｌ）等による所定厚のメタル層４４が
積層されている。そして、このように構成された半導体
基板４１の上部層となっているメタル層４４上に、フォ
トレジストを所定厚となるよう均一に塗布してフォトレ
ジスト膜２６を形成する。
Ｏ２）２５の上には、上表面に露出する第１の主尺４２
と第２の主尺４３の上端面を覆うように、配線層となる
アルミニウム（Ａｌ）等による所定厚のメタル層４４が
積層されている。そして、このように構成された半導体
基板４１の上部層となっているメタル層４４上に、フォ
トレジストを所定厚となるよう均一に塗布してフォトレ
ジスト膜２６を形成する。
【００２５】なお、レジストパターン２９は、例えばフ
ォトレジストパターン部分の大きさが、第１の主尺４２
の一方側の部分が他方側の部分より大きなものであり、
また溝２８は、副尺部２７の各開孔と溝２８との間に挟
まれた部分のフォトレジストが略等しくなるよう、特に
対向する開孔の間において等しくなるように形成されて
おり、例えば副尺部２７に対応する正方形の連続した角
環状をなし、副尺部２７の４つの開孔からの距離が略等
しい所定距離だけ離れた位置に形成されている。
ォトレジストパターン部分の大きさが、第１の主尺４２
の一方側の部分が他方側の部分より大きなものであり、
また溝２８は、副尺部２７の各開孔と溝２８との間に挟
まれた部分のフォトレジストが略等しくなるよう、特に
対向する開孔の間において等しくなるように形成されて
おり、例えば副尺部２７に対応する正方形の連続した角
環状をなし、副尺部２７の４つの開孔からの距離が略等
しい所定距離だけ離れた位置に形成されている。
【００２６】以上の通り構成することで、写真蝕刻技術
によりフォトレジスト膜２６をパターニングして副尺部
２７を形成した時、形成したパターンが、副尺部２７を
等距離に配置した溝２８により囲うものであるから、副
尺部２７における一方の辺部分２７ａ側と、これに対向
する他方の辺部分２７ｂ側のフォトレジストパターン部
分が略等しいものとなり、パターニングの際に生じるフ
ォトレジストの引き攣れ現象が、一方の辺部分２７ａと
他方の辺部分２７ｂとで略等しくなる。このため、副尺
部２７の一方の辺部分２７ａの縁部が、他方の辺部分２
７ｂの縁部と略対称形状となる。なお、フォトレジスト
パターン部分の大きさの違いによる引き攣れ現象は、溝
２８の外側の稜部分に発生し、フォトレジストパターン
部分の大きい一方側の稜部分２８ａが、小さい他方側の
稜部分２８ｂより大きく減肉する。
によりフォトレジスト膜２６をパターニングして副尺部
２７を形成した時、形成したパターンが、副尺部２７を
等距離に配置した溝２８により囲うものであるから、副
尺部２７における一方の辺部分２７ａ側と、これに対向
する他方の辺部分２７ｂ側のフォトレジストパターン部
分が略等しいものとなり、パターニングの際に生じるフ
ォトレジストの引き攣れ現象が、一方の辺部分２７ａと
他方の辺部分２７ｂとで略等しくなる。このため、副尺
部２７の一方の辺部分２７ａの縁部が、他方の辺部分２
７ｂの縁部と略対称形状となる。なお、フォトレジスト
パターン部分の大きさの違いによる引き攣れ現象は、溝
２８の外側の稜部分に発生し、フォトレジストパターン
部分の大きい一方側の稜部分２８ａが、小さい他方側の
稜部分２８ｂより大きく減肉する。
【００２７】この結果、形成した副尺部２７の第１の主
尺４２に対する合わせ精度の確認を、副尺部２７の対向
する辺部分２７ａ，２７ｂと、これらに対応する第１の
主尺４２の対向部分４２ａ，４２ｂとの離間寸法Ｒａ，
Ｒｂで行うと、対向する辺部分２７ａ，２７ｂの外側稜
部分が略対称の形状であるため、副尺部２７が第１の主
尺４２に対し、正確に形成されていることが確認され
る。
尺４２に対する合わせ精度の確認を、副尺部２７の対向
する辺部分２７ａ，２７ｂと、これらに対応する第１の
主尺４２の対向部分４２ａ，４２ｂとの離間寸法Ｒａ，
Ｒｂで行うと、対向する辺部分２７ａ，２７ｂの外側稜
部分が略対称の形状であるため、副尺部２７が第１の主
尺４２に対し、正確に形成されていることが確認され
る。
【００２８】また、次の位置合わせ確認マークの形成
を、副尺部２７をもとにして行うことで、位置ずれ認識
のない状態で正確に行うことができる。そして、正しい
位置にセットできることから、多層構造のものでも、正
確な位置合わせ確認を行うことができる。このため、位
置合わせ精度が重要となっている半導体装置の微細化、
構造の多層化を進めることができる。
を、副尺部２７をもとにして行うことで、位置ずれ認識
のない状態で正確に行うことができる。そして、正しい
位置にセットできることから、多層構造のものでも、正
確な位置合わせ確認を行うことができる。このため、位
置合わせ精度が重要となっている半導体装置の微細化、
構造の多層化を進めることができる。
【００２９】
【発明の効果】以上の説明から明らかなように、本発明
によれば、位置合わせ確認マークの形成が、位置合わせ
の誤認や位置ずれを起こす虞もなく正確に行うことがで
きる。
によれば、位置合わせ確認マークの形成が、位置合わせ
の誤認や位置ずれを起こす虞もなく正確に行うことがで
きる。
【図１】本発明の第１の実施形態における第１の工程を
示す断面図である。
示す断面図である。
【図２】本発明の第１の実施形態における第２の工程を
示す図で、図２（ａ）は断面図、図２（ｂ）は平面図で
ある。
示す図で、図２（ａ）は断面図、図２（ｂ）は平面図で
ある。
【図３】本発明の第２の実施形態における第１の工程を
示す断面図である。
示す断面図である。
【図４】本発明の第２の実施形態における第２の工程を
示す図で、図４（ａ）は断面図、図４（ｂ）は平面図で
ある。
示す図で、図４（ａ）は断面図、図４（ｂ）は平面図で
ある。
【図５】従来技術における第１の工程を示す断面図であ
る。
る。
【図６】従来技術における第２の工程を示す断面図であ
る。
る。
２１，４１…半導体基板
２４…主尺
２５…第２のシリコン酸化膜
２６…フォトレジスト膜
２７…副尺部
２８…溝
２９…レジストパターン
４２…第１の主尺
４３…第２の主尺
４４…メタル層
Claims (4)
- 【請求項１】 基板の上部層上に成膜したレジスト膜を
パターニングして副尺部を有するパターンを形成し、前
記パターンを形成する際、該パターンに前記副尺部を所
定間隔を設けて囲う溝部を形成したことを特徴とする位
置合わせ確認マークの形成方法。 - 【請求項２】 前記溝部が、環状に形成されていること
を特徴とする請求項１記載の位置合わせ確認マークの形
成方法。 - 【請求項３】 連続または断続環状に形成された主尺を
上部に備える基板の上面に成層された上部層にレジスト
膜を成膜し、成膜されたレジスト膜をパターニングし
て、前記主尺の環状内に連続または断続環状の副尺部を
有するパターンを形成し、前記パターンを形成する際、
該パターンに前記副尺部を所定間隔を設けて囲う溝部を
形成したことを特徴とする位置合わせ確認マークの形成
方法。 - 【請求項４】 前記溝部が、環状に形成され、該環状の
内方に主尺が位置していることを特徴とする請求項３記
載の位置合わせ確認マークの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001344186A JP2003151870A (ja) | 2001-11-09 | 2001-11-09 | 位置合わせ確認マークの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001344186A JP2003151870A (ja) | 2001-11-09 | 2001-11-09 | 位置合わせ確認マークの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003151870A true JP2003151870A (ja) | 2003-05-23 |
Family
ID=19157751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001344186A Pending JP2003151870A (ja) | 2001-11-09 | 2001-11-09 | 位置合わせ確認マークの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003151870A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100650733B1 (ko) | 2005-04-04 | 2006-11-27 | 주식회사 하이닉스반도체 | 반도체소자의 측정마크 |
| CN100394595C (zh) * | 2004-06-10 | 2008-06-11 | 中芯国际集成电路制造(上海)有限公司 | 测试半导体器件中的膜层厚度专用的新图形识别标记 |
-
2001
- 2001-11-09 JP JP2001344186A patent/JP2003151870A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100394595C (zh) * | 2004-06-10 | 2008-06-11 | 中芯国际集成电路制造(上海)有限公司 | 测试半导体器件中的膜层厚度专用的新图形识别标记 |
| KR100650733B1 (ko) | 2005-04-04 | 2006-11-27 | 주식회사 하이닉스반도체 | 반도체소자의 측정마크 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR930010976B1 (ko) | 반도체장치의 제조방법 | |
| US20100007035A1 (en) | Semiconductor device and method of manufacturing the same | |
| JP4537124B2 (ja) | オーバーレイキー、アラインキーを有する集積回路半導体素子およびその製造方法 | |
| US8502355B2 (en) | Overlay vernier mask pattern, formation method thereof, semiconductor device including overlay vernier pattern, and formation method thereof | |
| KR100246149B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP2001230195A (ja) | 位置合わせ精度計測マーク | |
| JP2000133560A (ja) | 半導体製造方法及び半導体装置 | |
| JP2003151870A (ja) | 位置合わせ確認マークの形成方法 | |
| JP2001092109A (ja) | フォトマスクおよび半導体装置およびフォトマスクを用いた露光方法 | |
| US7136520B2 (en) | Method of checking alignment accuracy of patterns on stacked semiconductor layers | |
| JPH11307418A (ja) | マスク合わせマークおよびマスク合わせ方法 | |
| US5882980A (en) | Process of forming bipolar alignment mark for semiconductor | |
| JP2003151873A (ja) | 位置合わせマークの形成方法 | |
| JP2007194357A (ja) | 重ね合わせマークおよびその製造方法 | |
| JP2975871B2 (ja) | 合わせマークの位置ずれ検査方法 | |
| JP3019839B2 (ja) | 重ね合わせ測定用マークを有する半導体装置及びその製造方法 | |
| JPH10189425A (ja) | アライメント方法、アライメント精度測定方法及びアライメント測定用マーク | |
| JPH0555111A (ja) | 半導体装置の製造方法 | |
| JP4007343B2 (ja) | フィルムキャリアへの導体パターンの転写方法及びフィルムキャリア | |
| JPS5963728A (ja) | 半導体装置の製造方法 | |
| TW591784B (en) | Overlay mark and method for making the same | |
| JP4845005B2 (ja) | 半導体装置及びその製造方法 | |
| JPH09283412A (ja) | 重ね合わせ測定誤差補正方法 | |
| KR100866747B1 (ko) | 반도체 소자의 오버레이 버니어 및 그 형성 방법 | |
| JPS62128138A (ja) | 半導体装置 |