JP2003150448A - 誤書込み防止回路 - Google Patents

Abstract

(57)【要約】 【課題】外部・内部のノイズやＣＰＵの暴走が原因とし
て発生する動作モードレジスタの誤書込みを防止する。 【解決手段】半導体回路１内部に、比較用データ保持部
１１１、鍵データレジスタ１１２、比較判定部１１３、
設定レジスタライト信号生成部１１４、鍵データレジス
タクリア信号生成部１１５からなる誤書込み防止回路１
１を有し、鍵データレジスタ１１２に比較用データ保持
部１１１の保持するデータと同一のデータを書き込んだ
時のみ、比較判別部１１３より鍵開放指示信号が出力さ
れ、設定レジスタ１０への書き込み時に設定レジスタラ
イト信号生成部１１４より設定レジスタライト信号を出
力し、その時のデータを設定レジスタ１０に書き込む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体回路に設け
られた動作モード設定用の設定レジスタへの誤書き込み
を防止する誤書込み防止回路に関する。

【０００２】

【従来の技術】従来、内部にシステム全体の動作モード
を設定する動作モード設定レジスタを備え、外部のＣＰ
Ｕ（中央処理装置）より当該レジスタに対する設定変更
を可能とした半導体回路がある。動作モードには、例え
ば、通常動作時のノーマルモード、システムクロックが
動作中でＣＰＵが停止しているホルトモード、システム
クロック及びＣＰＵが停止しているストップモードがあ
る。

【０００３】

【発明が解決しようとする課題】ところで、上述した従
来の半導体回路においては、回路の外部又は内部で発生
するノイズやＣＰＵの暴走により不正に動作モード設定
レジスタの書き換えが行われて、不正動作モードにて動
作してしまう可能性があるという問題がある。そのた
め、設定レジスタが容易に書き換えられないようにする
ことが望まれている。

【０００４】本発明は上記の課題を解決するものであ
り、半導体回路の外部又は内部で発生するノイズやＣＰ
Ｕの暴走による半導体回路内の動作モード設定レジスタ
への誤書込みを防止することができる誤書込み防止回路
を提供することを目的とする。

【０００５】

【課題を解決するための手段】請求項１記載の誤書込み
防止回路は、半導体回路に設けられた動作モード設定用
の設定レジスタに対して前記半導体回路外のＣＰＵから
の書き込みを可能にするための設定レジスタ書込み信号
が、前記設定レジスタと同一のアドレスが割り当てられ
た記憶手段に前記ＣＰＵからの書き込み制御によりあら
かじめ書き込まれる鍵となるデータを参照して生成され
ることを特徴とする。

【０００６】請求項１に係る発明によれば、設定レジス
タの書き込み前にあらかじめ書き込まれる鍵となるデー
タを参照して設定レジスタ書込み信号を生成すること
で、設定レジスタの書き込みを容易に行うことができな
くなり、設定レジスタへの誤書込みを防止することがで
きる。

【０００７】請求項２記載の誤書込み保護回路は、半導
体回路に設けられた動作モード設定用の設定レジスタ
（設定レジスタ１０）を書き込み可能状態とするための
比較用データを保持する比較用データ保持部（比較用デ
ータ保持部１１１）と、前記設定レジスタと同一のアド
レスが割り当てられ、前記半導体回路外のＣＰＵによる
書込み制御により書き込まれるデータを鍵データとして
保持する鍵データレジスタ（鍵データレジスタ１１２）
と、前記鍵データレジスタに書き込まれた鍵データが前
記比較用データ保持部に保持された比較用データと同一
であるかを比較判別する比較判別部（比較判別部１１
３）と、前記比較判別部で前記鍵データが前記比較用デ
ータと同一であることが判別されたときに前記ＣＰＵに
よる前記設定レジスタに対するデータの書き込みを可能
にする設定レジスタ書込み信号を生成するデータ書込み
設定手段（設定レジスタライト信号生成部１１４）と、
を具備したことを特徴とする。

【０００８】請求項２に係る発明によれば、設定レジス
タにデータを書き込む前に設定レジスタを書き込み可能
状態にするための鍵データを、設定レジスタと同一のア
ドレスが割り当てられている鍵データレジスタに書き込
み、鍵データレジスタに書き込まれた鍵データが設定レ
ジスタを書き込み可能状態にする比較用データと一致し
たときにのみ、設定レジスタを書き込み可能状態にす
る。したがって、設定レジスタの書き込みを容易に行う
ことができなくなり、設定レジスタへの誤書込みを防止
することができる。

【０００９】請求項３記載の誤書込み防止回路は、請求
項２記載の誤書込み防止回路において、前記ＣＰＵから
の書込み信号が無効になると、前記鍵データレジスタの
内容をクリアする信号を生成する鍵データレジスタクリ
ア信号生成部（鍵データレジスタクリア信号生成部１１
５）を具備することを特徴とする。

【００１０】請求項３に係る発明によれば、設定レジス
タの書き込みが完了した後に鍵データレジスタの内容を
クリアすることで、設定レジスタ書込み信号が誤って生
成されることを防ぐことができる。

【００１１】請求項４記載の誤書き込み防止回路は、請
求項２又は３記載の誤書込み防止回路において、前記設
定レジスタに対する書き込みが、前記設定レジスタのア
ドレスに対して前記比較用データ保持部に保持された比
較用データと同一のデータを書き込む第一段階と、同一
のアドレスに対して前記ＣＰＵからの書き込み制御によ
りデータを書き込む第二段階と、から成り、前記第一段
階で前記設定レジスタに前記比較用データが保持する比
較用データと異なるデータが書き込まれたときは、再
度、前記第一段階の書き込みが行われることを特徴とす
る。

【００１２】請求項４に係る発明によれば、第一段階で
比較用データと同一のデータを鍵データレジスタに書き
込まない限り、設定レジスタが書き込み可能状態になら
ないため、誤書込みを防止することができる。

【００１３】請求項５記載の誤書き込み防止回路は、請
求項１から請求項４のいずれか一項記載の誤書込み防止
回路を複数段備え、前段の誤書込み防止回路の設定レジ
スタ書込み信号が次段の誤書込み防止回路の鍵データレ
ジスタに供給されることを特徴とする。

【００１４】請求項５に係る発明によれば、設定レジス
タを書き込み可能にするための鍵データレジスタへのデ
ータの書き込みが多段化し、誤書き込みの生じる確率を
低減させることができる。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。 （実施の形態１）図１は、本発明の実施の形態１に係る
半導体回路の構成を示すブロック図である。図１におい
て、本実施の形態の半導体回路１は、動作モードを設定
する設定レジスタ１０と、設定レジスタ１０への誤書込
みを防止する誤書込み防止回路１１と、を備える。

【００１６】設定レジスタ１０は、外部のＣＰＵ２とデ
ータバスを介して接続されている。誤書込み防止回路１
１は、アドレスバス、データバス及びライト（書込み）
信号線を介してＣＰＵ２と接続されている。誤書込み防
止回路１１は、比較用データ保持部１１１と、鍵データ
レジスタ１１２と、比較判別部１１３と、設定レジスタ
ライト信号生成部１１４と、鍵データレジスタクリア信
号生成部１１５と、を備える。

【００１７】比較用データ保持部１１１は、設定レジス
タ１０を書き込み可能状態とするための比較用データを
保持する。鍵データレジスタ１１２は、設定レジスタ１
０と同一のアドレスが割り当てられており、ＣＰＵ２に
て書き込まれたデータを鍵データとして保持する。比較
判別部１１３は、鍵データレジスタ１１２に保持された
鍵データが比較用データ保持部１１１に保持された比較
用データと同一であるかを比較判別し、同一であれば鍵
開放指示信号Ｓｏを出力する。

【００１８】設定レジスタライト信号生成部１１４は、
比較判別部１１３からの鍵開放指示信号ＳｏとＣＰＵ２
より出力されるアドレス信号及びライト信号とにより、
設定レジスタライト信号Ｓｗを生成する。鍵データレジ
スタクリア信号生成部１１５は、設定レジスタライト信
号Ｓｗのネゲートにより鍵データレジスタ１１２をクリ
アする鍵データレジスタクリア信号Ｓｃを生成する。設
定レジスタライト信号生成部１１４からの設定レジスタ
ライト信号Ｓｗが設定レジスタ１０に入力される。

【００１９】設定レジスタライト信号生成部１１４は、
図２のブロック図に示す構成となっており、設定レジス
タ１０に割り当てられたアドレスのみデコード信号を出
力するアドレスデコーダ１１４１と、このアドレスデコ
ーダ１１４１より出力されるデコード信号とＣＰＵ２よ
り出力されるライト信号と比較判別部１１３より出力さ
れる鍵開放指示信号との論理積をとり設定レジスタライ
ト信号Ｓｗを生成するオアゲート１１４２と、を備え
る。

【００２０】次に、図３のフローチャートを参照しなが
ら、誤書込み防止回路１１を備えた半導体回路１におけ
る設定レジスタ１０へのデータ書き込み手順について説
明する。

【００２１】まず、鍵データレジスタ１１２にデータを
書き込む第一段階の書き込みが行われる（ステップＳ１
０）。この場合、鍵データレジスタ１１２と設定レジス
タ１０は同一のアドレスが割り当てられているので、設
定レジスタ１０に対して書き込みを行うことで同時に鍵
データレジスタ１１２にもデータが書き込まれる。ま
た、この時点では設定レジスタライト信号Ｓｗが出力さ
れないので、設定レジスタ１０が保持しているデータが
書き換えられることはない。

【００２２】鍵データレジスタ１１２が保持するデータ
は鍵データとして扱われ、この鍵データと比較用データ
保持部１１１に保持されているデータとが比較判別部１
１３で比較判別される（ステップＳ１１）。この比較判
別処理において、鍵データが比較用データと同一であれ
ば鍵開放指示信号Ｓｏが出力される。鍵開放指示信号Ｓ
ｏが出力されると鍵データレジスタ１１２がロックされ
てデータの書き換えが不可能になる。これに対して、鍵
データと比較用データとが同一でなければ、鍵開放指示
信号Ｓｏが出力されず、設定レジスタ１０への書き込み
はステップＳ１０からやり直す必要があり、鍵データレ
ジスタ１１２に比較用データ保持部１１１が保持するデ
ータと同じデータが書き込まれない限り、鍵開放指示信
号Ｓｏは出力されない。

【００２３】鍵データと比較用データとが一致して鍵開
放指示信号Ｓｏが出力されると、鍵開放指示信号Ｓｏが
設定レジスタライト信号生成部１１４に入力されて、設
定レジスタライト信号Ｓｗが生成される。これにより、
設定レジスタ１０にデータを書き込む第二段階の書き込
みが行われる（ステップＳ１２）。設定レジスタ１０に
データが書き込まれた後、ＣＰＵ２からのライト信号が
ネゲートすると、設定レジスタライト信号Ｓｗもネゲー
トし、鍵データレジスタクリア信号生成部１１５より鍵
データレジスタクリア信号Ｓｃが出力される。これによ
り、鍵データレジスタ１１２が比較用データ保持部１１
１の保持するデータと異なるデータにクリアされる。

【００２４】次に、図４及び図５は、設定レジスタ１０
に対する書き込み時の全体動作波形の一例を示す。ここ
で、設定レジスタ１０に割り当てられたアドレスを「Ａ
ＡＡＡ」、書き込むデータを「ＦＦＦＦ」とし、比較用
データ保持部１１１に保持されているデータを「１２３
４」とし、鍵データレジスタ１１２が鍵データレジスタ
クリア信号により「００００」にクリアされるものとす
る。

【００２５】図４は、鍵データレジスタ１１２に比較用
データ保持部１１１の保持するデータと同じデータを書
き込んだ場合の動作波形である。ステップＳ１０で鍵デ
ータレジスタ１１２に「１２３４」を書き込む（１）。
鍵データと比較用データ保持部１１１のデータとが同一
であるので、比較判別部１１３より鍵開放指示信号Ｓｏ
が出力される（２）。次に、ステップＳ１２で設定レジ
スタ１１３に「ＦＦＦＦ」を書き込むと、アドレス信
号、ライト信号、鍵開放指示信号Ｓｏにより設定レジス
タライト信号Ｓｗが生成されて（３）、設定レジスタ１
０にデータが書き込まれる（４）。そして、ＣＰＵ２か
らのライト信号がネゲートされると、設定レジスタライ
ト信号Ｓｗもネゲートされて、鍵データレジスタクリア
信号生成部１１５から鍵データレジスタクリア信号Ｓｃ
が出力されて鍵データレジスタ１１２が「００００」に
クリアされる（５）。

【００２６】図５は、鍵データレジスタ１１２に比較用
データ保持部１１１の保持するデータと異なるデータを
書き込んだ場合の動作波形である。ステップＳ１０とし
て、鍵データレジスタ１２に「５６７８」を書き込む
（６）。鍵データレジスタ１１２が保持している鍵デー
タと比較用データ保持部１１１が保持しているデータが
異なるため、比較判別部１１３からは鍵開放指示信号Ｓ
ｏが出力されない。このため、次に書き込むデータは再
び鍵データレジスタ１１２に書き込まれ、動作モード設
定レジスタ１０にデータが書き込まれることはない
（７）。

【００２７】この結果、ステップＳ１０で比較用データ
保持部１１１の保持するデータと同一のデータを鍵デー
タレジスタ１１２に書き込まない限り、設定レジスタ１
０は書き込み可能状態にならず、ノイズやＣＰＵの暴走
による誤書き込みを防止することが可能となる。

【００２８】このように、本実施の形態によれば、比較
用データ保持部１１１の保持するデータと同一のデータ
を鍵データレジスタ１１２に書き込んだ場合に限り、設
定レジスタ１０へのデータの書き込みが可能となるの
で、ノイズやＣＰＵの暴走による誤書き込みを防止する
ことが可能となる。

【００２９】（実施の形態２）上述した実施の形態１の
誤書込み防止回路１１を複数段用いることにより、誤書
き込み防止を強化することが可能となる。以下、誤書込
み防止回路１１を複数段用いる場合の例として、２つ用
いた場合について説明する。

【００３０】図６は、本発明の実施の形態２に係る半導
体回路の構成を示すブロック図である。図６において、
誤書込み防止回路１１−１と誤書込み防止回路１１−２
では、比較用データ保持部１１１、１２１の保持するデ
ータが異なるため、以下の説明においては鍵データレジ
スタ１１２に保持されているデータを鍵データ（１）、
鍵データレジスタ１２２に保持されたデータを鍵データ
（２）とする。また、比較用データ保持部１１１、１２
１以外は図１の誤書込み防止回路１１と同じ構成であ
る。

【００３１】設定レジスタライト信号生成部１１４より
出力される設定レジスタライト信号Ｓｗを鍵データレジ
スタライト信号として誤書込み防止回路１１−２のライ
ト信号入力端１２６に入力する構成を採る。

【００３２】次に、上記構成を有する半導体回路３の動
作について説明する。設定レジスタ１０にデータを書き
込むには、図７のフローチャートに示すように、３段階
の手順を必要とする。

【００３３】まず、鍵データレジスタ１１２にデータを
書き込む第一段階の書き込みが行われる（ステップＳ２
０）。この場合、鍵データレジスタ１１２と設定レジス
タ１０は同一のアドレスが割り当てられているので、設
定レジスタ１０に対して書き込みを行うことにより鍵デ
ータレジスタ１１２にもデータが書き込まれる。そし
て、鍵データレジスタ１１２が保持するデータは鍵デー
タ（１）として扱われ、この鍵データ（１）と比較用デ
ータ保持部１１１が保持しているデータとが比較判別部
１１３にて比較判別される（ステップＳ２１）。

【００３４】鍵データ（１）と比較用データ保持部１１
１が保持しているデータとが同一であれば、比較判別部
１１３より鍵開放指示信号Ｓｏが出力される。この鍵開
放指示信号Ｓｏが出力されることにより、鍵データレジ
スタ１１２がロックされてデータの書き換えが不可能に
なる。また、比較判別部１１３より鍵開放指示信号Ｓｏ
が出力されることで、設定レジスタライト信号生成部１
１４より鍵データレジスタライト信号Ｓｗが出力され
る。

【００３５】一方、鍵データ（１）と比較用データ保持
部１１１の保持するデータとが一致しない場合は鍵開放
指示信号Ｓｏが出力されず、設定レジスタ１０への書き
込みはステップＳ２０からやり直す必要があり、鍵デー
タレジスタ１１２に比較用データ保持部１１１が保持し
ているデータと同じデータを書き込まない限り、鍵開放
指示信号Ｓｏは出力されない。

【００３６】次に、鍵データレジスタ１２２にデータを
書き込む第二段階の書き込みが行われる（ステップＳ２
２）。この場合、鍵データレジスタ１２２には設定レジ
スタ１０と同一のアドレスが割り当てられており、その
アドレスを指定するアドレス信号がＣＰＵ２より出力さ
れる。また、同時にＣＰＵ２よりライト信号が出力され
て、誤書込み防止回路１１−１の設定レジスタライト信
号生成部１１４より鍵データレジスタライト信号Ｓｋが
生成される。この鍵データレジスタライト信号Ｓｋと上
記アドレス信号とが誤書込み防止回路１１−２の鍵デー
タレジスタ１２２に入力されることで、同レジスタ１２
２にデータが書き込まれる。

【００３７】鍵データレジスタ１２２に格納されるデー
タは鍵データ（２）として扱われ、この鍵データ（２）
と比較用データ保持部１２１が保持しているデータとが
比較判別部１２３にて比較判別される（ステップＳ２
３）。この比較判別処理において、鍵データ（２）と比
較用データ保持部１２１が保持しているデータとが同一
であれば、比較判別部１２３より鍵開放指示信号Ｓｏが
出力される。そして、この鍵開放指示信号Ｓｏが出力さ
れることで鍵データレジスタ１２２がロックされてデー
タの書き換えが不能になる。また、鍵開放指示信号Ｓｏ
が出力されると、設定レジスタライト信号生成部１２４
より設定レジスタライト信号Ｓｗが生成される。

【００３８】次に、設定レジスタ１０にデータを書き込
む第三段階の書き込みが行われる（ステップＳ２４）。
このとき、誤書込み防止回路１１−２の設定レジスタラ
イト信号生成部１２４にて設定レジスタライト信号Ｓｗ
が生成されているので、データが設定レジスタ１０に書
き込まれる。

【００３９】このように、ステップＳ２０で鍵データレ
ジスタ１１２に書き込んだデータが比較用データ保持部
１１１に保持されているデータと等しく、その上でステ
ップＳ２２で鍵データレジスタ１２２に比較用データ保
持部１２１が保持しているデータと等しいデータを書き
込んだ場合に限り、設定レジスタ１０にデータを書き込
むことが可能となる。

【００４０】そして、ＣＰＵ２からのライト信号がネゲ
ートすると、誤書込み防止回路１１−１からの設定レジ
スタライト信号がネゲートし、誤書込み防止回路１１−
１の鍵データレジスタクリア信号生成部１１５より鍵デ
ータレジスタクリア信号Ｓｃが出力されて、鍵データレ
ジスタ１１２が比較用データ保持部１１１の保持するデ
ータと異なるデータにクリアされる。

【００４１】また、誤書込み防止回路１１−１におい
て、鍵データレジスタライト信号Ｓｋがネゲートする
と、誤書込み防止回路１１−２の設定レジスタライト信
号生成部１２４の設定レジスタライト信号もネゲートす
るので、誤書込み防止回路１１−２の鍵データレジスタ
クリア信号生成部１２５より鍵データレジスタクリア信
号Ｓｃが出力されて、鍵データレジスタ１２２が比較用
データ保持部１２１の保持するデータと異なるデータに
クリアされる。

【００４２】このように、本実施の形態によれば、鍵デ
ータレジスタ１１２に書き込んだデータが比較用データ
保持部１１１に保持されているデータと等しく、且つ鍵
データレジスタ１２２に比較用データ保持部１２１が保
持しているデータと等しいデータを書き込んだ場合に限
り、設定レジスタ１０にデータを書き込むことが可能と
なるので、誤書き込み防止回路を単独で使用した場合と
比べてノイズやＣＰＵの暴走による誤書き込みをさらに
強力に防止することが可能となる。

【００４３】

【発明の効果】以上説明したように、本発明によれば、
設定レジスタの書き込み前にあらかじめ設定された鍵と
なるデータを参照して設定レジスタを書き換え可能状態
にすることができるため、設定レジスタの書き込みを容
易に行うことができなくなり、設定レジスタへの誤書込
みを防止することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係る半導体回路の構成
を示すブロック図である。

【図２】本発明の実施の形態１に係る半導体回路の設定
レジスタライト信号生成部の構成を示すブロック図であ
る。

【図３】本発明の実施の形態１に係る半導体回路の設定
レジスタへの書き込み手順を示すフローチャートであ
る。

【図４】本発明の実施の形態１に係る半導体回路の動作
を説明するためのタイムチャートである。

【図５】本発明の実施の形態１に係る半導体回路の動作
を説明するためのタイムチャートである。

【図６】本発明の実施の形態２に係る半導体回路の構成
を示すブロック図である。

【図７】本発明の実施の形態２に係る半導体回路の設定
レジスタへの書き込み手順を示すフローチャートであ
る。

【符号の説明】

１、３ 半導体回路 ２ ＣＰＵ １０ 設定レジスタ １１、１１−１、１１−２ 誤書き込み防止回路 １１１、１２１ 比較用データ保持部 １１２、１２２ 鍵データレジスタ １１３、１２３ 比較判別部 １１４、１２４ 設定レジスタライト信号生成部 １１５、１２５ 鍵データレジスタクリア信号生成部 １１４１ アドレスデコーダ １１４２ オアゲート

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体回路に設けられた動作モード設定
   用の設定レジスタに対して前記半導体回路外のＣＰＵか
   らの書き込みを可能にするための設定レジスタ書込み信
   号が、前記設定レジスタと同一のアドレスが割り当てら
   れた記憶手段に前記ＣＰＵからの書き込み制御によりあ
   らかじめ書き込まれる鍵となるデータを参照して生成さ
   れることを特徴とする誤書込み防止回路。
2. 【請求項２】 半導体回路に設けられた動作モード設定
   用の設定レジスタを書き込み可能状態とするための比較
   用データを保持する比較用データ保持部と、 前記設定レジスタと同一のアドレスが割り当てられ、前
   記半導体回路外のＣＰＵによる書込み制御により書き込
   まれるデータを鍵データとして保持する鍵データレジス
   タと、 前記鍵データレジスタに書き込まれた鍵データが前記比
   較用データ保持部に保持された比較用データと同一であ
   るかを比較判別する比較判別部と、 前記比較判別部で前記鍵データが前記比較用データと同
   一であることが判別されたときに前記ＣＰＵによる前記
   設定レジスタに対するデータの書き込みを可能にする設
   定レジスタ書込み信号を生成するデータ書込み設定手段
   と、を具備したことを特徴とする誤書込み防止回路。
3. 【請求項３】 前記ＣＰＵからの書込み信号が無効にな
   ると、前記鍵データレジスタの内容をクリアする信号を
   生成する鍵データクリア信号生成部を具備することを特
   徴とする請求項２記載の誤書込み防止回路。
4. 【請求項４】 前記設定レジスタに対する書き込みが、
   前記設定レジスタのアドレスに対して前記比較用データ
   保持部に保持された比較用データと同一のデータを書き
   込む第一段階と、同一のアドレスに対して前記ＣＰＵか
   らの書き込み制御によりデータを書き込む第二段階と、
   から成り、前記第一段階で前記設定レジスタに前記比較
   用データが保持する比較用データと異なるデータが書き
   込まれたときは、再度、前記第一段階の書き込みが行わ
   れることを特徴とする請求項２又は３記載の誤書込み防
   止回路。
5. 【請求項５】 請求項１から請求項４のいずれか一項記
   載の誤書込み防止回路を複数段備え、前段の誤書込み防
   止回路の設定レジスタ書込み信号が次段の誤書込み防止
   回路の鍵データレジスタに供給されることを特徴とする
   誤書込み防止回路。