JP2003141487A - メモリカード、デジタル機器及びメモリカードとデジタル機器とのデータインタフェース方法 - Google Patents
メモリカード、デジタル機器及びメモリカードとデジタル機器とのデータインタフェース方法Info
- Publication number
- JP2003141487A JP2003141487A JP2002205948A JP2002205948A JP2003141487A JP 2003141487 A JP2003141487 A JP 2003141487A JP 2002205948 A JP2002205948 A JP 2002205948A JP 2002205948 A JP2002205948 A JP 2002205948A JP 2003141487 A JP2003141487 A JP 2003141487A
- Authority
- JP
- Japan
- Prior art keywords
- memory card
- data
- host
- clock signal
- synchronization
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
- G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
- G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
- G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
- G06K19/073—Special arrangements for circuits, e.g. for protecting identification code in memory
Abstract
(57)【要約】
【課題】 それぞれデータを転送する側からクロック信
号を提供してデータとクロックとのスキュー発生問題を
改善し、かつクロック周波数を高めてデータ転送速度を
向上させうるメモリカードと、デジタル機器及び二つの
装置間のデータインタフェース方法を提供する。 【解決手段】 メモリカードは第１クロック信号発生手
段を有し、自身から発生された第１クロック信号に同期
して読出されたデータをホストに転送し、ホストから供
給された第２クロック信号に同期してホストから転送さ
れた書込データを捕獲する。デジタル機器はメモリカー
ドから供給された第１クロック信号に同期してメモリカ
ードから転送された読出データを捕獲し、自身から発生
された第２クロック信号に同期して書込データをメモリ
カードに転送する。
号を提供してデータとクロックとのスキュー発生問題を
改善し、かつクロック周波数を高めてデータ転送速度を
向上させうるメモリカードと、デジタル機器及び二つの
装置間のデータインタフェース方法を提供する。 【解決手段】 メモリカードは第１クロック信号発生手
段を有し、自身から発生された第１クロック信号に同期
して読出されたデータをホストに転送し、ホストから供
給された第２クロック信号に同期してホストから転送さ
れた書込データを捕獲する。デジタル機器はメモリカー
ドから供給された第１クロック信号に同期してメモリカ
ードから転送された読出データを捕獲し、自身から発生
された第２クロック信号に同期して書込データをメモリ
カードに転送する。
Description
【０００１】
【発明の属する技術分野】本発明はメモリカード及びメ
モリカードを用いるデジタル機器に係り、さらに詳しく
はデータ転送速度の向上のためのメモリカードと該メモ
リカードを用いるデジタル機器及び二つの装置間のデー
タインタフェース方法に関する。
モリカードを用いるデジタル機器に係り、さらに詳しく
はデータ転送速度の向上のためのメモリカードと該メモ
リカードを用いるデジタル機器及び二つの装置間のデー
タインタフェース方法に関する。
【０００２】
【従来の技術】デジタル機器の補助記憶装置として用い
られる記録媒体としては、紙に孔を開けた穿孔カードか
ら始って、フロップディスク及びハードディスクのよう
な磁気ディスク、それからＣＤ、ＤＶＤのような光ディ
スクを経て、最近のＳＭＣ(スマートメディアカード)、
ＭＭＣ(マルチメディアメモリカード)のようなカード状
のメモリカードに多様に発展して来た。
られる記録媒体としては、紙に孔を開けた穿孔カードか
ら始って、フロップディスク及びハードディスクのよう
な磁気ディスク、それからＣＤ、ＤＶＤのような光ディ
スクを経て、最近のＳＭＣ(スマートメディアカード)、
ＭＭＣ(マルチメディアメモリカード)のようなカード状
のメモリカードに多様に発展して来た。
【０００３】前述したような記録媒体としては多少変形
が加えられたものもあるが、今までもそれぞれ多様な分
野において幅広く利用されており、最近開発されたフラ
ッシュメモリ基盤のメモリカードはデータ移植の優秀性
などが強調され極めて脚光を浴びている。
が加えられたものもあるが、今までもそれぞれ多様な分
野において幅広く利用されており、最近開発されたフラ
ッシュメモリ基盤のメモリカードはデータ移植の優秀性
などが強調され極めて脚光を浴びている。
【０００４】一方、新たな形態のカードタイプメモリカ
ードとしてメモリスティック(登録商標)が提案され、こ
のようなメモリスティックはＳＭＣとは違って電極が露
出されないため、データ安定性が一層優れ、別のマイク
ロプロセッサをメモリカード内に内蔵していないため価
格面において有利であるという長所を有している。
ードとしてメモリスティック(登録商標)が提案され、こ
のようなメモリスティックはＳＭＣとは違って電極が露
出されないため、データ安定性が一層優れ、別のマイク
ロプロセッサをメモリカード内に内蔵していないため価
格面において有利であるという長所を有している。
【０００５】図１はメモリスティックの外形を示した図
である。メモリスティックは機器と接触されるソケット
２０のサイズが小さい一方、その胴体４０の長さは多少
長く形成されている。これはメモリスティック１００の
データ転送方式シリアル形態なので必要な信号線の数が
少ない反面、必要な回路を胴体の内部に構成するための
形状構造である。
である。メモリスティックは機器と接触されるソケット
２０のサイズが小さい一方、その胴体４０の長さは多少
長く形成されている。これはメモリスティック１００の
データ転送方式シリアル形態なので必要な信号線の数が
少ない反面、必要な回路を胴体の内部に構成するための
形状構造である。
【０００６】図２は従来のメモリスティック１００の内
部構造を示したブロック図である。メモリスティック１
００はデータが保存されるメモリ部１１０と、ホストか
ら転送されたデータをメモリ部１１０に記録したりメモ
リ部１１０に記録されたデータを読出してホストに伝え
るインタフェース１２０を有する。インタフェース１２
０はＳ(シリアル)／Ｐ(パラレル)及びＰ(パラレル)／Ｓ
(シリアル)インタフェース１１１と、レジスタ１１２、
ページバッファ１１３、ＥＣＣ(エラーコレクションコ
ード)１１４、フラッシュインタフェースシーケンサ１
１５、ROM１１６、それから発振器１１７を備える。
部構造を示したブロック図である。メモリスティック１
００はデータが保存されるメモリ部１１０と、ホストか
ら転送されたデータをメモリ部１１０に記録したりメモ
リ部１１０に記録されたデータを読出してホストに伝え
るインタフェース１２０を有する。インタフェース１２
０はＳ(シリアル)／Ｐ(パラレル)及びＰ(パラレル)／Ｓ
(シリアル)インタフェース１１１と、レジスタ１１２、
ページバッファ１１３、ＥＣＣ(エラーコレクションコ
ード)１１４、フラッシュインタフェースシーケンサ１
１５、ROM１１６、それから発振器１１７を備える。
【０００７】Ｓ/Ｐ及びＰ/Ｓインタフェース１１１はホ
ストのインタフェースと結合されホストから転送された
直列データを並列データに変換する。そして、メモリス
ティック１００の内部から発生した並列データを直接に
変換してホストに伝達する。レジスタ１１２は命令レジ
スタ(図示せず)と、書込レジスタ(図示せず)及び読出レ
ジスタ(図示せず)を備える。ページバッファ１１３は入
出力データを一時保存する。ＥＣＣ１１４はページバッ
ファ１１３の一時保存データに対するエラー訂正の遂行
及びエラー訂正コードを発生する。フラッシュインタフ
ェースシーケンサ１１５はレジスタ１１２に記録された
命令に応じてページバッファ１１３に保存されたデータ
をフラッシュメモリとしてのメモリ部１１０に記録した
り、フラッシュメモリとしてのメモリ部１１０から記録
されたデータを読出してページバッファ１１３に出力す
る。ROM１１６はメモリスティック１００のバージョン
情報及び属性情報を保存する。発振器１１７はメモリス
ティック１００内の信号処理タイミングのためのクロッ
ク信号を発生する。
ストのインタフェースと結合されホストから転送された
直列データを並列データに変換する。そして、メモリス
ティック１００の内部から発生した並列データを直接に
変換してホストに伝達する。レジスタ１１２は命令レジ
スタ(図示せず)と、書込レジスタ(図示せず)及び読出レ
ジスタ(図示せず)を備える。ページバッファ１１３は入
出力データを一時保存する。ＥＣＣ１１４はページバッ
ファ１１３の一時保存データに対するエラー訂正の遂行
及びエラー訂正コードを発生する。フラッシュインタフ
ェースシーケンサ１１５はレジスタ１１２に記録された
命令に応じてページバッファ１１３に保存されたデータ
をフラッシュメモリとしてのメモリ部１１０に記録した
り、フラッシュメモリとしてのメモリ部１１０から記録
されたデータを読出してページバッファ１１３に出力す
る。ROM１１６はメモリスティック１００のバージョン
情報及び属性情報を保存する。発振器１１７はメモリス
ティック１００内の信号処理タイミングのためのクロッ
ク信号を発生する。
【０００８】このようなメモリスティック１００は、ホ
ストとの間にシリアルインタフェースのための１０本の
ラインを有する。これらラインはデータを転送するため
のデータラインＳＤＩＯ、クロック信号が転送されるク
ロックラインＳＣＬＫ、状態信号を転送するための状態
ラインＢＳ、インタラプトラインＩＮＴ、２本の接地ラ
インＶＳＳ、２本の電源ラインＶＣＣ、そして２個の余
裕ラインである(Reserved)。前述したような１０本のラ
インのうちインタフェースに特別に関係される信号はク
ロックラインＳＣＬＫ、状態ラインＢＳ、データライン
ＳＤＩＯと言える。
ストとの間にシリアルインタフェースのための１０本の
ラインを有する。これらラインはデータを転送するため
のデータラインＳＤＩＯ、クロック信号が転送されるク
ロックラインＳＣＬＫ、状態信号を転送するための状態
ラインＢＳ、インタラプトラインＩＮＴ、２本の接地ラ
インＶＳＳ、２本の電源ラインＶＣＣ、そして２個の余
裕ラインである(Reserved)。前述したような１０本のラ
インのうちインタフェースに特別に関係される信号はク
ロックラインＳＣＬＫ、状態ラインＢＳ、データライン
ＳＤＩＯと言える。
【０００９】図３のタイミング図を参照してメモリステ
ィックの入出力動作を説明すれば次の通りである。ま
ず、データ出力動作の時、初期状態である第１状態ＢＳ
０において状態ラインＢＳとデータラインＳＤＩＯはそ
れぞれローレベルである。そして、クロックラインＳＣ
ＬＫと状態ラインＢＳがそれぞれハイレベルに遷移され
た第２状態ＢＳ１においてホストからメモリスティック
１００の動作を指示する命令、ＴＰＣ(トランスファー
プロトコルコマンド)が伝達される。それから、ＴＰＣ
伝達が完了されれば状態ラインＢＳのレベルがハイから
ローに状態遷移され第３状態ＢＳ２になる。第３状態Ｂ
Ｓ２においてインタフェース１２０はＴＰＣによる命令
を行う。すなわち、ＴＰＣがデータ読出命令の場合、フ
ラッシュメモリ１１０からページバッファ１１３にデー
タを伝達する。それから、フラッシュメモリ１１０から
ページバッファ１１３にデータ伝達が完了されれば、メ
モリスティックではデータラインＳＤＩＯを介してホス
トにデータを送る用意が完了されたとのレディ信号ＲＤ
Ｙを転送する。すると、ホストでは状態ラインＢＳのレ
ベルをローからハイに遷移させる。このように遷移され
た状態ラインＢＳの第４状態ＢＳ３においてメモリステ
ィック１００はページバッファ１１３に存するデータを
データラインＳＤＩＯを通してホストに出力する。この
ようにメモリスティック１００からホストにデータ転送
が完了されれば、ホストはクロック信号ＳＣＬＫの転送
を中断し、状態ラインＢＳの信号レベルをハイからロー
に遷移させ初期状態に復帰する。
ィックの入出力動作を説明すれば次の通りである。ま
ず、データ出力動作の時、初期状態である第１状態ＢＳ
０において状態ラインＢＳとデータラインＳＤＩＯはそ
れぞれローレベルである。そして、クロックラインＳＣ
ＬＫと状態ラインＢＳがそれぞれハイレベルに遷移され
た第２状態ＢＳ１においてホストからメモリスティック
１００の動作を指示する命令、ＴＰＣ(トランスファー
プロトコルコマンド)が伝達される。それから、ＴＰＣ
伝達が完了されれば状態ラインＢＳのレベルがハイから
ローに状態遷移され第３状態ＢＳ２になる。第３状態Ｂ
Ｓ２においてインタフェース１２０はＴＰＣによる命令
を行う。すなわち、ＴＰＣがデータ読出命令の場合、フ
ラッシュメモリ１１０からページバッファ１１３にデー
タを伝達する。それから、フラッシュメモリ１１０から
ページバッファ１１３にデータ伝達が完了されれば、メ
モリスティックではデータラインＳＤＩＯを介してホス
トにデータを送る用意が完了されたとのレディ信号ＲＤ
Ｙを転送する。すると、ホストでは状態ラインＢＳのレ
ベルをローからハイに遷移させる。このように遷移され
た状態ラインＢＳの第４状態ＢＳ３においてメモリステ
ィック１００はページバッファ１１３に存するデータを
データラインＳＤＩＯを通してホストに出力する。この
ようにメモリスティック１００からホストにデータ転送
が完了されれば、ホストはクロック信号ＳＣＬＫの転送
を中断し、状態ラインＢＳの信号レベルをハイからロー
に遷移させ初期状態に復帰する。
【００１０】一方、ＴＰＣが書込命令の場合、状態ライ
ンの第３状態ＢＳ２において、すなわちローレベルであ
る区間においてホストは書き込みデータをメモリスティ
ック１００に転送する。そして、メモリスティック１０
０は転送されたデータをページバッファ１１３に保存す
る。ホストはデータ転送が完了されれば、状態ラインＢ
Ｓのレベルをローからハイに遷移する。このように状態
ラインＢＳのレベルがハイに遷移された第４状態ＢＳ３
区間においてメモリスティック１００はページバッファ
１１３に保存されたデータをフラッシュメモリ１１０に
記録する一方、ホストにビジー信号ＢＵＳＹを転送す
る。それから、メモリスティック１００ではページバッ
ファ１１３に保存されたデータがフラッシュメモリ１１
０に記録完了されれば、記録完了信号ＲＤＹをホストに
転送する。すると、メモリスティック１００から記録完
了信号ＲＤＹを受信したホストでは転送したデータの記
録が完了されたことと判断してクロック信号の転送を中
断する。そして、状態ラインＢＳの信号レベルをハイか
らローに遷移させ初期状態に復帰する。
ンの第３状態ＢＳ２において、すなわちローレベルであ
る区間においてホストは書き込みデータをメモリスティ
ック１００に転送する。そして、メモリスティック１０
０は転送されたデータをページバッファ１１３に保存す
る。ホストはデータ転送が完了されれば、状態ラインＢ
Ｓのレベルをローからハイに遷移する。このように状態
ラインＢＳのレベルがハイに遷移された第４状態ＢＳ３
区間においてメモリスティック１００はページバッファ
１１３に保存されたデータをフラッシュメモリ１１０に
記録する一方、ホストにビジー信号ＢＵＳＹを転送す
る。それから、メモリスティック１００ではページバッ
ファ１１３に保存されたデータがフラッシュメモリ１１
０に記録完了されれば、記録完了信号ＲＤＹをホストに
転送する。すると、メモリスティック１００から記録完
了信号ＲＤＹを受信したホストでは転送したデータの記
録が完了されたことと判断してクロック信号の転送を中
断する。そして、状態ラインＢＳの信号レベルをハイか
らローに遷移させ初期状態に復帰する。
【００１１】ここで、メモリスティック１００の動作の
ためのクロックはホストから供給されている。すなわ
ち、ホストから転送されたクロックＳＣＬＫによりメモ
リスティック１００はデータの入出力動作を開始し、ホ
ストにおいてもこのクロックＳＣＬＫを基準にデータを
捕獲している。従って、ホストではクロック提供時点か
らクロック提供中断時点までラウンドトリップタイム(R
ound Trip Time: RTT)を有する。
ためのクロックはホストから供給されている。すなわ
ち、ホストから転送されたクロックＳＣＬＫによりメモ
リスティック１００はデータの入出力動作を開始し、ホ
ストにおいてもこのクロックＳＣＬＫを基準にデータを
捕獲している。従って、ホストではクロック提供時点か
らクロック提供中断時点までラウンドトリップタイム(R
ound Trip Time: RTT)を有する。
【００１２】また、メモリスティック１００はモバイル
装置における電源が不安定なことを考慮して最大動作速
度が２０ＭＨｚと定められている。このような動作速度
はシリアル動作なので、約２Mbytes/sの転送率を有す
る。
装置における電源が不安定なことを考慮して最大動作速
度が２０ＭＨｚと定められている。このような動作速度
はシリアル動作なので、約２Mbytes/sの転送率を有す
る。
【００１３】しかし、従来のメモリスティックは現在利
用可能なＮＡＮＤ型フラッシュメモリのデータ転送率が
２０M Cycle/sであり、並列にデータが転送されるた
め最大転送速度が１６０Mbits/sである点に照らして見
る際、極めて低性能であると言える。
用可能なＮＡＮＤ型フラッシュメモリのデータ転送率が
２０M Cycle/sであり、並列にデータが転送されるた
め最大転送速度が１６０Mbits/sである点に照らして見
る際、極めて低性能であると言える。
【００１４】また、ラウンドトリップデータ転送は１ク
ロック中に転送動作が完了されるべきなので、動作クロ
ックの速度を向上させるのに困難さがあった。これによ
り、動作クロック速度が低いので、動映像、マルチメデ
ィアデータ、大容量の静止映像を短時間に貯蔵し読出し
難くて高速化動作に障害となる。すなわち、２０ＭＨｚ
で動作する現在のメモリスティックでは４００万ピクセ
ル以上になる静止画像の場合、短時間内に貯蔵が完了で
きないためデジタルカメラの連写速度を制限する。ま
た、メモリスティックに記録された動映像を十分に再生
できない。また、データ転送にかかる時間ほど電源供給
が続くので、高速転送が可能な場合よりバッテリ消耗量
が大きくする問題点がある。
ロック中に転送動作が完了されるべきなので、動作クロ
ックの速度を向上させるのに困難さがあった。これによ
り、動作クロック速度が低いので、動映像、マルチメデ
ィアデータ、大容量の静止映像を短時間に貯蔵し読出し
難くて高速化動作に障害となる。すなわち、２０ＭＨｚ
で動作する現在のメモリスティックでは４００万ピクセ
ル以上になる静止画像の場合、短時間内に貯蔵が完了で
きないためデジタルカメラの連写速度を制限する。ま
た、メモリスティックに記録された動映像を十分に再生
できない。また、データ転送にかかる時間ほど電源供給
が続くので、高速転送が可能な場合よりバッテリ消耗量
が大きくする問題点がある。
【００１５】また、図４においてホストから出力された
クロック信号ａとメモリスティックのインタフェースに
到達するクロック信号ｂとの間には若干の遅延が発生す
る。また、(ａ)と(ｂ)によるメモリスティックにおける
データ出力ｃとホストにおけるデータ捕獲ｄは同様に若
干の遅延が発生する。この際、ホストにおいて実際に捕
獲される時点(捕獲ポイント)は図面のように若干のタイ
ミングマージンを有して捕獲される。このようなタイミ
ングマージンがまたメモリスティックの動作速度を制限
する要素になる。メモリスティックはソケットを介して
接触点を有するので、信号の立ち上がり/立ち下がり範
囲が歪曲し、よって遅延時間が発生する。
クロック信号ａとメモリスティックのインタフェースに
到達するクロック信号ｂとの間には若干の遅延が発生す
る。また、(ａ)と(ｂ)によるメモリスティックにおける
データ出力ｃとホストにおけるデータ捕獲ｄは同様に若
干の遅延が発生する。この際、ホストにおいて実際に捕
獲される時点(捕獲ポイント)は図面のように若干のタイ
ミングマージンを有して捕獲される。このようなタイミ
ングマージンがまたメモリスティックの動作速度を制限
する要素になる。メモリスティックはソケットを介して
接触点を有するので、信号の立ち上がり/立ち下がり範
囲が歪曲し、よって遅延時間が発生する。
【００１６】
【発明が解決しようとする課題】本発明は前述したよう
な問題点を解決するために案出されたもので、その目的
はデータ転送速度を高められるメモリカードと、該メモ
リカードと高速のデータインタフェーシングの可能なデ
ジタル機器及びメモリカードとデジタル機器とのデータ
高速インタフェーシング方法を提供するところにある。
な問題点を解決するために案出されたもので、その目的
はデータ転送速度を高められるメモリカードと、該メモ
リカードと高速のデータインタフェーシングの可能なデ
ジタル機器及びメモリカードとデジタル機器とのデータ
高速インタフェーシング方法を提供するところにある。
【００１７】
【課題を解決するための手段】前述した目的を達成する
ための本発明のメモリカードは、データが保存されるメ
モリ部と、第１クロック信号を発する発振器と、該発振
器から発生された第１クロック信号に同期して前記メモ
リ部から読出されたデータをホストに転送し、前記ホス
トから発生された第２クロック信号に同期して前記ホス
トから転送された書込データを捕獲するインタフェース
と、を備える。
ための本発明のメモリカードは、データが保存されるメ
モリ部と、第１クロック信号を発する発振器と、該発振
器から発生された第１クロック信号に同期して前記メモ
リ部から読出されたデータをホストに転送し、前記ホス
トから発生された第２クロック信号に同期して前記ホス
トから転送された書込データを捕獲するインタフェース
と、を備える。
【００１８】前記メモリ部はＮＡＮＤ型フラッシュメモ
リ及びＮＯＲ型フラッシュメモリが用いられる。
リ及びＮＯＲ型フラッシュメモリが用いられる。
【００１９】前記インタフェースは、前記第１クロック
信号ＣＬＫ１に同期して前記フラッシュメモリから読出
されたデータを出力する第１フリップフロップと、前記
第２クロック信号ＣＬＫ２に同期して前記ホストから転
送された書込データを入力される第２フリップフロップ
とを備える。
信号ＣＬＫ１に同期して前記フラッシュメモリから読出
されたデータを出力する第１フリップフロップと、前記
第２クロック信号ＣＬＫ２に同期して前記ホストから転
送された書込データを入力される第２フリップフロップ
とを備える。
【００２０】そして、前記インタフェースは前記第１及
び第２フリップフロップそれぞれのクロック端子に共通
に連結され、前記第２クロック信号ＣＬＫ２を伝達され
るためのクロックラインと、データ入出力により前記第
１クロック信号ＣＬＫ１を前記クロックラインにスイッ
チングする第１スイッチング手段と、を備える。これを
通して、ホストとメモリカードとの間には単一のクロッ
クラインを介して第１及び第２クロックをホストとメモ
リカードにそれぞれ供給できるようになる。勿論、記録
媒体からホストに第１クロックを供給するためにはメモ
リカードはホストに予め第２クロック供給中断を要請す
る。
び第２フリップフロップそれぞれのクロック端子に共通
に連結され、前記第２クロック信号ＣＬＫ２を伝達され
るためのクロックラインと、データ入出力により前記第
１クロック信号ＣＬＫ１を前記クロックラインにスイッ
チングする第１スイッチング手段と、を備える。これを
通して、ホストとメモリカードとの間には単一のクロッ
クラインを介して第１及び第２クロックをホストとメモ
リカードにそれぞれ供給できるようになる。勿論、記録
媒体からホストに第１クロックを供給するためにはメモ
リカードはホストに予め第２クロック供給中断を要請す
る。
【００２１】また、前記インタフェースは前記第１フリ
ップフロップの出力端子と前記第２フリップフロップの
入力端子に共通に連結され、前記ホストとデータをイン
タフェーシングするための単一のデータラインと、前記
第１フリップフロップの出力端子と前記データラインと
の間にホストから転送された書込データの入力を阻止す
るための第２スイッチング手段と、を含むことができ
る。これを通してホストとメモリカードとの間には単一
のデータラインを介してデータインタフェーシングが可
能になる。
ップフロップの出力端子と前記第２フリップフロップの
入力端子に共通に連結され、前記ホストとデータをイン
タフェーシングするための単一のデータラインと、前記
第１フリップフロップの出力端子と前記データラインと
の間にホストから転送された書込データの入力を阻止す
るための第２スイッチング手段と、を含むことができ
る。これを通してホストとメモリカードとの間には単一
のデータラインを介してデータインタフェーシングが可
能になる。
【００２２】ここで、前記第１及び第２スイッチング手
段はそれぞれ３状態バッファが用いられる。
段はそれぞれ３状態バッファが用いられる。
【００２３】一方、前記インタフェースは前記第１クロ
ック信号ＣＬＫ１に同期して読出データを転送できる機
能有無に対する情報が保存されたメモリを含み、前記ホ
ストから前記メモリに保存された前記機能有無確認を通
してイネーブル命令が伝達されれば前記機能をイネーブ
ルする。
ック信号ＣＬＫ１に同期して読出データを転送できる機
能有無に対する情報が保存されたメモリを含み、前記ホ
ストから前記メモリに保存された前記機能有無確認を通
してイネーブル命令が伝達されれば前記機能をイネーブ
ルする。
【００２４】前述した目的を達成するための本発明のデ
ジタル機器は、メモリカードから供給された第１クロッ
ク信号に同期して前記メモリカードから転送された読出
データを捕獲するインタフェースと、第２クロック信号
を発生させる発振器を備え、前記インタフェースは前記
発振器から発生された前記第２クロック信号に同期して
書込データを前記メモリカードに転送する。
ジタル機器は、メモリカードから供給された第１クロッ
ク信号に同期して前記メモリカードから転送された読出
データを捕獲するインタフェースと、第２クロック信号
を発生させる発振器を備え、前記インタフェースは前記
発振器から発生された前記第２クロック信号に同期して
書込データを前記メモリカードに転送する。
【００２５】前記インタフェースは、前記第１クロック
信号に同期して前記メモリカードから転送された読出デ
ータを入力される第１フリップフロップと、前記第２ク
ロック信号に同期して前記メモリカードに書込データを
転送する第２フリップフロップを備える。
信号に同期して前記メモリカードから転送された読出デ
ータを入力される第１フリップフロップと、前記第２ク
ロック信号に同期して前記メモリカードに書込データを
転送する第２フリップフロップを備える。
【００２６】ここで、前記インタフェースは前記第１及
び第２フリップフロップそれぞれのクロック端子に共通
に連結され、前記第２クロック信号を伝達されるための
クロックラインと、データ入出力により前記第１クロッ
ク信号を前記クロックラインにスイッチングする第１ス
イッチング手段をさらに含むことができる。これを通し
てホストとメモリカードとの間には単一のクロックライ
ンを介して第１及び第２クロックをホストとメモリカー
ドにそれぞれ供給できる。勿論、記録媒体からホストに
第１クロックを供給するためにはメモリカードはホスト
に予め第２クロック供給中断を要請する。
び第２フリップフロップそれぞれのクロック端子に共通
に連結され、前記第２クロック信号を伝達されるための
クロックラインと、データ入出力により前記第１クロッ
ク信号を前記クロックラインにスイッチングする第１ス
イッチング手段をさらに含むことができる。これを通し
てホストとメモリカードとの間には単一のクロックライ
ンを介して第１及び第２クロックをホストとメモリカー
ドにそれぞれ供給できる。勿論、記録媒体からホストに
第１クロックを供給するためにはメモリカードはホスト
に予め第２クロック供給中断を要請する。
【００２７】また、前記インタフェースは、前記第１フ
リップフロップの出力端子と前記第２フリップフロップ
の入力端子に共通に連結され、前記ホストとデータをイ
ンタフェーシングするための単一のデータラインと、前
記第１フリップフロップの出力端子と前記データライン
との間にホストから転送された書込データの入力を阻止
するための第２スイッチング手段と、を備えられる。こ
れを通してホストとメモリカードとの間には単一のデー
タラインを介してデータインタフェーシングが可能にな
る。
リップフロップの出力端子と前記第２フリップフロップ
の入力端子に共通に連結され、前記ホストとデータをイ
ンタフェーシングするための単一のデータラインと、前
記第１フリップフロップの出力端子と前記データライン
との間にホストから転送された書込データの入力を阻止
するための第２スイッチング手段と、を備えられる。こ
れを通してホストとメモリカードとの間には単一のデー
タラインを介してデータインタフェーシングが可能にな
る。
【００２８】ここで、前記第１及び第２スイッチング手
段はそれぞれ３状態バッファが用いられる。
段はそれぞれ３状態バッファが用いられる。
【００２９】一方、前記デジタル機器は、前記第１クロ
ック信号に同期して読出データを転送できる機能有無を
前記メモリカードで検出して、前記メモリカードが前記
機能を有することと判断されれば前記機能を活性化する
よう要請するイネーブル命令を前記メモリカードに転送
する制御部とをさらに備える。
ック信号に同期して読出データを転送できる機能有無を
前記メモリカードで検出して、前記メモリカードが前記
機能を有することと判断されれば前記機能を活性化する
よう要請するイネーブル命令を前記メモリカードに転送
する制御部とをさらに備える。
【００３０】前述した目的を達成するための本発明のメ
モリカードとデジタル機器とのデータ高速インタフェー
ス方法は、ホストから発生された第２クロック信号及び
データ読出命令をメモリカードに転送する段階と、前記
メモリカードから前記ホストから供給された前記第２ク
ロック信号に同期して前記データ読出命令を受信する段
階と、前記メモリカードで受信された前記読出命令に応
じて保存されたデータを読出する段階と、前記メモリカ
ードから発生された第１クロック信号に同期して前記読
出データを前記ホストに転送する段階と、前記ホストに
おいて前記メモリカードから転送されたデータを前記メ
モリカードから発生され供給された前記第１クロック信
号に同期して捕獲する段階とを備える。
モリカードとデジタル機器とのデータ高速インタフェー
ス方法は、ホストから発生された第２クロック信号及び
データ読出命令をメモリカードに転送する段階と、前記
メモリカードから前記ホストから供給された前記第２ク
ロック信号に同期して前記データ読出命令を受信する段
階と、前記メモリカードで受信された前記読出命令に応
じて保存されたデータを読出する段階と、前記メモリカ
ードから発生された第１クロック信号に同期して前記読
出データを前記ホストに転送する段階と、前記ホストに
おいて前記メモリカードから転送されたデータを前記メ
モリカードから発生され供給された前記第１クロック信
号に同期して捕獲する段階とを備える。
【００３１】一方、前記ホストから前記メモリカードへ
のデータ読出命令転送段階遂行前に、前記ホストから前
記メモリカードに前記第１クロック信号に同期した読出
データ転送機能有無を検出する段階と、前記メモリカー
ドが前記機能を含んでいることが検出されれば、前記メ
モリカードに前記機能イネーブル命令を転送する段階と
をさらに備える。
のデータ読出命令転送段階遂行前に、前記ホストから前
記メモリカードに前記第１クロック信号に同期した読出
データ転送機能有無を検出する段階と、前記メモリカー
ドが前記機能を含んでいることが検出されれば、前記メ
モリカードに前記機能イネーブル命令を転送する段階と
をさらに備える。
【００３２】また、前記メモリカードで前記第１クロッ
ク信号に同期して前記読出データを前記ホストに転送す
る段階遂行前に、前記メモリカードから前記第１クロッ
ク信号同期化要請信号を前記ホストに転送する段階をさ
らに備える。
ク信号に同期して前記読出データを前記ホストに転送す
る段階遂行前に、前記メモリカードから前記第１クロッ
ク信号同期化要請信号を前記ホストに転送する段階をさ
らに備える。
【００３３】そして、前記ホストにおいて前記第１クロ
ック信号に同期して前記メモリカードから転送されたデ
ータを捕獲する段階遂行前に、前記ホストで前記第１ク
ロック同期か要請信号が受信されれば、前記ホストの前
記第２クロック同期化状態を中断する段階とをさらに備
える。
ック信号に同期して前記メモリカードから転送されたデ
ータを捕獲する段階遂行前に、前記ホストで前記第１ク
ロック同期か要請信号が受信されれば、前記ホストの前
記第２クロック同期化状態を中断する段階とをさらに備
える。
【００３４】以上のようなメモリカードと、デジタル機
器それからメモリカードとデジタル機器とのデータイン
タフェース方法によれば、メモリカードとデジタル機器
とのデータ転送速度を向上させ得るのでデジタル機器の
応用範囲を拡張させうる。
器それからメモリカードとデジタル機器とのデータイン
タフェース方法によれば、メモリカードとデジタル機器
とのデータ転送速度を向上させ得るのでデジタル機器の
応用範囲を拡張させうる。
【００３５】
【発明の実施の形態】以下、添付した図に基づき本発明
を詳述する。
を詳述する。
【００３６】説明の前に、本発明のメモリカードは図２
に示したメモリスティックとその内部構成が類似なので
メモリカード全体構造に対する詳しい説明は省略する。
但、本発明ではインタフェースの構造及びＮＡＮＤ型フ
ラッシュメモリを通してデータ転送速度を改善している
ためインタフェース構造を中心に説明し、必要に応じて
図２に示したブロックの名称及び部材番号を用いて説明
する。
に示したメモリスティックとその内部構成が類似なので
メモリカード全体構造に対する詳しい説明は省略する。
但、本発明ではインタフェースの構造及びＮＡＮＤ型フ
ラッシュメモリを通してデータ転送速度を改善している
ためインタフェース構造を中心に説明し、必要に応じて
図２に示したブロックの名称及び部材番号を用いて説明
する。
【００３７】図５は本発明の実施形態によるメモリカー
ド及び該メモリカードと高速インタフェーシングの可能
なデジタル機器の結合関係を概略的に示したブロック図
である。同図において、メモリカード２００はデータの
直列インタフェーシングのためのデータ出力用第１フリ
ップフロップ１１１−１とデータ入力用第２フリップフ
ロップ１１１−２を備える。また、第１及び第２フリッ
プフロップ１１１−１、１１１−２それぞれのクロック
端子にはホストであるデジタル機器３００から発生され
た第２クロック信号ＣＬＫ２の伝達経路であるクロック
ライン１５１が共通に連結される。そして、データ入出
力により第１クロック信号ＣＬＫ１をクロックライン１
５１にスイッチングする第１の３状態バッファ１１１−
３が設けられる。また、第１フリップフロップ１１１−
１の出力端子と第２フリップフロップの入力端子にはそ
れぞれデータの伝達経路であるデータライン１５２が共
通に連結される。そして、第１フリップフロップ１１１
−１の出力端子とデータライン１５２との間にはホスト
３００から転送されるデータの入力を阻止するための第
２の３状態バッファ１１１−４が設けられる。
ド及び該メモリカードと高速インタフェーシングの可能
なデジタル機器の結合関係を概略的に示したブロック図
である。同図において、メモリカード２００はデータの
直列インタフェーシングのためのデータ出力用第１フリ
ップフロップ１１１−１とデータ入力用第２フリップフ
ロップ１１１−２を備える。また、第１及び第２フリッ
プフロップ１１１−１、１１１−２それぞれのクロック
端子にはホストであるデジタル機器３００から発生され
た第２クロック信号ＣＬＫ２の伝達経路であるクロック
ライン１５１が共通に連結される。そして、データ入出
力により第１クロック信号ＣＬＫ１をクロックライン１
５１にスイッチングする第１の３状態バッファ１１１−
３が設けられる。また、第１フリップフロップ１１１−
１の出力端子と第２フリップフロップの入力端子にはそ
れぞれデータの伝達経路であるデータライン１５２が共
通に連結される。そして、第１フリップフロップ１１１
−１の出力端子とデータライン１５２との間にはホスト
３００から転送されるデータの入力を阻止するための第
２の３状態バッファ１１１−４が設けられる。
【００３８】また、メモリカード２００と同様に、ホス
ト３００はデータ直列インタフェーシングのためのデー
タ出力用第１フリップフロップ２１１−１とデータ入力
用第２フリップフロップ２１１−２を備える。また、第
１及び第２フリップフロップ２１１−１、２１１−２そ
れぞれのクロック端子にはホストから発生された第２ク
ロック信号ＣＬＫ２の伝達経路であるクロックライン１
５１が共通に連結される。そして、データ入出力により
第１クロック信号ＣＬＫ１をクロックライン１５１にス
イッチングする第１の３状態バッファ２１１−３が設け
られる。また、第１フリップフロップ２１１−１の出力
端子と第２フリップフロップ２１１−２の入力端子には
それぞれデータの伝達経路であるデータライン１５２が
共通に連結される。そして、第１フリップフロップ２１
１−１の出力端子とデータライン１５２との間にメモリ
カード２００から転送されるデータの入力を阻止するた
めの第２の３状態バッファ２１１−４が設けられる。
ト３００はデータ直列インタフェーシングのためのデー
タ出力用第１フリップフロップ２１１−１とデータ入力
用第２フリップフロップ２１１−２を備える。また、第
１及び第２フリップフロップ２１１−１、２１１−２そ
れぞれのクロック端子にはホストから発生された第２ク
ロック信号ＣＬＫ２の伝達経路であるクロックライン１
５１が共通に連結される。そして、データ入出力により
第１クロック信号ＣＬＫ１をクロックライン１５１にス
イッチングする第１の３状態バッファ２１１−３が設け
られる。また、第１フリップフロップ２１１−１の出力
端子と第２フリップフロップ２１１−２の入力端子には
それぞれデータの伝達経路であるデータライン１５２が
共通に連結される。そして、第１フリップフロップ２１
１−１の出力端子とデータライン１５２との間にメモリ
カード２００から転送されるデータの入力を阻止するた
めの第２の３状態バッファ２１１−４が設けられる。
【００３９】前述したようなメモリカード２００及びデ
ジタル機器３００は、二つの装置が結合された状態にお
いてクロックライン１５１とデータライン１５２を形成
し、データの入出力はそれぞれの装置において第１フリ
ップフロップ１１１−１、２１１−１を通した出力及び
第２フリップフロップ１１１−２、２１１−２を通した
入力になる。この際、各装置の第１フリップフロップ１
１１−１、２１１−１はそれぞれの装置から発生された
内部クロック信号(第１クロック)(第２クロック)に同期
してデータを転送する。そして、各装置の第２フリップ
フロップ１１１−２、２１１−２は相対装置から発生さ
れた外部クロック信号に同期してデータを入力されうる
ように構成されている。
ジタル機器３００は、二つの装置が結合された状態にお
いてクロックライン１５１とデータライン１５２を形成
し、データの入出力はそれぞれの装置において第１フリ
ップフロップ１１１−１、２１１−１を通した出力及び
第２フリップフロップ１１１−２、２１１−２を通した
入力になる。この際、各装置の第１フリップフロップ１
１１−１、２１１−１はそれぞれの装置から発生された
内部クロック信号(第１クロック)(第２クロック)に同期
してデータを転送する。そして、各装置の第２フリップ
フロップ１１１−２、２１１−２は相対装置から発生さ
れた外部クロック信号に同期してデータを入力されうる
ように構成されている。
【００４０】ここで、ホストであるデジタルメモリ機器
３００はメモリカード２００が自身から発生した内部ク
ロック(第１クロック)を通してデータ転送が可能か否か
を判読する機能を有する。そして、メモリカード１００
は前述した機能が可能であることを示すＩＤ(Identity)
を内部のロム１１３に保存する。そして、ロム１１６に
保存されたＩＤを認識できるホスト３００の場合、この
機能をイネーブルさせるための命令をメモリカード２０
０に転送し、メモリカード２００は転送された機能イネ
ーブル命令に応じて機能がイネーブルされる。
３００はメモリカード２００が自身から発生した内部ク
ロック(第１クロック)を通してデータ転送が可能か否か
を判読する機能を有する。そして、メモリカード１００
は前述した機能が可能であることを示すＩＤ(Identity)
を内部のロム１１３に保存する。そして、ロム１１６に
保存されたＩＤを認識できるホスト３００の場合、この
機能をイネーブルさせるための命令をメモリカード２０
０に転送し、メモリカード２００は転送された機能イネ
ーブル命令に応じて機能がイネーブルされる。
【００４１】以下、図６及び図７の順序図を参照して図
５に示したメモリカードとデジタル機器とのデータイン
タフェース方法を説明する。
５に示したメモリカードとデジタル機器とのデータイン
タフェース方法を説明する。
【００４２】図６はホスト３００におけるデータ読出動
作を示した順序図である。まず、ホスト３００は結合さ
れたメモリカード２００にメモリカードの内部クロック
(第１クロック)に同期して読出データの転送が可能であ
るかを判読する(Ｓ１０)。このため、ホスト３００はメ
モリカード２００に含まれたロム１１６のコンフィグレ
ーションを読取る。そして、メモリカード２００が第１
クロック信号ＣＬＫ１に同期してデータ転送が可能であ
ると判断されれば、メモリカード２００の内部クロック
(第１クロック)によるデータ転送機能イネーブル命令を
メモリカード２００に転送する(Ｓ２０)。それから、ホ
スト３００の内部で発生された第２クロック信号ＣＬＫ
２に同期してＴＰＣ(フラッシュメモリに保存されたデ
ータ読出命令)をメモリカード２００に転送する(Ｓ３
０)。このような過程は図３のタイミング図において状
態ラインの第２状態ＢＳ１の区間になされる。メモリカ
ード２００に対するＴＰＣ転送が完了されれば、状態ラ
インＢＳは第３状態ＢＳ２になる。第３状態ＢＳ２でデ
ータライン１５２を通してメモリカード２００からビジ
ー信号ＢＵＳＹが転送される間ホスト３００は待機状態
になる。第３状態の区間はメモリカード２００のフラッ
シュメモリ１１０からページバッファ１１３にデータが
転送される区間である。それから、ホスト３００はフラ
ッシュメモリ１１０からページバッファ１１３にデータ
が全て伝達され特定信号が伝達されれば、すなわちメモ
リカード２００から第１クロック信号ＣＬＫ１の同期化
要請信号が伝達されれば、第２クロック信号ＣＬＫ２に
よるホスト３００の第１及び第２フリップフロップ２１
１−１、２１１−２の同期化を中断する(Ｓ５０)。すな
わち、ホスト３００は状態ラインＢＳを第４状態ＢＳ３
に遷移しつつホスト３００の第１の３状態バッファ２１
１−３をハイインピーダンス状態に遷移させる。その
後、ホストの第１及び第２フリップフロップ２１１−
１、２１１−２はメモリカード２００から転送された第
１クロック信号ＣＬＫ１に同期して動作する。このよう
に第１クロック信号ＣＬＫ１と共にメモリカード２００
から読出データが転送されれば(Ｓ６０)、ホストの第２
フリップフロップ２１１−２は第１クロック信号ＣＬＫ
１に同期して読出データを捕獲する(Ｓ７０)。
作を示した順序図である。まず、ホスト３００は結合さ
れたメモリカード２００にメモリカードの内部クロック
(第１クロック)に同期して読出データの転送が可能であ
るかを判読する(Ｓ１０)。このため、ホスト３００はメ
モリカード２００に含まれたロム１１６のコンフィグレ
ーションを読取る。そして、メモリカード２００が第１
クロック信号ＣＬＫ１に同期してデータ転送が可能であ
ると判断されれば、メモリカード２００の内部クロック
(第１クロック)によるデータ転送機能イネーブル命令を
メモリカード２００に転送する(Ｓ２０)。それから、ホ
スト３００の内部で発生された第２クロック信号ＣＬＫ
２に同期してＴＰＣ(フラッシュメモリに保存されたデ
ータ読出命令)をメモリカード２００に転送する(Ｓ３
０)。このような過程は図３のタイミング図において状
態ラインの第２状態ＢＳ１の区間になされる。メモリカ
ード２００に対するＴＰＣ転送が完了されれば、状態ラ
インＢＳは第３状態ＢＳ２になる。第３状態ＢＳ２でデ
ータライン１５２を通してメモリカード２００からビジ
ー信号ＢＵＳＹが転送される間ホスト３００は待機状態
になる。第３状態の区間はメモリカード２００のフラッ
シュメモリ１１０からページバッファ１１３にデータが
転送される区間である。それから、ホスト３００はフラ
ッシュメモリ１１０からページバッファ１１３にデータ
が全て伝達され特定信号が伝達されれば、すなわちメモ
リカード２００から第１クロック信号ＣＬＫ１の同期化
要請信号が伝達されれば、第２クロック信号ＣＬＫ２に
よるホスト３００の第１及び第２フリップフロップ２１
１−１、２１１−２の同期化を中断する(Ｓ５０)。すな
わち、ホスト３００は状態ラインＢＳを第４状態ＢＳ３
に遷移しつつホスト３００の第１の３状態バッファ２１
１−３をハイインピーダンス状態に遷移させる。その
後、ホストの第１及び第２フリップフロップ２１１−
１、２１１−２はメモリカード２００から転送された第
１クロック信号ＣＬＫ１に同期して動作する。このよう
に第１クロック信号ＣＬＫ１と共にメモリカード２００
から読出データが転送されれば(Ｓ６０)、ホストの第２
フリップフロップ２１１−２は第１クロック信号ＣＬＫ
１に同期して読出データを捕獲する(Ｓ７０)。
【００４３】一方、ホスト３００は結合されたメモリカ
ード２００のコンフィグレーションを判読してメモリカ
ード２００が読出データを内部クロック(第１クロック
信号ＣＬＫ１)に同期して転送できる機能を有しないと
判断されれば(Ｓ１０)、ホスト３００の内部から発生さ
れた第２クロック信号ＣＬＫ２に同期してＴＰＣ(フラ
ッシュメモリに保存されたデータ読出命令)をメモリカ
ード２００に転送する(Ｓ３０)。その後、ホスト３００
はメモリカード２００から第２クロック信号ＣＬＫ２に
同期して読出データが転送されれば(Ｓ４２)、ホスト３
００の第２フリップフロップ２１１-２で第２クロック
信号ＣＬＫ２に同期して転送される読出データを捕獲す
る(Ｓ４４)。
ード２００のコンフィグレーションを判読してメモリカ
ード２００が読出データを内部クロック(第１クロック
信号ＣＬＫ１)に同期して転送できる機能を有しないと
判断されれば(Ｓ１０)、ホスト３００の内部から発生さ
れた第２クロック信号ＣＬＫ２に同期してＴＰＣ(フラ
ッシュメモリに保存されたデータ読出命令)をメモリカ
ード２００に転送する(Ｓ３０)。その後、ホスト３００
はメモリカード２００から第２クロック信号ＣＬＫ２に
同期して読出データが転送されれば(Ｓ４２)、ホスト３
００の第２フリップフロップ２１１-２で第２クロック
信号ＣＬＫ２に同期して転送される読出データを捕獲す
る(Ｓ４４)。
【００４４】図７は図５に示したメモリカード２００に
おける動作を示した順序図である。
おける動作を示した順序図である。
【００４５】メモリカード２００はホスト３００からメ
モリカード２００の内部から発生された第１クロック信
号ＣＬＫ１を通した読出データ転送可否に対する質問が
あれば(Ｓ１１０)、それによる応答をする(Ｓ１２０)。
すなわち、ホスト３００からロム１１６に保存されたコ
ンフィグレーション読出命令が伝達されれば(Ｓ１１
０)、ロム１１６に記憶されたコンピグレーションデー
タをホスト３００に転送する(Ｓ１２０)。この際、コン
フィグレーションに第１クロック信号ＣＬＫ１に同期し
てデータが転送できる機能に対するＩＤが含まれてホス
ト３００から第１クロック信号ＣＬＫ１を用いた読出デ
ータ転送機能イネーブル命令が転送され(Ｓ１３０)、そ
れからホスト３００から第２クロック信号ＣＬＫ２に同
期してＴＰＣ(データ読出命令)が転送されれば(Ｓ１４
０)、ＴＰＣによる要請データをフラッシュメモリ１１
０から読出する(Ｓ１５０)。この際、フラッシュメモリ
１１０はＮＡＮＤ型フラッシュメモリが用いられるの
で、ページバッファ１１３に読出データが高速で伝達さ
れる。このようにページバッファ１１３に読出データの
伝達が完了されれば、ホスト３００が第１クロック信号
ＣＬＫ１に同期してデータ受信可能であるかを判断する
(Ｓ１６０)。この際、ホスト３００からイネーブル命令
が伝達過程(Ｓ１３０)があった場合はホスト３００で第
１クロックに同期してデータ受信が可能であることと判
断してホスト３００に特定信号を転送する。すなわち、
ホストに第１クロック信号ＣＬＫ１同期化要請信号を転
送する(Ｓ１７０)。そして、読出データを第１クロック
信号ＣＬＫ１に同期して第１フリップフロップ１１１−
１を通してホストに転送する(Ｓ１８０)。データ転送が
完了されれば、第１の３状態バッファ１１１−３がハイ
インピーダンスになって第１クロック信号ＣＬＫ１の出
力は再び中断される。もし、ホスト３００がメモリカー
ド２００の内部クロック(第１クロック)に同期してデー
タを受信できない場合、すなわちイネーブル命令がなか
った場合は第１フリップフロップ１１１−１が第２クロ
ック信号ＣＬＫ２に同期してデータを転送できるように
動作する。すなわち、第１の３状態バッファ１１１−３
がハイインピーダンス状態になって第１クロック信号Ｃ
ＬＫ１に応じて動作しないようにする。
モリカード２００の内部から発生された第１クロック信
号ＣＬＫ１を通した読出データ転送可否に対する質問が
あれば(Ｓ１１０)、それによる応答をする(Ｓ１２０)。
すなわち、ホスト３００からロム１１６に保存されたコ
ンフィグレーション読出命令が伝達されれば(Ｓ１１
０)、ロム１１６に記憶されたコンピグレーションデー
タをホスト３００に転送する(Ｓ１２０)。この際、コン
フィグレーションに第１クロック信号ＣＬＫ１に同期し
てデータが転送できる機能に対するＩＤが含まれてホス
ト３００から第１クロック信号ＣＬＫ１を用いた読出デ
ータ転送機能イネーブル命令が転送され(Ｓ１３０)、そ
れからホスト３００から第２クロック信号ＣＬＫ２に同
期してＴＰＣ(データ読出命令)が転送されれば(Ｓ１４
０)、ＴＰＣによる要請データをフラッシュメモリ１１
０から読出する(Ｓ１５０)。この際、フラッシュメモリ
１１０はＮＡＮＤ型フラッシュメモリが用いられるの
で、ページバッファ１１３に読出データが高速で伝達さ
れる。このようにページバッファ１１３に読出データの
伝達が完了されれば、ホスト３００が第１クロック信号
ＣＬＫ１に同期してデータ受信可能であるかを判断する
(Ｓ１６０)。この際、ホスト３００からイネーブル命令
が伝達過程(Ｓ１３０)があった場合はホスト３００で第
１クロックに同期してデータ受信が可能であることと判
断してホスト３００に特定信号を転送する。すなわち、
ホストに第１クロック信号ＣＬＫ１同期化要請信号を転
送する(Ｓ１７０)。そして、読出データを第１クロック
信号ＣＬＫ１に同期して第１フリップフロップ１１１−
１を通してホストに転送する(Ｓ１８０)。データ転送が
完了されれば、第１の３状態バッファ１１１−３がハイ
インピーダンスになって第１クロック信号ＣＬＫ１の出
力は再び中断される。もし、ホスト３００がメモリカー
ド２００の内部クロック(第１クロック)に同期してデー
タを受信できない場合、すなわちイネーブル命令がなか
った場合は第１フリップフロップ１１１−１が第２クロ
ック信号ＣＬＫ２に同期してデータを転送できるように
動作する。すなわち、第１の３状態バッファ１１１−３
がハイインピーダンス状態になって第１クロック信号Ｃ
ＬＫ１に応じて動作しないようにする。
【００４６】一方、ホスト３００からメモリカード２０
０へのデータ書込動作の場合、メモリカード２００とホ
スト３００それぞれの第１フリップフロップ１１１−
１、２１１−１に入力されるクロック信号はホスト３０
０から供給される。これは、データ転送方向がホスト３
００からメモリカード２００に伝達されるからである。
この際、ホスト３００からメモリカード２００にデータ
が転送される時はホストのクロック周波数を増加させデ
ータが転送されうるようにする。
０へのデータ書込動作の場合、メモリカード２００とホ
スト３００それぞれの第１フリップフロップ１１１−
１、２１１−１に入力されるクロック信号はホスト３０
０から供給される。これは、データ転送方向がホスト３
００からメモリカード２００に伝達されるからである。
この際、ホスト３００からメモリカード２００にデータ
が転送される時はホストのクロック周波数を増加させデ
ータが転送されうるようにする。
【００４７】
【発明の効果】以上述べた通り、本発明に係るメモリカ
ードとデジタル機器及び二つの装置間のインタフェース
方法によれば、二つの装置間にはそれぞれデータを転送
する側からクロック信号を提供するので、データとクロ
ックとのスキュー問題を改善することができる。また、
タイミングマージンが改善され捕獲動作を安定化させう
る。これにより、二つの装置間にはデータ転送速度向上
において阻害要素が除去されるため、クロック周波数を
高めてデータ転送速度を向上させうる。そして、データ
転送速度が向上されるにつれ動映像、マルチメディアデ
ータ保存応用範囲を拡大させうる。例えば、デジタルカ
メラのような場合連写速度を向上させうる。
ードとデジタル機器及び二つの装置間のインタフェース
方法によれば、二つの装置間にはそれぞれデータを転送
する側からクロック信号を提供するので、データとクロ
ックとのスキュー問題を改善することができる。また、
タイミングマージンが改善され捕獲動作を安定化させう
る。これにより、二つの装置間にはデータ転送速度向上
において阻害要素が除去されるため、クロック周波数を
高めてデータ転送速度を向上させうる。そして、データ
転送速度が向上されるにつれ動映像、マルチメディアデ
ータ保存応用範囲を拡大させうる。例えば、デジタルカ
メラのような場合連写速度を向上させうる。
【００４８】本発明は前述した特定の実施形態に限ら
ず、請求の範囲で請求する本発明の要旨を逸脱せず当該
発明の属する技術分野において通常の知識を持つ者なら
ば誰でも多様な変形実施が可能なことは勿論、そのよう
な変更は請求の範囲の記載内にある。
ず、請求の範囲で請求する本発明の要旨を逸脱せず当該
発明の属する技術分野において通常の知識を持つ者なら
ば誰でも多様な変形実施が可能なことは勿論、そのよう
な変更は請求の範囲の記載内にある。
【図１】メモリスティックの外観を示した斜視図であ
る。
る。
【図２】図１に示したメモリスティックの内部構成を示
したブロック図である。
したブロック図である。
【図３】図２に示したメモリスティックの動作を説明す
るためのタイミング図である。
るためのタイミング図である。
【図４】図２に示したメモリスティックのラウンドトリ
ップを説明するタイミング図である。
ップを説明するタイミング図である。
【図５】本発明に係るメモリカード及びデジタル機器そ
れぞれのインタフェース結合関係を簡略に示したブロッ
ク図である。
れぞれのインタフェース結合関係を簡略に示したブロッ
ク図である。
【図６】図５に示したメモリカード及びデジタル機器と
のデータインタフェース方法を説明する順序図である。
のデータインタフェース方法を説明する順序図である。
【図７】図５に示したメモリカード及びデジタル機器と
のデータインタフェース方法を説明する順序図である。
のデータインタフェース方法を説明する順序図である。
２０ ソケット
４０ 胴体
１００ メモリスティック
１１０ メモリ部
１１１ インタフェース
１１１−１、２１１−１ 第１フリップフロップ
１１１−２、２１１−２ 第２フリップフロップ
１１１−３、２１１−３ 第１の３状態バッファ
１１１−４、２１１−４ 第２の３状態バッファ
１１２ レジスタ
１１３ ページバッファ
１１４ ＥＣＣ
１１５ フラッシュインタフェースシーケンサ
１１６ ＲＯＭ
１１７ 発振器
１２０ インタフェース
１５１ クロックライン
１５２ データライン
２００ メモリカード
３００ デジタル機器
Claims (17)
- 【請求項１】 データが保存されるメモリ部と、 第１クロック信号を発する発振器と、 前記第１クロック信号に同期して前記メモリ部から読出
されたデータを結合されたホストに転送し、前記ホスト
から発生され供給された第２クロック信号に同期して前
記ホストから転送された書き込みデータを捕獲するイン
タフェースと、を備えることを特徴とするメモリカー
ド。 - 【請求項２】 前記メモリ部はＮＡＮＤ型フラッシュメ
モリであることを特徴とする請求項１に記載のメモリカ
ード。 - 【請求項３】 前記インタフェースは、前記第１クロッ
ク信号に同期して前記メモリ部から読出されたデータを
出力する第１フリップフロップと、前記第２クロック信
号に同期して前記ホストから転送された書込データを入
力される第２フリップフロップとを備えることを特徴と
する請求項１に記載のメモリカード。 - 【請求項４】 前記インタフェースは、前記第１及び第
２フリップフロップそれぞれのクロック端子に共通に連
結され、前記第２クロック信号を伝達されるためのクロ
ックラインと、データ入出力により前記第１クロック信
号を前記クロックラインにスイッチングする第１スイッ
チング手段をさらに備えることを特徴とする請求項３に
記載のメモリカード。 - 【請求項５】 前記インタフェースは、前記第１フリッ
プフロップの出力端子と前記第２フリップフロップの入
力端子に共通に連結され、前記ホストとデータをインタ
フェーシングするための単一のデータラインと、前記第
１フリップフロップの出力端子と前記データラインとの
間にホストから転送された書込データの入力を阻止する
ための第２スイッチング手段をさらに備えることを特徴
とする請求項４に記載のメモリカード。 - 【請求項６】 前記第１及び第２スイッチング手段はそ
れぞれ３状態バッファであることを特徴とする請求項５
に記載のメモリカード。 - 【請求項７】 前記インタフェースは、前記第１クロッ
ク信号に同期して読出データ転送機能有無に対する情報
が保存されたメモリを備え、前記ホストから前記メモリ
に保存された前記機能有無確認を通してイネーブル命令
が伝達されれば前記機能をイネーブルすることを特徴と
する請求項１に記載のメモリカード。 - 【請求項８】 メモリカードから供給された第１クロッ
ク信号(ＣＬＫ１)に同期して前記メモリカードから転送
された読出データを捕獲するインタフェースと、第２ク
ロック信号(ＣＬＫ２)を発生させる発振器を備え、前記
インタフェースは前記発振器から発生された前記第２ク
ロック信号(ＣＬＫ２)に同期して書込データを前記メモ
リカードに転送することを特徴とするデジタル機器。 - 【請求項９】 前記インタフェースは、前記第１クロッ
ク信号に同期して前記メモリカードから転送された読出
データを入力される第１フリップフロップと、前記第２
クロック信号に同期して前記メモリカードに書込データ
を転送する第２フリップフロップとを備えることを特徴
とする請求項８に記載のデジタル機器。 - 【請求項１０】 前記インタフェースは、前記第１及び
第２フリップフロップそれぞれのクロック端子に共通に
連結され、前記第２クロック信号を伝達されるためのク
ロックラインと、データ入出力により前記第１クロック
信号を前記クロックラインにスイッチングする第１スイ
ッチング手段をさらに備えることを特徴とする請求項９
に記載のデジタル機器。 - 【請求項１１】 前記インタフェースは、前記第１フリ
ップフロップの出力端子と前記第２フリップフロップの
入力端子に共通に連結され、前記ホストとデータをイン
タフェーシングするための単一のデータラインと、前記
第１フリップフロップの出力端子と前記データラインと
の間にホストから転送された書込データの入力を阻止す
るための第２スイッチング手段をさらに備えることを特
徴とする請求項１０に記載のデジタル機器。 - 【請求項１２】 前記第１及び第２スイッチング手段は
それぞれ３状態バッファであることを特徴とする請求項
１１に記載のデジタル機器。 - 【請求項１３】 前記第１クロック信号に同期して読出
データを転送できる機能有無を前記メモリカードから検
出して、前記メモリカードが前記機能を有することと判
断されれば前記機能を活性化するよう要請するイネーブ
ル命令を前記メモリカードに転送する制御部をさらに備
えることを特徴とする請求項８に記載のデジタル機器。 - 【請求項１４】 ホストから発生された第２クロック信
号及びデータ読出命令をメモリカードに転送する段階
と、 前記メモリカードにおいて前記ホストから供給された前
記第２クロック信号に同期して前記データ読出命令を受
信する段階と、 前記メモリカードで受信された前記読出命令に応じて保
存されたデータを読出する段階と、 前記メモリカードから発生された第１クロック信号に同
期して前記読出データを前記ホストに転送する段階と、 前記ホストにおいて前記メモリカードから転送されたデ
ータを前記メモリカードから発生して供給された前記第
１クロック信号に同期して捕獲する段階とを備えること
を特徴とするメモリカードとデジタル機器とのデータイ
ンタフェース方法。 - 【請求項１５】 前記ホストから前記メモリカードへの
データ読出命令転送段階遂行前に、前記ホストから前記
メモリカードに前記第１クロック信号に同期した読出デ
ータ転送機能有無を検出する段階と、 前記メモリカードが前記機能を含んでいることが検出さ
れれば前記メモリカードに前記機能イネーブル命令を転
送する段階をさらに備えることを特徴とする請求項１４
に記載のメモリカードとデジタル機器とのデータインタ
フェース方法。 - 【請求項１６】 前記メモリカードにおいて前記第１ク
ロック信号に同期して前記読出データを前記ホストに転
送する段階遂行前に、前記メモリカードにおいて前記第
１クロック信号同期化要請信号を前記ホストに転送する
段階をさらに備えることを特徴とする請求項１４に記載
のメモリカードとデジタル機器とのデータインタフェー
ス方法。 - 【請求項１７】 前記ホストで前記第１クロック信号に
同期して前記メモリカードから転送されたデータを捕獲
する段階遂行前に、前記ホストから前記第１クロック信
号同期化要請信号が受信されれば、前記ホストの前記第
２クロック同期化状態を中断する段階をさらに備えるこ
とを特徴とする請求項１６に記載のメモリカードとデジ
タル機器とのデータインタフェース方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0064548A KR100441601B1 (ko) | 2001-10-19 | 2001-10-19 | 메모리 카드, 디지털 기기 및 메모리 카드와 디지털 기기사이의 데이터 인터페이스 방법 |
| KR2001-064548 | 2001-10-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003141487A true JP2003141487A (ja) | 2003-05-16 |
Family
ID=19715251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002205948A Pending JP2003141487A (ja) | 2001-10-19 | 2002-07-15 | メモリカード、デジタル機器及びメモリカードとデジタル機器とのデータインタフェース方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6971582B2 (ja) |
| JP (1) | JP2003141487A (ja) |
| KR (1) | KR100441601B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007058253A1 (ja) * | 2005-11-16 | 2007-05-24 | Nikon Corporation | 電子スチルカメラ |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100448905B1 (ko) * | 2002-07-29 | 2004-09-16 | 삼성전자주식회사 | 낸드플래쉬메모리를 시스템구동 및 저장용으로 사용하는장치 |
| FR2849248B1 (fr) * | 2002-12-20 | 2005-06-24 | Oberthur Card Syst Sa | Entite electronique securisee permettant une certification du temps |
| US20040195340A1 (en) * | 2003-04-03 | 2004-10-07 | Lubking Colleen Rochelle Caruso | Data card |
| US7321951B2 (en) * | 2003-11-17 | 2008-01-22 | Micron Technology, Inc. | Method for testing flash memory power loss recovery |
| KR101083366B1 (ko) * | 2003-12-11 | 2011-11-15 | 삼성전자주식회사 | 메모리 시스템 및 호스트와 메모리 카드 사이의 데이터전송 속도 설정 방법 |
| US7090138B2 (en) * | 2003-12-18 | 2006-08-15 | Capital One Financial Corporation | System and method for redeeming rewards and incentives |
| US7500603B2 (en) * | 2004-02-19 | 2009-03-10 | Capital One Financial Corporation | Data card |
| US7427027B2 (en) * | 2004-07-28 | 2008-09-23 | Sandisk Corporation | Optimized non-volatile storage systems |
| KR100837268B1 (ko) * | 2005-02-03 | 2008-06-11 | 삼성전자주식회사 | 메모리 카드에서의 파워다운모드 제어장치 및 방법 |
| US20070126857A1 (en) * | 2005-11-01 | 2007-06-07 | Nokia Corporation | Apparatus, method and computer program product providing synchronization of memory card operation during DVB-H reception |
| WO2007052103A1 (en) * | 2005-11-01 | 2007-05-10 | Nokia Corporation | Apparatus, method and computer program product providing synchronization of memory card operation during dvb-h reception |
| KR101177555B1 (ko) * | 2006-02-01 | 2012-08-27 | 삼성전자주식회사 | 메모리 카드, 메모리 카드의 데이터 구동 방법, 그리고메모리 카드 시스템 |
| KR100845525B1 (ko) * | 2006-08-07 | 2008-07-10 | 삼성전자주식회사 | 메모리 카드 시스템, 그것의 데이터 전송 방법, 그리고반도체 메모리 장치 |
| JP4823009B2 (ja) * | 2006-09-29 | 2011-11-24 | 株式会社東芝 | メモリカード及びホスト機器 |
| US8321719B2 (en) * | 2009-09-25 | 2012-11-27 | Intel Corporation | Efficient clocking scheme for a bidirectional data link |
| USD638431S1 (en) * | 2009-10-20 | 2011-05-24 | Sandisk Corporation | MicroSD memory card with a semi-transparent color surface |
| US8690283B2 (en) * | 2009-10-20 | 2014-04-08 | Sandisk Il Ltd. | Method and system for printing graphical content onto a plurality of memory devices and for providing a visually distinguishable memory device |
| US20130151755A1 (en) | 2011-12-12 | 2013-06-13 | Reuven Elhamias | Non-Volatile Storage Systems with Go To Sleep Adaption |
| US9772651B2 (en) | 2012-09-14 | 2017-09-26 | Samsung Electronics Co., Ltd. | Embedded multimedia card (eMMC), host controlling eMMC, and method operating eMMC system including the use of a switch command defining an adjustment delay for a data signal |
| US9203548B2 (en) * | 2012-11-27 | 2015-12-01 | Diebold Self-Service Systems Division Of Diebold, Incorporated | Automated banking machine that outputs interference signals to jam reading ability of unauthorized card reader devices |
| US9411721B2 (en) | 2013-11-15 | 2016-08-09 | Sandisk Technologies Llc | Detecting access sequences for data compression on non-volatile memory devices |
| CN108510036B (zh) * | 2018-03-27 | 2019-04-26 | 武汉天喻信息产业股份有限公司 | 一种基于参数化的卡面图像生成方法 |
Family Cites Families (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4998279A (en) * | 1984-11-30 | 1991-03-05 | Weiss Kenneth P | Method and apparatus for personal verification utilizing nonpredictable codes and biocharacteristics |
| US4813014A (en) * | 1986-04-14 | 1989-03-14 | Phi Technologies, Inc. | Digital audio memory system |
| JP2851879B2 (ja) * | 1989-09-19 | 1999-01-27 | 富士通株式会社 | データ通信装置 |
| US5001731A (en) * | 1989-10-02 | 1991-03-19 | Motorola, Inc. | Method and apparatus for eliminating clockskew race condition errors |
| KR960002004B1 (ko) * | 1991-02-19 | 1996-02-09 | 가부시키가이샤 도시바 | 기록검증 제어회로를 갖춘 전기적으로 소거 및 프로그램가능한 독출전용 기억장치 |
| JPH05258124A (ja) * | 1992-03-12 | 1993-10-08 | Mitsubishi Plastics Ind Ltd | インタフェース回路 |
| JPH05298880A (ja) * | 1992-04-17 | 1993-11-12 | Hitachi Ltd | データ処理装置とメモリカード |
| US5361228A (en) * | 1992-04-30 | 1994-11-01 | Fuji Photo Film Co., Ltd. | IC memory card system having a common data and address bus |
| JP2747395B2 (ja) * | 1992-07-20 | 1998-05-06 | 三菱電機株式会社 | 非接触ｉｃカード、非接触ｉｃカードリーダライタ及びデータ伝送方法 |
| JP3425177B2 (ja) * | 1993-03-24 | 2003-07-07 | 株式会社東芝 | データ伝送システム |
| EP0832467B8 (en) * | 1995-06-16 | 2008-05-28 | Rohm Co., Ltd. | Semiconductor device, ic card utilizing the same and communication system |
| JP3672056B2 (ja) * | 1995-08-18 | 2005-07-13 | 松下電器産業株式会社 | タイミング信号発生回路 |
| DE69733182T2 (de) * | 1996-05-09 | 2006-02-16 | Citizen Watch Co., Ltd. | Speichermediumsystem mittels einer kontaktlosen karte |
| US6027195A (en) * | 1996-11-12 | 2000-02-22 | Varis Corporation | System and method for synchronizing the piezoelectric clock sources of a plurality of ink jet printheads |
| JPH10187275A (ja) | 1996-12-20 | 1998-07-14 | Mitsubishi Electric Corp | バス回路のクロック供給方式 |
| JPH10340575A (ja) * | 1997-06-04 | 1998-12-22 | Sony Corp | 外部記憶装置及びその制御装置、データ送受信装置 |
| US6426801B1 (en) * | 1998-10-01 | 2002-07-30 | Lexmark International, Inc. | Printer apparatuses and methods for using the same |
| KR100318214B1 (ko) * | 1998-12-15 | 2002-04-22 | 구자홍 | 마이컴과메모리카드와의데이터인터페이스방법 |
| JP3823281B2 (ja) * | 1999-03-16 | 2006-09-20 | 株式会社日立インフォメーションテクノロジー | Ｉｃカードリーダライタ及びｉｃカードシステム |
| US6618789B1 (en) * | 1999-04-07 | 2003-09-09 | Sony Corporation | Security memory card compatible with secure and non-secure data processing systems |
| US20020060249A1 (en) * | 1999-11-22 | 2002-05-23 | Tel+ Systeme Inc. | Authentication device with transmission speed synchronization capabilities |
| US6643752B1 (en) * | 1999-12-09 | 2003-11-04 | Rambus Inc. | Transceiver with latency alignment circuitry |
| US6299455B1 (en) * | 1999-12-15 | 2001-10-09 | Hon Hai Precision Ind. Co., Ltd. | Stacked electrical card connector assembly |
| US6417521B2 (en) * | 2000-01-19 | 2002-07-09 | Semiconductor Energy Laboratory Co., Ltd. | Transmission circuit and semiconductor device |
| JP2002183692A (ja) | 2000-12-14 | 2002-06-28 | Sony Corp | Ｉｃカードおよびｉｃカードシステム |
| US7328276B2 (en) * | 2000-12-18 | 2008-02-05 | Coranet Solutions, Llc | Computer oriented record administration system |
| WO2003032504A2 (en) * | 2001-10-12 | 2003-04-17 | Bellsouth Intellectual Property Corporation | Methods and systems of wireless communication between a remote data network and a set-top box |
-
2001
- 2001-10-19 KR KR10-2001-0064548A patent/KR100441601B1/ko not_active IP Right Cessation
-
2002
- 2002-07-10 US US10/191,437 patent/US6971582B2/en not_active Expired - Lifetime
- 2002-07-15 JP JP2002205948A patent/JP2003141487A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007058253A1 (ja) * | 2005-11-16 | 2007-05-24 | Nikon Corporation | 電子スチルカメラ |
| JP5136062B2 (ja) * | 2005-11-16 | 2013-02-06 | 株式会社ニコン | カメラ、電子スチルカメラ及びカメラシステム |
| US8558916B2 (en) | 2005-11-16 | 2013-10-15 | Nikon Corporation | Electronic still camera having cache control function |
Also Published As
| Publication number | Publication date |
|---|---|
| US6971582B2 (en) | 2005-12-06 |
| US20030075609A1 (en) | 2003-04-24 |
| KR100441601B1 (ko) | 2004-07-23 |
| KR20030032628A (ko) | 2003-04-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003141487A (ja) | メモリカード、デジタル機器及びメモリカードとデジタル機器とのデータインタフェース方法 | |
| US8176230B2 (en) | Wireless flash memory card expansion system | |
| JP4799417B2 (ja) | ホストコントローラ | |
| US7162549B2 (en) | Multimode controller for intelligent and “dumb” flash cards | |
| CN101373629B (zh) | 时钟信号发生器、包含其的半导体存储装置及其操作方法 | |
| US8856433B2 (en) | Data transfer in memory card system | |
| US20030233501A1 (en) | Device for transferring from a memory card interface to a universal serial bus interface | |
| JP2007011788A (ja) | メモリカード及びそのホスト機器 | |
| JP2009176136A (ja) | 半導体記憶装置 | |
| CN110825344A (zh) | 一种异步数据传输方法和结构 | |
| JP2007207229A (ja) | メモリカード、メモリカードのデータ駆動方法、及びメモリカードシステム | |
| KR100889168B1 (ko) | Ic 카드 및 ic 카드 시스템 | |
| CN103399839B (zh) | 媒介外围接口、电子装置及通信方法 | |
| Lu et al. | The reading/writing SD card system based on FPGA | |
| CN100487680C (zh) | 利用外置无线存储设备扩展内置存储器的方法及系统 | |
| TWI401570B (zh) | 用於差分資料傳輸之快閃記憶卡 | |
| JP2000172805A (ja) | Ｉｃカード | |
| TW578093B (en) | Multi-interface wireless storage device | |
| JP2000285065A (ja) | Ｉ／ｏデバイス、ｉ／ｏデバイス制御方法、ｉ／ｏデバイス制御プログラムを格納した記憶媒体、及び該ｉ／ｏデバイスを装着可能な電子機器、電子機器制御方法 | |
| JP2006031235A (ja) | 情報処理装置、外部装置、ホスト装置、及び通信方法 | |
| CN100367748C (zh) | 记忆卡至投影机的转换模块 | |
| KR20030069521A (ko) | 컴퓨터 저장장치 | |
| JP3089732U (ja) | 多種のフラッシュメモリカードにも適用可能なコンパクトフラッシュメモリカード用のアダプター | |
| JP2002007315A (ja) | バススイッチ用バスプロトコル | |
| JP2010015429A (ja) | 記憶デバイスコントローラ、情報処理装置及び電子機器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041105 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041130 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050426 |