JP2003124797A - 入力回路 - Google Patents
入力回路Info
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- JP2003124797A JP2003124797A JP2001317933A JP2001317933A JP2003124797A JP 2003124797 A JP2003124797 A JP 2003124797A JP 2001317933 A JP2001317933 A JP 2001317933A JP 2001317933 A JP2001317933 A JP 2001317933A JP 2003124797 A JP2003124797 A JP 2003124797A
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Abstract
(57)【要約】
【課題】 相補型トランジスタ回路の入力のプルアッ
プ、プルダウンを行う入力回路の消費電力を減らす。 【解決手段】 入力端子100がオープン状態であるときP
型MOSトランジスタ101はON、N型MOSトランジスタ104はO
FFになり、相補型トランジスタ回路105の入力をプルア
ップする。入力端子100がクローズ状態となったとき
に、P型MOSトランジスタ101はOFF、N型MOSトランジスタ
104はONになり、相補型トランジスタ回路入力をグラン
ド電位GNDへプルダウンする。プルアップ時のリーク電
流による電力消費を減らし、また、入力回路の貫通電流
を防止する。
プ、プルダウンを行う入力回路の消費電力を減らす。 【解決手段】 入力端子100がオープン状態であるときP
型MOSトランジスタ101はON、N型MOSトランジスタ104はO
FFになり、相補型トランジスタ回路105の入力をプルア
ップする。入力端子100がクローズ状態となったとき
に、P型MOSトランジスタ101はOFF、N型MOSトランジスタ
104はONになり、相補型トランジスタ回路入力をグラン
ド電位GNDへプルダウンする。プルアップ時のリーク電
流による電力消費を減らし、また、入力回路の貫通電流
を防止する。
Description
【０００１】
【発明の属する技術分野】本発明は、相補型トランジス
タ回路の入力のプルアップ、プルダウンを行うための入
力回路に係り、特に、その消費電力の削減に関する。
タ回路の入力のプルアップ、プルダウンを行うための入
力回路に係り、特に、その消費電力の削減に関する。
【０００２】
【従来の技術】LSIにおける一般的な入力回路を図８に
示す。LSI３の入力端子501に接続された相補型トランジ
スタ回路503の入力は、抵抗素子502により電源電位VDD
にプルアップされ、入力端子501とグランド電位GNDに接
続されたスイッチ500がオープン状態の時には、相補型
トランジスタ回路503の入力はハイレベルとなり、その
出力である入力ポート504にハイレベルが出力される。
スイッチ500がクローズされた時には抵抗素子502を通じ
て電源電位VDDからグランド電位GNDにリーク電流が流
れ、この時に相補型トランジスタ回路503の入力電位
は、前記リーク電流の発生により抵抗素子502の両端に
電位差が生じほぼグランド電位GNDと同一レベルとな
り、入力ポート504にロウレベルが出力される。
示す。LSI３の入力端子501に接続された相補型トランジ
スタ回路503の入力は、抵抗素子502により電源電位VDD
にプルアップされ、入力端子501とグランド電位GNDに接
続されたスイッチ500がオープン状態の時には、相補型
トランジスタ回路503の入力はハイレベルとなり、その
出力である入力ポート504にハイレベルが出力される。
スイッチ500がクローズされた時には抵抗素子502を通じ
て電源電位VDDからグランド電位GNDにリーク電流が流
れ、この時に相補型トランジスタ回路503の入力電位
は、前記リーク電流の発生により抵抗素子502の両端に
電位差が生じほぼグランド電位GNDと同一レベルとな
り、入力ポート504にロウレベルが出力される。
【０００３】このように、入力端子501がクローズ状態
の時に抵抗素子502の抵抗値に依存したリーク電流が流
れ電力が消費されることになる。通常、スイッチ入力は
オープンからクローズに変化したことを検出して内部回
路が動作するのであるから、前記リーク電流による電力
消費は、実際の動作に関係の無い無駄な電力消費であ
る。
の時に抵抗素子502の抵抗値に依存したリーク電流が流
れ電力が消費されることになる。通常、スイッチ入力は
オープンからクローズに変化したことを検出して内部回
路が動作するのであるから、前記リーク電流による電力
消費は、実際の動作に関係の無い無駄な電力消費であ
る。
【０００４】これに対する簡便な対策は、抵抗素子502
の抵抗値を増加させてリーク電流値を減らすことであ
る。しかし、このような方法では、入力のロウレベルか
らハイレベルへの復帰時間が増加したり、入力端子501
への外来雑音による誤動作が起きやすくなるなどの不都
合がある。
の抵抗値を増加させてリーク電流値を減らすことであ
る。しかし、このような方法では、入力のロウレベルか
らハイレベルへの復帰時間が増加したり、入力端子501
への外来雑音による誤動作が起きやすくなるなどの不都
合がある。
【０００５】また、図９に示すように、入力端子に接続
されるスイッチのグランド(GND)側を出力バッファ５で
制御する方法が提案されている（特開平5-35375）。し
かし、この方法においては、スイッチ4を読み取るため
に出力バッファ5の出力をハイレベルからロウレベルへ
遷移させ、読み取り後にハイレベルへ復帰させるため、
線路601とクローズされているスイッチ4の信号線602の
充放電により電力を消費する欠点がある。また、回路動
作を停止した場合にスイッチ4のクローズ状態への遷移
を検出できないため、回路動作を起動するための入力回
路として使用できないなどの欠点がある。
されるスイッチのグランド(GND)側を出力バッファ５で
制御する方法が提案されている（特開平5-35375）。し
かし、この方法においては、スイッチ4を読み取るため
に出力バッファ5の出力をハイレベルからロウレベルへ
遷移させ、読み取り後にハイレベルへ復帰させるため、
線路601とクローズされているスイッチ4の信号線602の
充放電により電力を消費する欠点がある。また、回路動
作を停止した場合にスイッチ4のクローズ状態への遷移
を検出できないため、回路動作を起動するための入力回
路として使用できないなどの欠点がある。
【０００６】なお、インバータ又はNORゲートを構成す
る２つのN型MOSトランジスタのスレッショルドレベルを
異ならせ、かつ貫通電流制限用抵抗を挿入することによ
り、貫通電流を減らす方法も知られている（特開平10-3
22193）。しかし、これは相補型トランジスタ回路のス
イッチ入力のための回路にそのまま応用できるものでは
なく、また、貫通電流を断つこともできない。MOSトラ
ンジスタの閥値を複数種用意するため、LSIのプロセス
も複雑化する。
る２つのN型MOSトランジスタのスレッショルドレベルを
異ならせ、かつ貫通電流制限用抵抗を挿入することによ
り、貫通電流を減らす方法も知られている（特開平10-3
22193）。しかし、これは相補型トランジスタ回路のス
イッチ入力のための回路にそのまま応用できるものでは
なく、また、貫通電流を断つこともできない。MOSトラ
ンジスタの閥値を複数種用意するため、LSIのプロセス
も複雑化する。
【０００７】
【発明が解決しようとする課題】本発明は、以上の問題
点に鑑み、貫通電流及びプルアップのためのリーク電流
による消費電力が大幅に低減され、かつ、プルアップ動
作中における入力スイッチのクローズ状態への遷移の検
出のための入力端子の読み取り動作を行なう必要のな
い、相補型トランジスタ回路のための新規な入力回路を
提供することを目的とする。
点に鑑み、貫通電流及びプルアップのためのリーク電流
による消費電力が大幅に低減され、かつ、プルアップ動
作中における入力スイッチのクローズ状態への遷移の検
出のための入力端子の読み取り動作を行なう必要のな
い、相補型トランジスタ回路のための新規な入力回路を
提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明の入力回路の特徴
は、請求項１に記載のように、入力端子に接続された相
補型トランジスタ回路の入力のプルアップのための、前
記相補型トランジスタ回路の入力と第１の電源電位の間
に直列に接続された抵抗素子及びP型MOS型トランジスタ
と、前記相補型トランジスタ回路の入力のプルダウンの
ための、前記相補型トランジスタ回路の入力と第２の電
源電位の間に接続されたN型MOS型トランジスタと、 前
記入力端子がオープン状態である時に前記P型MOS型トラ
ンジスタをオンし、かつ、前記N型MOS型トランジスタを
オフしてプルアップ動作を行わせ、前記入力端子がクロ
ーズ状態である時に前記P型MOS型トランジスタをオフ
し、かつ、前記N型MOS型トランジスタをオンしてプルダ
ウン動作を行わせるための、前記P型MOS型トランジスタ
のゲート及び前記N型MOS型トランジスタのゲートに接続
された制御回路とを備える構成にある。前記制御回路
は、より具体的には請求項２に記載のように、前記相補
型トランジスタ回路の出力信号が一方の入力に与えられ
RSラッチと、このRSラッチの出力信号及びプルアップ動
作への復帰のための信号とが入力されるフィードバック
用ゲートとを有し、このフィードバック用ゲートの出力
信号が前記RSラッチの他方の入力、前記P型MOS型トラン
ジスタのゲート及び前記N型MOS型トランジスタのゲート
に与えられる構成である。
は、請求項１に記載のように、入力端子に接続された相
補型トランジスタ回路の入力のプルアップのための、前
記相補型トランジスタ回路の入力と第１の電源電位の間
に直列に接続された抵抗素子及びP型MOS型トランジスタ
と、前記相補型トランジスタ回路の入力のプルダウンの
ための、前記相補型トランジスタ回路の入力と第２の電
源電位の間に接続されたN型MOS型トランジスタと、 前
記入力端子がオープン状態である時に前記P型MOS型トラ
ンジスタをオンし、かつ、前記N型MOS型トランジスタを
オフしてプルアップ動作を行わせ、前記入力端子がクロ
ーズ状態である時に前記P型MOS型トランジスタをオフ
し、かつ、前記N型MOS型トランジスタをオンしてプルダ
ウン動作を行わせるための、前記P型MOS型トランジスタ
のゲート及び前記N型MOS型トランジスタのゲートに接続
された制御回路とを備える構成にある。前記制御回路
は、より具体的には請求項２に記載のように、前記相補
型トランジスタ回路の出力信号が一方の入力に与えられ
RSラッチと、このRSラッチの出力信号及びプルアップ動
作への復帰のための信号とが入力されるフィードバック
用ゲートとを有し、このフィードバック用ゲートの出力
信号が前記RSラッチの他方の入力、前記P型MOS型トラン
ジスタのゲート及び前記N型MOS型トランジスタのゲート
に与えられる構成である。
【０００９】また、本発明のもう１つの特徴は、請求項
３に記載のように、入力端子に接続された相補型トラン
ジスタ回路の入力のプルアップ及びプルダウンのため
の、前記相補型トランジスタ回路の入力に抵抗素子を介
して出力が接続されたインバータ回路と、前記入力端子
がオープン状態である時に前記インバータ回路にプルア
ップ動作を行わせ、前記入力端子がクローズ状態である
時に前記インバータ回路にプルダウン動作を行わせるた
めの、前記インバータ回路の入力に接続された制御回路
とを備える構成にある。前記制御回路は、より具体的に
は請求項４に記載のように、前記相補型トランジスタ回
路の出力信号が一方の入力に与えられるRSラッチと、こ
のRSラッチの出力信号及びプルアップ動作への復帰のた
めの信号とが入力されるフィードバック用ゲートとを有
し、このフィードバック用ゲートの出力信号が前記イン
バータ回路の入力及び前記RSラッチの他方の入力に与え
られる構成である。
３に記載のように、入力端子に接続された相補型トラン
ジスタ回路の入力のプルアップ及びプルダウンのため
の、前記相補型トランジスタ回路の入力に抵抗素子を介
して出力が接続されたインバータ回路と、前記入力端子
がオープン状態である時に前記インバータ回路にプルア
ップ動作を行わせ、前記入力端子がクローズ状態である
時に前記インバータ回路にプルダウン動作を行わせるた
めの、前記インバータ回路の入力に接続された制御回路
とを備える構成にある。前記制御回路は、より具体的に
は請求項４に記載のように、前記相補型トランジスタ回
路の出力信号が一方の入力に与えられるRSラッチと、こ
のRSラッチの出力信号及びプルアップ動作への復帰のた
めの信号とが入力されるフィードバック用ゲートとを有
し、このフィードバック用ゲートの出力信号が前記イン
バータ回路の入力及び前記RSラッチの他方の入力に与え
られる構成である。
【００１０】以上の本発明の特徴及び他の特徴につい
て、以下において実施の形態に沿って具体的に説明す
る。
て、以下において実施の形態に沿って具体的に説明す
る。
【００１１】
【発明の実施の形態】＜実施の形態1＞図１は、実施の
形態1の入力回路の構成図である。LSI３の内部の相補型
トランジスタ回路105の入力はLSI３の入力端子100と接
続され、その出力は入力ポート113及びRSラッチ111の一
方の入力に接続される。また、入力端子100とグランド
電位GNDの間にスイッチ114が接続され、このスイッチ11
4によって入力端子100はオープン状態又はクローズ状態
（グランド電位GNDに接続された状態）とされ、この状
態が入力ポート113に反映される。RSラッチ111は入力回
路の動作状態を保持するためのもので、その他方の入力
はフイードバック用ゲート110の出力109と接続される。
RSラッチ111の出力111'はフイードバック用ゲート110に
よって復帰信号入力112と論理和をとられる。
形態1の入力回路の構成図である。LSI３の内部の相補型
トランジスタ回路105の入力はLSI３の入力端子100と接
続され、その出力は入力ポート113及びRSラッチ111の一
方の入力に接続される。また、入力端子100とグランド
電位GNDの間にスイッチ114が接続され、このスイッチ11
4によって入力端子100はオープン状態又はクローズ状態
（グランド電位GNDに接続された状態）とされ、この状
態が入力ポート113に反映される。RSラッチ111は入力回
路の動作状態を保持するためのもので、その他方の入力
はフイードバック用ゲート110の出力109と接続される。
RSラッチ111の出力111'はフイードバック用ゲート110に
よって復帰信号入力112と論理和をとられる。
【００１２】相補型トランジスタ回路105の入力のプル
アップのために、同入力と電源電位VDDの間に抵抗素子1
02及びP型MOSトランジスタ101が直列に接続されてい
る。相補型トランジスタ回路105の出力のプルダウンの
ために、同入力とグランド電位GNDの間にN型MOSトラン
ジスタ104が接続されている。
アップのために、同入力と電源電位VDDの間に抵抗素子1
02及びP型MOSトランジスタ101が直列に接続されてい
る。相補型トランジスタ回路105の出力のプルダウンの
ために、同入力とグランド電位GNDの間にN型MOSトラン
ジスタ104が接続されている。
【００１３】フィードバック用ゲート110の出力109は、
P型MOSトランジスタ101のゲート及びN型MOSトランジス
タ104のゲートに接続されている。このゲート110（この
例では反転入力NORゲート）は、RSラッチ111とともにP
型MOSトランジスタ101及びN型MOSトランジスタ104によ
るプルアップ動作及びプルダウン動作を制御するための
制御回路を構成している。復帰信号入力112には、プル
ダウン動作状態からプルアップ動作状態へ復帰させるた
めの復帰信号（所定幅のハイレベル・パルス）が、不図
示の内部回路より定期的又は内部動作の終了時に与えら
れる。
P型MOSトランジスタ101のゲート及びN型MOSトランジス
タ104のゲートに接続されている。このゲート110（この
例では反転入力NORゲート）は、RSラッチ111とともにP
型MOSトランジスタ101及びN型MOSトランジスタ104によ
るプルアップ動作及びプルダウン動作を制御するための
制御回路を構成している。復帰信号入力112には、プル
ダウン動作状態からプルアップ動作状態へ復帰させるた
めの復帰信号（所定幅のハイレベル・パルス）が、不図
示の内部回路より定期的又は内部動作の終了時に与えら
れる。
【００１４】次に、この入力回路の動作を図６を参照し
て説明する。
て説明する。
【００１５】スイッチ114がオープン状態である初期状
態においては、RSラッチ回路111の出力111'がロウレベ
ルであり、フイードバック用ゲート110の出力109もロウ
レベルであるため、P型MOSトランジスタ101はONになり
相補型トランジスタ回路105の入力はプルアップ状態に
ある。P型MOSトランジスタ104はOFになるため、同トラ
ンジスタ及びP型MOSトランジスタ101を通じた貫通電流
は流れない。この時、入力ポート113はハイレベルであ
り、また、復帰信号入力112はロウレベルに保持されて
いる。
態においては、RSラッチ回路111の出力111'がロウレベ
ルであり、フイードバック用ゲート110の出力109もロウ
レベルであるため、P型MOSトランジスタ101はONになり
相補型トランジスタ回路105の入力はプルアップ状態に
ある。P型MOSトランジスタ104はOFになるため、同トラ
ンジスタ及びP型MOSトランジスタ101を通じた貫通電流
は流れない。この時、入力ポート113はハイレベルであ
り、また、復帰信号入力112はロウレベルに保持されて
いる。
【００１６】スイッチ114がクローズされると（時点70
0）、入力端子100はロウレベルへと遷移し抵抗素子102
を通じてリーク電流がグランド電位GNDに向かって流れ
る。入力端子100のロウレベルへの遷移により相補型ト
ランジスタ回路105は入力ポート113にロウレベルを出力
し、これが不図示の内部回路の動作の契機となる。ま
た、この時に、RSラッチ111の出力111'はハイレベルへ
と変化し、フイードバック用ゲート110の出力109をハイ
レベルへ変化させるため（時点701）、P型MOSトランジ
スタ101はOFFになってプルアップの非動作状態となり、
一方、N型MOSトランジスタ104はONになってプルダウン
動作状態となり、相補型トランジスタ回路105の入力を
グランド電位GNDに固定する。
0）、入力端子100はロウレベルへと遷移し抵抗素子102
を通じてリーク電流がグランド電位GNDに向かって流れ
る。入力端子100のロウレベルへの遷移により相補型ト
ランジスタ回路105は入力ポート113にロウレベルを出力
し、これが不図示の内部回路の動作の契機となる。ま
た、この時に、RSラッチ111の出力111'はハイレベルへ
と変化し、フイードバック用ゲート110の出力109をハイ
レベルへ変化させるため（時点701）、P型MOSトランジ
スタ101はOFFになってプルアップの非動作状態となり、
一方、N型MOSトランジスタ104はONになってプルダウン
動作状態となり、相補型トランジスタ回路105の入力を
グランド電位GNDに固定する。
【００１７】スイッチ114がクローズした状態で、復帰
信号入力112に定期的な、あるいは内部回路の動作終了
時に出るハイレベルの復帰信号が到来すると（時刻70
2）、フイードバック用ゲート110の出力109は一時的に
ロウレベルになり、P型MOSトランジスタ101はON、N型MO
Sトランジスタ104はOFFになり、プルアップ動作状態と
なる。この時点でスイッチ114を通じてリーク電流が一
時的に流れる。この時はスイッチ114がクローズ状態で
あり入力端子100はロウレベルのまま変化しないため、
入力ポート113もロウレベルのままであり、したがってR
Sラッチ111の出力111'はハイレベルのままである。よっ
て、復帰信号入力112がロウレベルに戻った後は、フィ
ードバック用ゲート110の出力109はロウレベルに戻り、
P型MOSトランジスタ101はOFFになってリーク電流は流れ
なくなり、また、N型MOSトランジスタ104はONになり入
力端子100をグランド電位GNDに固定する。
信号入力112に定期的な、あるいは内部回路の動作終了
時に出るハイレベルの復帰信号が到来すると（時刻70
2）、フイードバック用ゲート110の出力109は一時的に
ロウレベルになり、P型MOSトランジスタ101はON、N型MO
Sトランジスタ104はOFFになり、プルアップ動作状態と
なる。この時点でスイッチ114を通じてリーク電流が一
時的に流れる。この時はスイッチ114がクローズ状態で
あり入力端子100はロウレベルのまま変化しないため、
入力ポート113もロウレベルのままであり、したがってR
Sラッチ111の出力111'はハイレベルのままである。よっ
て、復帰信号入力112がロウレベルに戻った後は、フィ
ードバック用ゲート110の出力109はロウレベルに戻り、
P型MOSトランジスタ101はOFFになってリーク電流は流れ
なくなり、また、N型MOSトランジスタ104はONになり入
力端子100をグランド電位GNDに固定する。
【００１８】スイッチ114がオープン状態となった時刻7
06以降において、復帰信号入力112に復帰信号が到来し
（時刻703）、フィードバック用ゲート110の出力109が
ロウレベルに変化すると、P型MOSトランジスタ101がON
に、N型MOSトランジスタ104がOFFになり、プルアップ動
作状態に復帰し（時刻705）、入力端子100はハイレベル
へと変化し（時刻704）、入力ポート113のハイレベルへ
の復帰によりRSラッチ11）の出力111′はロウレベルに
遷移させられる。したがって、その後に復帰信号入力11
2がロウレベルに戻っても、フイードバックゲート110の
出力109はロウレベルに保持されるため、プルアップ動
作状態が続き、入力ポート113はハイレベルに保持され
る。
06以降において、復帰信号入力112に復帰信号が到来し
（時刻703）、フィードバック用ゲート110の出力109が
ロウレベルに変化すると、P型MOSトランジスタ101がON
に、N型MOSトランジスタ104がOFFになり、プルアップ動
作状態に復帰し（時刻705）、入力端子100はハイレベル
へと変化し（時刻704）、入力ポート113のハイレベルへ
の復帰によりRSラッチ11）の出力111′はロウレベルに
遷移させられる。したがって、その後に復帰信号入力11
2がロウレベルに戻っても、フイードバックゲート110の
出力109はロウレベルに保持されるため、プルアップ動
作状態が続き、入力ポート113はハイレベルに保持され
る。
【００１９】このように、プルアップ動作状態において
スイッチ114を通じてリーク電流が流れるのは、スイッ
チ114がクローズしていて復帰信号が到来した時点のみ
であり、また、貫通電流は流れない。したがって、この
入力回路は電力消費が極めて小さい。
スイッチ114を通じてリーク電流が流れるのは、スイッ
チ114がクローズしていて復帰信号が到来した時点のみ
であり、また、貫通電流は流れない。したがって、この
入力回路は電力消費が極めて小さい。
【００２０】＜実施の形態2＞図２は、実施の形態2の入
力回路の構成図である。この入力回路は、前記実施の形
態１におけるP型MOSトランジスタ101、N型MPOSトランジ
スタ104をインバータ回路201に置き換え、同インバータ
回路201の出力を抵抗素子202を通じて入力端子100に接
続し、制御回路を構成するフィードバック用ゲート110
の出力109をインバータ回路201の入力と接続した構成で
ある。これ以外の構成は前記実施の形態１と同一であ
る。
力回路の構成図である。この入力回路は、前記実施の形
態１におけるP型MOSトランジスタ101、N型MPOSトランジ
スタ104をインバータ回路201に置き換え、同インバータ
回路201の出力を抵抗素子202を通じて入力端子100に接
続し、制御回路を構成するフィードバック用ゲート110
の出力109をインバータ回路201の入力と接続した構成で
ある。これ以外の構成は前記実施の形態１と同一であ
る。
【００２１】ゲート出力109がロウレベルの時に抵抗素
子202を通じて入力端子100はハイレベル側へプルアップ
され、ゲート出力109がハイレベルの時に入力端子100は
抵抗素子202を通じてロウレベルにプルダウンされる。
これ以外の回路動作は前記実施の形態１と同じである。
子202を通じて入力端子100はハイレベル側へプルアップ
され、ゲート出力109がハイレベルの時に入力端子100は
抵抗素子202を通じてロウレベルにプルダウンされる。
これ以外の回路動作は前記実施の形態１と同じである。
【００２２】＜実施の形態3＞図３は、実施の形態3の入
力回路の構成図である。この入力回路は回路構成的には
前記実施の形態２と等価であるが、抵抗素子201をLSIの
端子303より外部に引き出し、外部配線により入力端子1
00と接続するように変更されている。動作は前記実施の
形態２と同一である。
力回路の構成図である。この入力回路は回路構成的には
前記実施の形態２と等価であるが、抵抗素子201をLSIの
端子303より外部に引き出し、外部配線により入力端子1
00と接続するように変更されている。動作は前記実施の
形態２と同一である。
【００２３】＜実施の形態4＞図４は、実施の形態4の入
力回路の構成図である。この入力回路は回路構成的には
前記実施の形態２と等価であるが、プルアップ／プルダ
ウンのためのインバータ回路201の出力をLSIの端子402
に接続し、抵抗素子201を外付けするように変更されて
いる。動作は前記実施の形態２と同一である。本実施の
形態は、一般的なASICチップで容易に実施が可能であ
る。なお、前記実施の形態１における抵抗素子102を同
様にLSI外部に引き出し、外付けするように変更するこ
とも可能である。
力回路の構成図である。この入力回路は回路構成的には
前記実施の形態２と等価であるが、プルアップ／プルダ
ウンのためのインバータ回路201の出力をLSIの端子402
に接続し、抵抗素子201を外付けするように変更されて
いる。動作は前記実施の形態２と同一である。本実施の
形態は、一般的なASICチップで容易に実施が可能であ
る。なお、前記実施の形態１における抵抗素子102を同
様にLSI外部に引き出し、外付けするように変更するこ
とも可能である。
【００２４】以上の各実施の形態において、スイッチ11
4は、人により直接操作される機械的スイッチに限ら
ず、例えば図５(a)に示すようなパイポーラトランジス
タ800によるスイッチ、図５（b）に示すようなMOSトラ
ンジスタ801によるスイッチ、図５（c）に示す電磁リレ
ー802の接点等を用いることも可能であることは当然で
ある。また、実施の形態１，２，３の抵抗素子102，202
は、拡散抵抗、ポリシリコン抵抗などに限らず、ゲート
幅とゲート長の比が小さく高いオン抵抗を持つMOSトラ
ンジスタを用いることもできる。
4は、人により直接操作される機械的スイッチに限ら
ず、例えば図５(a)に示すようなパイポーラトランジス
タ800によるスイッチ、図５（b）に示すようなMOSトラ
ンジスタ801によるスイッチ、図５（c）に示す電磁リレ
ー802の接点等を用いることも可能であることは当然で
ある。また、実施の形態１，２，３の抵抗素子102，202
は、拡散抵抗、ポリシリコン抵抗などに限らず、ゲート
幅とゲート長の比が小さく高いオン抵抗を持つMOSトラ
ンジスタを用いることもできる。
【００２５】前記実施の形態１の入力回路に診断機能を
付加した例を図７により説明する。図示のようにハイ側
制御回路906及びロウ側制御回路907をゲート出力109とP
型MOSトランジスタ101及びN型MOSトランジスタ104のゲ
ートの間に挿入することによって、プルアップ用抵抗素
子102の抵抗測定、P型MOSトランジスタ104の抵抗測定お
よび入力リーク電流の測定が可能である。診断制御信号
線903にロウレベルを入力すると実動作状態となり、ハ
イ側制御回路906はゲート出力109の信号をハイ側制御信
号線901とロウ側制御信号線902にそのまま通過させる。
診断制御信号線903にハイレベルを入力すると診断状態
となり、ハイ側診断制御信号線904の信号をハイ側制御
信号線901に、ロウ側診断制御信号線905の信号をロウ側
制御信号線902に通過させる。LSI診断時には、ハイ側診
断制御信号線904およびロウ側診断制御信号線905を制御
することにより前記測定を実施することができる。
付加した例を図７により説明する。図示のようにハイ側
制御回路906及びロウ側制御回路907をゲート出力109とP
型MOSトランジスタ101及びN型MOSトランジスタ104のゲ
ートの間に挿入することによって、プルアップ用抵抗素
子102の抵抗測定、P型MOSトランジスタ104の抵抗測定お
よび入力リーク電流の測定が可能である。診断制御信号
線903にロウレベルを入力すると実動作状態となり、ハ
イ側制御回路906はゲート出力109の信号をハイ側制御信
号線901とロウ側制御信号線902にそのまま通過させる。
診断制御信号線903にハイレベルを入力すると診断状態
となり、ハイ側診断制御信号線904の信号をハイ側制御
信号線901に、ロウ側診断制御信号線905の信号をロウ側
制御信号線902に通過させる。LSI診断時には、ハイ側診
断制御信号線904およびロウ側診断制御信号線905を制御
することにより前記測定を実施することができる。
【００２６】
【発明の効果】以上のように本発明の入力回路は、リー
ク電流による電力消費を大幅に減らすことでき、また、
貫通電流の発生を防止することができるため、LSIの低
消費電力化に大きな効果を発揮するものであり、特に、
電池動作の携帯機器などに用いられるCMOSLSIの入力回
路などに最適であり、また、プルアップ動作中における
入力スイッチのクローズ状態への遷移の検出のための入
力端子の読み取り動作を行なうことなく相補型トランジ
スタ回路の入力のプルアップ、プルダウンを適切に行う
ことができる等の効果を有する。
ク電流による電力消費を大幅に減らすことでき、また、
貫通電流の発生を防止することができるため、LSIの低
消費電力化に大きな効果を発揮するものであり、特に、
電池動作の携帯機器などに用いられるCMOSLSIの入力回
路などに最適であり、また、プルアップ動作中における
入力スイッチのクローズ状態への遷移の検出のための入
力端子の読み取り動作を行なうことなく相補型トランジ
スタ回路の入力のプルアップ、プルダウンを適切に行う
ことができる等の効果を有する。
【図１】実施の形態１の入力回路を示す回路図である。
【図２】実施の形態２の入力回路を示す回路図である。
【図３】実施の形態３の入力回路を示す回路図である。
【図４】実施の形態４の入力回路を示す回路図である。
【図５】LSI入力端子に接続されるスイッチの説明図で
ある。
ある。
【図６】本発明の入力回路の動作説明のためのタイミン
グチャートである。
グチャートである。
【図７】LSI診断機能に関連した構成を説明するための
部分回路図である。
部分回路図である。
【図８】従来の一般的なプルアップ方法を示す回路図で
ある。
ある。
【図９】従来技術を示す回路図である。
3 LSI
100 入力端子
101 P型MOSトランジスタ
102、202 抵抗素子
104 N型MOSトランジスタ
105 相補型トランジスタ回路
110 フィードバック用ゲート
111 RSラッチ
112 復帰信号入力、
113 入力ポート
114 スイッチ
201 インバータ回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１４年８月１日（２００２．８．１）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】スイッチ114がオープン状態である初期状
態においては、RSラッチ回路111の出力111'がロウレベ
ルであり、フイードバック用ゲート110の出力109もロウ
レベルであるため、P型MOSトランジスタ101はONになり
相補型トランジスタ回路105の入力はプルアップ状態に
ある。N型MOSトランジスタ104はOFFになるため、同トラ
ンジスタ及びP型MOSトランジスタ101を通じた貫通電流
は流れない。この時、入力ポート113はハイレベルであ
り、また、復帰信号入力112はロウレベルに保持されて
いる。
態においては、RSラッチ回路111の出力111'がロウレベ
ルであり、フイードバック用ゲート110の出力109もロウ
レベルであるため、P型MOSトランジスタ101はONになり
相補型トランジスタ回路105の入力はプルアップ状態に
ある。N型MOSトランジスタ104はOFFになるため、同トラ
ンジスタ及びP型MOSトランジスタ101を通じた貫通電流
は流れない。この時、入力ポート113はハイレベルであ
り、また、復帰信号入力112はロウレベルに保持されて
いる。
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5J055 AX27 BX16 DX12 DX22 DX48
EX07 EX31 EY01 EY21 EZ22
EZ25 FX12 FX32 GX01
5J056 AA01 AA02 BB17 BB19 DD13
DD29 FF08 GG09 KK01
Claims (4)
- 【請求項１】 入力端子に接続された相補型トランジス
タ回路の入力のプルアップのための、前記相補型トラン
ジスタ回路の入力と第１の電源電位の間に直列に接続さ
れた抵抗素子及びP型MOS型トランジスタと、前記相補型
トランジスタ回路の入力のプルダウンのための、前記相
補型トランジスタ回路の入力と第２の電源電位の間に接
続されたN型MOS型トランジスタと、前記入力端子がオー
プン状態である時に前記P型MOS型トランジスタをオン
し、かつ、前記N型MOS型トランジスタをオフしてプルア
ップ動作を行わせ、前記入力端子がクローズ状態である
時に前記P型MOS型トランジスタをオフし、かつ、前記N
型MOS型トランジスタをオンしてプルダウン動作を行わ
せるための、前記P型MOS型トランジスタのゲート及び前
記N型MOS型トランジスタのゲートに接続された制御回路
とを備えることを特徴とする入力回路。 - 【請求項２】 請求項１記載の入力回路において、前記
制御回路は、前記相補型トランジスタ回路の出力信号が
一方の入力に与えられるRSラッチと、このRSラッチの出
力信号及びプルアップ動作への復帰のための信号とが入
力されるフィードバック用ゲートとを有し、このフィー
ドバック用ゲートの出力信号が前記RSラッチの他方の入
力、前記P型MOS型トランジスタのゲート及び前記N型MOS
型トランジスタのゲートに与えられることを特徴とする
入力回路。 - 【請求項３】 入力端子に接続された相補型トランジス
タ回路の入力のプルアップ及びプルダウンのための、前
記相補型トランジスタ回路の入力に抵抗素子を介して出
力が接続されたインバータ回路と、前記入力端子がオー
プン状態である時に前記インバータ回路にプルアップ動
作を行わせ、前記入力端子がクローズ状態である時に前
記インバータ回路にプルダウン動作を行わせるための、
前記インバータ回路の入力に接続された制御回路とを備
えることを特徴とする入力回路。 - 【請求項４】 請求項３記載の入力回路において、前記
制御回路は、前記相補型トランジスタ回路の出力信号が
一方の入力に与えられるRSラッチと、このRSラッチの出
力信号及びプルアップ動作への復帰のための信号とが入
力されるフィードバック用ゲートとを有し、このフィー
ドバック用ゲートの出力信号が前記インバータ回路の入
力及び前記RSラッチの他方の入力に与えられることを特
徴とする入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001317933A JP3609772B2 (ja) | 2001-10-16 | 2001-10-16 | 入力回路 |
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| Application Number | Priority Date | Filing Date | Title |
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| JP2001317933A JP3609772B2 (ja) | 2001-10-16 | 2001-10-16 | 入力回路 |
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| Publication Number | Publication Date |
|---|---|
| JP2003124797A true JP2003124797A (ja) | 2003-04-25 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005260922A (ja) * | 2004-03-10 | 2005-09-22 | Power Integrations Inc | 低消費電力の堅牢なモード選択のための方法と装置 |
| JP2008276361A (ja) * | 2007-04-26 | 2008-11-13 | Kyocera Corp | 電子機器 |
| JP2014187508A (ja) * | 2013-03-22 | 2014-10-02 | Lapis Semiconductor Co Ltd | 半導体装置及びパワーダウン制御方法 |
| CN111917408A (zh) * | 2020-08-13 | 2020-11-10 | 聚辰半导体股份有限公司 | 高压电平转换电路及高压电平转换系统 |
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|---|---|---|---|---|
| KR101905906B1 (ko) * | 2012-04-04 | 2018-10-08 | 에스케이하이닉스 주식회사 | 전위 제어 장치 및 이를 포함하는 반도체 장치 |
-
2001
- 2001-10-16 JP JP2001317933A patent/JP3609772B2/ja not_active Expired - Fee Related
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| CN111917408B (zh) * | 2020-08-13 | 2024-02-09 | 聚辰半导体股份有限公司 | 高压电平转换电路及高压电平转换系统 |
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