JP2003111430A - 回生型スナバ回路 - Google Patents
回生型スナバ回路Info
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
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- Dc-Dc Converters (AREA)
- Inverter Devices (AREA)
Abstract
(57)【要約】
【課題】貫通電流防止用インダクタ（回生トランスの１
次巻線）に蓄えられたエネルギーによるスイッチ素子へ
の跳ね返り電圧に起因するスイッチ素子の破壊を抑え、
低ノイズで高変換効率を実現する。 【解決手段】入力側に供給される直流電源Ｖｉを、スイ
ッチング素子Ｑ１〜Ｑ４を有するインバータまたはコン
バータ部２００を用いて断続制御することにより直流ま
たは交流電力を出力する回路構成であり、直流電源Ｖｉ
とスイッチング素子との間に、予め定められた巻数比を
有するトランスＴ１の１次巻線が直列に接続され、トラ
ンスＴ１の２次巻線とダイオードＤ５とから成る直列回
路が直流電源Ｖｉに接続される。
次巻線）に蓄えられたエネルギーによるスイッチ素子へ
の跳ね返り電圧に起因するスイッチ素子の破壊を抑え、
低ノイズで高変換効率を実現する。 【解決手段】入力側に供給される直流電源Ｖｉを、スイ
ッチング素子Ｑ１〜Ｑ４を有するインバータまたはコン
バータ部２００を用いて断続制御することにより直流ま
たは交流電力を出力する回路構成であり、直流電源Ｖｉ
とスイッチング素子との間に、予め定められた巻数比を
有するトランスＴ１の１次巻線が直列に接続され、トラ
ンスＴ１の２次巻線とダイオードＤ５とから成る直列回
路が直流電源Ｖｉに接続される。
Description
【０００１】
【発明の属する技術分野】本発明は、インダクタンスを
使用したスナバ回路に関し、特にそのインダクタンスに
蓄積されたエネルギーを回生して高能率のスイッチング
回路を実現する回生型スナバ回路に関する。
使用したスナバ回路に関し、特にそのインダクタンスに
蓄積されたエネルギーを回生して高能率のスイッチング
回路を実現する回生型スナバ回路に関する。
【０００２】
【従来の技術】図３（Ａ）と（Ｂ）は、従来から良く知
られているブリッジ回路の上下アームの貫通電流防止回
路図である。
られているブリッジ回路の上下アームの貫通電流防止回
路図である。
【０００３】図３（Ａ）に示す回路においては、スイッ
チング素子Ｑ１０１とＱ１０２とが直列され、各スイッ
チング素子Ｑ１０１とＱ１０２のそれぞれにダイオード
Ｄ１０１とＤ１０２が並列接続されている。
チング素子Ｑ１０１とＱ１０２とが直列され、各スイッ
チング素子Ｑ１０１とＱ１０２のそれぞれにダイオード
Ｄ１０１とＤ１０２が並列接続されている。
【０００４】かかる回路構成においては、スイッチング
素子Ｑ１０２がオンからオフに遷移するとき、ダイオー
ドＤ１０１を通して転流電流が流れ続ける。その状態で
スイッチング素子Ｑ１０２が再度オン状態になるとダイ
オードＤ１０１は逆バイアス状態となるが、ダイオード
Ｄ１０１の逆回復時間中は貫通電流が流れてしまう。
素子Ｑ１０２がオンからオフに遷移するとき、ダイオー
ドＤ１０１を通して転流電流が流れ続ける。その状態で
スイッチング素子Ｑ１０２が再度オン状態になるとダイ
オードＤ１０１は逆バイアス状態となるが、ダイオード
Ｄ１０１の逆回復時間中は貫通電流が流れてしまう。
【０００５】通常、上記スイッチング素子Ｑ１０１とＱ
１０２としてはＭＯＳＦＥＴが多用され、接続されるダ
イオードＤ１０１としてはそのボディダイオード（寄生
ダイオード）を使用せざるを得ない。一方、このボディ
ダイオードは一般のダイオードと同程度の逆回復特性し
か期待出来ず、その結果、大きな貫通電流が流れる。
１０２としてはＭＯＳＦＥＴが多用され、接続されるダ
イオードＤ１０１としてはそのボディダイオード（寄生
ダイオード）を使用せざるを得ない。一方、このボディ
ダイオードは一般のダイオードと同程度の逆回復特性し
か期待出来ず、その結果、大きな貫通電流が流れる。
【０００６】この貫通電流を防止するための回路例が図
３（Ａ）と（Ｂ）に示す回路であり、図３（Ａ）に示す
回路では、直列接続されたスイッチング素子Ｑ１０１と
Ｑ１０２に直列に逆回復特性の良いダイオードＤ１０３
とＤ１０４を追加挿入しており、図３（Ｂ）に示す回路
では、直列接続されたスイッチング素子Ｑ１０１とＱ１
０２に直列にインダクタＬ２０１、Ｌ２０２を追加挿入
している。
３（Ａ）と（Ｂ）に示す回路であり、図３（Ａ）に示す
回路では、直列接続されたスイッチング素子Ｑ１０１と
Ｑ１０２に直列に逆回復特性の良いダイオードＤ１０３
とＤ１０４を追加挿入しており、図３（Ｂ）に示す回路
では、直列接続されたスイッチング素子Ｑ１０１とＱ１
０２に直列にインダクタＬ２０１、Ｌ２０２を追加挿入
している。
【０００７】
【発明が解決しようとする課題】上述従来の２種類の貫
通電流防止方式があるが、これらの方式を採用した回路
では次のような問題が生ずる。
通電流防止方式があるが、これらの方式を採用した回路
では次のような問題が生ずる。
【０００８】図３（Ａ）に示す回路では、貫通電流防止
用ダイオードＤ１０３とＤ１０４が追加直列挿入されて
いるので出力電圧がダイオードの順方向電圧（Ｖｆ）２
個分だけ低下する。その結果、出力電圧が低い場合に
は、この２個分のＶｆが無視出来なくなり変換効率が悪
化してしまう。
用ダイオードＤ１０３とＤ１０４が追加直列挿入されて
いるので出力電圧がダイオードの順方向電圧（Ｖｆ）２
個分だけ低下する。その結果、出力電圧が低い場合に
は、この２個分のＶｆが無視出来なくなり変換効率が悪
化してしまう。
【０００９】また、図３（Ｂ）に示す回路では、追加直
列挿入されているインダクタＬ２０１、Ｌ２０２の効果
により貫通電流を防止でき、しかも抵抗成分による出力
電圧低下は無視できるが、これら追加インダクタに蓄積
されたエネルギーによりスイッチング素子に印加される
跳ね返り電圧が大きくなり、その対策としてスナバ回路
が必要となり、効率の悪化、価格の上昇に繋がる。
列挿入されているインダクタＬ２０１、Ｌ２０２の効果
により貫通電流を防止でき、しかも抵抗成分による出力
電圧低下は無視できるが、これら追加インダクタに蓄積
されたエネルギーによりスイッチング素子に印加される
跳ね返り電圧が大きくなり、その対策としてスナバ回路
が必要となり、効率の悪化、価格の上昇に繋がる。
【００１０】そこで、本発明の目的は、スイッチング素
子への耐電圧の問題を解決し、低ノイズで高変換効率を
実現できる回生型スナバ回路を提供することにかる。
子への耐電圧の問題を解決し、低ノイズで高変換効率を
実現できる回生型スナバ回路を提供することにかる。
【００１１】
【課題を解決するための手段】前述の課題を解決するた
め、本発明による回生型スナバ回路は、次のような特徴
的な構成を採用している。
め、本発明による回生型スナバ回路は、次のような特徴
的な構成を採用している。
【００１２】（１）入力側に供給される直流電源を、ス
イッチング素子を用いて断続制御することにより直流ま
たは交流電力を出力する回路中に設けた前記スイッチン
グ素子の貫通電流防止用インダクタに蓄積したエネルギ
ーを回生する回生型スナバ回路において、前記直流電源
と前記スイッチング素子との間に、予め定められた巻数
比を有する補助巻線付インダクタを直列に接続し、前記
補助巻線付インダクタの補助巻線とダイオードとから成
る直列回路を前記直流電源又は他の同等の直流電源部分
に接続することにより、前記スイッチング素子のスイッ
チング動作によって前記補助巻線付インダクタに蓄積さ
れたエネルギーを前記直流電源、前記直流電源の一部又
は他の同等の直流電源部分に回生するとともに、前記補
助巻線付インダクタの作用により前記スイッチング素子
に印加されるサージ電圧を、前記補助巻線付インダクタ
の補助巻線に接続された電圧の前記巻数比に対応した電
圧にクランプする回生型スナバ回路。
イッチング素子を用いて断続制御することにより直流ま
たは交流電力を出力する回路中に設けた前記スイッチン
グ素子の貫通電流防止用インダクタに蓄積したエネルギ
ーを回生する回生型スナバ回路において、前記直流電源
と前記スイッチング素子との間に、予め定められた巻数
比を有する補助巻線付インダクタを直列に接続し、前記
補助巻線付インダクタの補助巻線とダイオードとから成
る直列回路を前記直流電源又は他の同等の直流電源部分
に接続することにより、前記スイッチング素子のスイッ
チング動作によって前記補助巻線付インダクタに蓄積さ
れたエネルギーを前記直流電源、前記直流電源の一部又
は他の同等の直流電源部分に回生するとともに、前記補
助巻線付インダクタの作用により前記スイッチング素子
に印加されるサージ電圧を、前記補助巻線付インダクタ
の補助巻線に接続された電圧の前記巻数比に対応した電
圧にクランプする回生型スナバ回路。
【００１３】（２）入力側に供給される直流電源を、ス
イッチング素子を用いて断続制御することにより直流ま
たは交流電力を出力する回路中に設けた前記スイッチン
グ素子の貫通電流防止用インダクタに蓄積したエネルギ
ーを回生する回生型スナバ回路において、前記スイッチ
ング素子の電流経路に直列に補助巻線付インダクタを接
続し、該補助巻線付インダクタの補助巻線を整流手段を
介して前記直流電源、前記直流電源または他の同等の直
流電源部分に並列接続して成る回生型スナバ回路。
イッチング素子を用いて断続制御することにより直流ま
たは交流電力を出力する回路中に設けた前記スイッチン
グ素子の貫通電流防止用インダクタに蓄積したエネルギ
ーを回生する回生型スナバ回路において、前記スイッチ
ング素子の電流経路に直列に補助巻線付インダクタを接
続し、該補助巻線付インダクタの補助巻線を整流手段を
介して前記直流電源、前記直流電源または他の同等の直
流電源部分に並列接続して成る回生型スナバ回路。
【００１４】
【発明の実施の形態】以下、本発明による回生型スナバ
回路の好適実施形態例を添付図を参照して説明する。
回路の好適実施形態例を添付図を参照して説明する。
【００１５】図１は本発明による回生型スナバ回路の一
実施形態の回路図である。この実施形態による回路は、
入力直流電力をＤＣ／ＤＣコンバータ部１００及び後段
に接続されたＰＷＭインバータ部２００を用いて直流ま
たは交流電力に変換する回路であり、このＰＷＭインバ
ータ部分２００に本発明による回生型スナバ回路を適用
し、このスナバ回路に蓄積された電磁エネルギーを回生
トランス部３００（すなわち、補助巻線付インダクタ、
以下の説明ではトランスと言い換える）を介してＤＣ／
ＤＣコンバータ部１００に回生して高い変換効率の回路
を実現している。
実施形態の回路図である。この実施形態による回路は、
入力直流電力をＤＣ／ＤＣコンバータ部１００及び後段
に接続されたＰＷＭインバータ部２００を用いて直流ま
たは交流電力に変換する回路であり、このＰＷＭインバ
ータ部分２００に本発明による回生型スナバ回路を適用
し、このスナバ回路に蓄積された電磁エネルギーを回生
トランス部３００（すなわち、補助巻線付インダクタ、
以下の説明ではトランスと言い換える）を介してＤＣ／
ＤＣコンバータ部１００に回生して高い変換効率の回路
を実現している。
【００１６】図１において、降圧・昇圧コンバータとし
てのＤＣ／ＤＣコンバータ部１００は、入力直流電圧Ｖ
ｉを必要に応じて降圧、昇圧してＰＷＭインバータ部２
００に必要な直流電圧を得ている。
てのＤＣ／ＤＣコンバータ部１００は、入力直流電圧Ｖ
ｉを必要に応じて降圧、昇圧してＰＷＭインバータ部２
００に必要な直流電圧を得ている。
【００１７】ＤＣ／ＤＣコンバータ部１００は、直流電
圧源Ｖｉが１次側に接続され、２次側にダイオードＤ６
が直列接続され、その出力にキャパシタＣ２が並列接続
されているトランスＴ２と、このトランスＴ２の１次側
にスイッチング素子Ｑ５（例えば、ＭＯＳＦＥＴ）が直
列接続されている。ＰＷＭ発生器ＶＧ５からはスイッチ
ング素子Ｑ５を駆動するためのパルス幅変調されたパル
ス信号が生成される。
圧源Ｖｉが１次側に接続され、２次側にダイオードＤ６
が直列接続され、その出力にキャパシタＣ２が並列接続
されているトランスＴ２と、このトランスＴ２の１次側
にスイッチング素子Ｑ５（例えば、ＭＯＳＦＥＴ）が直
列接続されている。ＰＷＭ発生器ＶＧ５からはスイッチ
ング素子Ｑ５を駆動するためのパルス幅変調されたパル
ス信号が生成される。
【００１８】ＰＷＭインバータ部２００は、スイッチン
グ素子（例えば、ＭＯＳＦＥＴ）Ｑ１〜Ｑ４でフルブリ
ッジを構成しており、スイッチング素子Ｑ１、Ｑ２の接
続点とスイッチング素子Ｑ３、Ｑ４の接続点との間から
出力インダクタＬ１、出力キャパシタＣ１を介して出力
Ｖ０を取り出している。スイッチング素子Ｑ１〜Ｑ４
は、それぞれＶＧ５と同様なＰＷＭ発生器ＶＧ１〜ＶＧ
４が接続され、駆動される。
グ素子（例えば、ＭＯＳＦＥＴ）Ｑ１〜Ｑ４でフルブリ
ッジを構成しており、スイッチング素子Ｑ１、Ｑ２の接
続点とスイッチング素子Ｑ３、Ｑ４の接続点との間から
出力インダクタＬ１、出力キャパシタＣ１を介して出力
Ｖ０を取り出している。スイッチング素子Ｑ１〜Ｑ４
は、それぞれＶＧ５と同様なＰＷＭ発生器ＶＧ１〜ＶＧ
４が接続され、駆動される。
【００１９】尚、図中、これらスイッチング素子Ｑ１〜
Ｑ４はＭＯＳＦＥＴで構成されているが、「スイッチ」
の機能を強調するためにあえて通常使用されているＭＯ
ＳＦＥＴとは異なるシンボルで表現している。
Ｑ４はＭＯＳＦＥＴで構成されているが、「スイッチ」
の機能を強調するためにあえて通常使用されているＭＯ
ＳＦＥＴとは異なるシンボルで表現している。
【００２０】ダイオードＤ１〜Ｄ４は、スイッチング素
子Ｑ１〜Ｑ４のボディダイオードである。各スイッチン
グ素子Ｑ１〜Ｑ４のゲート端子には、ＰＷＭ発生器ＶＧ
１〜ＶＧ４からＰＷＭ信号が印加されており、各スイッ
チング素子Ｑ１〜Ｑ４は予め定められたタイミングでス
イッチング動作を行い出力に直流または交流電力を得て
いる。
子Ｑ１〜Ｑ４のボディダイオードである。各スイッチン
グ素子Ｑ１〜Ｑ４のゲート端子には、ＰＷＭ発生器ＶＧ
１〜ＶＧ４からＰＷＭ信号が印加されており、各スイッ
チング素子Ｑ１〜Ｑ４は予め定められたタイミングでス
イッチング動作を行い出力に直流または交流電力を得て
いる。
【００２１】上記フルブリッジ構成のＰＷＭインバータ
部２００と、供給電源（Ｃ２の両端）側との間に、図示
の回生トランス部３００を構成する回生トランスＴ１の
１次巻線が接続される。また、回生トランスＴ１の２次
巻線とダイオードＤ５とから成る直列回路がＤＣ／ＤＣ
コンバータ部１００の入力側に並列接続されている。
部２００と、供給電源（Ｃ２の両端）側との間に、図示
の回生トランス部３００を構成する回生トランスＴ１の
１次巻線が接続される。また、回生トランスＴ１の２次
巻線とダイオードＤ５とから成る直列回路がＤＣ／ＤＣ
コンバータ部１００の入力側に並列接続されている。
【００２２】ダイオードＤ１に転流電流が流れている状
態で、スイッチング素子Ｑ２がオンした瞬間、回生トラ
ンスＴ１の１次巻線は貫通電流を阻止するインダクタと
して働き、蓄積されたエネルギーはダイオードＤ５によ
り放出されるが、このダイオードＤ５の出力は入力直流
電源Ｖｉに接続されているため、回生トランスＴ１の１
次側電圧は回生トランスＴ１の巻数比で決定され、この
電圧がスイッチング素子Ｑ１、Ｑ２の跳ね返り電圧とし
て現れる。
態で、スイッチング素子Ｑ２がオンした瞬間、回生トラ
ンスＴ１の１次巻線は貫通電流を阻止するインダクタと
して働き、蓄積されたエネルギーはダイオードＤ５によ
り放出されるが、このダイオードＤ５の出力は入力直流
電源Ｖｉに接続されているため、回生トランスＴ１の１
次側電圧は回生トランスＴ１の巻数比で決定され、この
電圧がスイッチング素子Ｑ１、Ｑ２の跳ね返り電圧とし
て現れる。
【００２３】その後のＱ２のオン期間は、回生トランス
Ｔ１の１次側インダクタンスと出力インダクタＬ１との
インダクタンスンス比で決定される電圧が回生トランス
Ｔ１の１次側に印加され、そのエネルギーが蓄積され
る。
Ｔ１の１次側インダクタンスと出力インダクタＬ１との
インダクタンスンス比で決定される電圧が回生トランス
Ｔ１の１次側に印加され、そのエネルギーが蓄積され
る。
【００２４】スイッチング素子Ｑ２がオフの瞬間、その
蓄積エネルギーはダイオードＤ５により放出される。そ
のとき、ダイオードＤ５のカソードは回生側の入力直流
電圧Ｖｉに固定されているため、回生トランスＴ１の１
次側電圧はＬ１の巻数比で決定される電圧となり、この
電圧がスイッチング素子Ｑ２の跳ね返り電圧となる。
蓄積エネルギーはダイオードＤ５により放出される。そ
のとき、ダイオードＤ５のカソードは回生側の入力直流
電圧Ｖｉに固定されているため、回生トランスＴ１の１
次側電圧はＬ１の巻数比で決定される電圧となり、この
電圧がスイッチング素子Ｑ２の跳ね返り電圧となる。
【００２５】図２には、上記図１に示す本実施形態によ
る回路動作時のスイッチング素子Ｑ１とＱ２の電圧波
形、電流波形、回生トランスＴ１の１次巻線の電流、電
圧波形及びダイオードＤ５の電流波形が示されている。
図１に示す本実施形態による回路によれば、図２に動作
波形を示すように格別な効果が得られる。
る回路動作時のスイッチング素子Ｑ１とＱ２の電圧波
形、電流波形、回生トランスＴ１の１次巻線の電流、電
圧波形及びダイオードＤ５の電流波形が示されている。
図１に示す本実施形態による回路によれば、図２に動作
波形を示すように格別な効果が得られる。
【００２６】先ず、図２におけるスイッチング素子Ｑ
１、Ｑ２の電圧波形から明らかなように、オン、オフ時
に発生する跳ね返り電圧は見事にクランプされており、
スイッチング素子Ｑ１、Ｑ２への過大なサージ電圧が防
止されている。
１、Ｑ２の電圧波形から明らかなように、オン、オフ時
に発生する跳ね返り電圧は見事にクランプされており、
スイッチング素子Ｑ１、Ｑ２への過大なサージ電圧が防
止されている。
【００２７】本実施形態によれば、どのような入力直流
電圧のインバータであっても、回生トランスＴ１の巻数
比を適切に選ぶことにより、その中で使用しているスイ
ッチング素子の跳ね返り電圧を抑制できる。
電圧のインバータであっても、回生トランスＴ１の巻数
比を適切に選ぶことにより、その中で使用しているスイ
ッチング素子の跳ね返り電圧を抑制できる。
【００２８】例えば、入力直流電圧＝３０Ｖ、インバー
タ入力電圧＝３６０Ｖ，回生トランスの巻数比＝１：１
で入力電圧に回生した場合、回生トランスの２次電圧は
３０Ｖに抑えられる。１次側も３０Ｖとなり、ＭＯＳＦ
ＥＴにかかる跳ね返り電圧は３６０Ｖ＋３０Ｖ＝３９０
Ｖにしかならない。
タ入力電圧＝３６０Ｖ，回生トランスの巻数比＝１：１
で入力電圧に回生した場合、回生トランスの２次電圧は
３０Ｖに抑えられる。１次側も３０Ｖとなり、ＭＯＳＦ
ＥＴにかかる跳ね返り電圧は３６０Ｖ＋３０Ｖ＝３９０
Ｖにしかならない。
【００２９】上述実施形態例では、回生トランスＴ１の
２次側をダイオードＤ５を介して前段の降圧・昇圧コン
バータ部１００の入力に回生したが、ダイオードＤ５の
接続先は図中ａ’、ｂ’の箇所であっても構わない。す
なわち、回生電圧を入力電源Ｖｉに接続する代わりにａ
とａ’及びｂとｂ’を接続して降圧・昇圧コンバータの
出力に回生しても良いことは明らかである。これは、回
生される側の電圧源の電圧、使用するＭＯＳＦＥＴの許
容印加電圧に応じて回生トランスＴ１の巻数比を決める
ことによりケースバイケースで回生電力の最適なリター
ン先を定めることができることを意味する。
２次側をダイオードＤ５を介して前段の降圧・昇圧コン
バータ部１００の入力に回生したが、ダイオードＤ５の
接続先は図中ａ’、ｂ’の箇所であっても構わない。す
なわち、回生電圧を入力電源Ｖｉに接続する代わりにａ
とａ’及びｂとｂ’を接続して降圧・昇圧コンバータの
出力に回生しても良いことは明らかである。これは、回
生される側の電圧源の電圧、使用するＭＯＳＦＥＴの許
容印加電圧に応じて回生トランスＴ１の巻数比を決める
ことによりケースバイケースで回生電力の最適なリター
ン先を定めることができることを意味する。
【００３０】また、上述実施形態例ではインバータに適
用したが、これはコンバータであっても良いことも明ら
かである。
用したが、これはコンバータであっても良いことも明ら
かである。
【００３１】以上、本発明による回生型スナバ回路の好
適実施形態の構成および動作を詳述した。しかし、斯か
る実施形態は、本発明の単なる例示に過ぎず、何ら本発
明を限定するものではない。本発明の要旨を逸脱するこ
となく、特定用途に応じて種々の変形変更が可能である
ことは当業者には容易に理解できよう。
適実施形態の構成および動作を詳述した。しかし、斯か
る実施形態は、本発明の単なる例示に過ぎず、何ら本発
明を限定するものではない。本発明の要旨を逸脱するこ
となく、特定用途に応じて種々の変形変更が可能である
ことは当業者には容易に理解できよう。
【００３２】上述実施形態の回生型スナバ回路では、イ
ンバータあるいはコンバータ内のスイッチング回路にお
いて、貫通電流を防止するため、そのスイッチング素子
の電流経路に直列に回生トランスの１次巻線を接続し、
２次側を整流手段を介して前記インバータあるいはコン
バータの入力側の直流電源に並列に加えて（回生して）
いる。このため前記回生トランスの２次側の電圧は前記
インバータあるいはコンバータの入力側の直流電圧にク
ランプされ、その結果、回生トランスの１次側もその回
生トランスの巻線比に応じた電圧にクランプされるた
め、貫通電流防止用インダクタ（前記回生トランスの１
次巻線）に蓄えられたエネルギーによるスイッチング素
子への跳ね返り電圧を予め定めた電圧に設定することが
できる。従って、過渡的に動作電圧の何倍ものスパイク
状の電圧がかからなくなるため、スイッチング素子の耐
電圧を過大に見積もる必要がなくなりコストダウンにつ
ながる。
ンバータあるいはコンバータ内のスイッチング回路にお
いて、貫通電流を防止するため、そのスイッチング素子
の電流経路に直列に回生トランスの１次巻線を接続し、
２次側を整流手段を介して前記インバータあるいはコン
バータの入力側の直流電源に並列に加えて（回生して）
いる。このため前記回生トランスの２次側の電圧は前記
インバータあるいはコンバータの入力側の直流電圧にク
ランプされ、その結果、回生トランスの１次側もその回
生トランスの巻線比に応じた電圧にクランプされるた
め、貫通電流防止用インダクタ（前記回生トランスの１
次巻線）に蓄えられたエネルギーによるスイッチング素
子への跳ね返り電圧を予め定めた電圧に設定することが
できる。従って、過渡的に動作電圧の何倍ものスパイク
状の電圧がかからなくなるため、スイッチング素子の耐
電圧を過大に見積もる必要がなくなりコストダウンにつ
ながる。
【００３３】また、前記貫通電流防止用インダクタ（回
生型トランスＴ１の１次巻線）に蓄えられたエネルギー
を入力側に回生できるのでスイッチング素子のオン時の
貫通電流を防止するとともに、オン時の電流波形が遅れ
ることによりスイッチング素子の電圧電流のクロス損失
を軽減でき、さらにオン状態の時に前記インダクタ（回
生トランスＴ１の１次巻線）に蓄積されたエネルギーを
含めて入力側に回生できるので、低ノイズで高変換効率
を実現できるというメリットがある。
生型トランスＴ１の１次巻線）に蓄えられたエネルギー
を入力側に回生できるのでスイッチング素子のオン時の
貫通電流を防止するとともに、オン時の電流波形が遅れ
ることによりスイッチング素子の電圧電流のクロス損失
を軽減でき、さらにオン状態の時に前記インダクタ（回
生トランスＴ１の１次巻線）に蓄積されたエネルギーを
含めて入力側に回生できるので、低ノイズで高変換効率
を実現できるというメリットがある。
【００３４】
【発明の効果】以上説明したように、本発明による回生
型スナバ回路によれば、貫通電流防止用インダクタ（前
記回生トランスの１次巻線）に蓄えられたエネルギーに
よるスイッチング素子への跳ね返り電圧に起因するスイ
ッチング素子の破壊を抑え耐電圧を過大に見積もる必要
がなくなりコストダウンを図ることができるだけでな
く、低ノイズで高変換効率を実現できるという格別な効
果を奏することができる。
型スナバ回路によれば、貫通電流防止用インダクタ（前
記回生トランスの１次巻線）に蓄えられたエネルギーに
よるスイッチング素子への跳ね返り電圧に起因するスイ
ッチング素子の破壊を抑え耐電圧を過大に見積もる必要
がなくなりコストダウンを図ることができるだけでな
く、低ノイズで高変換効率を実現できるという格別な効
果を奏することができる。
【図１】本発明による回生型スナバ回路の一実施形態例
を示す回路図である。
を示す回路図である。
【図２】図１に示す実施形態の回路の各部電圧、電流波
形を示すタイミング図である。
形を示すタイミング図である。
【図３】従来のスナバ回路を示す回路図である。
１００ ＤＣ／ＤＣコンバータ部
２００ ＰＷＭインバータ部
３００ 回生トランス部
Ｃ１ 出力キャパシタ
Ｃ２ キャパシタ
Ｄ１〜Ｄ７、Ｄ１０１〜Ｄ１０４、Ｄ２０１、Ｄ２０２
ダイオード Ｌ１ 出力インダクタ Ｑ１〜Ｑ５、Ｑ２０１、Ｑ２０１、Ｑ１０１、Ｑ１０
２、Ｑ２０１、Ｑ２０２スイッチング素子（ＭＯＳＦＥ
Ｔ） Ｔ１ 回生トランス Ｔ２ トランス Ｖｉ 入力直流電圧源 ＶＧ１〜ＶＧ５ ＰＷＭ発生器 Ｌ２０１、Ｌ２０２ インダクタ
ダイオード Ｌ１ 出力インダクタ Ｑ１〜Ｑ５、Ｑ２０１、Ｑ２０１、Ｑ１０１、Ｑ１０
２、Ｑ２０１、Ｑ２０２スイッチング素子（ＭＯＳＦＥ
Ｔ） Ｔ１ 回生トランス Ｔ２ トランス Ｖｉ 入力直流電圧源 ＶＧ１〜ＶＧ５ ＰＷＭ発生器 Ｌ２０１、Ｌ２０２ インダクタ
Claims (2)
- 【請求項１】入力側に供給される直流電源を、スイッチ
ング素子を用いて断続制御することにより直流または交
流電力を出力する回路中に設けた前記スイッチング素子
の貫通電流防止用インダクタに蓄積したエネルギーを回
生する回生型スナバ回路において、 前記直流電源と前記スイッチング素子との間に、予め定
められた巻数比を有する補助巻線付インダクタを直列に
接続し、前記補助巻線付インダクタの補助巻線とダイオ
ードとから成る直列回路を前記直流電源又は他の同等の
直流電源部分に接続することにより、前記スイッチング
素子のスイッチング動作によって前記補助巻線付インダ
クタに蓄積されたエネルギーを前記直流電源、前記直流
電源の一部又は他の同等の直流電源部分に回生するとと
もに、前記補助巻線付インダクタの作用により前記スイ
ッチング素子に印加されるサージ電圧を、前記補助巻線
付インダクタの補助巻線に接続された電圧の前記巻数比
に対応した電圧にクランプすることを特徴とする回生型
スナバ回路。 - 【請求項２】入力側に供給される直流電源を、スイッチ
ング素子を用いて断続制御することにより直流または交
流電力を出力する回路中に設けた前記スイッチング素子
の貫通電流防止用インダクタに蓄積したエネルギーを回
生する回生型スナバ回路において、 前記スイッチング素子の電流経路に直列に補助巻線付イ
ンダクタを接続し、該補助巻線付インダクタの補助巻線
を整流手段を介して前記直流電源、前記直流電源または
他の同等の直流電源部分に並列接続して成ることを特徴
とする回生型スナバ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001301602A JP5093950B2 (ja) | 2001-09-28 | 2001-09-28 | 回生型スナバ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001301602A JP5093950B2 (ja) | 2001-09-28 | 2001-09-28 | 回生型スナバ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003111430A true JP2003111430A (ja) | 2003-04-11 |
| JP5093950B2 JP5093950B2 (ja) | 2012-12-12 |
Family
ID=19121990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001301602A Expired - Lifetime JP5093950B2 (ja) | 2001-09-28 | 2001-09-28 | 回生型スナバ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5093950B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011182613A (ja) * | 2010-03-04 | 2011-09-15 | Denso Corp | 電力変換システム |
| JP2019154206A (ja) * | 2018-03-06 | 2019-09-12 | 田淵電機株式会社 | Ｌｌｃ共振回路及びそれを備えた電力変換装置 |
| JP2020198734A (ja) * | 2019-06-04 | 2020-12-10 | 富士電機株式会社 | 電力変換装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11220885A (ja) * | 1997-11-28 | 1999-08-10 | Denso Corp | 共振形電力変換装置 |
-
2001
- 2001-09-28 JP JP2001301602A patent/JP5093950B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11220885A (ja) * | 1997-11-28 | 1999-08-10 | Denso Corp | 共振形電力変換装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2011182613A (ja) * | 2010-03-04 | 2011-09-15 | Denso Corp | 電力変換システム |
| JP2019154206A (ja) * | 2018-03-06 | 2019-09-12 | 田淵電機株式会社 | Ｌｌｃ共振回路及びそれを備えた電力変換装置 |
| JP7026535B2 (ja) | 2018-03-06 | 2022-02-28 | ダイヤゼブラ電機株式会社 | Ｌｌｃ共振回路及びそれを備えた電力変換装置 |
| JP2020198734A (ja) * | 2019-06-04 | 2020-12-10 | 富士電機株式会社 | 電力変換装置 |
| JP7456095B2 (ja) | 2019-06-04 | 2024-03-27 | 富士電機株式会社 | 電力変換装置 |
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|---|---|
| JP5093950B2 (ja) | 2012-12-12 |
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