JP2003110047A - 多層配線基板 - Google Patents

多層配線基板

Info

Publication number
JP2003110047A
JP2003110047A JP2001300764A JP2001300764A JP2003110047A JP 2003110047 A JP2003110047 A JP 2003110047A JP 2001300764 A JP2001300764 A JP 2001300764A JP 2001300764 A JP2001300764 A JP 2001300764A JP 2003110047 A JP2003110047 A JP 2003110047A
Authority
JP
Japan
Prior art keywords
wiring layer
conductor
wiring
wiring board
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001300764A
Other languages
English (en)
Other versions
JP3825293B2 (ja
Inventor
Masanao Kabumoto
正尚 株元
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP2001300764A priority Critical patent/JP3825293B2/ja
Publication of JP2003110047A publication Critical patent/JP2003110047A/ja
Application granted granted Critical
Publication of JP3825293B2 publication Critical patent/JP3825293B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation

Landscapes

  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Structure Of Printed Boards (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

(57)【要約】 【課題】 高密度実装されかつ高速で動作する半導体素
子を搭載する多層配線基板において、同時スイッチング
ノイズが増大し、不良品が発生する。 【解決手段】 複数の絶縁層2a〜2eと配線層4〜6
とが順次積層されて成る絶縁基板2の上面に半導体素子
9の接続用電極8が、下面に半導体素子9に電源供給す
るための外部電極7が設けられ、内部に配線層4〜6,
23に設けられた開口部21を貫通して複数の貫通導体20が
形成されており、隣接する開口部21の平面形状および貫
通導体20の断面形状がそれぞれ多角形状であるととも
に、これら開口部21および貫通導体20を多角形状の対向
する辺が平行となるように配列した多層配線基板であ
る。配線層23における電流経路22を確保しつつ貫通導体
20の断面積を大きくすることでインダクタンス成分を低
減することができる。

Description

【発明の詳細な説明】 【0001】 【発明の属する技術分野】本発明は半導体素子を収納す
るための半導体素子収納用パッケージあるいは半導体素
子や電子部品が搭載される電子回路基板等に使用される
多層配線基板に関し、特に高速で動作する半導体素子を
収納または搭載するのに好適な配線構造を有する多層配
線基板に関するものである。 【0002】 【従来の技術】従来、マイクロプロセッサやASIC
(Application Specific Integrated Circuit)等に代
表される半導体素子をはじめとする電子部品が搭載さ
れ、電子回路基板等に使用される多層配線基板において
は、内部配線用の配線導体の形成にあたって、アルミナ
セラミックス等のセラミックスから成る絶縁層とタング
ステン(W)等の高融点金属から成る配線層とを交互に
積層して多層配線基板を形成していた。 【0003】一方、情報処理能力の向上の要求が高まる
中で、半導体素子の動作速度の高速化や同時スイッチン
グ数の増加が進み、内部配線用の配線導体のうち信号配
線には、特性インピーダンスの整合や信号配線間におけ
るクロストークノイズの低減等の電気特性の向上が求め
られてきた。そこで、このような要求に対応するために
信号配線の配線構造はストリップ線路構造とされ、信号
配線の上下に絶縁層を介して広面積の電源配線層もしく
は接地(グランド)配線層を形成していた。 【0004】しかしながら、このような多層配線基板で
は、絶縁層が比誘電率が10程度のアルミナセラミックス
等から成るために、信号配線間の電磁気的な結合が大き
くなることからクロストークノイズが増大し、その結
果、半導体素子の動作速度の高速化に対応できないとい
う問題点が発生してきた。 【0005】そこで、絶縁層を比誘電率が10程度である
アルミナセラミックスに代えて、比誘電率が3〜5と比
較的小さいガラスエポキシ樹脂基材やポリイミドまたは
エポキシ樹脂等の有機系材料を用いて形成し、この絶縁
層上にメッキ法,蒸着法またはスパッタリング法等によ
る薄膜形成技術を用いて銅(Cu)から成る内部配線用
導体膜を形成し、フォトリソグラフィ法やエッチング法
により微細なパターンの配線導体層を形成して、この絶
縁層と配線層とを交互に多層に積層することによって、
高密度,高機能でかつ半導体素子の高速動作が可能な多
層配線基板を作製することも行なわれている。 【0006】また、一方では半導体素子への電源供給に
関する問題点として、同時スイッチングノイズに関する
問題点が発生してきた。これは、半導体素子のスイッチ
ングに必要な電源電圧が、多層配線基板の外部から電源
配線層および接地配線層を通って供給されるため、電源
配線層および接地配線層のインダクタンス成分により半
導体素子のスイッチング動作が複数の信号配線で同時に
起きた場合に電源配線層および接地配線層にノイズが発
生するものである。この同時スイッチングノイズは、半
導体素子の同時スイッチング数,電源配線層および接地
配線層に流れ込む電流値の変化量,電源配線層および接
地配線層のインダクタンス成分に比例する。 【0007】このような問題点を解決するため、外部電
極から半導体素子までの電流経路を確保することによ
り、電源配線層および接地配線層のインダクタンス成分
を小さくし、同時スイッチングノイズを低減させること
が行なわれている。また、電源配線層および接地配線層
に接続された貫通導体のインダクタンス成分を低減する
ことによっても同時スイッチングノイズを低減させるこ
とができる。ここで、貫通導体のインダクタンス成分は
貫通導体の断面積に反比例するため、貫通導体の断面積
を大きくすることで、インダクタンス成分を低減させる
ことができる。また、貫通導体のインダクタンス成分
は、隣接の貫通導体との間の相互作用に反比例するた
め、貫通導体間の相互作用を大きくすることで、インダ
クタンス成分を低減させることができる。 【0008】一般的には、図4に従来の多層配線基板に
おける配線層の一例を要部平面図で示すように、電源配
線層もしくは接地配線層43に形成された複数の開口部41
を複数の貫通導体40の周囲に同心円状になるように形成
し、貫通導体40間に導体領域42を形成している。この場
合、外部電極より供給される電流は、複数の貫通導体40
間の導体領域42を通って最短経路で半導体素子に流れ込
むことができるため、電源配線層もしくは接地配線層43
のインダクタンス成分を低減することができる。 【0009】 【発明が解決しようとする課題】しかしながら、更なる
情報処理能力の向上とともに、携帯電話や情報端末等の
多層配線基板が利用されるシステム機器に対する小型化
の要求から、多層配線基板においてより一層の高密度化
が急激に進んできた。このため、多層配線基板に形成さ
れた複数の隣接する貫通導体の中心間距離が小さくなっ
たことから、その周囲の隣り合う開口部同士が重なり合
い、図5に従来の多層配線基板における配線層の他の例
を要部平面図で示すように、1つの帯状の開口部51の中
に複数の貫通導体50が形成された構造となることが多く
なってきた。このような帯状の開口部51は、隣接する貫
通導体50間に導体領域を形成できないため、半導体素子
と外部電極との間の電流の流れを遮断することとなり、
半導体素子から外部電極までの電流経路を長くすること
となる。そして、電流経路が長くなると電源配線層もし
くは接地配線層52のインダクタンス成分が大きくなり、
同時スイッチングノイズが増加し半導体素子が誤動作す
るという問題を発生させる。特に信号の周波数が1GH
z以上の高速で動作する半導体素子を搭載した場合に、
この同時スイッチングノイズの問題が顕著に発生してく
る。 【0010】これに対し、図6に従来の多層配線基板に
おける配線層のさらに他の例を要部平面図で示すよう
に、貫通導体60の開口部61の開口径を小さくして隣り合
う開口部61同士が重なり合わないように形成し、貫通導
体60間に導体領域62を形成すると、半導体素子から外部
電極までの電流経路が確保され、電源配線層もしくは接
地配線層63のインダクタンス成分の低減が可能となる。
しかし、このような例においても、加工技術の限界か
ら、本来電気的に絶縁されるべき貫通導体60と導体領域
62が電気的に接触し、不良品が発生してしまうという問
題点があった。 【0011】さらにまた、図7に従来の多層配線基板に
おける配線層のさらに他の例を要部平面図で示すよう
に、開口部71の開口径を小さくすると同時に貫通導体70
の断面積も小さくして、貫通導体70と導体領域72との電
気的接触を防止した場合には不良品の発生を低減できる
ようになる。しかし、このような例では、貫通導体70の
断面積を小さくしたために貫通導体70のインダクタンス
成分が増大し、多層配線基板の電気特性が劣化すること
となるという問題点があった。 【0012】本発明は上記問題点を解決すべく完成され
たものであり、その目的は、同時スイッチングノイズを
低減するとともに不良品の発生を防止することができ
る、高速で動作する半導体素子等の電子部品を搭載する
電子回路基板等に好適な多層配線基板を提供することに
ある。 【0013】 【課題を解決するための手段】本発明の多層配線基板
は、複数の絶縁層と配線層とが順次積層されて成る絶縁
基板の上面に半導体素子の電極が接続される接続用電極
が、下面に前記半導体素子に電源供給するための外部電
極が設けられ、内部に前記配線層に設けられた開口部を
貫通してその上下の前記配線層同士を電気的に接続する
複数の貫通導体が形成された多層配線基板であって、隣
接する前記開口部の平面形状およびこの開口部を貫通す
る貫通導体の断面形状がそれぞれ多角形状であるととも
に、これら開口部および貫通導体が前記多角形状の対向
する辺が平行となるようにして配列されていることを特
徴とするものである。 【0014】本発明の多層配線基板によれば、配線層に
設けられた複数の開口部およびこれを貫通する貫通導体
のうち隣接する開口部の平面形状およびこの開口部を貫
通する貫通導体の断面形状をそれぞれ多角形状にしたこ
とから、隣接する貫通導体の中心間距離が小さくなった
場合でも、断面形状が円形のものよりも貫通導体の断面
積を大きく取ることができることから、貫通導体のイン
ダクタンス成分を低減することができる。なお、本発明
の多層配線基板において隣接する開口部の平面形状およ
び貫通導体の断面形状がそれぞれ多角形状であるという
ことは、開口部と貫通導体とが異なる多角形状であるこ
とをいうのではなく、両者が相似の多角形状であること
をいうものである。 【0015】また、本発明の多層配線基板によれば、隣
接する開口部および貫通導体がそれぞれ多角形状の対向
する辺が平行となるように配列されていることから、断
面形状が円形のものよりも貫通導体間の結合面積を大き
くすることができるため、貫通導体間の相互作用を大き
くすることができ、貫通導体のインダクタンス成分を低
減することができる。 【0016】 【発明の実施の形態】以下、本発明の多層配線基板につ
いて添付図面に基づき詳細に説明する。 【0017】図1は本発明の多層配線基板の実施の形態
の一例を示す断面図である。図1において、1は多層配
線基板、2は絶縁基板であり、絶縁基板2は複数の絶縁
層2a〜2eが積層されて形成されている。この例の多
層配線基板1においては、絶縁層2a〜2eは同じ比誘
電率を有する絶縁材料で形成されている。絶縁層2d上
には複数の信号配線から成る信号配線群3が形成され、
絶縁層2cおよび2e上には信号配線群3に対向させて
広面積の配線層としての電源配線層もしくは接地配線層
5および6が形成されており、信号配線群3はストリッ
プ線路構造を有している。 【0018】このように信号配線群3に対向して広面積
の電源配線層もしくは接地配線層5および6を形成する
と、信号配線間の電磁気的な結合が小さくなることか
ら、信号配線間に生じるクロストークノイズを低減する
ことができる。また、信号配線の配線幅および信号配線
群3と電源配線層もしくは接地配線層5および6との間
に介在する絶縁層2cおよび2dの厚みを適宜設定する
ことで、信号配線群3の特性インピーダンスを任意の値
に設定することができ、良好な伝送特性を有する信号配
線を形成することが可能となる。信号配線群3の特性イ
ンピーダンスは、一般的には50Ωに設定される場合が多
い。 【0019】なお、信号配線群3に含まれる複数の信号
配線は、それぞれ異なる電気信号を伝送するものとして
もよい。 【0020】この例では、多層配線基板1の上面にはマ
イクロプロセッサやASIC等の半導体素子9が搭載さ
れ、錫鉛合金(Sn−Pb)等の半田や金(Au)等か
ら成る導体バンプ10および半導体素子9の電極を接続す
るための接続用電極8を介して多層配線基板1と電気的
に接続されている。また、多層配線基板1の半導体素子
9を搭載する上面と反対側の下面には半導体素子9に電
源供給を行なうための外部電極7を有している。 【0021】また図2は、本発明の多層配線基板の実施
の形態の一例における配線層の一例を示す要部平面図で
ある。図2に示す例では、隣接する貫通導体20を断面形
状が一辺Aの正方形状であるものに形成するとともにそ
の周囲の配線層23に設けた開口部21も平面形状が正方形
状であるものに形成したことから、従来のように貫通導
体20を断面形状が直径Aの円形状に形成した場合と比べ
て断面積を大きくすることができ、貫通導体20のインダ
クタンス成分を低減することができる。さらに、これら
隣接した貫通導体20および開口部21は、その断面形状お
よび平面形状の多角形状の対向する辺がほぼ平行となる
ようにして、この例では1列に配列させており、このよ
うに多角形状の対向する辺が平行となるように配列させ
ることで、貫通導体20間の結合面積を大きくすることが
できるため、貫通導体20間の相互作用を大きくすること
ができ、それにより、貫通導体のインダクタンス成分の
低減ができ、同時スイッチングノイズを低減することが
できる。 【0022】また、図1に示す例では、配線層としての
電源配線層もしくは接地配線層4および5により、多層
配線基板1内に1個の内蔵キャパシタが形成されてい
る。このとき、電源配線層もしくは接地配線層4および
5は異なる機能の配線層を形成する。つまり、電源配線
層もしくは接地配線層4が電源配線層の場合、電源配線
層もしくは接地配線層5は接地配線層であり、電源配線
層もしくは接地配線層4が接地配線層の場合、電源配線
層もしくは接地配線層5は電源配線層である。 【0023】本発明の多層配線基板1においては、同様
の配線構造をさらに多層に積層して多層配線基板を構成
してもよい。 【0024】また、信号配線3の構造は、信号配線3に
対向して形成された電源配線層もしくは接地配線層5,
6を有するストリップ線路構造の他、同一面内で信号配
線に隣接して電源配線層もしくは接地配線層を形成した
コプレーナ線路構造であってもよく、種々の構造を多層
配線基板に要求される仕様等に応じて適宜選択して用い
ることができる。 【0025】また、チップ抵抗,薄膜抵抗,コイルイン
ダクタ,ロスインダクタ,チップコンデンサまたは電解
コンデンサ等といったものを取着して多層配線基板1を
構成してもよい。 【0026】また、各絶縁層2a〜2eの平面視におけ
る形状は、正方形状,長方形状,菱形状,六角形状また
は八角形状等の形状であってもよい。 【0027】そして、このような本発明の多層配線基板
1は、半導体素子収納用パッケージ等の電子部品収納用
パッケージや電子部品搭載用基板、多数の半導体素子が
搭載されるいわゆるマルチチップモジュールやマルチチ
ップパッケージ、あるいはマザーボード等として使用さ
れる。 【0028】なお、本発明の多層配線基板における貫通
導体の断面形状および開口部の平面形状は、多角形状と
して図2に示した正方形状の他に、三角形状,長方形
状,菱形状,六角形状または八角形状等に適宜設定する
ことができる。 【0029】例えば、図3に本発明の多層配線基板の実
施の形態の他の例を要部平面図で示すように、隣接する
貫通導体30の断面形状およびその周囲の配線層33に設け
た開口部31の平面形状をそれぞれ六角形状として形成
し、これらを六角形状の対向する辺が平行となるように
配列してもよい。この例では、隣接する開口部31および
貫通導体30を1列に配列した例ではなく、六角形状の対
向する辺が平行となるように二次元的に密集させて配列
した例を示している。このように、隣接する開口部31の
平面形状および貫通導体30の断面形状をそれぞれ多角形
状とするとともに、多角形状の対向する辺が平行となる
ように配列することによって、開口部31および貫通導体
30を密集させて配列したときにも、配線層33における開
口部31間の電流経路32を確保しつつ貫通導体30の断面積
を大きくすることができ、さらに貫通導体30間の結合面
積を大きくすることができるため、高密度配線を可能と
しつつ効率的に貫通導体30のインダクタンス成分を低減
することができ、さらに、配線層33についても効果的に
インダクタンス成分を低減することができる。 【0030】本発明の多層配線基板において、各絶縁層
は、例えばセラミックグリーンシート積層法によって、
酸化アルミニウム質焼結体,窒化アルミニウム質焼結
体,炭化珪素質焼結体,窒化珪素質焼結体,ムライト質
焼結体またはガラスセラミックス焼結体等の無機絶縁材
料を使用して、あるいはポリイミド,エポキシ樹脂,フ
ッ素樹脂,ポリノルボルネンまたはベンゾシクロブテン
等の有機絶縁材料を使用して、あるいはセラミックス粉
末等の無機絶縁物粉末をエポキシ樹脂等の熱硬化性樹脂
で結合して成る複合絶縁材料などの電気絶縁材料を使用
して形成される。 【0031】これらの絶縁層は以下のようにして作製さ
れる。例えば酸化アルミニウム質焼結体から成る場合で
あれば、まず、酸化アルミニウム,酸化珪素,酸化カル
シウムまたは酸化マグネシウム等の原料粉末に適当な有
機バインダ,溶剤等を添加混合して泥漿状となすととも
に、これを従来周知のドクターブレード法を採用してシ
ート状となすことによってセラミックグリーンシートを
得る。そして、各配線導体層と成る金属ペーストを所定
のパターンに印刷塗布して上下に積層し、最後にこの積
層体を還元雰囲気中、約1600℃の温度で焼成することに
よって製作される。 【0032】また、例えばエポキシ樹脂から成る場合で
あれば、一般に酸化アルミニウム質焼結体から成るセラ
ミックスやガラス繊維を織り込んだ布にエポキシ樹脂を
含浸させて形成されるガラスエポキシ樹脂等から成る絶
縁層の上面に、有機樹脂前駆体をスピンコート法もしく
はカーテンコート法等の塗布技術により被着させ、これ
を熱硬化処理することによって形成されるエポキシ樹脂
等の有機樹脂から成る絶縁層と、銅を無電解めっき法や
蒸着法等の薄膜形成技術およびフォトリソグラフィ技術
を採用することによって形成される薄膜配線導体層とを
交互に積層し、約170℃程度の温度で加熱硬化すること
によって製作される。 【0033】これらの絶縁層の厚みとしては、使用する
材料の特性に応じて、要求される仕様に対応する機械的
強度や電気的特性等の条件を満たすように適宣設定され
る。 【0034】また、各配線層は、例えばタングステン
(W),モリブデン(Mo),モリブデンマンガン(M
o−Mn),銅(Cu),銀(Ag)または銀パラジウ
ム(Ag−Pd)等の金属粉末メタライズ、あるいは銅
(Cu),銀(Ag),ニッケル(Ni),クロム(C
r),チタン(Ti),金(Au)またはニオブ(N
b)やそれらの合金等の金属材料の薄膜等により形成す
ればよい。 【0035】具体的には例えばWの金属粉末メタライズ
で形成する場合は、W粉末に適当な有機バインダ,溶剤
等を添加混合して得た金属ペーストを絶縁層と成るセラ
ミックグリーンシートに所定のパターンに印刷塗布し、
これをセラミックグリーンシートの積層体とともに焼成
することによって形成することができる。 【0036】他方、例えば金属材料の薄膜で形成する場
合は、スパッタリング法,真空蒸着法またはメッキ法に
より金属膜を形成した後、フォトリソグラフィ法により
所定の配線パターンに形成することができる。 【0037】なお、本発明は上記の実施の形態の例に限
定されるものではなく、本発明の要旨を逸脱しない範囲
で種々の変更を行なうことは何ら差し支えない。例え
ば、配線層に形成される開口部の平面形状および貫通導
体の断面形状を、隣接して配列されないものについて
は、円形状としてもよい。さらに、電源配線層もしくは
接地配線層となる配線層の導体形状を、広面積のいわゆ
るベタパターン状の他に、多数の開口部を有する、いわ
ゆるメッシュ形状としてもよい。 【0038】 【発明の効果】本発明の多層配線基板は、複数の絶縁層
と配線層とが順次積層されて成る絶縁基板の上面に半導
体素子の電極が接続される接続用電極が、下面に前記半
導体素子に電源供給するための外部電極が設けられ、内
部に前記配線層に設けられた開口部を貫通してその上下
の前記配線層同士を電気的に接続する複数の貫通導体が
形成された多層配線基板であって、隣接する前記開口部
の平面形状およびこの開口部を貫通する貫通導体の断面
形状がそれぞれ多角形状であるとともに、これら開口部
および貫通導体が前記多角形状の対向する辺が平行とな
るように配列されているものとしたことから、隣接する
貫通導体の中心間距離が小さくなった場合でも、断面形
状が円形のものよりも貫通導体の断面積を大きく取るこ
とができることから、貫通導体のインダクタンス成分を
低減することができる。 【0039】また、本発明の多層配線基板によれば、隣
接する開口部および貫通導体がそれぞれ多角形状の対向
する辺が平行となるように配列されていることから、断
面形状が円形のものよりも貫通導体間の結合面積を大き
くすることができるため、貫通導体間の相互作用を大き
くすることができ、貫通導体のインダクタンス成分を低
減することができる。 【0040】以上の結果、本発明によれば、同時スイッ
チングノイズを低減するとともに不良品の発生を防止す
ることができる、高速で動作する半導体素子等の電子部
品を搭載する電子回路基板等に好適な多層配線基板を提
供することができた。
【図面の簡単な説明】 【図1】本発明の多層配線基板の実施の形態の一例を示
す断面図である。 【図2】本発明の多層配線基板における配線層の一例を
示す要部平面図である。 【図3】本発明の多層配線基板における配線層の他の例
を示す要部平面図である。 【図4】従来の多層配線基板における配線層の一例を示
す要部平面図である。 【図5】従来の多層配線基板における配線層の他の例を
示す要部平面図である。 【図6】従来の多層配線基板における配線層のさらに他
の例を示す要部平面図である。 【図7】従来の多層配線基板における配線層のさらに他
の例を示す要部平面図である。 【符号の説明】 1:多層配線基板 2:絶縁基板 2a〜2e:絶縁層 3:信号配線 4〜6、23、33:配線層(電源配線層もしくは接地配線
層) 7:外部電極 8:接続用電極 9:半導体素子 20、30:貫通導体 21、31:開口部 22、32:導体領域 A:貫通導体の断面形状の辺の大きさ
フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 23/12 N

Claims (1)

  1. 【特許請求の範囲】 【請求項1】 複数の絶縁層と配線層とが順次積層され
    て成る絶縁基板の上面に半導体素子の電極が接続される
    接続用電極が、下面に前記半導体素子に電源供給するた
    めの外部電極が設けられ、内部に前記配線層に設けられ
    た開口部を貫通してその上下の前記配線層同士を電気的
    に接続する複数の貫通導体が形成された多層配線基板で
    あって、隣接する前記開口部の平面形状およびこの開口
    部を貫通する貫通導体の断面形状がそれぞれ多角形状で
    あるとともに、これら開口部および貫通導体が前記多角
    形状の対向する辺が平行となるようにして配列されてい
    ることを特徴とする多層配線基板。
JP2001300764A 2001-09-28 2001-09-28 多層配線基板 Expired - Fee Related JP3825293B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001300764A JP3825293B2 (ja) 2001-09-28 2001-09-28 多層配線基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001300764A JP3825293B2 (ja) 2001-09-28 2001-09-28 多層配線基板

Publications (2)

Publication Number Publication Date
JP2003110047A true JP2003110047A (ja) 2003-04-11
JP3825293B2 JP3825293B2 (ja) 2006-09-27

Family

ID=19121292

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001300764A Expired - Fee Related JP3825293B2 (ja) 2001-09-28 2001-09-28 多層配線基板

Country Status (1)

Country Link
JP (1) JP3825293B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010183084A (ja) * 2009-02-06 2010-08-19 Imbera Electronics Oy Emi保護を備えた電子モジュール
JP2015094783A (ja) * 2013-11-08 2015-05-18 日本電信電話株式会社 配線基板
WO2022176184A1 (ja) * 2021-02-22 2022-08-25 株式会社メイコー プリント基板

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010183084A (ja) * 2009-02-06 2010-08-19 Imbera Electronics Oy Emi保護を備えた電子モジュール
JP2015094783A (ja) * 2013-11-08 2015-05-18 日本電信電話株式会社 配線基板
WO2022176184A1 (ja) * 2021-02-22 2022-08-25 株式会社メイコー プリント基板

Also Published As

Publication number Publication date
JP3825293B2 (ja) 2006-09-27

Similar Documents

Publication Publication Date Title
JP2005243864A (ja) 配線基板
JP3914731B2 (ja) 多層配線基板
JP3825324B2 (ja) 多層配線基板
JP2002158448A (ja) 多層配線基板
JP3798959B2 (ja) 多層配線基板
JP3825293B2 (ja) 多層配線基板
JP4373752B2 (ja) 配線基板
JP2004289094A (ja) 配線基板
JP2002217545A (ja) 多層配線基板
JP4349827B2 (ja) 配線基板
JP2007200971A (ja) 多層配線基板
JP3792472B2 (ja) 多層配線基板
JP3792483B2 (ja) 多層配線基板
JP2005159080A (ja) 配線基板
JP2004253746A (ja) 配線基板
JP3692254B2 (ja) 多層配線基板
JP2003204165A (ja) 多層配線基板
JP3754865B2 (ja) 多層配線基板
JP2003086954A (ja) 多層配線基板
JP3990577B2 (ja) 多層配線基板
JP2002033582A (ja) 多層配線基板
JP2009088153A (ja) 多層配線基板および電子装置
JP2002093940A (ja) 多層配線基板
JP3754864B2 (ja) 多層配線基板
JP2002093941A (ja) 多層配線基板

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050602

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060314

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060511

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060606

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060629

R150 Certificate of patent (=grant) or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090707

Year of fee payment: 3

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100707

Year of fee payment: 4

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100707

Year of fee payment: 4

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110707

Year of fee payment: 5

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120707

Year of fee payment: 6

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120707

Year of fee payment: 6

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130707

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees