JP2003084860A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2003084860A JP2003084860A JP2001275822A JP2001275822A JP2003084860A JP 2003084860 A JP2003084860 A JP 2003084860A JP 2001275822 A JP2001275822 A JP 2001275822A JP 2001275822 A JP2001275822 A JP 2001275822A JP 2003084860 A JP2003084860 A JP 2003084860A
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Abstract
(57)【要約】
【課題】 出力信号の出力タイミングに対して、周囲温
度やプロセス等のばらつきによる影響を小さく抑えて、
それらのバラツキに対する出力信号の出力タイミングの
精度を向上することができ、安定したＡＣタイミングで
外部に信号を供給することができる半導体集積回路を提
供する。 【解決手段】 ＬＳＩ外部より入力されたオリジナルク
ロック信号（ＣＬＫ）をもとに、クロック遅延調整回路
４で遅延調整されたクロック信号（ＣＬＫＡＡ）に同期
してＬＳＩ内部で生成されたＬＳＩ外部への出力信号
（ＯＵＴＳＩＧＡ１）を、ＬＳＩ外部から入力されたオ
リジナルクロック信号（ＣＬＫ）もしくはその反転信号
（ＮＣＬＫＡ）に同期したタイミングでラッチ動作する
フリップフロップ回路１４で受けてから、その信号（Ｏ
ＵＴＳＩＧＡ２）を出力信号（ＯＵＴＳＩＧＡ）として
ＬＳＩ外部に出力する。
度やプロセス等のばらつきによる影響を小さく抑えて、
それらのバラツキに対する出力信号の出力タイミングの
精度を向上することができ、安定したＡＣタイミングで
外部に信号を供給することができる半導体集積回路を提
供する。 【解決手段】 ＬＳＩ外部より入力されたオリジナルク
ロック信号（ＣＬＫ）をもとに、クロック遅延調整回路
４で遅延調整されたクロック信号（ＣＬＫＡＡ）に同期
してＬＳＩ内部で生成されたＬＳＩ外部への出力信号
（ＯＵＴＳＩＧＡ１）を、ＬＳＩ外部から入力されたオ
リジナルクロック信号（ＣＬＫ）もしくはその反転信号
（ＮＣＬＫＡ）に同期したタイミングでラッチ動作する
フリップフロップ回路１４で受けてから、その信号（Ｏ
ＵＴＳＩＧＡ２）を出力信号（ＯＵＴＳＩＧＡ）として
ＬＳＩ外部に出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、大規模に構成さ
れ、かつクロック信号に基づいて高速動作が可能な半導
体集積回路に関するものである。
れ、かつクロック信号に基づいて高速動作が可能な半導
体集積回路に関するものである。
【０００２】
【従来の技術】従来から、大規模に構成され、かつクロ
ック信号に基づいて高速動作が可能な半導体集積回路が
多く開発設計されている。
ック信号に基づいて高速動作が可能な半導体集積回路が
多く開発設計されている。
【０００３】その１つとして、内部に複数存在する動作
タイミングの基準とするため外部から入力されるオリジ
ナルクロック信号に対して、遅延調整して内部生成した
クロック信号を、複数のフリップフロップ回路に供給す
るクロック遅延調整回路を有し、オリジナルクロック信
号に基づきクロック遅延調整回路および複数のフリップ
フロップ回路を介して生成した出力信号を、外部に供給
する半導体集積回路がある。
タイミングの基準とするため外部から入力されるオリジ
ナルクロック信号に対して、遅延調整して内部生成した
クロック信号を、複数のフリップフロップ回路に供給す
るクロック遅延調整回路を有し、オリジナルクロック信
号に基づきクロック遅延調整回路および複数のフリップ
フロップ回路を介して生成した出力信号を、外部に供給
する半導体集積回路がある。
【０００４】以上のように、クロック遅延調整回路を有
する従来の半導体集積回路について、以下に説明する。
図３は従来の半導体集積回路の構成を示すブロック図で
ある。この半導体集積回路（以下、ＬＳＩと略記する）
においては、図３に示すように、外部より入力されたオ
リジナルクロック信号（ＣＬＫ）がＰＬＬ１に入力さ
れ、ＰＬＬ１からＰＬＬ出力クロック信号（ＰＬＬＣＬ
Ｋ）が出力され、クロック分周回路２に接続される。
する従来の半導体集積回路について、以下に説明する。
図３は従来の半導体集積回路の構成を示すブロック図で
ある。この半導体集積回路（以下、ＬＳＩと略記する）
においては、図３に示すように、外部より入力されたオ
リジナルクロック信号（ＣＬＫ）がＰＬＬ１に入力さ
れ、ＰＬＬ１からＰＬＬ出力クロック信号（ＰＬＬＣＬ
Ｋ）が出力され、クロック分周回路２に接続される。
【０００５】クロック分周回路２により内部クロック信
号Ａ（ＣＬＫＡ）と内部クロック信号Ｂ（ＣＬＫＢ）が
出力され、内部クロック信号Ａ（ＣＬＫＡ）は第一内部
回路３内の第一クロック遅延調整回路４に接続され、内
部クロック信号Ｂ（ＣＬＫＢ）は第二内部回路５内の第
二クロック遅延調整回路６に接続される。第一クロック
遅延調整回路４の出力クロック信号（ＣＬＫＡＡ）およ
び第二クロック遅延調整回路６の出力クロック信号（Ｃ
ＬＫＢＢ）は、それぞれ第一内部回路３および第二内部
回路５内にある全てのフリップフロップ回路に接続され
ている。
号Ａ（ＣＬＫＡ）と内部クロック信号Ｂ（ＣＬＫＢ）が
出力され、内部クロック信号Ａ（ＣＬＫＡ）は第一内部
回路３内の第一クロック遅延調整回路４に接続され、内
部クロック信号Ｂ（ＣＬＫＢ）は第二内部回路５内の第
二クロック遅延調整回路６に接続される。第一クロック
遅延調整回路４の出力クロック信号（ＣＬＫＡＡ）およ
び第二クロック遅延調整回路６の出力クロック信号（Ｃ
ＬＫＢＢ）は、それぞれ第一内部回路３および第二内部
回路５内にある全てのフリップフロップ回路に接続され
ている。
【０００６】そして、第一内部回路３内にある第一外部
出力信号生成回路７内のフリップフロップ回路８の出力
信号Ａ（ＯＵＴＳＩＧＡ１）が、第一出力端子セル９に
接続され、第二内部回路５内にある第二外部出力信号生
成回路１０内のフリップフロップ回路１１の出力信号Ｂ
（ＯＵＴＳＩＧＢ１）が、第二出力端子セル１２に接続
される。
出力信号生成回路７内のフリップフロップ回路８の出力
信号Ａ（ＯＵＴＳＩＧＡ１）が、第一出力端子セル９に
接続され、第二内部回路５内にある第二外部出力信号生
成回路１０内のフリップフロップ回路１１の出力信号Ｂ
（ＯＵＴＳＩＧＢ１）が、第二出力端子セル１２に接続
される。
【０００７】このようにして、フリップフロップ回路８
からの出力信号Ａ（ＯＵＴＳＩＧＡ１）が第一出力端子
セル９から外部出力信号Ａ（ＯＵＴＳＩＧＡ）として出
力され、フリップフロップ回路１１からの出力信号Ｂ
（ＯＵＴＳＩＧＢ１）が第二出力端子セル１２から外部
出力信号Ｂ（ＯＵＴＳＩＧＢ）として出力される。
からの出力信号Ａ（ＯＵＴＳＩＧＡ１）が第一出力端子
セル９から外部出力信号Ａ（ＯＵＴＳＩＧＡ）として出
力され、フリップフロップ回路１１からの出力信号Ｂ
（ＯＵＴＳＩＧＢ１）が第二出力端子セル１２から外部
出力信号Ｂ（ＯＵＴＳＩＧＢ）として出力される。
【０００８】以上のように構成された半導体集積回路に
ついて、その動作を以下に説明する。外部より入力され
たオリジナルクロック信号（ＣＬＫ）は、ＰＬＬ１にて
ＬＳＩ内部に必要なクロック周波数の最小公倍数周波数
のＰＬＬ出力クロック信号（ＰＬＬＣＬＫ）として出力
され、クロック分周回路２にて内部回路に必要なクロッ
ク周波数に分周される。
ついて、その動作を以下に説明する。外部より入力され
たオリジナルクロック信号（ＣＬＫ）は、ＰＬＬ１にて
ＬＳＩ内部に必要なクロック周波数の最小公倍数周波数
のＰＬＬ出力クロック信号（ＰＬＬＣＬＫ）として出力
され、クロック分周回路２にて内部回路に必要なクロッ
ク周波数に分周される。
【０００９】そして、クロック分周回路２にて生成され
た第一内部クロック信号Ａ（ＣＬＫＡ）は、第一内部回
路３に入力され、第一クロック遅延調整回路４にて、第
一内部回路３内にある全てのフリップフロップ回路に供
給されるクロック信号の遅延値が一致するように、遅延
ゲートを用いて各遅延量が調整される。
た第一内部クロック信号Ａ（ＣＬＫＡ）は、第一内部回
路３に入力され、第一クロック遅延調整回路４にて、第
一内部回路３内にある全てのフリップフロップ回路に供
給されるクロック信号の遅延値が一致するように、遅延
ゲートを用いて各遅延量が調整される。
【００１０】また、クロック分周回路２にて生成された
第二内部クロック信号Ｂ（ＣＬＫＢ）も同様に、第二内
部回路５に入力され、第二クロック遅延調整回路６に
て、第二内部回路５内にある全てのフリップフロップ回
路に供給されるクロック信号の遅延値が一致するよう
に、遅延ゲートを用いて各遅延量が調整される。
第二内部クロック信号Ｂ（ＣＬＫＢ）も同様に、第二内
部回路５に入力され、第二クロック遅延調整回路６に
て、第二内部回路５内にある全てのフリップフロップ回
路に供給されるクロック信号の遅延値が一致するよう
に、遅延ゲートを用いて各遅延量が調整される。
【００１１】そして、ＬＳＩ外部へ出力される出力信号
Ａ（ＯＵＴＳＩＧＡ１）や出力信号Ｂ（ＯＵＴＳＩＧＢ
１）においても、同様に、出力信号Ａ（ＯＵＴＳＩＧＡ
１）は、第一外部出力信号生成回路７内のフリップフロ
ップ回路８から、第一クロック遅延調整回路４にて遅延
調整した内部クロック信号ＡＡ（ＣＬＫＡＡ）に同期し
て、第一出力端子セル９に入力され、出力信号Ｂ（ＯＵ
ＴＳＩＧＢ１）は、第二外部出力信号生成回路１０内の
フリップフロップ回路１１から、第二クロック遅延調整
回路６にて遅延調整した内部クロック信号ＢＢ（ＣＬＫ
ＢＢ）に同期して、第二出力端子セル１２に入力され
る。
Ａ（ＯＵＴＳＩＧＡ１）や出力信号Ｂ（ＯＵＴＳＩＧＢ
１）においても、同様に、出力信号Ａ（ＯＵＴＳＩＧＡ
１）は、第一外部出力信号生成回路７内のフリップフロ
ップ回路８から、第一クロック遅延調整回路４にて遅延
調整した内部クロック信号ＡＡ（ＣＬＫＡＡ）に同期し
て、第一出力端子セル９に入力され、出力信号Ｂ（ＯＵ
ＴＳＩＧＢ１）は、第二外部出力信号生成回路１０内の
フリップフロップ回路１１から、第二クロック遅延調整
回路６にて遅延調整した内部クロック信号ＢＢ（ＣＬＫ
ＢＢ）に同期して、第二出力端子セル１２に入力され
る。
【００１２】そして、出力信号Ａ（ＯＵＴＳＩＧＡ１）
は第一出力端子セル９から外部出力信号Ａ（ＯＵＴＳＩ
ＧＡ）として、出力信号Ｂ（ＯＵＴＳＩＧＢ１）は第二
出力端子セル１２から外部出力信号Ｂ（ＯＵＴＳＩＧ
Ｂ）として、それぞれＬＳＩ外部に出力される。
は第一出力端子セル９から外部出力信号Ａ（ＯＵＴＳＩ
ＧＡ）として、出力信号Ｂ（ＯＵＴＳＩＧＢ１）は第二
出力端子セル１２から外部出力信号Ｂ（ＯＵＴＳＩＧ
Ｂ）として、それぞれＬＳＩ外部に出力される。
【００１３】次に、従来の半導体集積回路の動作を、図
４を参照しながら、さらに説明する。図４は従来の半導
体集積回路の動作を示すタイミングチャートである。図
４において、ＣＬＫは外部から入力されるオリジナルク
ロック信号、ＰＬＬＣＬＫはＰＬＬ１から出力されるＰ
ＬＬ出力クロック信号、ＣＬＫＡはクロック分周回路２
より出力される第一内部回路３用の内部クロック信号Ａ
（ここではＰＬＬＣＬＫに対して１／２分周としてい
る）、ＣＬＫＢはクロック分周回路２より出力される第
二内部回路５用の内部クロック信号Ｂ（ここではＰＬＬ
ＣＬＫに対して１／６分周としている）である。
４を参照しながら、さらに説明する。図４は従来の半導
体集積回路の動作を示すタイミングチャートである。図
４において、ＣＬＫは外部から入力されるオリジナルク
ロック信号、ＰＬＬＣＬＫはＰＬＬ１から出力されるＰ
ＬＬ出力クロック信号、ＣＬＫＡはクロック分周回路２
より出力される第一内部回路３用の内部クロック信号Ａ
（ここではＰＬＬＣＬＫに対して１／２分周としてい
る）、ＣＬＫＢはクロック分周回路２より出力される第
二内部回路５用の内部クロック信号Ｂ（ここではＰＬＬ
ＣＬＫに対して１／６分周としている）である。
【００１４】ＣＬＫＡＡ（ベスト条件）は遅延条件が最
短ケースの第一外部出力信号生成回路７内のフリップフ
ロップ回路８に入力されるクロック信号、ＣＬＫＡＡ
（ワースト条件）は遅延条件が最長ケースの第一外部出
力信号生成回路７内のフリップフロップ回路８に入力さ
れるクロック信号である。
短ケースの第一外部出力信号生成回路７内のフリップフ
ロップ回路８に入力されるクロック信号、ＣＬＫＡＡ
（ワースト条件）は遅延条件が最長ケースの第一外部出
力信号生成回路７内のフリップフロップ回路８に入力さ
れるクロック信号である。
【００１５】ＣＬＫＢＢ（ベスト条件）は遅延条件が最
短ケースの第二外部出力信号生成回路１０内のフリップ
フロップ回路１１に入力されるクロック信号、ＣＬＫＢ
Ｂ（ワースト条件）は遅延条件が最長ケースの第二外部
出力信号生成回路１０内のフリップフロップ回路１１に
入力されるクロック信号である。
短ケースの第二外部出力信号生成回路１０内のフリップ
フロップ回路１１に入力されるクロック信号、ＣＬＫＢ
Ｂ（ワースト条件）は遅延条件が最長ケースの第二外部
出力信号生成回路１０内のフリップフロップ回路１１に
入力されるクロック信号である。
【００１６】ＯＵＴＳＩＧＡ（ベスト条件）は遅延条件
が最短ケースのＬＳＩ外部に出力される外部出力信号
Ａ、ＯＵＴＳＩＧＡ（ワースト条件）は遅延条件が最長
ケースのＬＳＩ外部に出力される外部出力信号Ａ、ＯＵ
ＴＳＩＧＢ（ベスト条件）は遅延条件が最短ケースのＬ
ＳＩ外部に出力される外部出力信号Ｂ、ＯＵＴＳＩＧＢ
（ワースト条件）は遅延条件が最長ケースのＬＳＩ外部
に出力される外部出力信号Ｂである。
が最短ケースのＬＳＩ外部に出力される外部出力信号
Ａ、ＯＵＴＳＩＧＡ（ワースト条件）は遅延条件が最長
ケースのＬＳＩ外部に出力される外部出力信号Ａ、ＯＵ
ＴＳＩＧＢ（ベスト条件）は遅延条件が最短ケースのＬ
ＳＩ外部に出力される外部出力信号Ｂ、ＯＵＴＳＩＧＢ
（ワースト条件）は遅延条件が最長ケースのＬＳＩ外部
に出力される外部出力信号Ｂである。
【００１７】ＤＥＬＡＹＡはオリジナルクロック信号に
対する外部出力信号Ａ（ＯＵＴＳＩＧＡ）の遅延量、Ｄ
ＥＬＡＹＢはオリジナルクロック信号に対する外部出力
信号Ｂ（ＯＵＴＳＩＧＢ）の遅延量であり、外部出力信
号Ａ（ＯＵＴＳＩＧＡ）及び外部出力信号Ｂ（ＯＵＴＳ
ＩＧＢ）は遅延条件の最大時と最小時とでの差が大き
く、クロックレートを超えてしまっている。
対する外部出力信号Ａ（ＯＵＴＳＩＧＡ）の遅延量、Ｄ
ＥＬＡＹＢはオリジナルクロック信号に対する外部出力
信号Ｂ（ＯＵＴＳＩＧＢ）の遅延量であり、外部出力信
号Ａ（ＯＵＴＳＩＧＡ）及び外部出力信号Ｂ（ＯＵＴＳ
ＩＧＢ）は遅延条件の最大時と最小時とでの差が大き
く、クロックレートを超えてしまっている。
【００１８】以上の半導体集積回路において、システム
ＬＳＩ化が進み、システムＬＳＩの設計において多クロ
ック設計が多くなり、ＬＳＩの規模も大変大きくなって
きているが、このような複雑なクロックで大規模なＬＳ
Ｉを動作させるには、クロック信号を正しくコントロー
ルし、同時に動作する回路内におけるクロックの動作タ
イミングを合わせることが重要であり、従来は、クロッ
ク信号の遅延を合わせるために遅延ゲートを用いて相対
的にクロックの遅延量を調整していた。
ＬＳＩ化が進み、システムＬＳＩの設計において多クロ
ック設計が多くなり、ＬＳＩの規模も大変大きくなって
きているが、このような複雑なクロックで大規模なＬＳ
Ｉを動作させるには、クロック信号を正しくコントロー
ルし、同時に動作する回路内におけるクロックの動作タ
イミングを合わせることが重要であり、従来は、クロッ
ク信号の遅延を合わせるために遅延ゲートを用いて相対
的にクロックの遅延量を調整していた。
【００１９】
【発明が解決しようとする課題】しかしながら上記のよ
うなクロック遅延調整回路を有する従来の半導体集積回
路においては、上述のような方法でクロック信号の遅延
量を調整すると、外部より入力されたクロック信号に対
してＬＳＩ内部で動作するタイミングが非常に遅れてし
まう。この遅れに対してクロック遅延調整するためには
遅延ゲートを多く挿入する必要があり、そのように遅延
ゲートが多く挿入されると、周囲温度やプロセス等のバ
ラツキを考慮した場合、動作条件によって、出力信号の
出力タイミングに大きくばらつきが発生してしまうとい
う問題点を有していた。
うなクロック遅延調整回路を有する従来の半導体集積回
路においては、上述のような方法でクロック信号の遅延
量を調整すると、外部より入力されたクロック信号に対
してＬＳＩ内部で動作するタイミングが非常に遅れてし
まう。この遅れに対してクロック遅延調整するためには
遅延ゲートを多く挿入する必要があり、そのように遅延
ゲートが多く挿入されると、周囲温度やプロセス等のバ
ラツキを考慮した場合、動作条件によって、出力信号の
出力タイミングに大きくばらつきが発生してしまうとい
う問題点を有していた。
【００２０】本発明は、上記従来の問題点を解決するも
ので、高速動作する場合にも、その動作による出力信号
の出力タイミングに対して、周囲温度やプロセス等のば
らつきによる影響を小さく抑えて、それらのバラツキに
対する出力信号の出力タイミングの精度を向上すること
ができ、安定したＡＣタイミングで外部に信号を供給す
ることができる半導体集積回路を提供する。
ので、高速動作する場合にも、その動作による出力信号
の出力タイミングに対して、周囲温度やプロセス等のば
らつきによる影響を小さく抑えて、それらのバラツキに
対する出力信号の出力タイミングの精度を向上すること
ができ、安定したＡＣタイミングで外部に信号を供給す
ることができる半導体集積回路を提供する。
【００２１】
【課題を解決するための手段】上記の課題を解決するた
めに本発明の半導体集積回路は、内部に複数存在する動
作タイミングの基準となる第１のクロック信号を遅延調
整して生成した第２のクロック信号を、複数のフリップ
フロップ回路に供給するクロック遅延調整回路を有し、
前記第１のクロック信号に基づき前記クロック遅延調整
回路および前記複数のフリップフロップ回路を介して生
成した出力信号を、外部に供給する半導体集積回路にお
いて、前記第１のクロック信号に対して前記クロック遅
延調整回路により遅延させた前記第２のクロック信号に
同期したタイミングで内部生成した信号を、前記第１の
クロック信号に同期したタイミングで動作するフリップ
フロップ回路によりラッチし、そのフリップフロップ回
路からの信号を前記出力信号とするＡＣタイミング調整
回路を設けた構成としたことを特徴とする。
めに本発明の半導体集積回路は、内部に複数存在する動
作タイミングの基準となる第１のクロック信号を遅延調
整して生成した第２のクロック信号を、複数のフリップ
フロップ回路に供給するクロック遅延調整回路を有し、
前記第１のクロック信号に基づき前記クロック遅延調整
回路および前記複数のフリップフロップ回路を介して生
成した出力信号を、外部に供給する半導体集積回路にお
いて、前記第１のクロック信号に対して前記クロック遅
延調整回路により遅延させた前記第２のクロック信号に
同期したタイミングで内部生成した信号を、前記第１の
クロック信号に同期したタイミングで動作するフリップ
フロップ回路によりラッチし、そのフリップフロップ回
路からの信号を前記出力信号とするＡＣタイミング調整
回路を設けた構成としたことを特徴とする。
【００２２】以上により、外部へ供給するために内部で
生成した出力信号として、ＡＣタイミング調整回路内の
フリップフロップ回路により、回路内の動作タイミング
の基準となる第１のクロック信号に同期したタイミング
で生成した信号を出力することができる。
生成した出力信号として、ＡＣタイミング調整回路内の
フリップフロップ回路により、回路内の動作タイミング
の基準となる第１のクロック信号に同期したタイミング
で生成した信号を出力することができる。
【００２３】
【発明の実施の形態】本発明の請求項１に記載の半導体
集積回路は、内部に複数存在する動作タイミングの基準
となる第１のクロック信号を遅延調整して生成した第２
のクロック信号を、複数のフリップフロップ回路に供給
するクロック遅延調整回路を有し、前記第１のクロック
信号に基づき前記クロック遅延調整回路および前記複数
のフリップフロップ回路を介して生成した出力信号を、
外部に供給する半導体集積回路において、前記第１のク
ロック信号に対して前記クロック遅延調整回路により遅
延させた前記第２のクロック信号に同期したタイミング
で内部生成した信号を、前記第１のクロック信号に同期
したタイミングで動作するフリップフロップ回路により
ラッチし、そのフリップフロップ回路からの信号を前記
出力信号とするＡＣタイミング調整回路を設けた構成と
する。
集積回路は、内部に複数存在する動作タイミングの基準
となる第１のクロック信号を遅延調整して生成した第２
のクロック信号を、複数のフリップフロップ回路に供給
するクロック遅延調整回路を有し、前記第１のクロック
信号に基づき前記クロック遅延調整回路および前記複数
のフリップフロップ回路を介して生成した出力信号を、
外部に供給する半導体集積回路において、前記第１のク
ロック信号に対して前記クロック遅延調整回路により遅
延させた前記第２のクロック信号に同期したタイミング
で内部生成した信号を、前記第１のクロック信号に同期
したタイミングで動作するフリップフロップ回路により
ラッチし、そのフリップフロップ回路からの信号を前記
出力信号とするＡＣタイミング調整回路を設けた構成と
する。
【００２４】請求項２に記載の半導体集積回路は、請求
項１に記載のＡＣタイミング調整回路を、ラッチ用のフ
リップフロップ回路がラッチ動作するタイミングとし
て、外部設定により、第１のクロック信号のタイミング
か前記第１のクロック信号の反転信号のタイミングかを
選択可能なように構成する。
項１に記載のＡＣタイミング調整回路を、ラッチ用のフ
リップフロップ回路がラッチ動作するタイミングとし
て、外部設定により、第１のクロック信号のタイミング
か前記第１のクロック信号の反転信号のタイミングかを
選択可能なように構成する。
【００２５】請求項３に記載の半導体集積回路は、請求
項１または請求項２に記載のＡＣタイミング調整回路
を、第１のクロック信号で動作するフリップフロップ回
路として、出力信号のグループ毎の分割に対応して、複
数のフリップフロップ回路を、それぞれ出力端子セルの
近傍に配置して構成する。
項１または請求項２に記載のＡＣタイミング調整回路
を、第１のクロック信号で動作するフリップフロップ回
路として、出力信号のグループ毎の分割に対応して、複
数のフリップフロップ回路を、それぞれ出力端子セルの
近傍に配置して構成する。
【００２６】これらの構成によると、外部へ供給するた
めに内部で生成した出力信号として、ＡＣタイミング調
整回路内のフリップフロップ回路により、回路内の動作
タイミングの基準となる第１のクロック信号に同期した
タイミングで生成した信号を出力する。
めに内部で生成した出力信号として、ＡＣタイミング調
整回路内のフリップフロップ回路により、回路内の動作
タイミングの基準となる第１のクロック信号に同期した
タイミングで生成した信号を出力する。
【００２７】以下、本発明の実施の形態を示す半導体集
積回路について、図面を参照しながら具体的に説明す
る。図１は本実施の形態の半導体集積回路の構成を示す
ブロック図である。図１に示すように、外部より入力さ
れたオリジナルクロック信号（ＣＬＫ）はＰＬＬ１に入
力され、ＰＬＬ１からＰＬＬ出力クロック信号（ＰＬＬ
ＣＬＫ）が出力され、クロック分周回路２に接続され
る。クロック分周回路２から内部クロック信号Ａ（ＣＬ
ＫＡ）と内部クロック信号Ｂ（ＣＬＫＢ）が出力され
る。内部クロック信号Ａ（ＣＬＫＡ）は第一内部回路３
内の第一クロック遅延調整回路４に接続され、内部クロ
ック信号Ｂ（ＣＬＫＢ）は第二内部回路５内の第二クロ
ック遅延調整回路６に接続される。
積回路について、図面を参照しながら具体的に説明す
る。図１は本実施の形態の半導体集積回路の構成を示す
ブロック図である。図１に示すように、外部より入力さ
れたオリジナルクロック信号（ＣＬＫ）はＰＬＬ１に入
力され、ＰＬＬ１からＰＬＬ出力クロック信号（ＰＬＬ
ＣＬＫ）が出力され、クロック分周回路２に接続され
る。クロック分周回路２から内部クロック信号Ａ（ＣＬ
ＫＡ）と内部クロック信号Ｂ（ＣＬＫＢ）が出力され
る。内部クロック信号Ａ（ＣＬＫＡ）は第一内部回路３
内の第一クロック遅延調整回路４に接続され、内部クロ
ック信号Ｂ（ＣＬＫＢ）は第二内部回路５内の第二クロ
ック遅延調整回路６に接続される。
【００２８】第一クロック遅延調整回路４の出力クロッ
ク信号（ＣＬＫＡＡ）および第二クロック遅延調整回路
６の出力クロック信号（ＣＬＫＢＢ）は、それぞれ第一
内部回路３および第二内部回路５内にある全てのフリッ
プフロップ回路に接続されている。そして、第一内部回
路３内にある第一外部出力信号生成回路７内のフリップ
フロップ回路８の出力信号Ａ（ＯＵＴＳＩＧＡ１）が、
第一ＡＣタイミング調整回路１３内のフリップフロップ
回路１４に接続され、第二内部回路５内にある第二外部
出力信号生成回路１０内のフリップフロップ回路１１の
出力信号Ｂ（ＯＵＴＳＩＧＢ１）が第二ＡＣタイミング
調整回路１５内のフリップフロップ回路１６に接続され
る。
ク信号（ＣＬＫＡＡ）および第二クロック遅延調整回路
６の出力クロック信号（ＣＬＫＢＢ）は、それぞれ第一
内部回路３および第二内部回路５内にある全てのフリッ
プフロップ回路に接続されている。そして、第一内部回
路３内にある第一外部出力信号生成回路７内のフリップ
フロップ回路８の出力信号Ａ（ＯＵＴＳＩＧＡ１）が、
第一ＡＣタイミング調整回路１３内のフリップフロップ
回路１４に接続され、第二内部回路５内にある第二外部
出力信号生成回路１０内のフリップフロップ回路１１の
出力信号Ｂ（ＯＵＴＳＩＧＢ１）が第二ＡＣタイミング
調整回路１５内のフリップフロップ回路１６に接続され
る。
【００２９】第一ＡＣタイミング調整回路１３内のフリ
ップフロップ回路１４の出力信号（ＯＵＴＳＩＧＡ２）
は第一出力端子セル９に接続され、第二ＡＣタイミング
調整回路１５内のフリップフロップ回路１６の出力信号
（ＯＵＴＳＩＧＢ２）が第二出力端子セル１２に接続さ
れる。このようにして、フリップフロップ回路１４から
の出力信号（ＯＵＴＳＩＧＡ２）は第一出力端子セル９
から外部出力信号Ａ（ＯＵＴＳＩＧＡ）として出力さ
れ、フリップフロップ回路１６からの出力信号（ＯＵＴ
ＳＩＧＢ２）は第二出力端子セル１２から外部出力信号
Ｂ（ＯＵＴＳＩＧＢ）として出力される。
ップフロップ回路１４の出力信号（ＯＵＴＳＩＧＡ２）
は第一出力端子セル９に接続され、第二ＡＣタイミング
調整回路１５内のフリップフロップ回路１６の出力信号
（ＯＵＴＳＩＧＢ２）が第二出力端子セル１２に接続さ
れる。このようにして、フリップフロップ回路１４から
の出力信号（ＯＵＴＳＩＧＡ２）は第一出力端子セル９
から外部出力信号Ａ（ＯＵＴＳＩＧＡ）として出力さ
れ、フリップフロップ回路１６からの出力信号（ＯＵＴ
ＳＩＧＢ２）は第二出力端子セル１２から外部出力信号
Ｂ（ＯＵＴＳＩＧＢ）として出力される。
【００３０】また、外部より入力されるオリジナルクロ
ック信号（ＣＬＫ）は第一ＡＣタイミング調整回路１３
内の第一反転回路１７と第一選択回路１８に接続され、
更にオリジナルクロック信号（ＣＬＫ）は第二ＡＣタイ
ミング調整回路１５内の第二反転回路１９と第二選択回
路２０にも接続される。そして、第一反転回路１７の出
力で反転クロック信号Ａ（ＮＣＬＫＡ）とレジスタ設定
回路２１の出力で出力選択信号Ａ（ＳＥＬＡ）は第一選
択回路１８に接続され、第二反転回路１９の出力で反転
クロック信号Ｂ（ＮＣＬＫＢ）とレジスタ設定回路２１
の出力で出力選択信号Ｂ（ＳＥＬＢ）は第二選択回路２
０に接続される。
ック信号（ＣＬＫ）は第一ＡＣタイミング調整回路１３
内の第一反転回路１７と第一選択回路１８に接続され、
更にオリジナルクロック信号（ＣＬＫ）は第二ＡＣタイ
ミング調整回路１５内の第二反転回路１９と第二選択回
路２０にも接続される。そして、第一反転回路１７の出
力で反転クロック信号Ａ（ＮＣＬＫＡ）とレジスタ設定
回路２１の出力で出力選択信号Ａ（ＳＥＬＡ）は第一選
択回路１８に接続され、第二反転回路１９の出力で反転
クロック信号Ｂ（ＮＣＬＫＢ）とレジスタ設定回路２１
の出力で出力選択信号Ｂ（ＳＥＬＢ）は第二選択回路２
０に接続される。
【００３１】第一選択回路１８の出力である第一出力ク
ロック信号（ＯＣＬＫＡ）は第一ＡＣタイミング調整回
路１３内のフリップフロップ回路１４のクロック入力に
接続され、第二選択回路２０の出力である第二出力クロ
ック信号（ＯＣＬＫＢ）は第二ＡＣタイミング調整回路
１５内のフリップフロップ回路１６のクロック入力に接
続される。
ロック信号（ＯＣＬＫＡ）は第一ＡＣタイミング調整回
路１３内のフリップフロップ回路１４のクロック入力に
接続され、第二選択回路２０の出力である第二出力クロ
ック信号（ＯＣＬＫＢ）は第二ＡＣタイミング調整回路
１５内のフリップフロップ回路１６のクロック入力に接
続される。
【００３２】さらに、外部出力信号（ＯＵＴＳＩＧＡ、
ＯＵＴＳＩＧＢ）は、ＢＵＳ信号群や出力信号が接続さ
れるＬＳＩなどのグループ毎に、ＡＣタイミング調整回
路をレイアウト設計上分割して配置できるように回路分
割、および出力端子のＰＩＮ配置を行い、分割されたグ
ループ毎に、ＡＣタイミング調整回路を出力端子近傍に
配置する。
ＯＵＴＳＩＧＢ）は、ＢＵＳ信号群や出力信号が接続さ
れるＬＳＩなどのグループ毎に、ＡＣタイミング調整回
路をレイアウト設計上分割して配置できるように回路分
割、および出力端子のＰＩＮ配置を行い、分割されたグ
ループ毎に、ＡＣタイミング調整回路を出力端子近傍に
配置する。
【００３３】以上のように構成された半導体集積回路に
ついて、その動作を以下に説明する。外部より入力され
たオリジナルクロック信号（ＣＬＫ）は、ＰＬＬ１にて
ＬＳＩ内部に必要なクロック周波数の最小公倍数周波数
のＰＬＬ出力クロック信号（ＰＬＬＣＬＫ）として出力
され、クロック分周回路２にて内部回路に必要なクロッ
ク周波数に分周される。
ついて、その動作を以下に説明する。外部より入力され
たオリジナルクロック信号（ＣＬＫ）は、ＰＬＬ１にて
ＬＳＩ内部に必要なクロック周波数の最小公倍数周波数
のＰＬＬ出力クロック信号（ＰＬＬＣＬＫ）として出力
され、クロック分周回路２にて内部回路に必要なクロッ
ク周波数に分周される。
【００３４】そして、クロック分周回路２にて生成され
た第一内部クロック信号Ａ（ＣＬＫＡ）は、第一内部回
路３に入力され、第一クロック遅延調整回路４から第一
内部回路３内にある全てのフリップフロップ回路に供給
されるクロック信号の遅延値が一致するように、遅延ゲ
ートを用いて各遅延量が調整される。
た第一内部クロック信号Ａ（ＣＬＫＡ）は、第一内部回
路３に入力され、第一クロック遅延調整回路４から第一
内部回路３内にある全てのフリップフロップ回路に供給
されるクロック信号の遅延値が一致するように、遅延ゲ
ートを用いて各遅延量が調整される。
【００３５】また、クロック分周回路２にて生成された
第二内部クロック信号Ｂ（ＣＬＫＢ）も同様に、第二内
部回路５に入力され、第二クロック遅延調整回路６から
第二内部回路５内にある全てのフリップフロップ回路に
供給されるクロック信号の遅延値が一致するように、遅
延ゲートを用いて各遅延量が調整される。
第二内部クロック信号Ｂ（ＣＬＫＢ）も同様に、第二内
部回路５に入力され、第二クロック遅延調整回路６から
第二内部回路５内にある全てのフリップフロップ回路に
供給されるクロック信号の遅延値が一致するように、遅
延ゲートを用いて各遅延量が調整される。
【００３６】そして、ＬＳＩ外部へ出力される出力信号
Ａ（ＯＵＴＳＩＧＡ１）や出力信号Ｂ（ＯＵＴＳＩＧＢ
１）においても同様に、出力信号Ａ（ＯＵＴＳＩＧＡ
１）は、第一外部出力信号生成回路７内のフリップフロ
ップ回路８により、第一クロック遅延調整回路４にて遅
延調整した内部クロック信号ＡＡ（ＣＬＫＡＡ）に同期
して出力され、出力信号Ｂ（ＯＵＴＳＩＧＢ１）は、第
二外部出力信号生成回路１０内のフリップフロップ回路
１１により、第二クロック遅延調整回路６にて遅延調整
した内部クロック信号ＢＢ（ＣＬＫＢＢ）に同期して出
力される。
Ａ（ＯＵＴＳＩＧＡ１）や出力信号Ｂ（ＯＵＴＳＩＧＢ
１）においても同様に、出力信号Ａ（ＯＵＴＳＩＧＡ
１）は、第一外部出力信号生成回路７内のフリップフロ
ップ回路８により、第一クロック遅延調整回路４にて遅
延調整した内部クロック信号ＡＡ（ＣＬＫＡＡ）に同期
して出力され、出力信号Ｂ（ＯＵＴＳＩＧＢ１）は、第
二外部出力信号生成回路１０内のフリップフロップ回路
１１により、第二クロック遅延調整回路６にて遅延調整
した内部クロック信号ＢＢ（ＣＬＫＢＢ）に同期して出
力される。
【００３７】また、外部より入力されるオリジナルクロ
ック信号（ＣＬＫ）から、第一反転回路１７及び第二反
転回路１９にて、オリジナルクロック信号（ＣＬＫ）を
反転させた反転クロック信号Ａ（ＮＣＬＫＡ）と反転ク
ロック信号Ｂ（ＮＣＬＫＢ）が生成され、第一選択回路
１８及び第二選択回路２０にて、それぞれオリジナルク
ロック信号（ＣＬＫ）かその反転信号かが選択されて、
オリジナルクロック信号の正転か反転のクロックで第一
ＡＣタイミング調整回路１３内のフリップフロップ１４
と第二ＡＣタイミング調整回路１５内のフリップフロッ
プ１６をそれぞれ動作させる。
ック信号（ＣＬＫ）から、第一反転回路１７及び第二反
転回路１９にて、オリジナルクロック信号（ＣＬＫ）を
反転させた反転クロック信号Ａ（ＮＣＬＫＡ）と反転ク
ロック信号Ｂ（ＮＣＬＫＢ）が生成され、第一選択回路
１８及び第二選択回路２０にて、それぞれオリジナルク
ロック信号（ＣＬＫ）かその反転信号かが選択されて、
オリジナルクロック信号の正転か反転のクロックで第一
ＡＣタイミング調整回路１３内のフリップフロップ１４
と第二ＡＣタイミング調整回路１５内のフリップフロッ
プ１６をそれぞれ動作させる。
【００３８】そして、第一選択回路１８と第二選択回路
２０において、それぞれレジスタ設定回路２１で設定さ
れた選択信号である出力選択信号Ａ（ＳＥＬＡ）と出力
選択信号Ｂ（ＳＥＬＢ）により、オリジナルクロック信
号で同期させるか、オリジナルクロック信号の反転信号
で同期させるか設定できる。
２０において、それぞれレジスタ設定回路２１で設定さ
れた選択信号である出力選択信号Ａ（ＳＥＬＡ）と出力
選択信号Ｂ（ＳＥＬＢ）により、オリジナルクロック信
号で同期させるか、オリジナルクロック信号の反転信号
で同期させるか設定できる。
【００３９】第一ＡＣタイミング調整回路１３内のフリ
ップフロップ１４と第二ＡＣタイミング調整回路１５内
のフリップフロップ１６は、オリジナルクロック信号か
オリジナルクロック信号の反転信号で同期して動作し、
それらから出力信号（ＯＵＴＳＩＧＡ２）と出力信号
（ＯＵＴＳＩＧＢ２）が出力される。
ップフロップ１４と第二ＡＣタイミング調整回路１５内
のフリップフロップ１６は、オリジナルクロック信号か
オリジナルクロック信号の反転信号で同期して動作し、
それらから出力信号（ＯＵＴＳＩＧＡ２）と出力信号
（ＯＵＴＳＩＧＢ２）が出力される。
【００４０】出力信号（ＯＵＴＳＩＧＡ２）は第一出力
端子セル９に入力され、出力信号（ＯＵＴＳＩＧＢ２）
は第二出力端子セル１２に入力される。そして、出力信
号（ＯＵＴＳＩＧＡ２）は第一出力端子セル９から外部
出力信号Ａ（ＯＵＴＳＩＧＡ）として出力され、出力信
号（ＯＵＴＳＩＧＢ２）は第二出力端子セル１２から外
部出力信号Ｂ（ＯＵＴＳＩＧＢ）として出力される。
端子セル９に入力され、出力信号（ＯＵＴＳＩＧＢ２）
は第二出力端子セル１２に入力される。そして、出力信
号（ＯＵＴＳＩＧＡ２）は第一出力端子セル９から外部
出力信号Ａ（ＯＵＴＳＩＧＡ）として出力され、出力信
号（ＯＵＴＳＩＧＢ２）は第二出力端子セル１２から外
部出力信号Ｂ（ＯＵＴＳＩＧＢ）として出力される。
【００４１】次に、本実施の形態の半導体集積回路の動
作を、図２を参照しながら、さらに説明する。ここで
は、外部出力信号Ａはオリジナルクロック信号に同期し
て出力し、外部出力信号Ｂはオリジナルクロック信号の
反転信号に同期して出力する場合を例に挙げて説明す
る。
作を、図２を参照しながら、さらに説明する。ここで
は、外部出力信号Ａはオリジナルクロック信号に同期し
て出力し、外部出力信号Ｂはオリジナルクロック信号の
反転信号に同期して出力する場合を例に挙げて説明す
る。
【００４２】図２は本実施の形態の半導体集積回路の動
作を示すタイミングチャートである。図２において、Ｃ
ＬＫは外部から入力されるオリジナルクロック信号、Ｐ
ＬＬＣＬＫはＰＬＬ１から出力されるＰＬＬ出力クロッ
ク信号、ＣＬＫＡはクロック分周回路２より出力される
第一内部回路３用の内部クロック信号Ａ（ここではＰＬ
ＬＣＬＫに対して１／２分周としている）、ＣＬＫＢは
クロック分周回路２より出力される第二内部回路５用の
内部クロック信号Ｂ（ここではＰＬＬＣＬＫに対して１
／６分周としている）である。
作を示すタイミングチャートである。図２において、Ｃ
ＬＫは外部から入力されるオリジナルクロック信号、Ｐ
ＬＬＣＬＫはＰＬＬ１から出力されるＰＬＬ出力クロッ
ク信号、ＣＬＫＡはクロック分周回路２より出力される
第一内部回路３用の内部クロック信号Ａ（ここではＰＬ
ＬＣＬＫに対して１／２分周としている）、ＣＬＫＢは
クロック分周回路２より出力される第二内部回路５用の
内部クロック信号Ｂ（ここではＰＬＬＣＬＫに対して１
／６分周としている）である。
【００４３】ＣＬＫＡＡ（ベスト条件）は遅延条件が最
短ケースの第一外部出力信号生成回路７内のフリップフ
ロップ回路８に入力されるクロック信号、ＣＬＫＡＡ
（ワースト条件）は遅延条件が最長ケースの第一外部出
力信号生成回路７内のフリップフロップ回路８に入力さ
れるクロック信号であり、ＣＬＫＢＢ（ベスト条件）は
遅延条件が最短ケースの第二外部出力信号生成回路１０
内のフリップフロップ回路１１に入力されるクロック信
号、ＣＬＫＢＢ（ワースト条件）は遅延条件が最長ケー
スの第二外部出力信号生成回路１０内のフリップフロッ
プ回路１１に入力されるクロック信号である。
短ケースの第一外部出力信号生成回路７内のフリップフ
ロップ回路８に入力されるクロック信号、ＣＬＫＡＡ
（ワースト条件）は遅延条件が最長ケースの第一外部出
力信号生成回路７内のフリップフロップ回路８に入力さ
れるクロック信号であり、ＣＬＫＢＢ（ベスト条件）は
遅延条件が最短ケースの第二外部出力信号生成回路１０
内のフリップフロップ回路１１に入力されるクロック信
号、ＣＬＫＢＢ（ワースト条件）は遅延条件が最長ケー
スの第二外部出力信号生成回路１０内のフリップフロッ
プ回路１１に入力されるクロック信号である。
【００４４】ＯＵＴＳＩＧＡ（ベスト条件）は遅延条件
が最短ケースのＬＳＩ外部に出力される外部出力信号
Ａ、ＯＵＴＳＩＧＡ（ワースト条件）は遅延条件が最長
ケースのＬＳＩ外部に出力される外部出力信号Ａ、ＯＵ
ＴＳＩＧＢ（ベスト条件）は遅延条件が最短ケースのＬ
ＳＩ外部に出力される外部出力信号Ｂ、ＯＵＴＳＩＧＢ
（ワースト条件）は遅延条件が最長ケースのＬＳＩ外部
に出力される外部出力信号Ｂであり、ＤＥＬＡＹＡはオ
リジナルクロック信号（ＣＬＫ）に対する外部出力信号
Ａ（ＯＵＴＳＩＧＡ）の遅延量、ＤＥＬＡＹＢはオリジ
ナルクロック信号（ＣＬＫ）に対する外部出力信号Ｂ
（ＯＵＴＳＩＧＢ）の遅延量を、それぞれ示している。
が最短ケースのＬＳＩ外部に出力される外部出力信号
Ａ、ＯＵＴＳＩＧＡ（ワースト条件）は遅延条件が最長
ケースのＬＳＩ外部に出力される外部出力信号Ａ、ＯＵ
ＴＳＩＧＢ（ベスト条件）は遅延条件が最短ケースのＬ
ＳＩ外部に出力される外部出力信号Ｂ、ＯＵＴＳＩＧＢ
（ワースト条件）は遅延条件が最長ケースのＬＳＩ外部
に出力される外部出力信号Ｂであり、ＤＥＬＡＹＡはオ
リジナルクロック信号（ＣＬＫ）に対する外部出力信号
Ａ（ＯＵＴＳＩＧＡ）の遅延量、ＤＥＬＡＹＢはオリジ
ナルクロック信号（ＣＬＫ）に対する外部出力信号Ｂ
（ＯＵＴＳＩＧＢ）の遅延量を、それぞれ示している。
【００４５】
【発明の効果】以上のように本発明によれば、外部へ供
給するために内部で生成した出力信号として、ＡＣタイ
ミング調整回路内のフリップフロップ回路により、回路
内の動作タイミングの基準となる第１のクロック信号に
同期したタイミングで生成した信号を出力することがで
きる。
給するために内部で生成した出力信号として、ＡＣタイ
ミング調整回路内のフリップフロップ回路により、回路
内の動作タイミングの基準となる第１のクロック信号に
同期したタイミングで生成した信号を出力することがで
きる。
【００４６】そのため、高速動作する場合にも、その動
作による出力信号の出力タイミングに対して、周囲温度
やプロセス等のばらつきによる影響を小さく抑えて、そ
れらのバラツキに対する出力信号の出力タイミングの精
度を向上することができ、安定したＡＣタイミングで外
部に信号を供給することができる。
作による出力信号の出力タイミングに対して、周囲温度
やプロセス等のばらつきによる影響を小さく抑えて、そ
れらのバラツキに対する出力信号の出力タイミングの精
度を向上することができ、安定したＡＣタイミングで外
部に信号を供給することができる。
【００４７】さらに、出力信号毎に分割し、それぞれの
信号群毎に個別にＡＣタイミングを調整することがで
き、ＡＣタイミングの精度を向上することができる。
信号群毎に個別にＡＣタイミングを調整することがで
き、ＡＣタイミングの精度を向上することができる。
【図１】本発明の実施の形態の半導体集積回路の構成を
示すブロック図
示すブロック図
【図２】同実施の形態の半導体集積回路の動作を示すタ
イミングチャート
イミングチャート
【図３】従来の半導体集積回路の構成を示すブロック図
【図４】同従来例の半導体集積回路の動作を示すタイミ
ングチャート
ングチャート
１ ＰＬＬ
２ クロック分周回路
３ 第一内部回路
４ 第一クロック遅延調整回路
５ 第二内部回路
６ 第二クロック遅延調整回路
７ 第一外部出力信号生成回路
８ （第一外部出力信号生成回路内の）フリップフロ
ップ回路 ９ 第一出力端子セル １０ 第二外部出力信号生成回路 １１ （第二外部出力信号生成回路内の）フリップフ
ロップ回路 １２ 第二出力端子セル １３ 第一ＡＣタイミング調整回路 １４ （第一ＡＣタイミング調整回路内の）フリップ
フロップ回路 １５ 第二ＡＣタイミング調整回路 １６ （第二ＡＣタイミング調整回路内の）フリップ
フロップ回路 １７ 第一反転回路 １８ 第一選択回路 １９ 第二反転回路 ２０ 第二選択回路
ップ回路 ９ 第一出力端子セル １０ 第二外部出力信号生成回路 １１ （第二外部出力信号生成回路内の）フリップフ
ロップ回路 １２ 第二出力端子セル １３ 第一ＡＣタイミング調整回路 １４ （第一ＡＣタイミング調整回路内の）フリップ
フロップ回路 １５ 第二ＡＣタイミング調整回路 １６ （第二ＡＣタイミング調整回路内の）フリップ
フロップ回路 １７ 第一反転回路 １８ 第一選択回路 １９ 第二反転回路 ２０ 第二選択回路
Claims (3)
- 【請求項１】 内部に複数存在する動作タイミングの基
準となる第１のクロック信号を遅延調整して生成した第
２のクロック信号を、複数のフリップフロップ回路に供
給するクロック遅延調整回路を有し、前記第１のクロッ
ク信号に基づき前記クロック遅延調整回路および前記複
数のフリップフロップ回路を介して生成した出力信号
を、外部に供給する半導体集積回路において、前記第１
のクロック信号に対して前記クロック遅延調整回路によ
り遅延させた前記第２のクロック信号に同期したタイミ
ングで内部生成した信号を、前記第１のクロック信号に
同期したタイミングで動作するフリップフロップ回路に
よりラッチし、そのフリップフロップ回路からの信号を
前記出力信号とするＡＣタイミング調整回路を設けたこ
とを特徴とする半導体集積回路。 - 【請求項２】 ＡＣタイミング調整回路を、ラッチ用の
フリップフロップ回路がラッチ動作するタイミングとし
て、外部設定により、第１のクロック信号のタイミング
か前記第１のクロック信号の反転信号のタイミングかを
選択可能なように構成したことを特徴とする請求項１に
記載の半導体集積回路。 - 【請求項３】 ＡＣタイミング調整回路を、第１のクロ
ック信号で動作するフリップフロップ回路として、出力
信号のグループ毎の分割に対応して、複数のフリップフ
ロップ回路を、それぞれ出力端子セルの近傍に配置して
構成したことを特徴とする請求項１または請求項２に記
載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001275822A JP2003084860A (ja) | 2001-09-12 | 2001-09-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001275822A JP2003084860A (ja) | 2001-09-12 | 2001-09-12 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003084860A true JP2003084860A (ja) | 2003-03-19 |
Family
ID=19100621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001275822A Pending JP2003084860A (ja) | 2001-09-12 | 2001-09-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003084860A (ja) |
-
2001
- 2001-09-12 JP JP2001275822A patent/JP2003084860A/ja active Pending
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