JP2003076577A

JP2003076577A - デバッグ装置

Info

Publication number: JP2003076577A
Application number: JP2001266827A
Authority: JP
Inventors: Takio Yamashita; 太紀夫山下
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2001-09-04
Filing date: 2001-09-04
Publication date: 2003-03-14

Abstract

(57)【要約】【課題】複数のトレースメモリに記録された事象の発生
時間の前後関係をより少ないハードウェアの追加によっ
て、その発生頻度に関わらず知ることができるデバッグ
装置を提供する。【解決手段】間欠的にトレース情報を出力する複数の非
同期又は同期して動作するＣＰＵを搭載するシステムに
おけるデバッグ装置であって、トレースメモリ１１３、
１２３にＣＰＵ１１１、１２１のトレース情報１１７、
１２７を書き込む時に、トレースメモリａ１１３に、ト
レースメモリ１２３のアドレス１２４をトレース情報１
１７とともに書き込むことによって、トレースメモリａ
１１３の情報とトレースメモリｂ１２３の情報の発生前
後の関係を特定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のＣＰＵを備
えたシステムにおいて、それぞれのＣＰＵのトレース情
報を記憶するトレースメモリを具備するデバッグ装置に
関するものである。

【０００２】

【従来の技術】図７は、従来の複数ＣＰＵを持つ装置に
おけるデバッグ装置を示す。同図においてターゲットシ
ステム６は第一のＣＰＵａ１１と、ＣＰＵａ１１とは非
同期または同期して動作する第２のＣＰＵｂ２１を備え
る。デバッグ装置５は、ＣＰＵａ１１のトレース情報１
７を記憶するトレースメモリａ１３と、ＣＰＵｂ２１の
トレース情報２７を記録するトレースメモリｂ２３を備
える。

【０００３】図８は図７に時間計測カウンタ５７を追加
して、その出力５８をトレースメモリａ６３とトレース
メモリｂ７３にトレース情報６７，トレース情報７７と
共に書き込むようにしたものである。なお、５５はデバ
ッグ装置、５６はターゲット装置、６１はＣＰＵａ、７
１はＣＰＵｂである。

【０００４】

【発明が解決しようとする課題】ＣＰＵのトレース情報
が分岐発生時のみ出力されるような間欠的出力の場合、
図７のように複数のＣＰＵを備えたシステムにおいて
は、トレースメモリａ１３とトレースメモリｂ２３への
書き込みは独立的かつ非同期に行われるため、トレース
メモリａ１３とトレースメモリｂ２３に記録された情報
の発生時間の前後関係を知ることができない。

【０００５】また、図８のように時間計測カウンタを追
加した従来例では、トレースメモリ６３、７３への書込
の際、カウンタ５７の値が同時に書き込まれるため、ト
レースメモリａ６３とトレースメモリｂ７３に記録され
た事象の時間差を確認することが出来るが、長時間にわ
たるトレースに対応するには非常にビット幅の広いカウ
ンタと、トレースメモリ６３、７３が必要になり回路規
模が非常に大きくなる。時間計測カウンタ５７のカウン
ト間隔を長くすればビット数を減らすことが出来るが、
トレースメモリａ６３とトレースメモリｂ７３に書き込
むタイミングが時間的に時間計測カウンタ５７のカウン
トアップ時間よりも短い場合、前後関係を判定すること
が出来なくなる。いずれの方法を用いても分岐命令等の
発生頻度が低く、トレースメモリ６３、７３への書き込
み間隔が長くなった場合には時間計測カウンタ５７がオ
ーバーフローしてトレースメモリ６３、７３に記録され
た事象の前後関係を把握することができなくなる。

【０００６】本発明は、かかる課題に鑑み複数のトレー
スメモリに記録された事象の発生時間の前後関係をより
少ないハードウェアの追加によって、その発生頻度に関
わらず知ることができるデバッグ装置を提供することを
目的とする。

【０００７】

【課題を解決するための手段】この課題を解決するため
本発明のデバッグ装置は、例えば複数のトレースメモリ
にその発生順序を特定するための情報を書き込み、その
情報をデバッグソフトウェアで解析して表示すること
で、複数のトレースメモリの事象の発生順序を特定する
ことを可能とする。

【０００８】請求項１記載のデバッグ装置は、間欠的に
トレース情報を出力する複数の非同期又は同期して動作
するＣＰＵを搭載するシステムにおけるデバッグ装置で
あって、それぞれのＣＰＵのトレース情報を記憶する各
マイコン用の独立したトレースメモリと、トレースメモ
リの一部または全部に同期用ＴＡＧ情報を書き込ませる
同期用TAG生成手段と、トレースメモリに書き込まれた
同期用ＴＡＧ情報によって、それぞれのＣＰＵのトレー
ス情報の元となった事象の発生順序を特定する順序特定
手段を備えたものである。

【０００９】請求項１記載のデバッグ装置によれば、Ｔ
ＡＧ情報から事象の発生順序を特定することが可能とな
り、しかもＴＡＧ情報をトレースメモリに追加するビッ
ト幅は小規模で可能である。

【００１０】請求項２記載のデバッグ装置は、請求項１
において、ＣＰＵ及びトレースメモリがそれぞれ二つの
場合に、同期用TAG生成手段として、一方のＣＰＵトレ
ースデータ書き込み時に、もう一方のトレースメモリの
示しているトレースメモリのアドレスを書き込むもので
ある。

【００１１】請求項２記載のデバッグ装置によれば、請
求項１と同様の効果がある。

【００１２】請求項３記載のデバッグ装置は、請求項１
において、同期用TAG生成手段として、いずれかのトレ
ースメモリへの書き込みが発生するたびにインクリメン
トされるカウンタを具備し、それぞれのトレースメモリ
への情報書き込み時に、カウンタの出力を同時に書き込
むものである。

【００１３】請求項３記載のデバッグ装置によれば、請
求項１と同様の効果があり、ＣＰＵおよびトレースメモ
リを二つ以上備える場合にも適用できる。

【００１４】請求項４記載のデバッグ装置は、請求項２
において、順序特定手段が、トレースメモリに書き込ま
れたもう一方のトレースメモリアドレスの情報を解析し
て、二つのトレースメモリに書き込まれた事象の発生順
序を判定し、その発生順序を表示するものである。

【００１５】請求項４記載のデバッグ装置によれば、請
求項２と同様な効果がある。

【００１６】請求項５記載のデバッグ装置は、請求項３
において、順序特定手段が、それぞれのトレースメモリ
に書き込まれたカウンタの情報を解析して、それぞれの
トレースメモリに書き込まれた事象の発生順序を判定
し、その発生順序を表示するものである。

【００１７】請求項５記載のデバッグ装置によれば、請
求項３と同様な効果がある。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図１から図５を用いて説明する。

【００１９】図１に、本発明の第１の実施の形態におけ
るブロック図を示す。図１においてターゲットシステム
１０６は非同期又は同期して動作するＣＰＵａ１１１と
ＣＰＵｂ１２１の二つのＣＰＵを備える。デバッグ装置
１０５は、それぞれのＣＰＵ１１１、１２１のトレース
情報を記憶する各マイコン用の独立したトレースメモリ
１１３、１２３と、トレースメモリ１１３、１２３の一
方（図１ではトレースメモリ１１３）に同期用TAG 情報
として、他方のトレースメモリのアドレス（図１では
トレースメモリ１２３のアドレス１２４）を書き込ませ
る同期用TAG 生成手段と、トレースメモリ１１３、１２
３の一方（図１ではトレースメモリ１１３）に書き込ま
れた同期用TAG 情報によって、それぞれのＣＰＵ１１
１、１２１のトレース情報の元となった事象の発生順序
を特定する順序特定手段を備える。

【００２０】同期用TAG生成手段は、トレースアドレス
生成回路１１２、１２２を有し、ＣＰＵａ１１１のトレ
ース情報１１７と、トレースアドレス生成回路ｂ１２２
で生成されたトレースメモリｂ１２３のトレースメモリ
アドレス１２４をデータ入力とし、トレースアドレス生
成回路ａ１１２で生成されたトレースメモリアドレス１
１４をアドレス入力とするトレースメモリａ１１３と、
ＣＰＵｂ１２１のトレース情報１２７をデータ入力と
し、トレースアドレス生成回路ｂ１２２で生成されたト
レースメモリアドレス１２４をアドレス入力とするトレ
ースメモリｂ１２３から構成される。

【００２１】以上のように構成された本発明のデバッグ
装置の同期用TAG生成手段の動作を説明する。

【００２２】図１に示すブロック図のシステムにおい
て、図２（ａ）のような順序でＣＰＵａ１１１の事象
（事象ａ１〜事象ａ４）およびＣＰＵｂ１２１の事象
（事象ｂ１〜事象ｂ５）が発生したとする。トレースメ
モリのアドレスは次に書き込まれるアドレスを指し示す
とする。図２（ｂ）に示すように事象ｂ１発生後に、事
象ａ１が発生した時点でトレースメモリｂ１２３のアド
レスはｎｂ＋１（次に書き込まれるアドレスはｎｂ＋
１）であるため、トレースメモリａ１１３には事象ａ１
と共にトレースメモリｂ１２３のアドレスｎｂ＋１がＴ
ＡＧ情報として書き込まれる。次に事象ｂ２が発生しこ
れがトレースメモリｂ１２３に書き込まれるためトレー
スメモリｂ１２３のアドレスはｎｂ＋２になる。同様に
事象ｂ３の発生でトレースメモリｂ１２３のアドレスは
ｎｂ＋３になる。次に事象ａ２が発生するとトレースメ
モリａ１１３には事象ａ２と共にｎｂ＋３が書き込まれ
る。事象ａ３が続けて発生したとき、トレースメモリｂ
１２３のアドレスはｎｂ＋３のままで変化していないた
め、事象ａ３と共にｎｂ＋３が書き込まれる。次に事象
ｂ４が発生しトレースメモリｂ１２３のアドレスはｎｂ
＋４になる。次に事象ａ４が発生するとトレースメモリ
ａ１１３には事象４と共にｎｂ＋４が書き込まれる。

【００２３】図３は、本発明の第１の実施の形態におけ
るデバッグ装置の順序特定手段に対応したデバッグソフ
トウェアのフローチャートを示す。デバッグソフトウェ
アは、トレースメモリに書き込まれたもう一方のトレー
スメモリアドレスの情報を解析して、二つのトレースメ
モリに書き込まれた事象の発生順序を判定し、その発生
順序を表示する。

【００２４】デバッグソフトウェアは図３に示すアルゴ
リズムによって、トレースメモリａ１１３に書き込まれ
たＴＡＧ情報からトレースメモリａ１１３とトレースメ
モリｂ１２３に格納された事象の発生順序に従って表示
することができる。図３において、処理Ｓ１０１は、ト
レースメモリａ、トレースメモリｂの処理アドレスＳ
ａ、Ｓｂをそれぞれのトレース開始アドレスSastart 、
Sbstart で初期化する。Sastart,Sbstart はアドレス０
とは限らず、トレースメモリに格納されたデータで一番
過去のデータが格納されているアドレスになる。また、
トレースメモリａ、トレースメモリｂの処理終了フラグ
enda、enabを初期化する。

【００２５】処理Ｓ１０２は、トレースメモリａの処理
が終了しているかを確認する。終了していれば処理Ｓ１
０３でトレースメモリｂの処理終了を確認する。終了し
ていなければＳ１０４へ移行する。

【００２６】処理Ｓ１０３は、トレースメモリｂの処理
が終了しているかを確認する。終了していればすべての
処理が終了する。

【００２７】処理Ｓ１０４は、トレースメモリａの処理
アドレスＳａに書き込まれたTAG 情報TAGa(Sa)がトレー
スメモリｂの処理アドレスSbと同じか否か判断する。同
じで有ればトレースメモリａのアドレスSaに格納された
トレース情報EVa(Sa) がトレースメモリｂのアドレスSb
に格納されたトレース情報EVb(Sb) より先に発生したこ
とになり、処理Ｓ１０５でEVa(Sa) を表示する。なぜな
らば、トレースメモリのアドレスは次に書き込むトレー
スメモリのアドレスを指しているため、Ｓａに書き込ま
れたTAG 情報がＳｂで有ると言うことは、このTAG 情報
を書き込んだときには、まだＳｂに書き込まれた事象は
発生していない（発生していればトレースメモリｂのア
ドレスは次のアドレスになっている）ことが判る。処理
Ｓ１０４においてEVa(Sa) とSbが同じでなければトレー
スメモリｂに格納されたトレース情報EVb(Sb) が発生し
た順番と言うことであるので、処理Ｓ１０６に進みEVb
(Sb) を表示する。

【００２８】処理Ｓ１０７は、EVa(Sa) 表示後Saがトレ
ースメモリａの最大アドレスか（トレースメモリａの最
後か）を調べ、最後で有れば処理Ｓ１０８でＳａに０を
セットしてＳ１０２に戻り処理を続ける。トレースメモ
リａ、トレースメモリｂはリングメモリであるため、最
終番地の次のデータは０番地から継続して書き込まれ
る。

【００２９】処理Ｓ１０９は、トレースメモリａの処理
アドレスＳａが処理を開始したアドレスSastart の一つ
手前のアドレスで有れば、処理が終わりなので、処理Ｓ
１１１でトレースメモリａの処理終了フラグendaをセッ
トする。トレースメモリａの処理アドレスＳａが処理を
開始したアドレスSastart の一つ手前のアドレスで無け
れば、処理Ｓ１１０でＳａに１を足して次のアドレスに
して処理Ｓ１０２に戻り処理を続ける。

【００３０】処理Ｓ１１２は、トレースメモリａの場合
と同様、EVb(Sb) 表示後Sbがトレースメモリｂの最大ア
ドレスか（トレースメモリｂの最後か）を調べ、最後で
有れば処理Ｓ１１３でＳｂに０をセットして処理Ｓ１０
２に戻り処理を続ける。

【００３１】処理Ｓ１１４は、トレースメモリｂの処理
アドレスＳｂが処理を開始したアドレスSbstart の一つ
手前のアドレスで有れば、処理が終わりなので、処理Ｓ
１１６でトレースメモリｂの処理終了フラグend ｂをセ
ットする。トレースメモリｂの処理アドレスＳｂが処理
を開始したアドレスSbstart の一つ手前のアドレスで無
ければ、処理Ｓ１１５でＳｂに１を足して次のアドレス
にしてＳ１０２に戻り処理を続ける。

【００３２】図４は、本発明の第２の実施の形態におけ
るブロック図を示す。図４では第２の実施の形態として
ＣＰＵおよびトレースメモリが３つの場合を示す。図４
においてターゲットシステム２０６は非同期または同期
して動作するＣＰＵａ２１１とＣＰＵｂ２２１とＣＰＵ
ｃ２３１とを備える。デバッグ装置２０５は、トレース
メモリａ２１３の書き込み制御信号２１８と、トレース
メモリｂ２２３の書き込み制御信号２２８と、トレース
メモリｃ２３３の書き込み制御信号２３８の論理和信号
２０７をクロック入力とするカウンタ２０９と、トレー
スメモリａ２１３、トレースメモリｂ２２３、トレース
メモリｃ２３３とそれぞれのトレースメモリのトレース
アドレス生成回路（トレースアドレス生成回路ａ２１
２、およびトレースアドレス生成回路ｂ２２２、および
トレースアドレス生成回路ｃ２３２）と、各トレースメ
モリの書込信号生成回路（トレースメモリ書込信号生成
ａ２１６、およびトレースメモリ書込信号生成ｂ２２
６、およびトレースメモリ書込信号生成ｃ２３６）から
構成される。

【００３３】同期用ＴＡＧ生成手段は、各トレースメモ
リ２１３、２２３、２３３が各ＣＰＵのトレース情報２
１７、２２７、２３７とともにカウンタ２０９の出力２
０８をデータ入力とし、トレースアドレス生成回路２１
２、２２２、２３２で生成されたトレースメモリアドレ
ス２１４、２２４、２３４をアドレスとして、トレース
メモリ書込信号生成回路２１６、２２６、２３６で作ら
れた書き込み制御信号２１８、２２８、２３８でデータ
を書き込む構成である。

【００３４】以上のように構成された本発明のデバッグ
装置の同期用ＴＡＧ生成手段の動作を説明する。カウン
タ２０９はトレース開始時にφで初期化され、いずれか
のトレースメモリ２１３、２２３、２３３に対して書込
が発生するたびにインクリメントされる。このカウンタ
２０９の情報は各ＣＰＵ２１１、２２１、２３１のトレ
ース情報と共にトレースメモリ２１３、２２３、２３３
にＴＡＧ情報として書き込まれる。

【００３５】具体的な例として図５（ａ）のような順序
でＣＰＵａ２１１の事象（事象ａ１〜ａ４）およびＣＰ
Ｕｂ２２１の事象（事象ｂ１〜事象ｂ４）およびＣＰＵ
ｃ３２１の事象（事象ｃ１〜事象ｃ２）が発生したとす
る。カウンタ２０９の出力は最初ｎを示しているが、ト
レースメモリ２１３、２２３、２３３への書込が発生す
るたびにインクリメントされるため、各トレースメモリ
２１３、２２３、２３３のTAG情報部には図５（ｂ）で
示されるような値が書き込まれる。

【００３６】図６は本発明の第２の実施の形態における
デバッグ装置の順序特定手段に対応したデバッグソフト
ウェアのフローチャートを示す。デバッグソフトウェア
はそれぞれのトレースメモリ２１３、２２３、２３３に
書き込まれたカウンタ２０９の情報を解析して、それぞ
れのトレースメモリに書き込まれた事象の発生順序を判
定し、その発生順序を表示する。図６に示すアルゴリズ
ムによって、トレースメモリａ２１３、トレースメモリ
ｂ２２３、トレースメモリｃ２３３に書き込まれたＴＡ
Ｇ情報から各トレースメモリに格納された事象の発生順
序に従って表示することができる。

【００３７】図６において、処理Ｓ２０１は、トレース
メモリａ、トレースメモリｂ、トレースメモリｃの処理
アドレスＳａ、Ｓｂ、Ｓｃをそれぞれのトレース開始ア
ドレスSastart,Sbstart,Scstart で初期化する。Sastar
t,Sbstart,Scstart はアドレス０とは限らず、トレース
メモリに格納されたデータで一番過去のデータが格納さ
れているアドレスになる。また、トレースメモリａ、ト
レースメモリｂ、トレースメモリｃの処理終了フラグen
da,enab,endcを初期化する。また、内部カウンタ変数ｃ
を０で初期化する。

【００３８】処理Ｓ２０２は、トレースメモリａの処理
が終了しているかを確認する。終了していれば処理Ｓ２
０３でトレースメモリｂの処理終了を確認する。終了し
ていなければＳ２０５へ移行する。

【００３９】処理Ｓ２０３は、トレースメモリｂの処理
が終了しているかを確認する。終了していれば処理Ｓ２
０４でトレースメモリｃの処理終了を確認する。終了し
ていなければＳ２１３へ移行する。

【００４０】処理Ｓ２０４は、トレースメモリｃの処理
が終了しているかを確認する。終了していればすべての
処理が終了する。終了していなければ処理Ｓ２２０へ移
行する。

【００４１】処理Ｓ２０５は、トレースメモリａの処理
アドレスＳａに書き込まれたTAG 情報TAGa(Sa)が内部カ
ウンタ変数ｃと同じか判断する。同じで有ればトレース
メモリａのアドレスSaに格納されたトレース情報EVa(S
a) が次に発生したことになり、処理Ｓ２０６でEVa(Sa)
を表示する。なぜならば、図４におけるカウンタ２０
９は、トレース開始時に０で初期化され、トレースメモ
リへの書き込みが発生するたびに＋１される。従って、
トレースメモリにTAG 情報として書き込まれたカウンタ
の値が、それぞれのトレースメモリに格納された事象の
発生順序と同じになる。内部カウンタ変数ｃは図６に示
す処理Ｓ２０１でゼロクリアされており、以後の処理の
なかで＋１される。つまりｃと同じTAG 情報を持つもの
が、次に表示すべき内容となる。

【００４２】処理Ｓ２０７は、EVa(Sa) 表示後Saがトレ
ースメモリａの最大アドレスか（トレースメモリａの最
後か）を調べ、最後で有れば処理Ｓ２０８でＳａに０を
セットして処理Ｓ２１２に進む。トレースメモリａ，ト
レースメモリｂ、トレースメモリｃはリングメモリであ
るため、最終番地の次のデータは０番地から継続して書
き込まれる。

【００４３】処理Ｓ２０９は、トレースメモリａの処理
アドレスＳａが処理を開始したアドレスSastart の一つ
手前のアドレスで有れば、処理が終わりなので、処理Ｓ
２１１でトレースメモリａの処理終了フラグendaをセッ
トし、処理Ｓ２１２に進む。トレースメモリａの処理ア
ドレスＳａが処理を開始したアドレスSastart の一つ手
前のアドレスで無ければ、処理Ｓ２１０でＳａに１を足
して次のアドレスにして、処理Ｓ２１２に進む。

【００４４】処理Ｓ２１２は、内部カウンタ変数を＋１
して、Ｓ２０２に戻り処理を続ける。

【００４５】処理Ｓ２１３〜Ｓ２１９は、トレースメモ
リａの処理Ｓ２０５〜Ｓ２１１と同様にトレースメモリ
ｂの処理を行う。

【００４６】処理Ｓ２２０〜Ｓ２２６は、トレースメモ
リａの処理Ｓ２０５〜Ｓ２１１と同様にトレースメモリ
ｃの処理を行う。

【００４７】Ｓ２２０において結果が一致しなかった場
合は、エラー処理を行う。

【００４８】以上のように本発明の第１の実施の形態
は、ＣＰＵが二つの場合に適応することが可能となり、
トレースメモリに追加するTAG情報ビットの幅はトレー
スメモリのアドレス幅と同じでよい。また本発明の第二
の実施の形態は、ＣＰＵが二つ以上の場合に適応するこ
とが可能となり、トレースメモリに追加するTAG情報ビ
ットの幅は、トレースメモリのアドレス幅に、２のｎ乗
≧ＣＰＵの数を満たすｎの最小値を足したビット幅で良
い。このように小規模のトレースメモリの幅の追加と、
回路の追加によって、事象の発生間隔に関わりなく、そ
れぞれのＣＰＵの事象の発生順序を特定することが可能
となる。

【００４９】

【発明の効果】請求項１記載のデバッグ装置によれば、
ＴＡＧ情報から事象の発生順序を特定することが可能と
なり、しかもＴＡＧ情報をトレースメモリに追加するビ
ット幅は小規模で可能である。

【００５０】請求項２記載のデバッグ装置によれば、請
求項１と同様の効果がある。

【００５１】請求項３記載のデバッグ装置によれば、請
求項１と同様の効果があり、ＣＰＵおよびトレースメモ
リを二つ以上備える場合にも適用できる。

【００５２】請求項４記載のデバッグ装置によれば、請
求項２と同様な効果がある。

【００５３】請求項５記載のデバッグ装置によれば、請
求項３と同様な効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態におけるデバッグ装
置の構成を示すブロック図である。

【図２】本発明の第１の実施の形態におけるデバッグ装
置の動作例を示す図である。

【図３】本発明の第１の実施の形態におけるトレースデ
ータからプログラムの実行順序を判断し表示するための
フローチャートである。

【図４】本発明の第２の実施の形態におけるデバッグ装
置の構成を示すブロック図である。

【図５】本発明の第２の実施の形態におけるデバッグ装
置の動作例を示す図である。

【図６】本発明の第２の実施の形態におけるトレースデ
ータからプログラムの実行順序を判断し表示するための
フローチャートである。

【図７】従来例のブロック図である。

【図８】別の従来例のブロック図である。

【符号の説明】

５デバッグ装置６ターゲット装置１１ＣＰＵａ１３トレースメモリａ１７ＣＰＵａのトレース情報２１ＣＰＵｂ２３トレースメモリｂ２７ＣＰＵｂのトレース情報５５デバッグ装置５６ターゲット装置５７時間計測カウンタ５８時間計測カウンタ出力６１ＣＰＵａ６３トレースメモリａ６７ＣＰＵａのトレース情報７１ＣＰＵｂ７３トレースメモリｂ７７ＣＰＵｂのトレース情報１０５デバッグ装置１０６ターゲット装置１１１ＣＰＵａ１１２トレースアドレス生成回路ａ１１３トレースメモリａ１１４トレースメモリａのアドレス（トレースアドレ
ス生成回路ａ１１２の出力）１１７ＣＰＵａのトレース情報１２１ＣＰＵｂ１２２トレースアドレス生成回路ｂ１２３トレースメモリｂ１２４トレースメモリｂのアドレス（トレースアドレ
ス生成回路ｂ１２２の出力）１２７ＣＰＵｂのトレース情報２０５デバッグ装置２０６ターゲット装置２０７カウンタカウントアップ信号２０８カウンタ出力２０９カウンタ２１１ＣＰＵａ２１２トレースアドレス生成回路ａ２１３トレースメモリａ２１４トレースメモリａのアドレス（トレースアドレ
ス生成回路ａ２１２の出力）２１６トレースメモリａの書き込み制御信号生成回路２１７ＣＰＵａのトレース情報２１８トレースメモリａの書き込み制御信号２２１ＣＰＵｂ２２２トレースアドレス生成回路ｂ２２３トレースメモリｂ２２４トレースメモリｂのアドレス（トレースアドレ
ス生成回路ｂ２２２の出力）２２６トレースメモリｂの書き込み制御信号生成回路２２７ＣＰＵｂのトレース情報２２８トレースメモリｂの書き込み制御信号２３１ＣＰＵｃ２３２トレースアドレス生成回路ｃ２３３トレースメモリｃ２３４トレースメモリｃのアドレス（トレースアドレ
ス生成回路ｃ２３２の出力）２３６トレースメモリｃの書き込み制御信号生成回路２３７ＣＰＵｃのトレース情報２３８トレースメモリｃの書き込み制御

Claims

【特許請求の範囲】

【請求項１】間欠的にトレース情報を出力する複数の
非同期又は同期して動作するＣＰＵを搭載するシステム
におけるデバッグ装置であって、それぞれのＣＰＵの前
記トレース情報を記憶する各マイコン用の独立したトレ
ースメモリと、前記トレースメモリの一部または全部に
同期用ＴＡＧ情報を書き込ませる同期用TAG生成手段
と、前記トレースメモリに書き込まれた前記同期用ＴＡ
Ｇ情報によって、それぞれのＣＰＵの前記トレース情報
の元となった事象の発生順序を特定する順序特定手段を
備えたデバッグ装置。
【請求項２】ＣＰＵ及びトレースメモリがそれぞれ二
つの場合に、同期用TAG生成手段として、一方のＣＰＵ
トレースデータ書き込み時に、もう一方のトレースメモ
リの示しているトレースメモリのアドレスを書き込む請
求項１記載のデバッグ装置。
【請求項３】同期用TAG生成手段として、いずれかの
トレースメモリへの書き込みが発生するたびにインクリ
メントされるカウンタを具備し、それぞれのトレースメ
モリへの情報書き込み時に、前記カウンタの出力を同時
に書き込む請求項１記載のデバッグ装置。
【請求項４】順序特定手段は、トレースメモリに書き
込まれたもう一方のトレースメモリアドレスの情報を解
析して、二つのトレースメモリに書き込まれた事象の発
生順序を判定し、その発生順序を表示する請求項２記載
のデバッグ装置。
【請求項５】順序特定手段は、それぞれのトレースメ
モリに書き込まれたカウンタの情報を解析して、それぞ
れのトレースメモリに書き込まれた事象の発生順序を判
定し、その発生順序を表示する請求項３記載のデバッグ
装置。