JP2003068087A - デュアルビット・メモリセル読取方法及び装置 - Google Patents
デュアルビット・メモリセル読取方法及び装置Info
- Publication number
- JP2003068087A JP2003068087A JP2002177482A JP2002177482A JP2003068087A JP 2003068087 A JP2003068087 A JP 2003068087A JP 2002177482 A JP2002177482 A JP 2002177482A JP 2002177482 A JP2002177482 A JP 2002177482A JP 2003068087 A JP2003068087 A JP 2003068087A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory cell
- bit
- cell
- programmed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
- G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 本発明の課題は、デュアルビット・メモリセ
ルの読み取りに関し、特に、２サイドの読み取りによっ
てマルチリファレンスセルを使用してデュアルビット・
メモリセルを読み取る方法及び２サイド読取用に構成さ
れたｙ−デコーダ装置を提供することを目的とする。 【解決手段】 本発明の課題は、複数のプログラムされ
たデュアルビット・リファレンス・セルを使用して選択
されたプログラムされたデュアルビット・メモリセルを
読み取る方法において、プログラミング・パラメタが選
択されたプログラムされたデュアルビット・メモリセル
の老化特性を補うために選択されるように、複数のプロ
グラミング・パラメタに応じて上記リファレンス・セル
をプログラムし、上記複数のプログラムされたリファレ
ンス・セルの上記第一と第二のデータ・ビットに基づい
て、上記選択されたプログラムされたメモリセルの該第
一と第二のデータ・ビットを決定する方法によって達成
される。
ルの読み取りに関し、特に、２サイドの読み取りによっ
てマルチリファレンスセルを使用してデュアルビット・
メモリセルを読み取る方法及び２サイド読取用に構成さ
れたｙ−デコーダ装置を提供することを目的とする。 【解決手段】 本発明の課題は、複数のプログラムされ
たデュアルビット・リファレンス・セルを使用して選択
されたプログラムされたデュアルビット・メモリセルを
読み取る方法において、プログラミング・パラメタが選
択されたプログラムされたデュアルビット・メモリセル
の老化特性を補うために選択されるように、複数のプロ
グラミング・パラメタに応じて上記リファレンス・セル
をプログラムし、上記複数のプログラムされたリファレ
ンス・セルの上記第一と第二のデータ・ビットに基づい
て、上記選択されたプログラムされたメモリセルの該第
一と第二のデータ・ビットを決定する方法によって達成
される。
Description
【０００１】
【発明の属する技術分野】本発明は、デュアルビット・
メモリセルの読み取りに関し、特に、２サイドの読み取
りによってマルチリファレンスセルを使用してデュアル
ビット・メモリセルを読み取る方法及び２サイド読取用
に構成されたｙ−デコーダ装置に関する。
メモリセルの読み取りに関し、特に、２サイドの読み取
りによってマルチリファレンスセルを使用してデュアル
ビット・メモリセルを読み取る方法及び２サイド読取用
に構成されたｙ−デコーダ装置に関する。
【０００２】
【従来の技術】近年、フラッシュメモリのような従来の
不揮発性メモリは、各々がデータのマルチビットを格納
するメモリセルを有している。メモリセルのタイプの１
つは、一つのセルにデータの２ビットを格納することが
できるデュアルビット・メモリセルである。図１は、従
来技術のデュアルビット・メモリセルの構造を示す例で
ある。メモリセル１０は、ゲート１２と、電子変化例え
ば２４の１レベルとしてデータの１つのビットを格納す
ることができる左の記憶領域２０および右記憶領域２２
が各々ある記憶窒化物レイヤ１４と、セルがプログラム
され、読まれ、又は消去されているか否かに依存するソ
ース又はドレインとして役立つ基板レイヤ１６における
２つのｎタイプ拡散ｎ１及びｎ２と、電流がセルの状態
を示すために流れるであろうｎ１とｎ２との間の基板レ
イヤ１６中のチャネル領域１８とを有する。メモリセル
もまた、左右の窒化物記憶領域を有する代わりに、荷電
記憶装置用浮遊ゲート電極で形成しても良い。
不揮発性メモリは、各々がデータのマルチビットを格納
するメモリセルを有している。メモリセルのタイプの１
つは、一つのセルにデータの２ビットを格納することが
できるデュアルビット・メモリセルである。図１は、従
来技術のデュアルビット・メモリセルの構造を示す例で
ある。メモリセル１０は、ゲート１２と、電子変化例え
ば２４の１レベルとしてデータの１つのビットを格納す
ることができる左の記憶領域２０および右記憶領域２２
が各々ある記憶窒化物レイヤ１４と、セルがプログラム
され、読まれ、又は消去されているか否かに依存するソ
ース又はドレインとして役立つ基板レイヤ１６における
２つのｎタイプ拡散ｎ１及びｎ２と、電流がセルの状態
を示すために流れるであろうｎ１とｎ２との間の基板レ
イヤ１６中のチャネル領域１８とを有する。メモリセル
もまた、左右の窒化物記憶領域を有する代わりに、荷電
記憶装置用浮遊ゲート電極で形成しても良い。
【０００３】電荷２４をプログラムするために、例え
ば、右記憶領域２２において、高電圧、例えば８．５〜
１０．５Ｖがゲート１２に置かれ、プログラミングはド
レインとして機能し、ソースとして機能するｎ１は０Ｖ
にアースされる一方で、４から６ボルト間でｎ２に置か
れる。メモリセル１０上のこれらの電圧の組合せは、ｎ
２の近くで集中する領域２２に電子を注入するチャネル
・ホットエレクトロン注入を起こす。メモリセル１０に
格納された電荷２４を読み取るために、ソース及びドレ
インの役割が保持され、３．５−４．５Ｖの間でゲート
１２に置かれ、１−１．６Ｖの間でドレインｎ１に置か
れ、また、ソースｎ２は０Ｖにアースされる。電荷が格
納される場合、メモリセル１０の閾値電圧（「Ｖｔ」）
はゲート１２の電圧に接近するであろう。これは、メモ
リセル１０を作動させるのに不十分な小さな電圧格差を
引き起こす。また、電流はほとんどチャネル１８を通っ
て流れない、そのために、低くプログラムされた状態或
いはプログラムされたデータ・ビット「０」を示す。し
かしながら、電荷が格納されない場合、記憶領域２０に
対する場合、セルのＶｔは、ゲート１２上の電圧よりは
るかに低い。これは、メモリセル１０を作動させるため
に十分に大きな電圧格差を引き起こす。これは、著しく
より大きな電流が、高くプログラムされた状態或いは消
去されたデータ・ビット「１」を示して、チャネル１８
を通って流れることを許容する。
ば、右記憶領域２２において、高電圧、例えば８．５〜
１０．５Ｖがゲート１２に置かれ、プログラミングはド
レインとして機能し、ソースとして機能するｎ１は０Ｖ
にアースされる一方で、４から６ボルト間でｎ２に置か
れる。メモリセル１０上のこれらの電圧の組合せは、ｎ
２の近くで集中する領域２２に電子を注入するチャネル
・ホットエレクトロン注入を起こす。メモリセル１０に
格納された電荷２４を読み取るために、ソース及びドレ
インの役割が保持され、３．５−４．５Ｖの間でゲート
１２に置かれ、１−１．６Ｖの間でドレインｎ１に置か
れ、また、ソースｎ２は０Ｖにアースされる。電荷が格
納される場合、メモリセル１０の閾値電圧（「Ｖｔ」）
はゲート１２の電圧に接近するであろう。これは、メモ
リセル１０を作動させるのに不十分な小さな電圧格差を
引き起こす。また、電流はほとんどチャネル１８を通っ
て流れない、そのために、低くプログラムされた状態或
いはプログラムされたデータ・ビット「０」を示す。し
かしながら、電荷が格納されない場合、記憶領域２０に
対する場合、セルのＶｔは、ゲート１２上の電圧よりは
るかに低い。これは、メモリセル１０を作動させるため
に十分に大きな電圧格差を引き起こす。これは、著しく
より大きな電流が、高くプログラムされた状態或いは消
去されたデータ・ビット「１」を示して、チャネル１８
を通って流れることを許容する。
【０００４】ｙ−デコーダは仮想グラウンド・アーキテ
クチャーのデュアルビット・メモリセルを読み取るため
に使用される。電流が次のビットラインへ流出すること
を回避するための読み取りの間に、予め電圧を充電し保
持するために、３つの選択がｙ−符号解読において要求
される。
クチャーのデュアルビット・メモリセルを読み取るため
に使用される。電流が次のビットラインへ流出すること
を回避するための読み取りの間に、予め電圧を充電し保
持するために、３つの選択がｙ−符号解読において要求
される。
【０００５】図２Ａ及び図２Ｂは、デュアルビット・メ
モリセルを読み取るための従来技術のｙ−デコーダ３０
を例示する。ｙ−デコーダ３０はバイト・セレクト（Ｂ
Ｓ）およびカラムセレクト（ＣＳ）デコーダを持ってい
る。カラムセレクト・デコーダの後に大域的なメタル・
ビットライン（ＭＢＬ）が、また、セクターセレクト・
デコーダ（ＳＥＬｎ）の後に各セクターのローカルの拡
散ビットライン（ＤＬ）がある。多数の選択を持つため
に、（８個から）４つのセクターセレクト及び４つのカ
ラムセレクトが選択される。メモリセルの片側を読み取
るために、１つのＢＳＤはドレイン用に選択され、１つ
のＢＳＧはソースをアースするために選択され、また、
１つのＢＳＰは、ドレインの隣のビット線間電圧を予め
充電し保持するために選択されている。したがって、６
個のｙデコード選択が要求される、つまり、図２Ａ及び
図２ＢのＢＤＳ、ＢＳＧ及びＢＳＰのための丸及び三角
で囲まれたトランジスタである。
モリセルを読み取るための従来技術のｙ−デコーダ３０
を例示する。ｙ−デコーダ３０はバイト・セレクト（Ｂ
Ｓ）およびカラムセレクト（ＣＳ）デコーダを持ってい
る。カラムセレクト・デコーダの後に大域的なメタル・
ビットライン（ＭＢＬ）が、また、セクターセレクト・
デコーダ（ＳＥＬｎ）の後に各セクターのローカルの拡
散ビットライン（ＤＬ）がある。多数の選択を持つため
に、（８個から）４つのセクターセレクト及び４つのカ
ラムセレクトが選択される。メモリセルの片側を読み取
るために、１つのＢＳＤはドレイン用に選択され、１つ
のＢＳＧはソースをアースするために選択され、また、
１つのＢＳＰは、ドレインの隣のビット線間電圧を予め
充電し保持するために選択されている。したがって、６
個のｙデコード選択が要求される、つまり、図２Ａ及び
図２ＢのＢＤＳ、ＢＳＧ及びＢＳＰのための丸及び三角
で囲まれたトランジスタである。
【０００６】データの２ビットがメモリセル１０に格納
されるかもしれないので、それは４つの可能なデータ状
態「１１」、「１０」、「０１」および「００」を持っ
ている、また、各状態はある値にメモリセル１０のＶｔ
をセットすることにより、つまり、各記憶領域に電荷の
あるレベルを格納することによって、差別化することが
できる。そのようなセルの配列において、それらが当初
プログラムされる場合、各状態を識別するＶｔの範囲は
明白に、メモリセルの寿命の開始を識別することがで
き、セル読み取り時に正確なデータが得られる。しかし
ながら、セル寿命の終了の時とともに、セル内での変化
及び他の現象によって不正確な読み取りを引き起こす。
されるかもしれないので、それは４つの可能なデータ状
態「１１」、「１０」、「０１」および「００」を持っ
ている、また、各状態はある値にメモリセル１０のＶｔ
をセットすることにより、つまり、各記憶領域に電荷の
あるレベルを格納することによって、差別化することが
できる。そのようなセルの配列において、それらが当初
プログラムされる場合、各状態を識別するＶｔの範囲は
明白に、メモリセルの寿命の開始を識別することがで
き、セル読み取り時に正確なデータが得られる。しかし
ながら、セル寿命の終了の時とともに、セル内での変化
及び他の現象によって不正確な読み取りを引き起こす。
【０００７】図３は、メモリセルの配列に格納されたデ
ータに対するＶｔ分布の例を例示する。グラフ３２は、
セルの寿命の開始で４個のデータ状態すべてに対するＶ
ｔ分布を示し、グラフ３４は、セルの寿命の終了で４個
のデータ状態すべてに対するＶｔ分布を示す。グラフ
は、４個のデータ状態すべてに対するＶｔ分布で推移、
減少を示す。Ｖｔは、順に相補ビット妨害を低下させる
セル寿命の間に、格納された電荷の損失により減少す
る。メモリセルの片側がプログラムされる場合、相補ビ
ット妨害現象が発生して、反対側のＶｔは増加させられ
る。片側がより確実にプログラムされると、もう片側の
Ｖｔがより増加する。
ータに対するＶｔ分布の例を例示する。グラフ３２は、
セルの寿命の開始で４個のデータ状態すべてに対するＶ
ｔ分布を示し、グラフ３４は、セルの寿命の終了で４個
のデータ状態すべてに対するＶｔ分布を示す。グラフ
は、４個のデータ状態すべてに対するＶｔ分布で推移、
減少を示す。Ｖｔは、順に相補ビット妨害を低下させる
セル寿命の間に、格納された電荷の損失により減少す
る。メモリセルの片側がプログラムされる場合、相補ビ
ット妨害現象が発生して、反対側のＶｔは増加させられ
る。片側がより確実にプログラムされると、もう片側の
Ｖｔがより増加する。
【０００８】メモリセルからデータを読み取る際の、相
補ビット妨害における電荷損失及び生じる減少、及び、
Ｖｔ分布の推移は、問題を提示している。図３が例示す
るように、セル寿命の終了にデータ「０」およびデータ
「１」を識別するために、データ状態間の十分な大きな
Ｖｔ窓をプログラムすることは困難である。したがっ
て、あるＶｔでは、データ状態０１および１０を識別す
ることは困難である。
補ビット妨害における電荷損失及び生じる減少、及び、
Ｖｔ分布の推移は、問題を提示している。図３が例示す
るように、セル寿命の終了にデータ「０」およびデータ
「１」を識別するために、データ状態間の十分な大きな
Ｖｔ窓をプログラムすることは困難である。したがっ
て、あるＶｔでは、データ状態０１および１０を識別す
ることは困難である。
【０００９】
【発明が解決しようとする課題】上記従来の技術におい
て、必要なことは、特にセルの寿命の終了に、メモリセ
ル寿命の全体にわたって読み取ることによって正確なデ
ータを取得する見込みを増加させるデュアルビット・メ
モリセルを読み取る方法である。また、必要なことは、
より正確な読み取り方法を利用するy-デコーダ・アーキ
テクチャーである。
て、必要なことは、特にセルの寿命の終了に、メモリセ
ル寿命の全体にわたって読み取ることによって正確なデ
ータを取得する見込みを増加させるデュアルビット・メ
モリセルを読み取る方法である。また、必要なことは、
より正確な読み取り方法を利用するy-デコーダ・アーキ
テクチャーである。
【００１０】従って、本発明の課題は、２サイドの読み
取りによってマルチリファレンスセルを使用してデュア
ルビット・メモリセルを読み取る方法及び２サイド読取
用に構成されたｙ−デコーダ装置を提供することであ
る。
取りによってマルチリファレンスセルを使用してデュア
ルビット・メモリセルを読み取る方法及び２サイド読取
用に構成されたｙ−デコーダ装置を提供することであ
る。
【００１１】
【課題を解決するための手段】上記課題を解決するた
め、本発明は、各メモリ及びリファレンス・セルは、電
子電荷のレベルとして第一のデータ・ビットを格納する
ための左記憶領域と電子電荷のレベルとして第二のデー
タ・ビットを格納するための右記憶領域とを有し、各記
憶領域は、該電子電荷が該記憶領域に格納されない低く
プログラムされた状態及び該電子電荷が該記憶領域に格
納される高くプログラムされた状態のいずれかを有し、
各セルが２ビットで示される４つのデータ状態を有す
る、複数のプログラムされたデュアルビット・リファレ
ンス・セルを使用して少なくとも一つがプログラムされ
たデュアルビット・メモリセルを読み取る方法におい
て、（ａ）選択されたプログラムされたメモリセルの上
記第一と第二のデータ・ビットは、プログラムされた上
記リファレンス・セルの上記第一と第二のデータ・ビッ
トを読み取ることによって決定されるように、複数のプ
ログラミング・パラメタに応じて該リファレンス・セル
をプログラムし、（ｂ）該選択されたメモリセルのデー
タを読み取り決定するために前記メモリセルのうちの１
つを選択し、（ｃ）該選択されたメモリセルの該左ビッ
トを読み取り、左ビット出力信号を生成し、（ｄ）該メ
モリセルのデータを決定するために、少なくとも１つの
リファレンス・セル出力信号と該左ビット出力信号とを
比較し、（ｅ）該選択されたメモリセルの該右ビットを
読み取り、右ビット出力信号を生成し、（ｆ）該メモリ
セルのデータを決定するために、少なくとも１つのリフ
ァレンス・セル出力信号と該左ビット出力信号とを比較
し、（ｇ）少なくとも１つの他の該メモリセルが読み取
られるべきか否かを決定し、そうならば、ステップ
（ｆ）から（ｂ）を繰り返すように構成される。
め、本発明は、各メモリ及びリファレンス・セルは、電
子電荷のレベルとして第一のデータ・ビットを格納する
ための左記憶領域と電子電荷のレベルとして第二のデー
タ・ビットを格納するための右記憶領域とを有し、各記
憶領域は、該電子電荷が該記憶領域に格納されない低く
プログラムされた状態及び該電子電荷が該記憶領域に格
納される高くプログラムされた状態のいずれかを有し、
各セルが２ビットで示される４つのデータ状態を有す
る、複数のプログラムされたデュアルビット・リファレ
ンス・セルを使用して少なくとも一つがプログラムされ
たデュアルビット・メモリセルを読み取る方法におい
て、（ａ）選択されたプログラムされたメモリセルの上
記第一と第二のデータ・ビットは、プログラムされた上
記リファレンス・セルの上記第一と第二のデータ・ビッ
トを読み取ることによって決定されるように、複数のプ
ログラミング・パラメタに応じて該リファレンス・セル
をプログラムし、（ｂ）該選択されたメモリセルのデー
タを読み取り決定するために前記メモリセルのうちの１
つを選択し、（ｃ）該選択されたメモリセルの該左ビッ
トを読み取り、左ビット出力信号を生成し、（ｄ）該メ
モリセルのデータを決定するために、少なくとも１つの
リファレンス・セル出力信号と該左ビット出力信号とを
比較し、（ｅ）該選択されたメモリセルの該右ビットを
読み取り、右ビット出力信号を生成し、（ｆ）該メモリ
セルのデータを決定するために、少なくとも１つのリフ
ァレンス・セル出力信号と該左ビット出力信号とを比較
し、（ｇ）少なくとも１つの他の該メモリセルが読み取
られるべきか否かを決定し、そうならば、ステップ
（ｆ）から（ｂ）を繰り返すように構成される。
【００１２】したがって、セル寿命の老化による不正確
な読み取りを防止することができる。
な読み取りを防止することができる。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。
に基づいて説明する。
【００１４】本発明は、複数のリファレンス・セルを使
用して、デュアルビット・メモリセルを読み取る方法を
提供する。各メモリセルおよびリファレンス・セルは、
好ましくは、左右の窒化物記憶領域をそれぞれ標準及び
相補データ・ビットを格納することができる図１で例示
するタイプである。窒化物レイヤで構成された記憶領域
は好まれるが、通常の技術を有する当業者によって、こ
こに論述される詳細な方法は、浮遊ゲート電極である記
憶領域を含むセルによる実装用に変更できることを容易
に理解するであろう。メモリセルは、メモリ素子を形成
するために配列にて配置される。本発明の一実施例は2
つのリファレンス・セルを使用し、他の実施例は3つの
リファレンス・セルを使用する。
用して、デュアルビット・メモリセルを読み取る方法を
提供する。各メモリセルおよびリファレンス・セルは、
好ましくは、左右の窒化物記憶領域をそれぞれ標準及び
相補データ・ビットを格納することができる図１で例示
するタイプである。窒化物レイヤで構成された記憶領域
は好まれるが、通常の技術を有する当業者によって、こ
こに論述される詳細な方法は、浮遊ゲート電極である記
憶領域を含むセルによる実装用に変更できることを容易
に理解するであろう。メモリセルは、メモリ素子を形成
するために配列にて配置される。本発明の一実施例は2
つのリファレンス・セルを使用し、他の実施例は3つの
リファレンス・セルを使用する。
【００１５】図４は、本発明の最良の実施例に従って、
少なくとも一つのプログラムされたデュアルビット・メ
モリセルを読み取る方法１００を例示する。ステップ１
０５で、各リファレンス・セルは、複数のプログラミン
グ・パラメタに従ってプログラムされる。プログラミン
グ・パラメタは、以下に詳細に論述され、与えられたメ
モリ素子のためにプログラムされているリファレンスの
数に依存する。プログラミング電圧は９．５ボルトであ
り、ドレイン・プログラミング電圧は５ボルトである。
少なくとも一つのプログラムされたデュアルビット・メ
モリセルを読み取る方法１００を例示する。ステップ１
０５で、各リファレンス・セルは、複数のプログラミン
グ・パラメタに従ってプログラムされる。プログラミン
グ・パラメタは、以下に詳細に論述され、与えられたメ
モリ素子のためにプログラムされているリファレンスの
数に依存する。プログラミング電圧は９．５ボルトであ
り、ドレイン・プログラミング電圧は５ボルトである。
【００１６】ステップ１１０で、ｙ−デコーダは、読み
取るべきメモリセルを選択し、ステップ１１５で、標準
ビット出力信号を生成するためにセルの標準ビットを読
み取る。この出力信号は、一般に電圧に変換される電流
である。メモリセルのプログラムミング及び読み取りに
使用される最良の回路は、図１０から図１３で例示さ
れ、以下に詳細に論述される。上に論述されたデュアル
ビットセルを読み取る技術は、好ましくは使用され、電
圧読取ゲートは４．２ボルトであり、ドレイン読取電圧
は１．２ボルトである。リファレンス・セル出力信号を
生成するためのカスコード回路は、通常の技術を有する
当業者によって知られている。
取るべきメモリセルを選択し、ステップ１１５で、標準
ビット出力信号を生成するためにセルの標準ビットを読
み取る。この出力信号は、一般に電圧に変換される電流
である。メモリセルのプログラムミング及び読み取りに
使用される最良の回路は、図１０から図１３で例示さ
れ、以下に詳細に論述される。上に論述されたデュアル
ビットセルを読み取る技術は、好ましくは使用され、電
圧読取ゲートは４．２ボルトであり、ドレイン読取電圧
は１．２ボルトである。リファレンス・セル出力信号を
生成するためのカスコード回路は、通常の技術を有する
当業者によって知られている。
【００１７】メモリセルの相補ビット出力信号は、相補
ビットセル・データを決定するためにステップ１３０
で、リファレンス・セルによって生成された出力電圧信
号と比較される。最後に、ステップ１３５で、いずれか
の追加のメモリセルを読み取る必要があるか否かが判断
される。そうであるなら、その後、適切なメモリセルが
すべて読み取られるまで、ステップ１１０から１３５が
繰り返される。
ビットセル・データを決定するためにステップ１３０
で、リファレンス・セルによって生成された出力電圧信
号と比較される。最後に、ステップ１３５で、いずれか
の追加のメモリセルを読み取る必要があるか否かが判断
される。そうであるなら、その後、適切なメモリセルが
すべて読み取られるまで、ステップ１１０から１３５が
繰り返される。
【００１８】以前に言及されるように、本発明の一実施
例は、メモリセル・データを決定するために２つのプロ
グラムされたリファレンス・セルＲｅｆ１及びＲｅｆ２
を使用する。この実施例において、メモリ素子の寿命の
開始から終了まで正確にメモリセルの内容を決定するた
めに、Ｒｅｆ１とＲｅｆ２はプログラムされ、次のプロ
グラミング・パラメタによってそれらＶｔはセットされ
る。これらのプログラミング・パラメタは、図５、図６
及び図７で示されるように、寿命の開始及び終了で、メ
モリセル・データのためのＶｔ分布に基づいて決定さ
れ、テーブル１においてさらに以下に例証される。
例は、メモリセル・データを決定するために２つのプロ
グラムされたリファレンス・セルＲｅｆ１及びＲｅｆ２
を使用する。この実施例において、メモリ素子の寿命の
開始から終了まで正確にメモリセルの内容を決定するた
めに、Ｒｅｆ１とＲｅｆ２はプログラムされ、次のプロ
グラミング・パラメタによってそれらＶｔはセットされ
る。これらのプログラミング・パラメタは、図５、図６
及び図７で示されるように、寿命の開始及び終了で、メ
モリセル・データのためのＶｔ分布に基づいて決定さ
れ、テーブル１においてさらに以下に例証される。
【００１９】
【表１】
プログラミング・パラメタは下記条件を実装する。
（１）Ｒｅｆ２より低いＲｅｆ１をプログラムするこ
と、（２）Ｒｅｆ１はＥＯＬ（寿命の終り）でメモリセ
ル・データ１１に対して１を、また、ＥＯＬのメモリセ
ル・データ０１に対して０を読み取る、ＢＯＬ（寿命の
始め）でのデータ１１及びＥＯＬでのデータ０１のＶｔ
の間にＲｅｆ１をプログラムすること、（３）Ｒｅｆ２
はＥＯＬでメモリセル・データ００に対して０を、ま
た、ＥＯＬのメモリセル・データ１０に対して１を読み
取る、ＥＯＬでのデータ００及びＢＯＬでのデータ１０
のＶｔの間にＲｅｆ２をプログラムすること、（４）セ
ル・データ０１又は１０用の標準及び相補ビット間のデ
ルタＶｔ未満のＲｅｆ１とＲｅｆ２の間の、つまり、Ｒ
ｅｆ１，２によって読み出した標準ビットのデータが
０，１である場合、Ｒｅｆ１，２によって読み出した相
補ビットのデータはメモリセル・データ１０に対して
０，０を、また、メモリセル・データ０１に対して１，
１を読み取る必要があって、（Ｒｅｆ２のＶｔ−Ｒｅｆ
１のＶｔ）＜（Ｖｔ０１―Ｖｔ１０）であるように、デ
ルタＶｔをプログラムすること。好ましくは、Ｒｅｆ１
は２．３０Ｖにセットされ、Ｒｅｆ２は３．４５Ｖにセ
ットされる。
と、（２）Ｒｅｆ１はＥＯＬ（寿命の終り）でメモリセ
ル・データ１１に対して１を、また、ＥＯＬのメモリセ
ル・データ０１に対して０を読み取る、ＢＯＬ（寿命の
始め）でのデータ１１及びＥＯＬでのデータ０１のＶｔ
の間にＲｅｆ１をプログラムすること、（３）Ｒｅｆ２
はＥＯＬでメモリセル・データ００に対して０を、ま
た、ＥＯＬのメモリセル・データ１０に対して１を読み
取る、ＥＯＬでのデータ００及びＢＯＬでのデータ１０
のＶｔの間にＲｅｆ２をプログラムすること、（４）セ
ル・データ０１又は１０用の標準及び相補ビット間のデ
ルタＶｔ未満のＲｅｆ１とＲｅｆ２の間の、つまり、Ｒ
ｅｆ１，２によって読み出した標準ビットのデータが
０，１である場合、Ｒｅｆ１，２によって読み出した相
補ビットのデータはメモリセル・データ１０に対して
０，０を、また、メモリセル・データ０１に対して１，
１を読み取る必要があって、（Ｒｅｆ２のＶｔ−Ｒｅｆ
１のＶｔ）＜（Ｖｔ０１―Ｖｔ１０）であるように、デ
ルタＶｔをプログラムすること。好ましくは、Ｒｅｆ１
は２．３０Ｖにセットされ、Ｒｅｆ２は３．４５Ｖにセ
ットされる。
【００２０】上記のパラメタに応じてＲｅｆ１とＲｅｆ
２をプログラムすることは、テーブル２にて下記に示さ
れるような各メモリセル・データ状態に対して、Ｒｅｆ
１とＲｅｆ２に対する標準及び相補ビットデータにそれ
ぞれ相当する。
２をプログラムすることは、テーブル２にて下記に示さ
れるような各メモリセル・データ状態に対して、Ｒｅｆ
１とＲｅｆ２に対する標準及び相補ビットデータにそれ
ぞれ相当する。
【００２１】
【表２】
その後、メモリセル・データは、テーブル３に従って、
Ｒｅｆ１とＲｅｆ２により標準及び相補ビットを読み取
ることにより決定することができる。
Ｒｅｆ１とＲｅｆ２により標準及び相補ビットを読み取
ることにより決定することができる。
【００２２】
【表３】
Ｒｅｆ１とＲｅｆ２のためのＶｔは、Ｒｅｆ１とＲｅｆ
２のための標準ビットデータがそれぞれ０と１、また、
Ｒｅｆ１とＲｅｆ２のための相補ビットデータはそれぞ
れ０と１であるようにセットすることができない。
２のための標準ビットデータがそれぞれ０と１、また、
Ｒｅｆ１とＲｅｆ２のための相補ビットデータはそれぞ
れ０と１であるようにセットすることができない。
【００２３】本発明の別の実施例において、３つのプロ
グラムされたリファレンス・セル、Ｒｅｆ１、Ｒｅｆ２
およびＲｅｆ３がメモリセル・データを決定するために
使用される。この方法は、リファレンスＶｔ設定にてよ
り大きな柔軟性さえ提供する。図５と７は、Ｒｅｆ１、
Ｒｅｆ２およびＲｅｆ３のためのプログラミング・パラ
メタを例示する。プログラミング・パラメタは、次のも
のを含んでいる。 （１）Ｒｅｆ２より低いＲｅｆ１をプログラムするこ
と、（２）（Ｒｅｆ２のＶｔ―Ｒｅｆ１のＶｔ）＞（Ｒ
ｅｆ３のＶｔ―Ｒｅｆ１のＶｔ）又は（Ｒｅｆ２のＶｔ
―Ｒｅｆ３のＶｔ）となるように、Ｒｅｆ１とＲｅｆ２
の間のＲｅｆ３をプログラムすること、（３）Ｒｅｆ１
はＥＯＬでメモリセル・データ１１に対して１を、ま
た、ＥＯＬのメモリセル・データ０１に対して０を読み
取るように、ＢＯＬでのデータ１１及びＥＯＬでのデー
タ０１のためのＶｔｓ間のＲｅｆ１をプログラムするこ
と、（４）Ｒｅｆ２はＥＯＬでメモリセル・データ００
に対して０を、また、ＥＯＬのメモリセル・データ１０
に対して１を読み取るように、ＥＯＬでのデータ００及
びＢＯＬでのデータ１０のＶｔ間のＲｅｆ２をプログラ
ムすること、（５）セル・データ０１又は１０のための
標準及び相補ビット間でデルタＶｔ未満である、つま
り、Ｒｅｆ１とＲｅｆ２に対し標準ビットデータがそれ
ぞれ０１である場合、Ｒｅｆ３に対し相補ビットデータ
はメモリセル・データ１０に対して０を、メモリセル・
データ０１に対して１を読み取る必要であって、（Ｒｅ
ｆ３のＶｔ―Ｒｅｆ１のＶｔ）＜（Ｖｔ０１―Ｖｔ１
０）或いは（Ｒｅｆ２のＶｔ―Ｒｅｆ３のＶｔ）＜（Ｖ
ｔ０１―Ｖｔ１０）であるように、Ｒｅｆ１とＲｅｆ３
間、或いは、Ｒｅｆ２とＲｅｆ３間のデルタＶｔをプロ
グラムすること。好ましくは、Ｒｅｆ１は２．３０Ｖに
セットされ、Ｒｅｆ２は３．４５Ｖにセットされ、ま
た、Ｒｅｆ３は２．８８Ｖにセットされる。
グラムされたリファレンス・セル、Ｒｅｆ１、Ｒｅｆ２
およびＲｅｆ３がメモリセル・データを決定するために
使用される。この方法は、リファレンスＶｔ設定にてよ
り大きな柔軟性さえ提供する。図５と７は、Ｒｅｆ１、
Ｒｅｆ２およびＲｅｆ３のためのプログラミング・パラ
メタを例示する。プログラミング・パラメタは、次のも
のを含んでいる。 （１）Ｒｅｆ２より低いＲｅｆ１をプログラムするこ
と、（２）（Ｒｅｆ２のＶｔ―Ｒｅｆ１のＶｔ）＞（Ｒ
ｅｆ３のＶｔ―Ｒｅｆ１のＶｔ）又は（Ｒｅｆ２のＶｔ
―Ｒｅｆ３のＶｔ）となるように、Ｒｅｆ１とＲｅｆ２
の間のＲｅｆ３をプログラムすること、（３）Ｒｅｆ１
はＥＯＬでメモリセル・データ１１に対して１を、ま
た、ＥＯＬのメモリセル・データ０１に対して０を読み
取るように、ＢＯＬでのデータ１１及びＥＯＬでのデー
タ０１のためのＶｔｓ間のＲｅｆ１をプログラムするこ
と、（４）Ｒｅｆ２はＥＯＬでメモリセル・データ００
に対して０を、また、ＥＯＬのメモリセル・データ１０
に対して１を読み取るように、ＥＯＬでのデータ００及
びＢＯＬでのデータ１０のＶｔ間のＲｅｆ２をプログラ
ムすること、（５）セル・データ０１又は１０のための
標準及び相補ビット間でデルタＶｔ未満である、つま
り、Ｒｅｆ１とＲｅｆ２に対し標準ビットデータがそれ
ぞれ０１である場合、Ｒｅｆ３に対し相補ビットデータ
はメモリセル・データ１０に対して０を、メモリセル・
データ０１に対して１を読み取る必要であって、（Ｒｅ
ｆ３のＶｔ―Ｒｅｆ１のＶｔ）＜（Ｖｔ０１―Ｖｔ１
０）或いは（Ｒｅｆ２のＶｔ―Ｒｅｆ３のＶｔ）＜（Ｖ
ｔ０１―Ｖｔ１０）であるように、Ｒｅｆ１とＲｅｆ３
間、或いは、Ｒｅｆ２とＲｅｆ３間のデルタＶｔをプロ
グラムすること。好ましくは、Ｒｅｆ１は２．３０Ｖに
セットされ、Ｒｅｆ２は３．４５Ｖにセットされ、ま
た、Ｒｅｆ３は２．８８Ｖにセットされる。
【００２４】上記のパラメタに応じてＲｅｆ１、Ｒｅｆ
２およびＲｅｆ３をプログラムすることは、テーブル４
にて下記に示されるような各メモリセル・データ状態の
ために、Ｒｅｆ１、Ｒｅｆ３およびＲｅｆ２のための標
準及び相補ビットデータにそれぞれ相当する。
２およびＲｅｆ３をプログラムすることは、テーブル４
にて下記に示されるような各メモリセル・データ状態の
ために、Ｒｅｆ１、Ｒｅｆ３およびＲｅｆ２のための標
準及び相補ビットデータにそれぞれ相当する。
【００２５】
【表４】
その後、メモリセル・データは、テーブル５に従って、
対応するＲｅｆ１、Ｒｅｆ２及びＲｅｆ３の標準及び相
補ビットを読み取ることにより決定することができる。
対応するＲｅｆ１、Ｒｅｆ２及びＲｅｆ３の標準及び相
補ビットを読み取ることにより決定することができる。
【００２６】
【表５】
先ず、Ｒｅｆ１、Ｒｅｆ３及びＲｅｆ２のための標準ビ
ットデータがそれぞれ０、１および１で、また、Ｒｅｆ
１、Ｒｅｆ３及びＲｅｆ２のための相補ビットデータは
それぞれ０、１および１であるように、Ｒｅｆ１、Ｒｅ
ｆ２及びＲｅｆ３のためのＶｔはセットすることができ
ない。
ットデータがそれぞれ０、１および１で、また、Ｒｅｆ
１、Ｒｅｆ３及びＲｅｆ２のための相補ビットデータは
それぞれ０、１および１であるように、Ｒｅｆ１、Ｒｅ
ｆ２及びＲｅｆ３のためのＶｔはセットすることができ
ない。
【００２７】Ｒｅｆ１、Ｒｅｆ３及びＲｅｆ２のための
標準ビットデータがそれぞれ０、０及び１で、また、Ｒ
ｅｆ１、Ｒｅｆ３及びＲｅｆ２のための相補ビットデー
タはそれぞれ０、０及び１であるように、Ｒｅｆ１、Ｒ
ｅｆ３及びＲｅｆ２のためのＶｔはセットすることがで
きない。
標準ビットデータがそれぞれ０、０及び１で、また、Ｒ
ｅｆ１、Ｒｅｆ３及びＲｅｆ２のための相補ビットデー
タはそれぞれ０、０及び１であるように、Ｒｅｆ１、Ｒ
ｅｆ３及びＲｅｆ２のためのＶｔはセットすることがで
きない。
【００２８】（明確に）プログラミングについては、リ
ード・ドレイン及びプログラム・ドレインが交換され
る、つまり、ＤＡＴＡＢｎはＩＯｎをプログラムするた
めのドレインであり、また、ＤＡＴＡＢｎ＋８あるいは
ＤＡＴＡＢｎ−８はＩＯｎを読み取るためのドレインで
ある。ｙ−デコーダ５０は、また、読み取り中のプリチ
ャージ電圧をデコードするためにＤＡＴＡＢＰｑｖ（低
い又は高いバイトのためのＬ又はＨであるｑ）を含む。
ＤＡＴＡＢｎとＤＡＴＡＢＰｑｖは、従来技術ｙ−デコ
ーダが行うように、バイト・セレクトをデコードする代
わりに１つのセルの２ビットを読み取るためにデコード
される。
ード・ドレイン及びプログラム・ドレインが交換され
る、つまり、ＤＡＴＡＢｎはＩＯｎをプログラムするた
めのドレインであり、また、ＤＡＴＡＢｎ＋８あるいは
ＤＡＴＡＢｎ−８はＩＯｎを読み取るためのドレインで
ある。ｙ−デコーダ５０は、また、読み取り中のプリチ
ャージ電圧をデコードするためにＤＡＴＡＢＰｑｖ（低
い又は高いバイトのためのＬ又はＨであるｑ）を含む。
ＤＡＴＡＢｎとＤＡＴＡＢＰｑｖは、従来技術ｙ−デコ
ーダが行うように、バイト・セレクトをデコードする代
わりに１つのセルの２ビットを読み取るためにデコード
される。
【００２９】図８Ａ及び図８Ｂで例示されるように、２
つのＢＳＤは、ドレインとソースに選択される。２つの
ＢＳＤは、ドレインの隣のビットラインをあらかじめ荷
電するために、また、ソースの隣のビットラインをアー
スするために選択される。ＤＡＴＡＢｎ又はＤＡＴＡＢ
Ｐｑｖのうちの１つが選択されている一方、別のＤＡＴ
ＡＢｎ又はＤＡＴＡＢＰｑｖがアースされる。
つのＢＳＤは、ドレインとソースに選択される。２つの
ＢＳＤは、ドレインの隣のビットラインをあらかじめ荷
電するために、また、ソースの隣のビットラインをアー
スするために選択される。ＤＡＴＡＢｎ又はＤＡＴＡＢ
Ｐｑｖのうちの１つが選択されている一方、別のＤＡＴ
ＡＢｎ又はＤＡＴＡＢＰｑｖがアースされる。
【００３０】図９は、ｙ−デコーダ５０にＤＡＴＡＢ
ｎ、ＤＡＴＡＢｎ＋８およびＤＡＴＡＢＰｑｖ信号を供
給するために使用される回路６０のブロック図を示す。
回路６０はまた、読み取られているメモリセル中のデー
タを決定するＯＵＴ７０を決定するためにセンスアンプ
６８に入力ＳＡＩＮ及びＳＡＲＥＦを供給する。
ｎ、ＤＡＴＡＢｎ＋８およびＤＡＴＡＢＰｑｖ信号を供
給するために使用される回路６０のブロック図を示す。
回路６０はまた、読み取られているメモリセル中のデー
タを決定するＯＵＴ７０を決定するためにセンスアンプ
６８に入力ＳＡＩＮ及びＳＡＲＥＦを供給する。
【００３１】図１０は、本発明に係るカスコード６２の
１つの実施例を例示する。カスコード６２は、読み取り
用にドレイン電圧を提供する。メモリセル電流はＳＡＩ
Ｎ電圧に転送される。セル電流が小さい場合（データ
０）、ＳＡＩＮは比較的高い。セル電流が大きい場合
（データ１）、ＳＡＩＮは比較的低い。ＳＡＩＮは、リ
ファレンス・セルがメモリセル・データを決定するため
のカスコード出力であるＳＡＲＥＦと比較される。カス
コード６２において、第１の読み取り（ＲＥＡＤ１＝
Ｈ）中に、ＤＡＴＡＢｎ＋８がアースされる一方、ＤＡ
ＴＡＢｎは、１．２ｖである。第２の読み取り（ＲＥＡ
Ｄ２＝Ｈ）中に、ＤＡＴＡＢｎ＋８が１．２ｖである一
方、ＤＡＴＡＢｎはアースされる。
１つの実施例を例示する。カスコード６２は、読み取り
用にドレイン電圧を提供する。メモリセル電流はＳＡＩ
Ｎ電圧に転送される。セル電流が小さい場合（データ
０）、ＳＡＩＮは比較的高い。セル電流が大きい場合
（データ１）、ＳＡＩＮは比較的低い。ＳＡＩＮは、リ
ファレンス・セルがメモリセル・データを決定するため
のカスコード出力であるＳＡＲＥＦと比較される。カス
コード６２において、第１の読み取り（ＲＥＡＤ１＝
Ｈ）中に、ＤＡＴＡＢｎ＋８がアースされる一方、ＤＡ
ＴＡＢｎは、１．２ｖである。第２の読み取り（ＲＥＡ
Ｄ２＝Ｈ）中に、ＤＡＴＡＢｎ＋８が１．２ｖである一
方、ＤＡＴＡＢｎはアースされる。
【００３２】図１１は、本発明に係るカスコード・プリ
６４のための１つの実施例を例示する。カスコード・プ
リ６４はプリチャージに電圧を提供する。第１の読み取
り（ＲＥＡＤ１＝Ｈ）中に、ＤＡＴＡＢＰＯｖがアース
される一方、ＤＡＴＡＢＰＥｖは１．２ｖである。第２
の読み取り（ＲＥＡＤ２＝Ｈ）中に、ＤＡＴＡＢＰＯｖ
が１．２ｖである一方、ＤＡＴＡＢＰＥｖはアースされ
る。
６４のための１つの実施例を例示する。カスコード・プ
リ６４はプリチャージに電圧を提供する。第１の読み取
り（ＲＥＡＤ１＝Ｈ）中に、ＤＡＴＡＢＰＯｖがアース
される一方、ＤＡＴＡＢＰＥｖは１．２ｖである。第２
の読み取り（ＲＥＡＤ２＝Ｈ）中に、ＤＡＴＡＢＰＯｖ
が１．２ｖである一方、ＤＡＴＡＢＰＥｖはアースされ
る。
【００３３】１つのセルの２ビットをプログラムするた
めに、２つのパルスが２ビットのためのソース及びドレ
インを切り替えるために要求される。ポンプ能力の制限
に対して、我々は、１６ビットからいくつかのビットを
同時にプログラムする。我々が最高でも４ビットをプロ
グラムすれば、１つのプログラム・パルスに４つのサブ
プログラムとなる。したがって、本願発明のｙ−デコー
ダは余分なサブプログラミング・パルスを要求しない。
めに、２つのパルスが２ビットのためのソース及びドレ
インを切り替えるために要求される。ポンプ能力の制限
に対して、我々は、１６ビットからいくつかのビットを
同時にプログラムする。我々が最高でも４ビットをプロ
グラムすれば、１つのプログラム・パルスに４つのサブ
プログラムとなる。したがって、本願発明のｙ−デコー
ダは余分なサブプログラミング・パルスを要求しない。
【００３４】図１２は、２つのプログラミング・アプロ
ーチを例示する。アプローチ１は、本発明に係るｙ−デ
コーダ用である。アプローチ２は、従来技術ｙ−デコー
ダ用である。アプローチ２が放電時間を必要としている
一方、アプローチ１は、２つのサブプログラム間の放電
時間を必要としない。
ーチを例示する。アプローチ１は、本発明に係るｙ−デ
コーダ用である。アプローチ２は、従来技術ｙ−デコー
ダ用である。アプローチ２が放電時間を必要としている
一方、アプローチ１は、２つのサブプログラム間の放電
時間を必要としない。
【００３５】図１３は、本発明および従来技術のために
必要とされるバスラインの総数を比較するチャートを例
示する。図中において、本発明のｙ−デコーダではより
少数のバスライン及びより少数のバイト・セレクトが要
求されることを例証する。例えば、１つのＩＯに２ビッ
トを入れる場合、１つのＩＯは６４の拡散ビットライン
（セル）および１２８ビットを有する。異なるＩＯに１
つのセル当たり２ビットを入れるために、２つのＩＯｘ
がともに組み合わせられ、２つのＩＯで構成される１つ
のＩＯブロックは、１２８の拡散ビットラインおよび２
５６ビットを有する。従来技術ｙ−デコーダは、カラム
セレクト及びバイト・セレクトの両方を２倍にすること
を要求する。
必要とされるバスラインの総数を比較するチャートを例
示する。図中において、本発明のｙ−デコーダではより
少数のバスライン及びより少数のバイト・セレクトが要
求されることを例証する。例えば、１つのＩＯに２ビッ
トを入れる場合、１つのＩＯは６４の拡散ビットライン
（セル）および１２８ビットを有する。異なるＩＯに１
つのセル当たり２ビットを入れるために、２つのＩＯｘ
がともに組み合わせられ、２つのＩＯで構成される１つ
のＩＯブロックは、１２８の拡散ビットラインおよび２
５６ビットを有する。従来技術ｙ−デコーダは、カラム
セレクト及びバイト・セレクトの両方を２倍にすること
を要求する。
【００３６】２サイドの読み取りによって多数のリファ
レンス・セルを使用して、デュアルビット・メモリセル
を読み取る方法及び上述において２サイドの読み取りの
ために形成されたｙ−デコーダは、本発明の最良の形態
の例示として選択されている。上に記述された本発明の
実施例はすべて発明の原理の例証となり、また、発明を
記述した特定の実施例に制限されるようには意図されて
いない。従って、発明の最良の実施例が例示され記述さ
れた一方、要求されるような発明の精神および範囲から
外れることなく、様々な変化を行なうことができること
が理解されるだろう。
レンス・セルを使用して、デュアルビット・メモリセル
を読み取る方法及び上述において２サイドの読み取りの
ために形成されたｙ−デコーダは、本発明の最良の形態
の例示として選択されている。上に記述された本発明の
実施例はすべて発明の原理の例証となり、また、発明を
記述した特定の実施例に制限されるようには意図されて
いない。従って、発明の最良の実施例が例示され記述さ
れた一方、要求されるような発明の精神および範囲から
外れることなく、様々な変化を行なうことができること
が理解されるだろう。
【００３７】以下に付記する。
（付記１） 各メモリ及びリファレンス・セルは、電子
電荷のレベルとして第一のデータ・ビットを格納するた
めの左記憶領域と電子電荷のレベルとして第二のデータ
・ビットを格納するための右記憶領域とを有し、各記憶
領域は、該電子電荷が該記憶領域に格納されない低くプ
ログラムされた状態及び該電子電荷が該記憶領域に格納
される高くプログラムされた状態のいずれかを有し、各
セルが２ビットで示される４つのデータ状態を有する、
複数のプログラムされたデュアルビット・リファレンス
・セルを使用して少なくとも一つがプログラムされたデ
ュアルビット・メモリセルを読み取る方法において、
（ａ）選択されたプログラムされたメモリセルの上記第
一と第二のデータ・ビットは、プログラムされた上記リ
ファレンス・セルの上記第一と第二のデータ・ビットを
読み取ることによって決定されるように、複数のプログ
ラミング・パラメタに応じて該リファレンス・セルをプ
ログラムし、（ｂ）該選択されたメモリセルのデータを
読み取り決定するために前記メモリセルのうちの１つを
選択し、（ｃ）該選択されたメモリセルの該左ビットを
読み取り、左ビット出力信号を生成し、（ｄ）該メモリ
セルのデータを決定するために、少なくとも１つのリフ
ァレンス・セル出力信号と該左ビット出力信号とを比較
し、（ｅ）該選択されたメモリセルの該右ビットを読み
取り、右ビット出力信号を生成し、（ｆ）該メモリセル
のデータを決定するために、少なくとも１つのリファレ
ンス・セル出力信号と該左ビット出力信号とを比較し、
（ｇ）少なくとも１つの他の該メモリセルが読み取られ
るべきか否かを決定し、そうならば、ステップ（ｆ）か
ら（ｂ）を繰り返す方法。 （付記２） 上記複数のプログラムされたリファレンス
・セルは、第一のリファレンス・セルと第二のリファレ
ンス・セルとを有する付記１記載の方法。 （付記３） 上記リファレンス・セルをプログラムする
ステップは、上記第一の電圧閾値を上記第二の電圧閾値
より低くプログラムし、上記第一のリファレンス・セル
は、寿命終了でメモリセル・データ１１に対して１を、
寿命終了でメモリセル・データ０１に対して０を読み取
るように、寿命開始でメモリセル・データ１１及び寿命
終了のメモリセル・データ０１のための電圧閾値間で上
記第一の電圧閾値をプログラムし、上記第二のリファレ
ンス・セルは、寿命終了でメモリセル・データ００に対
して０を、寿命終了のメモリセル・データ１０に対して
１を読み取るように、寿命終了でのメモリセル・データ
００及び寿命開始でメモリセル・データ１０のための電
圧閾値間で上記第二の電圧閾値をプログラムし、標準ビ
ットリファレンス・データが０１である場合、相補ビッ
トリファレンス・データはメモリセル・データ１０に対
して００、また、メモリセル・データ０１に対して１１
であるように、メモリセル・データ０１又は１０のため
の標準及び相補ビット間のデルタ電圧閾値未満の上記第
一のリファレンス・セルと上記第二のリファレンス・セ
ル間のデルタ電圧閾値をプログラムする付記２の方法。 （付記４） 上記第一のリファレンス・セルは２．３０
Ｖにセットされ、上記第二のリファレンス・セルは３．
４５Ｖにセットされる付記３の方法。 （付記５） 上記複数のプログラムされたリファレンス
・セルは、第一のリファレンス・セルと、第二のリファ
レンス・セルと、第三のリファレンス・セルとを有する
付記１記載の方法。 （付記６） 上記リファレンス・セルをプログラムする
ステップは、第一のリファレンス・セルの第一の電圧閾
値を第二のリファレンス・セルの第二の電圧閾値より低
くプログラムし、第三のリファレンス・セルの電圧閾値
を第三の電圧閾値として、 第一の電圧閾値 ― 第二の電圧閾値＞ 第一の電圧閾
値 − 第三の電圧閾値 となるように、上記第一の電圧閾値と、上記第二の電圧
閾値と、上記第三の電圧閾値とをプログラムし、上記第
一の電圧閾値は寿命終了でメモリセル・データ１１に対
して１を、寿命終了のメモリセル・データ０１に対して
０を読み取るように、寿命開始でメモリセル・データ１
１及び寿命終了のメモリセル・データ０１のための閾値
間で上記第一の電圧閾値をプログラムし、寿命終了での
メモリセル・データ００及び寿命終了の００及び寿命終
了でのメモリセル・データ１０のための閾値間で上記第
二の電圧閾値をプログラムし、上記第一のリファレンス
・セルと上記第二のリファレンス・セル用の標準ビット
データがそれぞれ０１である場合、上記第三のリファレ
ンス・セルのための相補ビットデータはメモリセル・デ
ータ１０に対して０を、また、メモリセル・データ０１
に対して１を読み取るように、上記第一のリファレンス
・セルと上記第三のリファレンス・セルとの間で、又
は、メモリセル・データ０１或いは１０用の標準及び相
補ビット間のデルタＶｔ未満である上記第二のリファレ
ンス・セルと上記第三のリファレンス・セルとの間のデ
ルタＶｔのプログラムする付記５記載の方法。 （付記７） 上記第一の電圧閾値は２．３０Ｖにセット
され、上記第二の電圧閾値は３．４５Ｖにセットされ、
上記第三の電圧閾値のＶｔは２．８８Ｖにセットされる
付記６記載の方法。 （付記８） 上記記憶領域は窒化物レイヤを有する付記
１記載の方法。 （付記９） 上記記憶領域は浮遊ゲート電極を有する請
求項１記載の方法。 （付記１０） 各メモリ及びリファレンス・セルは、電
子電荷のレベルとして第一のデータ・ビットを格納する
ための左記憶領域と電子電荷のレベルとして第二のデー
タ・ビットを格納するための右記憶領域とを有し、各記
憶領域は、該電子電荷が該記憶領域に格納されない低く
プログラムされた状態及び該電子電荷が該記憶領域に格
納される高くプログラムされた状態のいずれかを有し、
各セルが２ビットで示される４つのデータ状態を有す
る、複数のプログラムされたデュアルビット・リファレ
ンス・セルを使用して選択されたプログラムされたデュ
アルビット・メモリセルを読み取る方法において、プロ
グラミング・パラメタが選択されたプログラムされたデ
ュアルビット・メモリセルの老化特性を補うために選択
されるように、複数のプログラミング・パラメタに応じ
て上記リファレンス・セルをプログラムし、上記複数の
プログラムされたリファレンス・セルの上記第一と第二
のデータ・ビットに基づいて、上記選択されたプログラ
ムされたメモリセルの該第一と第二のデータ・ビットを
決定する方法。 （付記１１） 上記決定するステップは、左ビット出力
信号を生成するために上記選択されたメモリセルの上記
左ビットを読み取り、上記メモリセル・データを決定す
るために少なくとも１つのリファレンス・セル出力信号
と上記左ビット出力信号とを比較し、上記選択されたメ
モリセルの上記右ビットを読み取り、右ビット出力信号
を生成し上記メモリセル・データを決定するために、少
なくとも１つのリファレンス・セル出力信号と上記左ビ
ット出力信号とを比較する付記１０記載の方法。 （付記１２） プログラムされたデュアルビット・メモ
リセルを読み取る装置において、プログラムされたデュ
アルビット・メモリセルの老化特性を補うための第一の
プログラミング・パラメタセットに応じてプログラムさ
れる第一のデュアルビット・リファレンス・セルと、プ
ログラムされたデュアルビット・メモリセルの老化特性
を補うための第二のプログラムミング・パラメタセット
に応じてプログラムされる第二のデュアルビット・リフ
ァレンス・セルと、上記第一及び第二のデュアルビット
・リファレンス・セルからのデータが上記プログラムさ
れたデュアルビット・メモリセルを読み取るために使用
されるように、上記第一及び第二のデュアルビット・リ
ファレンス・セルを選択が操作可能なｙ−デコーダ回路
とを有する装置。
電荷のレベルとして第一のデータ・ビットを格納するた
めの左記憶領域と電子電荷のレベルとして第二のデータ
・ビットを格納するための右記憶領域とを有し、各記憶
領域は、該電子電荷が該記憶領域に格納されない低くプ
ログラムされた状態及び該電子電荷が該記憶領域に格納
される高くプログラムされた状態のいずれかを有し、各
セルが２ビットで示される４つのデータ状態を有する、
複数のプログラムされたデュアルビット・リファレンス
・セルを使用して少なくとも一つがプログラムされたデ
ュアルビット・メモリセルを読み取る方法において、
（ａ）選択されたプログラムされたメモリセルの上記第
一と第二のデータ・ビットは、プログラムされた上記リ
ファレンス・セルの上記第一と第二のデータ・ビットを
読み取ることによって決定されるように、複数のプログ
ラミング・パラメタに応じて該リファレンス・セルをプ
ログラムし、（ｂ）該選択されたメモリセルのデータを
読み取り決定するために前記メモリセルのうちの１つを
選択し、（ｃ）該選択されたメモリセルの該左ビットを
読み取り、左ビット出力信号を生成し、（ｄ）該メモリ
セルのデータを決定するために、少なくとも１つのリフ
ァレンス・セル出力信号と該左ビット出力信号とを比較
し、（ｅ）該選択されたメモリセルの該右ビットを読み
取り、右ビット出力信号を生成し、（ｆ）該メモリセル
のデータを決定するために、少なくとも１つのリファレ
ンス・セル出力信号と該左ビット出力信号とを比較し、
（ｇ）少なくとも１つの他の該メモリセルが読み取られ
るべきか否かを決定し、そうならば、ステップ（ｆ）か
ら（ｂ）を繰り返す方法。 （付記２） 上記複数のプログラムされたリファレンス
・セルは、第一のリファレンス・セルと第二のリファレ
ンス・セルとを有する付記１記載の方法。 （付記３） 上記リファレンス・セルをプログラムする
ステップは、上記第一の電圧閾値を上記第二の電圧閾値
より低くプログラムし、上記第一のリファレンス・セル
は、寿命終了でメモリセル・データ１１に対して１を、
寿命終了でメモリセル・データ０１に対して０を読み取
るように、寿命開始でメモリセル・データ１１及び寿命
終了のメモリセル・データ０１のための電圧閾値間で上
記第一の電圧閾値をプログラムし、上記第二のリファレ
ンス・セルは、寿命終了でメモリセル・データ００に対
して０を、寿命終了のメモリセル・データ１０に対して
１を読み取るように、寿命終了でのメモリセル・データ
００及び寿命開始でメモリセル・データ１０のための電
圧閾値間で上記第二の電圧閾値をプログラムし、標準ビ
ットリファレンス・データが０１である場合、相補ビッ
トリファレンス・データはメモリセル・データ１０に対
して００、また、メモリセル・データ０１に対して１１
であるように、メモリセル・データ０１又は１０のため
の標準及び相補ビット間のデルタ電圧閾値未満の上記第
一のリファレンス・セルと上記第二のリファレンス・セ
ル間のデルタ電圧閾値をプログラムする付記２の方法。 （付記４） 上記第一のリファレンス・セルは２．３０
Ｖにセットされ、上記第二のリファレンス・セルは３．
４５Ｖにセットされる付記３の方法。 （付記５） 上記複数のプログラムされたリファレンス
・セルは、第一のリファレンス・セルと、第二のリファ
レンス・セルと、第三のリファレンス・セルとを有する
付記１記載の方法。 （付記６） 上記リファレンス・セルをプログラムする
ステップは、第一のリファレンス・セルの第一の電圧閾
値を第二のリファレンス・セルの第二の電圧閾値より低
くプログラムし、第三のリファレンス・セルの電圧閾値
を第三の電圧閾値として、 第一の電圧閾値 ― 第二の電圧閾値＞ 第一の電圧閾
値 − 第三の電圧閾値 となるように、上記第一の電圧閾値と、上記第二の電圧
閾値と、上記第三の電圧閾値とをプログラムし、上記第
一の電圧閾値は寿命終了でメモリセル・データ１１に対
して１を、寿命終了のメモリセル・データ０１に対して
０を読み取るように、寿命開始でメモリセル・データ１
１及び寿命終了のメモリセル・データ０１のための閾値
間で上記第一の電圧閾値をプログラムし、寿命終了での
メモリセル・データ００及び寿命終了の００及び寿命終
了でのメモリセル・データ１０のための閾値間で上記第
二の電圧閾値をプログラムし、上記第一のリファレンス
・セルと上記第二のリファレンス・セル用の標準ビット
データがそれぞれ０１である場合、上記第三のリファレ
ンス・セルのための相補ビットデータはメモリセル・デ
ータ１０に対して０を、また、メモリセル・データ０１
に対して１を読み取るように、上記第一のリファレンス
・セルと上記第三のリファレンス・セルとの間で、又
は、メモリセル・データ０１或いは１０用の標準及び相
補ビット間のデルタＶｔ未満である上記第二のリファレ
ンス・セルと上記第三のリファレンス・セルとの間のデ
ルタＶｔのプログラムする付記５記載の方法。 （付記７） 上記第一の電圧閾値は２．３０Ｖにセット
され、上記第二の電圧閾値は３．４５Ｖにセットされ、
上記第三の電圧閾値のＶｔは２．８８Ｖにセットされる
付記６記載の方法。 （付記８） 上記記憶領域は窒化物レイヤを有する付記
１記載の方法。 （付記９） 上記記憶領域は浮遊ゲート電極を有する請
求項１記載の方法。 （付記１０） 各メモリ及びリファレンス・セルは、電
子電荷のレベルとして第一のデータ・ビットを格納する
ための左記憶領域と電子電荷のレベルとして第二のデー
タ・ビットを格納するための右記憶領域とを有し、各記
憶領域は、該電子電荷が該記憶領域に格納されない低く
プログラムされた状態及び該電子電荷が該記憶領域に格
納される高くプログラムされた状態のいずれかを有し、
各セルが２ビットで示される４つのデータ状態を有す
る、複数のプログラムされたデュアルビット・リファレ
ンス・セルを使用して選択されたプログラムされたデュ
アルビット・メモリセルを読み取る方法において、プロ
グラミング・パラメタが選択されたプログラムされたデ
ュアルビット・メモリセルの老化特性を補うために選択
されるように、複数のプログラミング・パラメタに応じ
て上記リファレンス・セルをプログラムし、上記複数の
プログラムされたリファレンス・セルの上記第一と第二
のデータ・ビットに基づいて、上記選択されたプログラ
ムされたメモリセルの該第一と第二のデータ・ビットを
決定する方法。 （付記１１） 上記決定するステップは、左ビット出力
信号を生成するために上記選択されたメモリセルの上記
左ビットを読み取り、上記メモリセル・データを決定す
るために少なくとも１つのリファレンス・セル出力信号
と上記左ビット出力信号とを比較し、上記選択されたメ
モリセルの上記右ビットを読み取り、右ビット出力信号
を生成し上記メモリセル・データを決定するために、少
なくとも１つのリファレンス・セル出力信号と上記左ビ
ット出力信号とを比較する付記１０記載の方法。 （付記１２） プログラムされたデュアルビット・メモ
リセルを読み取る装置において、プログラムされたデュ
アルビット・メモリセルの老化特性を補うための第一の
プログラミング・パラメタセットに応じてプログラムさ
れる第一のデュアルビット・リファレンス・セルと、プ
ログラムされたデュアルビット・メモリセルの老化特性
を補うための第二のプログラムミング・パラメタセット
に応じてプログラムされる第二のデュアルビット・リフ
ァレンス・セルと、上記第一及び第二のデュアルビット
・リファレンス・セルからのデータが上記プログラムさ
れたデュアルビット・メモリセルを読み取るために使用
されるように、上記第一及び第二のデュアルビット・リ
ファレンス・セルを選択が操作可能なｙ−デコーダ回路
とを有する装置。
【００３８】
【発明の効果】以上、説明してきたように、本願発明に
よれば、セル寿命の老化による不正確な読み取りを防止
することができる。
よれば、セル寿命の老化による不正確な読み取りを防止
することができる。
【００３９】
【図１】従来技術のデュアルビット・メモリセルの構造
例を示す図である。
例を示す図である。
【図２Ａ】デュアルビット・メモリセルを読み取るため
の従来技術のｙ−デコーダを示す図である。
の従来技術のｙ−デコーダを示す図である。
【図２Ｂ】デュアルビット・メモリセルを読み取るため
の従来技術のｙ−デコーダを示す図である。
の従来技術のｙ−デコーダを示す図である。
【図３】メモリセルの配列に格納されたデータに対する
Ｖｔ分布の例を示す図である。
Ｖｔ分布の例を示す図である。
【図４】本発明の最良の実施例に係る少なくとも一つの
プログラムされたデュアルビット・メモリセルを読み取
る方法を示す図である。
プログラムされたデュアルビット・メモリセルを読み取
る方法を示す図である。
【図５】２リファレンス方法と３リファレンス方法とに
よるプログラミング・パラメタの例を示す図である。
よるプログラミング・パラメタの例を示す図である。
【図６】Ｒｅｆ１及びＲｅｆ２に対するプログラミング
・パラメタの例を示す図である。
・パラメタの例を示す図である。
【図７】Ｒｅｆ１、Ｒｅｆ２、及びＲｅｆ３に対するプ
ログラミング・パラメタの例を示す図である。
ログラミング・パラメタの例を示す図である。
【図８Ａ】本発明の最良の実施例に係るｙ−デコーダの
例を示す図である。
例を示す図である。
【図８Ｂ】本発明の最良の実施例に係るｙ−デコーダの
例を示す図である。
例を示す図である。
【図９】ｙ−デコーダにＤＡＴＡＢｎ、ＤＡＴＡＢｎ＋
８およびＤＡＴＡＢＰｑｖ信号を供給するために使用さ
れる、読み取られているメモリセル中のデータを決定す
るＯＵＴ７０を決定するためにセンスアンプ６８に入力
ＳＡＩＮ及びＳＡＲＥＦを供給する回路６０のブロック
図を示す。
８およびＤＡＴＡＢＰｑｖ信号を供給するために使用さ
れる、読み取られているメモリセル中のデータを決定す
るＯＵＴ７０を決定するためにセンスアンプ６８に入力
ＳＡＩＮ及びＳＡＲＥＦを供給する回路６０のブロック
図を示す。
【図１０】本発明に係る読み取り用ドレイン電圧を提供
するカスコードの例を示す図である。
するカスコードの例を示す図である。
【図１１】本発明に係るプリチャージ用ドレイン電圧を
提供するカスコード・プリの例を示す図である。
提供するカスコード・プリの例を示す図である。
【図１２】本発明に係るｙ−デコーダの効果を示す２つ
のプログラミング・アプローチの例を示す図である。
のプログラミング・アプローチの例を示す図である。
【図１３】本発明と従来技術とで必要とされるバスライ
ンの総数の比較を示す図である。
ンの総数の比較を示す図である。
６０ 回路
６２ カスコード
６４ カスコード・プリ
６８ センスアンプ
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/115 Ｇ１１Ｃ 17/00 ６３４Ｅ
29/788 ６１１Ｅ
29/792 ６４１
Ｆターム(参考） 5B025 AA01 AC04 AD04 AD07 AE08
5F083 EP17 EP22 EP32 ER22 GA21
JA04 KA06 LA04 LA10 ZA21
ZA28
5F101 BA45 BB02 BD22 BD33 BD37
BE01 BE02 BE07 BF03 BF05
Claims (10)
- 【請求項１】 各メモリ及びリファレンス・セルは、電
子電荷のレベルとして第一のデータ・ビットを格納する
ための左記憶領域と電子電荷のレベルとして第二のデー
タ・ビットを格納するための右記憶領域とを有し、各記
憶領域は、該電子電荷が該記憶領域に格納されない低く
プログラムされた状態及び該電子電荷が該記憶領域に格
納される高くプログラムされた状態のいずれかを有し、
各セルが２ビットで示される４つのデータ状態を有す
る、複数のプログラムされたデュアルビット・リファレ
ンス・セルを使用して少なくとも一つがプログラムされ
たデュアルビット・メモリセルを読み取る方法におい
て、 （ａ）選択されたプログラムされたメモリセルの上記第
一と第二のデータ・ビットは、プログラムされた上記リ
ファレンス・セルの上記第一と第二のデータ・ビットを
読み取ることによって決定されるように、複数のプログ
ラミング・パラメタに応じて該リファレンス・セルをプ
ログラムし、 （ｂ）該選択されたメモリセルのデータを読み取り決定
するために前記メモリセルのうちの１つを選択し、 （ｃ）該選択されたメモリセルの該左ビットを読み取
り、左ビット出力信号を生成し、 （ｄ）該メモリセルのデータを決定するために、少なく
とも１つのリファレンス・セル出力信号と該左ビット出
力信号とを比較し、 （ｅ）該選択されたメモリセルの該右ビットを読み取
り、右ビット出力信号を生成し、 （ｆ）該メモリセルのデータを決定するために、少なく
とも１つのリファレンス・セル出力信号と該左ビット出
力信号とを比較し、 （ｇ）少なくとも１つの他の該メモリセルが読み取られ
るべきか否かを決定し、そうならば、ステップ（ｆ）か
ら（ｂ）を繰り返す方法。 - 【請求項２】 上記複数のプログラムされたリファレン
ス・セルは、第一のリファレンス・セルと第二のリファ
レンス・セルとを有する請求項１記載の方法。 - 【請求項３】 上記リファレンス・セルをプログラムす
るステップは、 上記第一の電圧閾値を上記第二の電圧閾値より低くプロ
グラムし、 上記第一のリファレンス・セルは、寿命終了でメモリセ
ル・データ１１に対して１を、寿命終了でメモリセル・
データ０１に対して０を読み取るように、寿命開始でメ
モリセル・データ１１及び寿命終了のメモリセル・デー
タ０１の電圧閾値間で上記第一の電圧閾値をプログラム
し、 上記第二のリファレンス・セルは、寿命終了でメモリセ
ル・データ００に対して０を、寿命終了のメモリセル・
データ１０に対して１を読み取るように、寿命終了での
メモリセル・データ００及び寿命開始でメモリセル・デ
ータ１０の電圧閾値間で上記第二の電圧閾値をプログラ
ムし、 第一のレファレンス・セルと第二のリファレンス・セル
に対し標準ビットのデータがそれぞれ０，１である場
合、第一のレファレンス・セルと第二のリファレンス・
セルに対し相補ビットリファレンス・データはメモリセ
ル・データ１０に対して０，０、また、メモリセル・デ
ータ０１に対して１，１であるように、メモリセル・デ
ータ０１又は１０の標準及び相補ビット間のデルタ電圧
閾値未満の上記第一のリファレンス・セルと上記第二の
リファレンス・セル間のデルタ電圧閾値をプログラムす
る請求項２の方法。 - 【請求項４】 上記複数のプログラムされたリファレン
ス・セルは、第一のリファレンス・セルと、第二のリフ
ァレンス・セルと、第三のリファレンス・セルとを有す
る請求項１記載の方法。 - 【請求項５】 上記リファレンス・セルをプログラムす
るステップは、 第一のリファレンス・セルの第一の電圧閾値を第二のリ
ファレンス・セルの第二の電圧閾値より低くプログラム
し、 第三のリファレンス・セルの電圧閾値を第三の電圧閾値
として、 第一の電圧閾値 ― 第二の電圧閾値＞ 第一の電圧閾
値 − 第三の電圧閾値 となるように、上記第一の電圧閾値と、上記第二の電圧
閾値と、上記第三の電圧閾値とをプログラムし、 上記第一の電圧閾値は寿命終了でメモリセル・データ１
１に対して１を、寿命終了のメモリセル・データ０１に
対して０を読み取るように、寿命開始でメモリセル・デ
ータ１１及び寿命終了のメモリセル・データ０１のため
の閾値間で上記第一の電圧閾値をプログラムし、 寿命終了でのメモリセル・データ００及び寿命終了の０
０及び寿命終了でのメモリセル・データ１０のための閾
値間で上記第二の電圧閾値をプログラムし、 上記第一のリファレンス・セルと上記第二のリファレン
ス・セルに対し標準ビットデータがそれぞれ０，１であ
る場合、上記第三のリファレンス・セルに対し相補ビッ
トデータはメモリセル・データ１０に対して０を、ま
た、メモリセル・データ０１に対して１を読み取るよう
に、上記第一のリファレンス・セルと上記第三のリファ
レンス・セルとの間で、又は、メモリセル・データ０１
或いは１０の標準及び相補ビット間のデルタＶｔ未満で
ある上記第二のリファレンス・セルと上記第三のリファ
レンス・セルとの間のデルタＶｔのプログラムする請求
項４記載の方法。 - 【請求項６】 上記記憶領域は窒化物レイヤを有する請
求項１記載の方法。 - 【請求項７】 上記記憶領域は浮遊ゲート電極を有する
請求項１記載の方法。 - 【請求項８】 各メモリ及びリファレンス・セルは、電
子電荷のレベルとして第一のデータ・ビットを格納する
ための左記憶領域と電子電荷のレベルとして第二のデー
タ・ビットを格納するための右記憶領域とを有し、各記
憶領域は、該電子電荷が該記憶領域に格納されない低く
プログラムされた状態及び該電子電荷が該記憶領域に格
納される高くプログラムされた状態のいずれかを有し、
各セルが２ビットで示される４つのデータ状態を有す
る、複数のプログラムされたデュアルビット・リファレ
ンス・セルを使用して選択されたプログラムされたデュ
アルビット・メモリセルを読み取る方法において、 プログラミング・パラメタが選択されたプログラムされ
たデュアルビット・メモリセルの老化特性を補うために
選択されるように、複数のプログラミング・パラメタに
応じて上記リファレンス・セルをプログラムし、 上記複数のプログラムされたリファレンス・セルの上記
第一と第二のデータ・ビットに基づいて、上記選択され
たプログラムされたメモリセルの該第一と第二のデータ
・ビットを決定する方法。 - 【請求項９】 上記決定するステップは、 左ビット出力信号を生成するために上記選択されたメモ
リセルの上記左ビットを読み取り、 上記メモリセル・データを決定するために少なくとも１
つのリファレンス・セル出力信号と上記左ビット出力信
号とを比較し、 上記選択されたメモリセルの上記右ビットを読み取り、
右ビット出力信号を生成し上記メモリセル・データを決
定するために、少なくとも１つのリファレンス・セル出
力信号と上記左ビット出力信号とを比較する請求項８記
載の方法。 - 【請求項１０】 プログラムされたデュアルビット・メ
モリセルを読み取る装置において、 プログラムされたデュアルビット・メモリセルの老化特
性を補うための第一のプログラミング・パラメタセット
に応じてプログラムされる第一のデュアルビット・リフ
ァレンス・セルと、 プログラムされたデュアルビット・メモリセルの老化特
性を補うための第二のプログラムミング・パラメタセッ
トに応じてプログラムされる第二のデュアルビット・リ
ファレンス・セルと、 上記第一及び第二のデュアルビット・リファレンス・セ
ルからのデータが上記プログラムされたデュアルビット
・メモリセルを読み取るために使用されるように、上記
第一及び第二のデュアルビット・リファレンス・セルを
選択が操作可能なｙ−デコーダ回路とを有する装置。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US30091601P | 2001-06-20 | 2001-06-20 | |
| US60/300916 | 2001-06-20 | ||
| US10/052484 | 2002-01-18 | ||
| US10/052,484 US6574139B2 (en) | 2001-06-20 | 2002-01-18 | Method and device for reading dual bit memory cells using multiple reference cells with two side read |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003068087A true JP2003068087A (ja) | 2003-03-07 |
| JP4142354B2 JP4142354B2 (ja) | 2008-09-03 |
Family
ID=26730664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002177482A Expired - Fee Related JP4142354B2 (ja) | 2001-06-20 | 2002-06-18 | デュアルビット・メモリセル読取方法及び装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6574139B2 (ja) |
| EP (1) | EP1271550B1 (ja) |
| JP (1) | JP4142354B2 (ja) |
| DE (1) | DE60216010T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007095187A (ja) * | 2005-09-29 | 2007-04-12 | Sharp Corp | 半導体記憶装置及びその読出方法、並びに電子機器 |
| JP2007109360A (ja) * | 2005-09-15 | 2007-04-26 | Sharp Corp | 半導体記憶装置の読み出し方法及び半導体記憶装置 |
| JP2007519130A (ja) * | 2003-06-20 | 2007-07-12 | スパンション エルエルシー | ダイナミック参照電圧発生を有する多ビットメモリ |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6690602B1 (en) * | 2002-04-08 | 2004-02-10 | Advanced Micro Devices, Inc. | Algorithm dynamic reference programming |
| US6917544B2 (en) | 2002-07-10 | 2005-07-12 | Saifun Semiconductors Ltd. | Multiple use memory chip |
| US6963505B2 (en) | 2002-10-29 | 2005-11-08 | Aifun Semiconductors Ltd. | Method circuit and system for determining a reference voltage |
| US6992932B2 (en) | 2002-10-29 | 2006-01-31 | Saifun Semiconductors Ltd | Method circuit and system for read error detection in a non-volatile memory array |
| US7136304B2 (en) | 2002-10-29 | 2006-11-14 | Saifun Semiconductor Ltd | Method, system and circuit for programming a non-volatile memory array |
| US6967896B2 (en) * | 2003-01-30 | 2005-11-22 | Saifun Semiconductors Ltd | Address scramble |
| US7178004B2 (en) | 2003-01-31 | 2007-02-13 | Yan Polansky | Memory array programming circuit and a method for using the circuit |
| US6956768B2 (en) * | 2003-04-15 | 2005-10-18 | Advanced Micro Devices, Inc. | Method of programming dual cell memory device to store multiple data states per cell |
| US6775187B1 (en) * | 2003-04-24 | 2004-08-10 | Advanced Micro Devices, Inc. | Method of programming a dual cell memory device |
| US7142464B2 (en) * | 2003-04-29 | 2006-11-28 | Saifun Semiconductors Ltd. | Apparatus and methods for multi-level sensing in a memory array |
| US7123532B2 (en) * | 2003-09-16 | 2006-10-17 | Saifun Semiconductors Ltd. | Operating array cells with matched reference cells |
| DE102004010840B4 (de) * | 2004-03-05 | 2006-01-05 | Infineon Technologies Ag | Verfahren zum Betreiben einer elektrischen beschreib- und löschbaren nicht flüchtigen Speicherzelle und eine Speichereinrichtung zum elektrischen nicht flüchtigen Speichern |
| US7652930B2 (en) | 2004-04-01 | 2010-01-26 | Saifun Semiconductors Ltd. | Method, circuit and system for erasing one or more non-volatile memory cells |
| US7755938B2 (en) * | 2004-04-19 | 2010-07-13 | Saifun Semiconductors Ltd. | Method for reading a memory array with neighbor effect cancellation |
| US7095655B2 (en) * | 2004-08-12 | 2006-08-22 | Saifun Semiconductors Ltd. | Dynamic matching of signal path and reference path for sensing |
| US7638850B2 (en) | 2004-10-14 | 2009-12-29 | Saifun Semiconductors Ltd. | Non-volatile memory structure and method of fabrication |
| US7257025B2 (en) | 2004-12-09 | 2007-08-14 | Saifun Semiconductors Ltd | Method for reading non-volatile memory cells |
| US8053812B2 (en) | 2005-03-17 | 2011-11-08 | Spansion Israel Ltd | Contact in planar NROM technology |
| US8400841B2 (en) | 2005-06-15 | 2013-03-19 | Spansion Israel Ltd. | Device to program adjacent storage cells of different NROM cells |
| JP2007027760A (ja) | 2005-07-18 | 2007-02-01 | Saifun Semiconductors Ltd | 高密度不揮発性メモリアレイ及び製造方法 |
| US7668017B2 (en) | 2005-08-17 | 2010-02-23 | Saifun Semiconductors Ltd. | Method of erasing non-volatile memory cells |
| US7808818B2 (en) | 2006-01-12 | 2010-10-05 | Saifun Semiconductors Ltd. | Secondary injection for NROM |
| US8253452B2 (en) | 2006-02-21 | 2012-08-28 | Spansion Israel Ltd | Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same |
| US7760554B2 (en) | 2006-02-21 | 2010-07-20 | Saifun Semiconductors Ltd. | NROM non-volatile memory and mode of operation |
| US7692961B2 (en) | 2006-02-21 | 2010-04-06 | Saifun Semiconductors Ltd. | Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection |
| US7701779B2 (en) | 2006-04-27 | 2010-04-20 | Sajfun Semiconductors Ltd. | Method for programming a reference cell |
| US9715430B2 (en) * | 2015-07-01 | 2017-07-25 | Nandext Srl | Controller for a solid-state drive, and related solid-state drive |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07120720B2 (ja) * | 1987-12-17 | 1995-12-20 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
| US5172338B1 (en) * | 1989-04-13 | 1997-07-08 | Sandisk Corp | Multi-state eeprom read and write circuits and techniques |
| ATE238609T1 (de) * | 1991-08-29 | 2003-05-15 | Hyundai Electronics Ind | Selbstjustierende flash-eeprom-zelle mit doppelbit-geteiltem gat |
| WO1997050089A1 (en) * | 1996-06-24 | 1997-12-31 | Advanced Micro Devices, Inc. | A method for a multiple bits-per-cell flash eeprom with page mode program and read |
| US5949711A (en) * | 1996-09-26 | 1999-09-07 | Waferscale Integration, Inc. | Dual bit memory cell |
| US6768165B1 (en) * | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
| US6215697B1 (en) * | 1999-01-14 | 2001-04-10 | Macronix International Co., Ltd. | Multi-level memory cell device and method for self-converged programming |
| US6438031B1 (en) * | 2000-02-16 | 2002-08-20 | Advanced Micro Devices, Inc. | Method of programming a non-volatile memory cell using a substrate bias |
-
2002
- 2002-01-18 US US10/052,484 patent/US6574139B2/en not_active Expired - Lifetime
- 2002-04-25 EP EP02252915A patent/EP1271550B1/en not_active Expired - Lifetime
- 2002-04-25 DE DE60216010T patent/DE60216010T2/de not_active Expired - Lifetime
- 2002-06-18 JP JP2002177482A patent/JP4142354B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007519130A (ja) * | 2003-06-20 | 2007-07-12 | スパンション エルエルシー | ダイナミック参照電圧発生を有する多ビットメモリ |
| JP2007109360A (ja) * | 2005-09-15 | 2007-04-26 | Sharp Corp | 半導体記憶装置の読み出し方法及び半導体記憶装置 |
| JP2007095187A (ja) * | 2005-09-29 | 2007-04-12 | Sharp Corp | 半導体記憶装置及びその読出方法、並びに電子機器 |
| JP4523531B2 (ja) * | 2005-09-29 | 2010-08-11 | シャープ株式会社 | 半導体記憶装置及びその読出方法、並びに電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1271550B1 (en) | 2006-11-15 |
| US6574139B2 (en) | 2003-06-03 |
| DE60216010D1 (de) | 2006-12-28 |
| EP1271550A3 (en) | 2004-06-23 |
| EP1271550A2 (en) | 2003-01-02 |
| JP4142354B2 (ja) | 2008-09-03 |
| DE60216010T2 (de) | 2007-05-24 |
| US20030081458A1 (en) | 2003-05-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4142354B2 (ja) | デュアルビット・メモリセル読取方法及び装置 | |
| US6058060A (en) | Multi-bit-per-cell and analog/multi-level non-volatile memories with improved resolution and signal-to noise ratio | |
| US6134141A (en) | Dynamic write process for high bandwidth multi-bit-per-cell and analog/multi-level non-volatile memories | |
| JP4084922B2 (ja) | 不揮発性記憶装置の書込み方法 | |
| US7489544B2 (en) | Flash memory device having multi-level cell and reading and programming method thereof | |
| US7038950B1 (en) | Multi bit program algorithm | |
| US5602775A (en) | Flash EEPROM Memory system for low voltage operation and method | |
| US6937523B2 (en) | Neighbor effect cancellation in memory array architecture | |
| US7167395B1 (en) | Non-volatile semiconductor memory | |
| US6655758B2 (en) | Method for storing data in a nonvolatile memory | |
| KR20140033255A (ko) | 플래시 멀티-레벨 임계값 분배 방식 | |
| KR20010070012A (ko) | 비휘발성 반도체 기억 장치 | |
| KR100928735B1 (ko) | 메모리 디바이스에서 소프트 프로그램 검증을 위한 방법및 장치 | |
| US6400608B1 (en) | Accurate verify apparatus and method for NOR flash memory cells in the presence of high column leakage | |
| JPH10510659A (ja) | 擾乱が減ぜられたフラッシュ・メモリ・システム及びその方法 | |
| KR20050084562A (ko) | 비휘발성 메모리 및 그 기록 방법 | |
| JP2007294109A (ja) | メモリ素子およびデータ読出方法 | |
| US7042779B2 (en) | Method and apparatus for reducing leakage current in a read only memory device using pre-charged sub-arrays | |
| JPH10275484A (ja) | 不揮発性半導体記憶装置 | |
| JP3103457B2 (ja) | 不揮発性半導体記憶装置及びその書き込み方法ならびに読み出し方法 | |
| JP3145981B2 (ja) | 半導体不揮発性記憶装置 | |
| JP2001067887A (ja) | 半導体記憶装置およびその読み出し方法 | |
| JPH05174586A (ja) | 電気的消去可能な不揮発性メモリ | |
| JPH11250677A (ja) | 半導体不揮発性記憶装置およびその情報消去方法 | |
| JPH11283388A (ja) | 半導体不揮発性記憶装置およびその情報消去方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050516 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060522 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060701 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071115 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071127 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080222 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080610 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080612 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110620 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120620 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130620 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130620 Year of fee payment: 5 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D02 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |