JP2003059284A - 同期型データ転送処理装置 - Google Patents
同期型データ転送処理装置Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
-
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- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
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- H03K—PULSE TECHNIQUE
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- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- H—ELECTRICITY
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- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00234—Layout of the delay element using circuits having two logic levels
- H03K2005/00241—Layout of the delay element using circuits having two logic levels using shift registers
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 簡易な回路構成で確実にレーシングを防止す
るクロック同期型データ転送処理装置を実現する。 【解決手段】 カスケード接続される複数のラッチ回路
（ＲＤａ−ＲＤｃ）で構成され、連続するラッチ回路が
相補的にラッチ状態とトランスペアレント状態へとな
り、クロック信号に応答してデータ／信号を転送する転
送回路において、これらのラッチ回路の動作を制御する
クロック制御回路（ＣＴＬａ−ＣＴＬｃ）は、次段のラ
ッチ回路がラッチ状態となったのを検出して対応のラッ
チ回路の信号／データの転送を許可し、対応のクロック
信号に従ってデータ／信号を転送する。次段のラッチ回
路がトランスペアレント状態のときにデータ／信号が転
送されるのを防止することができ、正確にデータ／信号
を転送することができる。
るクロック同期型データ転送処理装置を実現する。 【解決手段】 カスケード接続される複数のラッチ回路
（ＲＤａ−ＲＤｃ）で構成され、連続するラッチ回路が
相補的にラッチ状態とトランスペアレント状態へとな
り、クロック信号に応答してデータ／信号を転送する転
送回路において、これらのラッチ回路の動作を制御する
クロック制御回路（ＣＴＬａ−ＣＴＬｃ）は、次段のラ
ッチ回路がラッチ状態となったのを検出して対応のラッ
チ回路の信号／データの転送を許可し、対応のクロック
信号に従ってデータ／信号を転送する。次段のラッチ回
路がトランスペアレント状態のときにデータ／信号が転
送されるのを防止することができ、正確にデータ／信号
を転送することができる。
Description
【０００１】
【発明の属する技術分野】この発明は、クロック信号に
従って信号／データを転送する同期型信号転送処理装置
に関し、特に、その信号転送経路におけるレーシングを
回避するための構成に関する。
従って信号／データを転送する同期型信号転送処理装置
に関し、特に、その信号転送経路におけるレーシングを
回避するための構成に関する。
【０００２】
【従来の技術】高速で信号／データを処理するために、
一般に、クロック信号に同期して信号を転送して処理を
行なうクロック同期型処理方式が用いられる。この同期
型処理方式においては、クロック信号に同期して、デー
タ／信号を保持するラッチまたはフリップフロップ回路
の動作状態を制御することにより、データ／信号の転送
および処理を行なう。
一般に、クロック信号に同期して信号を転送して処理を
行なうクロック同期型処理方式が用いられる。この同期
型処理方式においては、クロック信号に同期して、デー
タ／信号を保持するラッチまたはフリップフロップ回路
の動作状態を制御することにより、データ／信号の転送
および処理を行なう。
【０００３】このクロック信号に同期して信号の転送／
処理を行なう同期型処理方式においては、バイプラン的
に信号／データを処理することができ、高速の処理を実
現することができる。また、信号／データ（以下、単に
データと称す）の処理タイミングおよびデータの転送タ
イミングはクロック信号により決定されるため、データ
の転送タイミングがクロック信号により決定され、処理
開始のタイミングマージンを小さくすることができ、高
速のデータ処理が可能となる。また、データの処理サイ
クルがクロック信号のサイクルにより決定されるため、
高速処理が実現される。
処理を行なう同期型処理方式においては、バイプラン的
に信号／データを処理することができ、高速の処理を実
現することができる。また、信号／データ（以下、単に
データと称す）の処理タイミングおよびデータの転送タ
イミングはクロック信号により決定されるため、データ
の転送タイミングがクロック信号により決定され、処理
開始のタイミングマージンを小さくすることができ、高
速のデータ処理が可能となる。また、データの処理サイ
クルがクロック信号のサイクルにより決定されるため、
高速処理が実現される。
【０００４】このようなクロック同期型処理方式におい
ては、数多く配置されるラッチ／フリップフロップ回路
に対し、できるだけ同じタイミングの位相差の少ないク
ロック信号を転送して、これらのラッチ／フリップフロ
ップ回路を同一タイミングで動作させるために、クロッ
ク入力バッファなどからのメインクロック信号をできる
だけ小さなクロックスキューで各ラッチ回路に伝達する
ために、種々のクロック分配方式が用いられている。こ
のようなクロック分配方式としては、メインクロック信
号をツリー状に配置されたクロック分岐路を介して各ラ
ッチ／フリップフロップ回路へ伝達するクロックツリー
方式、メインクロック信号を、メッシュ状に配置された
クロック分配経路を介して伝達するクロックメッシュ方
式、およびほぼ直線状に延在するメインクロック伝達線
に分岐路を設け、この分岐路をクロックドライバにより
ドライブして各ラッチ／フリップフロップ回路に転送す
るフィッシュボーン方式などがある。
ては、数多く配置されるラッチ／フリップフロップ回路
に対し、できるだけ同じタイミングの位相差の少ないク
ロック信号を転送して、これらのラッチ／フリップフロ
ップ回路を同一タイミングで動作させるために、クロッ
ク入力バッファなどからのメインクロック信号をできる
だけ小さなクロックスキューで各ラッチ回路に伝達する
ために、種々のクロック分配方式が用いられている。こ
のようなクロック分配方式としては、メインクロック信
号をツリー状に配置されたクロック分岐路を介して各ラ
ッチ／フリップフロップ回路へ伝達するクロックツリー
方式、メインクロック信号を、メッシュ状に配置された
クロック分配経路を介して伝達するクロックメッシュ方
式、およびほぼ直線状に延在するメインクロック伝達線
に分岐路を設け、この分岐路をクロックドライバにより
ドライブして各ラッチ／フリップフロップ回路に転送す
るフィッシュボーン方式などがある。
【０００５】図２８は、従来の同期型データ処理転送装
置の構成の一例を示す図である。この図２８において
は、クロック分配方式として、クロックツリー方式が一
例として用いられる。
置の構成の一例を示す図である。この図２８において
は、クロック分配方式として、クロックツリー方式が一
例として用いられる。
【０００６】図２８において、クロック分配系は、メイ
ンクロック信号ＭＣＬＫをバッファ処理するクロックド
ライバＤＲ０と、クロック分配ノードＮＤ０に結合され
るクロック分配路ＬＰ０に所定間隔で配置され、それぞ
れクロック分配路ＬＰ０上のクロック信号をバッファ処
理するクロックドライバ（リピータ）ＤＲ１ａ−ＤＲ１
ｃとを含む。これらのクロックドライバＤＲ１ａ−ＤＲ
１ｃの各々は、それぞれクロック分配ノードＮＤ１ａ−
ＮＤ１ｃそれぞれに結合されるクロック分岐路ＬＰ１ａ
−ＬＰ１ｃ上にクロック信号を伝達する。
ンクロック信号ＭＣＬＫをバッファ処理するクロックド
ライバＤＲ０と、クロック分配ノードＮＤ０に結合され
るクロック分配路ＬＰ０に所定間隔で配置され、それぞ
れクロック分配路ＬＰ０上のクロック信号をバッファ処
理するクロックドライバ（リピータ）ＤＲ１ａ−ＤＲ１
ｃとを含む。これらのクロックドライバＤＲ１ａ−ＤＲ
１ｃの各々は、それぞれクロック分配ノードＮＤ１ａ−
ＮＤ１ｃそれぞれに結合されるクロック分岐路ＬＰ１ａ
−ＬＰ１ｃ上にクロック信号を伝達する。
【０００７】クロック分配路ＬＰ０には、配線容量およ
び抵抗による寄生容量Ｃａと寄生抵抗Ｒａが存在する。
また、クロックドライバＤＲ１ａ−ＤＲ１ｃがそれぞれ
駆動するクロック伝達線においても、配線容量および抵
抗により寄生抵抗Ｒｂおよび寄生容量Ｃｂが存在する。
び抵抗による寄生容量Ｃａと寄生抵抗Ｒａが存在する。
また、クロックドライバＤＲ１ａ−ＤＲ１ｃがそれぞれ
駆動するクロック伝達線においても、配線容量および抵
抗により寄生抵抗Ｒｂおよび寄生容量Ｃｂが存在する。
【０００８】これらのクロック分配系においては、クロ
ックドライバＤＲ０からのメインクロック信号ＭＣＬＫ
が、それぞれツリー状に配置されるクロック分配路を介
して伝達される。これらのツリー状に配置される分配路
はメインクロック信号ＭＣＬＫを伝達するクロックドラ
イバに関して対称的に配置され、このクロック信号を伝
達する経路の遅延時間が等しくされる。このクロックツ
リーの各分岐路において、最終段のクロック末端ノード
とメインクロック信号入力ノードの間の信号伝搬経路の
配線遅延をできるだけ等しくし、各クロック末端ノード
におけるクロックスキューをできるだけ小さくする。
ックドライバＤＲ０からのメインクロック信号ＭＣＬＫ
が、それぞれツリー状に配置されるクロック分配路を介
して伝達される。これらのツリー状に配置される分配路
はメインクロック信号ＭＣＬＫを伝達するクロックドラ
イバに関して対称的に配置され、このクロック信号を伝
達する経路の遅延時間が等しくされる。このクロックツ
リーの各分岐路において、最終段のクロック末端ノード
とメインクロック信号入力ノードの間の信号伝搬経路の
配線遅延をできるだけ等しくし、各クロック末端ノード
におけるクロックスキューをできるだけ小さくする。
【０００９】信号処理系は、これらのクロックドライバ
ＤＲ１ａ−ＤＲ１ｃそれぞれに対応して配置されるラッ
チ回路ＬＴａ−ＬＴｃを含む。ラッチ回路ＬＴａおよび
ＬＴｃは、同一構成を有し、同相で動作する。一方、ラ
ッチ回路ＬＰｂは、これらのラッチ回路ＬＴａおよびＬ
Ｔｃと逆相で動作する。すなわち、ラッチ回路ＬＴａお
よびＬＴｃの各々は、対応のクロックドライバからのク
ロック信号ＣＬＫを受けるインバータＩＶａと、対応の
クロックドライバからのクロック信号ＣＬＫがＨレベル
のとき導通し、前段の回路から与えられる信号を通過さ
せるトランスファゲートＴＸａと、トランスファゲート
ＴＸａを介して伝達された信号を受けるインバータＩＶ
ｂと、インバータＩＶｂの出力信号を反転して次段回路
へ伝達するインバータＩＶｃと、インバータＩＶａの出
力信号がＨレベルのとき活性化され、インバータＩＶｂ
の出力信号を反転してインバータＩＶｂの入力ノードに
伝達するトライステートインバータＴＶａを含む。
ＤＲ１ａ−ＤＲ１ｃそれぞれに対応して配置されるラッ
チ回路ＬＴａ−ＬＴｃを含む。ラッチ回路ＬＴａおよび
ＬＴｃは、同一構成を有し、同相で動作する。一方、ラ
ッチ回路ＬＰｂは、これらのラッチ回路ＬＴａおよびＬ
Ｔｃと逆相で動作する。すなわち、ラッチ回路ＬＴａお
よびＬＴｃの各々は、対応のクロックドライバからのク
ロック信号ＣＬＫを受けるインバータＩＶａと、対応の
クロックドライバからのクロック信号ＣＬＫがＨレベル
のとき導通し、前段の回路から与えられる信号を通過さ
せるトランスファゲートＴＸａと、トランスファゲート
ＴＸａを介して伝達された信号を受けるインバータＩＶ
ｂと、インバータＩＶｂの出力信号を反転して次段回路
へ伝達するインバータＩＶｃと、インバータＩＶａの出
力信号がＨレベルのとき活性化され、インバータＩＶｂ
の出力信号を反転してインバータＩＶｂの入力ノードに
伝達するトライステートインバータＴＶａを含む。
【００１０】ラッチ回路ＬＴｂは、対応のクロックドラ
イバＤＲ１ｂからのクロック信号ＣＬＫを受けるインバ
ータＩＶ１と、インバータＩＶ１の出力信号がＨレベル
のとき導通し前段の回路から伝達された信号を通過させ
るトランスファゲートＴＸｂと、トランスファゲートＴ
Ｘｂを介して伝達される信号を受けるインバータＩＶ２
と、インバータＩＶ２の出力信号を反転して次段回路へ
伝達するインバータＩＶ３と、対応のクロックドライバ
ＤＲ１ｂからのクロック信号ＣＬＫがＨレベルのとき活
性化され、インバータＩＶ２の出力信号を反転してイン
バータＩＶ２の入力ノードへ伝達するトライステートイ
ンバータＴＶ１を含む。
イバＤＲ１ｂからのクロック信号ＣＬＫを受けるインバ
ータＩＶ１と、インバータＩＶ１の出力信号がＨレベル
のとき導通し前段の回路から伝達された信号を通過させ
るトランスファゲートＴＸｂと、トランスファゲートＴ
Ｘｂを介して伝達される信号を受けるインバータＩＶ２
と、インバータＩＶ２の出力信号を反転して次段回路へ
伝達するインバータＩＶ３と、対応のクロックドライバ
ＤＲ１ｂからのクロック信号ＣＬＫがＨレベルのとき活
性化され、インバータＩＶ２の出力信号を反転してイン
バータＩＶ２の入力ノードへ伝達するトライステートイ
ンバータＴＶ１を含む。
【００１１】ラッチ回路ＬＴａおよびＬＴｂの間には遅
延回路ＤＬａが配置され、ラッチ回路ＬＴｂおよびＬＴ
ｃの間には遅延回路ＤＬｂが配置される。これらの遅延
回路ＤＬａおよびＤＬｂは、クロックスキューに起因し
て、ラッチ回路ＬＴａ−ＬＴｃが同時にトランスペアレ
ント状態となったときに、ラッチすべきデータが、与え
られた信号で書換えられるのを防止するために設けられ
る。
延回路ＤＬａが配置され、ラッチ回路ＬＴｂおよびＬＴ
ｃの間には遅延回路ＤＬｂが配置される。これらの遅延
回路ＤＬａおよびＤＬｂは、クロックスキューに起因し
て、ラッチ回路ＬＴａ−ＬＴｃが同時にトランスペアレ
ント状態となったときに、ラッチすべきデータが、与え
られた信号で書換えられるのを防止するために設けられ
る。
【００１２】この図２８に示すように、クロック分配経
路において、ラッチ回路ＬＴａ−ＬＴｃに対応して、ク
ロックドライバＤＲ１ａ−ＤＲ１ｃを配置し、メインク
ロック信号ＭＣＬＫから各ラッチ回路ＬＴａ−ＬＴｃま
でのクロック伝達経路における信号伝搬遅延をできるだ
け同じとして、これらのラッチ回路ＬＴａ−ＬＴｃの動
作タイミングをできるだけ揃えて、データの同期転送を
実現することを図る。
路において、ラッチ回路ＬＴａ−ＬＴｃに対応して、ク
ロックドライバＤＲ１ａ−ＤＲ１ｃを配置し、メインク
ロック信号ＭＣＬＫから各ラッチ回路ＬＴａ−ＬＴｃま
でのクロック伝達経路における信号伝搬遅延をできるだ
け同じとして、これらのラッチ回路ＬＴａ−ＬＴｃの動
作タイミングをできるだけ揃えて、データの同期転送を
実現することを図る。
【００１３】この場合、ラッチ回路ＬＴａおよびＬＴｃ
が、トランスファゲートＴＸａが導通状態となり、与え
られた信号を通過させるトランスペアレント状態となっ
たときには、ラッチ回路ＬＴｂは、トランスファゲート
ＴＸｂが非導通状態にあり、ラッチ状態にある。したが
って、ラッチ回路ＬＴａの出力データは、ラッチ回路Ｌ
Ｔｂには取込まれず、ラッチ回路ＬＴｃが、ラッチ回路
ＬＴｂのラッチデータを次段回路へ伝達する。一方、ラ
ッチ回路ＬＴａおよびＬＴｃにおいて、トランスファゲ
ートＴＸａが非導通状態にあり、これらのラッチ回路Ｌ
ＴａおよびＬＴｃがラッチ状態のときには、ラッチ回路
ＬＴｂにおいてはトランスファゲートＴＸｂが導通状態
にあり、トランスペアレント状態である。したがって、
このラッチ回路ＬＴｂは、ラッチ回路ＬＴａのラッチデ
ータを、次段のラッチ回路ＬＴｃへ伝達する。
が、トランスファゲートＴＸａが導通状態となり、与え
られた信号を通過させるトランスペアレント状態となっ
たときには、ラッチ回路ＬＴｂは、トランスファゲート
ＴＸｂが非導通状態にあり、ラッチ状態にある。したが
って、ラッチ回路ＬＴａの出力データは、ラッチ回路Ｌ
Ｔｂには取込まれず、ラッチ回路ＬＴｃが、ラッチ回路
ＬＴｂのラッチデータを次段回路へ伝達する。一方、ラ
ッチ回路ＬＴａおよびＬＴｃにおいて、トランスファゲ
ートＴＸａが非導通状態にあり、これらのラッチ回路Ｌ
ＴａおよびＬＴｃがラッチ状態のときには、ラッチ回路
ＬＴｂにおいてはトランスファゲートＴＸｂが導通状態
にあり、トランスペアレント状態である。したがって、
このラッチ回路ＬＴｂは、ラッチ回路ＬＴａのラッチデ
ータを、次段のラッチ回路ＬＴｃへ伝達する。
【００１４】この図２８に示すように、ラッチ回路ＬＴ
ａ−ＬＴｃを、交互に、トランスペアレント状態および
ラッチ状態に設定することにより、クロック信号ＣＬＫ
に同期して、ラッチ回路ＬＴａからラッチ回路ＬＴｃへ
と順次データを転送することができる。
ａ−ＬＴｃを、交互に、トランスペアレント状態および
ラッチ状態に設定することにより、クロック信号ＣＬＫ
に同期して、ラッチ回路ＬＴａからラッチ回路ＬＴｃへ
と順次データを転送することができる。
【００１５】しかしながら、この図２８に示すクロック
分配経路において、クロック分配路ＬＰ０およびＬＰ１
ａ−ＬＰ１ｃにおいては、配線の寄生抵抗および寄生容
量が存在する。このクロック伝搬経路の長さがすべての
ラッチ回路ＬＴａ−ＬＴｃに対して同じであれば、これ
らのラッチ回路ＬＴａ−ＬＴｃに対するクロック伝搬経
路のクロック伝搬遅延は同じであり、クロックスキュー
はほとんど生じない。しかしながら、これらのラッチ回
路ＬＴａ−ＬＴｃの配置位置により、このクロック分配
経路の配線長さが異なり、またその配線の寄生抵抗およ
び寄生容量も異なる。このため、これらのクロックドラ
イバＤＲ１ａ−ＤＲ１ｃから、ラッチ回路ＬＴａ−ＬＴ
ｃに伝達されるクロック信号ＣＬＫに対してスキューが
生じる。
分配経路において、クロック分配路ＬＰ０およびＬＰ１
ａ−ＬＰ１ｃにおいては、配線の寄生抵抗および寄生容
量が存在する。このクロック伝搬経路の長さがすべての
ラッチ回路ＬＴａ−ＬＴｃに対して同じであれば、これ
らのラッチ回路ＬＴａ−ＬＴｃに対するクロック伝搬経
路のクロック伝搬遅延は同じであり、クロックスキュー
はほとんど生じない。しかしながら、これらのラッチ回
路ＬＴａ−ＬＴｃの配置位置により、このクロック分配
経路の配線長さが異なり、またその配線の寄生抵抗およ
び寄生容量も異なる。このため、これらのクロックドラ
イバＤＲ１ａ−ＤＲ１ｃから、ラッチ回路ＬＴａ−ＬＴ
ｃに伝達されるクロック信号ＣＬＫに対してスキューが
生じる。
【００１６】図２９は、図２８に示す回路装置のクロッ
クスキュー発生時の動作を示すタイミング図である。図
２９において、ラッチ回路ＬＴａ−ＬＴｃに到達するク
ロック信号ＣＬＫにおいて、配線遅延のバラツキなどに
より、クロックスキューが生じる。この図２９において
は、ラッチ回路ＬＴａのトランスファゲートＴＸａのノ
ード（クロック入力ノード）ＮＡに、最も早くクロック
信号が到達し、ラッチ回路ＬＴｂのトランスファゲート
ＴＸｂの制御ノードＮＢに、最も遅く、クロック信号が
到達する状態が一例として示される。
クスキュー発生時の動作を示すタイミング図である。図
２９において、ラッチ回路ＬＴａ−ＬＴｃに到達するク
ロック信号ＣＬＫにおいて、配線遅延のバラツキなどに
より、クロックスキューが生じる。この図２９において
は、ラッチ回路ＬＴａのトランスファゲートＴＸａのノ
ード（クロック入力ノード）ＮＡに、最も早くクロック
信号が到達し、ラッチ回路ＬＴｂのトランスファゲート
ＴＸｂの制御ノードＮＢに、最も遅く、クロック信号が
到達する状態が一例として示される。
【００１７】この図２９に示すようなスキューが発生し
た場合、ラッチ回路ＬＴａおよびＬＴｂの制御ノード
（クロック入力ノード）ＮＡおよびＮＢの制御信号がと
もにＨレベルとなる期間が生じる。ラッチ回路ＬＴａ
が、クロック信号ＣＬＫの立上がりに同期して、与えら
れた信号を取込み、次段回路へ転送する場合、ラッチ回
路ＬＴａからラッチ回路ＬＴｂへのデータの転送時間よ
りもクロック入力ノードＮＡおよびＮＢの制御信号がと
もにＨレベルであるオーバーラップ期間が長い場合に
は、このラッチ回路ＬＴａが取込んだデータにより、ラ
ッチ回路ＬＴｂがラッチすべきデータが書換えられてし
まい、誤書換えが生じる。この誤動作は、クロック信号
とデータの競合により発生することから、「レーシン
グ」と呼ばれる。
た場合、ラッチ回路ＬＴａおよびＬＴｂの制御ノード
（クロック入力ノード）ＮＡおよびＮＢの制御信号がと
もにＨレベルとなる期間が生じる。ラッチ回路ＬＴａ
が、クロック信号ＣＬＫの立上がりに同期して、与えら
れた信号を取込み、次段回路へ転送する場合、ラッチ回
路ＬＴａからラッチ回路ＬＴｂへのデータの転送時間よ
りもクロック入力ノードＮＡおよびＮＢの制御信号がと
もにＨレベルであるオーバーラップ期間が長い場合に
は、このラッチ回路ＬＴａが取込んだデータにより、ラ
ッチ回路ＬＴｂがラッチすべきデータが書換えられてし
まい、誤書換えが生じる。この誤動作は、クロック信号
とデータの競合により発生することから、「レーシン
グ」と呼ばれる。
【００１８】このようなレーシングを防止するために、
図２８に示すように、遅延回路ＤＬａおよびＤＬｂがそ
れぞれ配置される。この遅延回路ＤＬａを配置すること
により、図３０に示すように、ラッチ回路ＬＴａが取込
んだデータＤＡが、ラッチ回路ＬＴｂの入力にまで伝達
される時間ＴＤを、オーバーラップ期間ＴＳよりも長く
する。この場合、ラッチ回路ＬＴａおよびＬＴｂが、と
もにトランスペアレント状態となっても、ラッチ回路Ｌ
Ｔｂのラッチデータの新たなデータＤＡによる書換えは
生じないため、レーシングを回避することができる。
図２８に示すように、遅延回路ＤＬａおよびＤＬｂがそ
れぞれ配置される。この遅延回路ＤＬａを配置すること
により、図３０に示すように、ラッチ回路ＬＴａが取込
んだデータＤＡが、ラッチ回路ＬＴｂの入力にまで伝達
される時間ＴＤを、オーバーラップ期間ＴＳよりも長く
する。この場合、ラッチ回路ＬＴａおよびＬＴｂが、と
もにトランスペアレント状態となっても、ラッチ回路Ｌ
Ｔｂのラッチデータの新たなデータＤＡによる書換えは
生じないため、レーシングを回避することができる。
【００１９】しかしながら、このような遅延回路ＤＬａ
およびＤＬｂを、データ転送路に配置する場合、論理ゲ
ートの構成要素数が増大し、レイアウト面積および消費
電力が増大するという問題が生じる。
およびＤＬｂを、データ転送路に配置する場合、論理ゲ
ートの構成要素数が増大し、レイアウト面積および消費
電力が増大するという問題が生じる。
【００２０】また、実際の回路動作解析時においては、
各信号伝送路におけるタイミング検証を行ない、そのタ
イミング検証結果に基づいて、各ラッチ回路のクロック
タイミングを調整するときに、そのセットアップ時間に
影響しないような最適な遅延量を考慮して、遅延回路を
挿入する必要がある。
各信号伝送路におけるタイミング検証を行ない、そのタ
イミング検証結果に基づいて、各ラッチ回路のクロック
タイミングを調整するときに、そのセットアップ時間に
影響しないような最適な遅延量を考慮して、遅延回路を
挿入する必要がある。
【００２１】すなわち、図３１に示すように、データＤ
Ａが転送される場合、たとえばラッチ回路ＬＴａにおい
て、クロック信号ＣＬＫが立上がってから、前段の遅延
回路の遅延時間ＴＤを経過した後に、有効データが転送
されてラッチされる。クロック信号ＣＬＫが立下がり、
ラッチ回路ＬＴａがラッチ状態となる前に、このラッチ
回路ＬＴａのラッチデータが確定状態とする必要があ
る。このラッチデータがラッチ回路のラッチ状態移行前
に、確定状態に保持される時間が、セットアップ時間Ｔ
ｓｕと呼ばれる。
Ａが転送される場合、たとえばラッチ回路ＬＴａにおい
て、クロック信号ＣＬＫが立上がってから、前段の遅延
回路の遅延時間ＴＤを経過した後に、有効データが転送
されてラッチされる。クロック信号ＣＬＫが立下がり、
ラッチ回路ＬＴａがラッチ状態となる前に、このラッチ
回路ＬＴａのラッチデータが確定状態とする必要があ
る。このラッチデータがラッチ回路のラッチ状態移行前
に、確定状態に保持される時間が、セットアップ時間Ｔ
ｓｕと呼ばれる。
【００２２】したがって、このクロック信号ＣＬＫのサ
イクル時間が決定されている場合、遅延時間ＴＤが長く
なった場合、セットアップ時間Ｔｓｕが短くなり、確定
状態のデータをラッチすることができず、次段のラッチ
回路に不確定なデータを転送する可能性が生じ、誤動作
が生じる可能性がある。したがって、この遅延時間ＴＤ
を長くした場合、クロック信号ＣＬＫの周期を短くする
ことができず、高速動作を行なうことができない。
イクル時間が決定されている場合、遅延時間ＴＤが長く
なった場合、セットアップ時間Ｔｓｕが短くなり、確定
状態のデータをラッチすることができず、次段のラッチ
回路に不確定なデータを転送する可能性が生じ、誤動作
が生じる可能性がある。したがって、この遅延時間ＴＤ
を長くした場合、クロック信号ＣＬＫの周期を短くする
ことができず、高速動作を行なうことができない。
【００２３】このようなレーシングの問題を防止し、か
つ信号伝送路における構成要素数を低減するための構成
が、たとえば特開平１０−４０６９２号公報において示
されている。
つ信号伝送路における構成要素数を低減するための構成
が、たとえば特開平１０−４０６９２号公報において示
されている。
【００２４】図３２は、従来の同期型転送処理装置の構
成を概略的に示す図である。図３２においては、３段の
カスケード接続されるフリップフロップＦＦａおよびＦ
Ｆｃを示す。これらのフリップフロップＦＦａ−ＦＦｃ
に対応して、制御信号を生成するゲート回路ＡＧａ−Ａ
Ｇｃが設けられる。これらのゲート回路ＡＧａ−ＡＧｃ
は、クロック信号ＣＬＫと、次段のフリップフロップに
対する制御信号とを受ける。すなわち、ゲート回路ＡＧ
ａは、クロック信号ＣＬＫとゲート回路ＡＧｂの出力信
号とを受け、ゲート回路ＡＧｂは、クロック信号ＣＬＫ
とゲート回路ＡＧｃの出力信号とを受ける。ゲート回路
ＡＧｃは、クロック信号ＣＬＫと図示しない次段のフリ
ップフロップに対して設けられたゲート回路の出力信号
とを受ける。このクロック信号はクロック分配回路を介
して各フリップフロップＦＦａ-ＦＦｃにそれぞれ転送
されてもよく、また共通のクロックドライバからこのク
ロック信号が転送されてもよい。
成を概略的に示す図である。図３２においては、３段の
カスケード接続されるフリップフロップＦＦａおよびＦ
Ｆｃを示す。これらのフリップフロップＦＦａ−ＦＦｃ
に対応して、制御信号を生成するゲート回路ＡＧａ−Ａ
Ｇｃが設けられる。これらのゲート回路ＡＧａ−ＡＧｃ
は、クロック信号ＣＬＫと、次段のフリップフロップに
対する制御信号とを受ける。すなわち、ゲート回路ＡＧ
ａは、クロック信号ＣＬＫとゲート回路ＡＧｂの出力信
号とを受け、ゲート回路ＡＧｂは、クロック信号ＣＬＫ
とゲート回路ＡＧｃの出力信号とを受ける。ゲート回路
ＡＧｃは、クロック信号ＣＬＫと図示しない次段のフリ
ップフロップに対して設けられたゲート回路の出力信号
とを受ける。このクロック信号はクロック分配回路を介
して各フリップフロップＦＦａ-ＦＦｃにそれぞれ転送
されてもよく、また共通のクロックドライバからこのク
ロック信号が転送されてもよい。
【００２５】これらのフリップフロップＦＦａ−ＦＦｃ
は、クロック入力Ｔに対応のゲート回路ＡＧａ−ＡＧｃ
から与えられる制御信号がＨレベルとなると、ラッチ状
態となり、制御信号がＬレベルのときに取込んだデータ
を出力する。すなわち、これらのフリップフロップＦＦ
ａ−ＦＦｃの各々は、対応のゲート回路ＡＧａ−ＡＧｃ
から与えられる制御信号がＬレベルのときに、その入力
Ｄに与えられたデータを取込み、次いで制御信号がＬレ
ベルとなると、この取込んだデータを出力Ｑから出力す
る。
は、クロック入力Ｔに対応のゲート回路ＡＧａ−ＡＧｃ
から与えられる制御信号がＨレベルとなると、ラッチ状
態となり、制御信号がＬレベルのときに取込んだデータ
を出力する。すなわち、これらのフリップフロップＦＦ
ａ−ＦＦｃの各々は、対応のゲート回路ＡＧａ−ＡＧｃ
から与えられる制御信号がＬレベルのときに、その入力
Ｄに与えられたデータを取込み、次いで制御信号がＬレ
ベルとなると、この取込んだデータを出力Ｑから出力す
る。
【００２６】図３３は、図３２に示すフリップフロップ
ＦＦａ−ＦＦｃの構成の一例を示す図である。フリップ
フロップＦＦａ−ＦＦｃは、同一構成を有するため、図
３３においては、フリップフロップＦＦの構成を代表的
に示す。図３３において、フリップフロップＦＦは、ク
ロック入力Ｔに与えられる制御信号を反転するインバー
タＩＶ１０と、インバータＩＶ１０の出力信号がＨレベ
ルのとき導通し、入力ノードＤに与えられる信号を通過
させるトランスファゲートＴＸ１０と、トランスファゲ
ートＴＸ１０を介して与えられる信号を反転するインバ
ータＩＶ１１と、インバータＩＶ１１の出力信号を反転
するインバータＩＶ１２と、クロック入力ノードＴに与
えられる信号がＨレベルのとき活性化され、インバータ
ＩＶ１１の出力信号を反転してインバータＩＶ１１の入
力に伝達するトライステートインバータバッファＩＶ１
３と、クロック入力ノードＴに与えられる制御信号がＨ
レベルのとき導通し、インバータＩＶ１２の出力信号を
伝達するトランスファゲートＴＸ１１と、トランスファ
ゲートＴＸ１１を介して与えられる信号を受けるインバ
ータＩＶ１１と、インバータＩＶ１４の出力信号を反転
して出力ノードＱに伝達するインバータＩＶ１５と、イ
ンバータＩＶ１０の出力信号がＨレベルのとき活性化さ
れ、インバータＩＶ１４の出力信号を反転し、インバー
タＩＶ１４の入力に伝達するトライステートインバータ
バッファＩＶ１６を含む。
ＦＦａ−ＦＦｃの構成の一例を示す図である。フリップ
フロップＦＦａ−ＦＦｃは、同一構成を有するため、図
３３においては、フリップフロップＦＦの構成を代表的
に示す。図３３において、フリップフロップＦＦは、ク
ロック入力Ｔに与えられる制御信号を反転するインバー
タＩＶ１０と、インバータＩＶ１０の出力信号がＨレベ
ルのとき導通し、入力ノードＤに与えられる信号を通過
させるトランスファゲートＴＸ１０と、トランスファゲ
ートＴＸ１０を介して与えられる信号を反転するインバ
ータＩＶ１１と、インバータＩＶ１１の出力信号を反転
するインバータＩＶ１２と、クロック入力ノードＴに与
えられる信号がＨレベルのとき活性化され、インバータ
ＩＶ１１の出力信号を反転してインバータＩＶ１１の入
力に伝達するトライステートインバータバッファＩＶ１
３と、クロック入力ノードＴに与えられる制御信号がＨ
レベルのとき導通し、インバータＩＶ１２の出力信号を
伝達するトランスファゲートＴＸ１１と、トランスファ
ゲートＴＸ１１を介して与えられる信号を受けるインバ
ータＩＶ１１と、インバータＩＶ１４の出力信号を反転
して出力ノードＱに伝達するインバータＩＶ１５と、イ
ンバータＩＶ１０の出力信号がＨレベルのとき活性化さ
れ、インバータＩＶ１４の出力信号を反転し、インバー
タＩＶ１４の入力に伝達するトライステートインバータ
バッファＩＶ１６を含む。
【００２７】この図３３に示すフリップフロップＦＦ
は、２段のラッチ回路で構成され、これらのラッチ回路
が交互に、ラッチ状態／トランスペアレント状態とな
る。すなわち、クロック入力ノードＴに与えられる制御
信号がＬレベルのときには、トランスファゲートＴＸ１
０が導通状態、トランスファゲートＴＸ１１が非導通状
態となり、入力ノードＤに与えられるデータが、インバ
ータＩＶ１１により反転されてインバータＩＶ１２に伝
達される。トライステートインバータバッファＩＶ１３
は、このときには非活性状態であり、出力ハイインピー
ダンス状態である。したがって、インバータＩＶ１１お
よびＩＶ１２の出力信号は、この入力ノードＤに与えら
れたデータに従って変化する。一方、トランスファゲー
トＴＸ１１は非導通状態であるため、出力ノードＱのデ
ータは変化しない。
は、２段のラッチ回路で構成され、これらのラッチ回路
が交互に、ラッチ状態／トランスペアレント状態とな
る。すなわち、クロック入力ノードＴに与えられる制御
信号がＬレベルのときには、トランスファゲートＴＸ１
０が導通状態、トランスファゲートＴＸ１１が非導通状
態となり、入力ノードＤに与えられるデータが、インバ
ータＩＶ１１により反転されてインバータＩＶ１２に伝
達される。トライステートインバータバッファＩＶ１３
は、このときには非活性状態であり、出力ハイインピー
ダンス状態である。したがって、インバータＩＶ１１お
よびＩＶ１２の出力信号は、この入力ノードＤに与えら
れたデータに従って変化する。一方、トランスファゲー
トＴＸ１１は非導通状態であるため、出力ノードＱのデ
ータは変化しない。
【００２８】一方、クロック入力ノードＴに与えられる
制御信号がＨレベルとなると、トランスファゲートＴＸ
１０が非導通状態、トランスファゲートＴＸ１１が導通
状態となり、出力ノードＱへは、先の制御信号がＬレベ
ルのときに取込まれた信号が、インバータＩＶ１４およ
びＩＶ１５を介して伝達される。このとき、またトライ
ステートインバータバッファＩＶ１３が活性化され、先
の取込んだデータをインバータＩＶ１１およびトライス
テートインバータバッファＩＶ１３によりラッチする。
したがって、このフリップフロップＦＦは、クロック入
力ノードＴに与えられる制御信号がＬレベルのときに、
入力ノードＤに与えられるデータを取込み、この制御信
号がＨレベルとなると、取込んだデータをラッチし、か
つ取込んだデータを出力ノードＱから出力する。
制御信号がＨレベルとなると、トランスファゲートＴＸ
１０が非導通状態、トランスファゲートＴＸ１１が導通
状態となり、出力ノードＱへは、先の制御信号がＬレベ
ルのときに取込まれた信号が、インバータＩＶ１４およ
びＩＶ１５を介して伝達される。このとき、またトライ
ステートインバータバッファＩＶ１３が活性化され、先
の取込んだデータをインバータＩＶ１１およびトライス
テートインバータバッファＩＶ１３によりラッチする。
したがって、このフリップフロップＦＦは、クロック入
力ノードＴに与えられる制御信号がＬレベルのときに、
入力ノードＤに与えられるデータを取込み、この制御信
号がＨレベルとなると、取込んだデータをラッチし、か
つ取込んだデータを出力ノードＱから出力する。
【００２９】図３４は、図３２に示す回路装置の動作を
示すタイミング図である。図３４においては、説明を簡
単にするために、フリップフロップＦＦｃに対するクロ
ック信号ＣＬＫが最も遅延が大きく、フリップフロップ
ＦＦａに対するクロック信号ＣＬＫの遅延が最も小さい
場合の動作を示す。
示すタイミング図である。図３４においては、説明を簡
単にするために、フリップフロップＦＦｃに対するクロ
ック信号ＣＬＫが最も遅延が大きく、フリップフロップ
ＦＦａに対するクロック信号ＣＬＫの遅延が最も小さい
場合の動作を示す。
【００３０】ゲート回路ＡＧａ−ＡＧｃは、クロック信
号ＣＬＫがＬレベルのときには、次段のフリップフロッ
プの状態に関わらず、Ｌレベルの信号を出力する。フリ
ップフロップＦＦａ−ＦＦｃは、そのクロック入力ノー
ドＴに与えられる制御信号がＬレベルのときには、入力
ノードＤに与えられたデータを取込み、一方、出力ノー
ドＱの信号は変化しない。ゲート回路ＡＧｃに対するク
ロック信号ＣＬＫがＨレベルとなると、フリップフロッ
プＦＦｃの出力データが変化し、その入力ノードＤに結
合されるトランスファゲートＴＸ１０が、非導通状態と
なり、このフリップフロップＦＦｃはラッチ状態とな
る。
号ＣＬＫがＬレベルのときには、次段のフリップフロッ
プの状態に関わらず、Ｌレベルの信号を出力する。フリ
ップフロップＦＦａ−ＦＦｃは、そのクロック入力ノー
ドＴに与えられる制御信号がＬレベルのときには、入力
ノードＤに与えられたデータを取込み、一方、出力ノー
ドＱの信号は変化しない。ゲート回路ＡＧｃに対するク
ロック信号ＣＬＫがＨレベルとなると、フリップフロッ
プＦＦｃの出力データが変化し、その入力ノードＤに結
合されるトランスファゲートＴＸ１０が、非導通状態と
なり、このフリップフロップＦＦｃはラッチ状態とな
る。
【００３１】ゲート回路ＡＧｂは、このゲート回路ＡＧ
ｃの出力信号がＨレベルとなると、クロック信号ＣＬＫ
がＨレベルであるため、フリップフロップＦＦｂのクロ
ック入力ノードＴに対する制御信号をＨレベルに立上げ
る。応じて、フリップフロップＦＦｂの出力データが変
化し、また、フリップフロップＦＦｂがラッチ状態とな
る。
ｃの出力信号がＨレベルとなると、クロック信号ＣＬＫ
がＨレベルであるため、フリップフロップＦＦｂのクロ
ック入力ノードＴに対する制御信号をＨレベルに立上げ
る。応じて、フリップフロップＦＦｂの出力データが変
化し、また、フリップフロップＦＦｂがラッチ状態とな
る。
【００３２】ゲート回路ＡＧｂの出力する制御信号がＨ
レベルに立上がると、ゲート回路ＡＧａの出力する制御
信号がＨレベルとなり、フリップフロップＦＦａの出力
信号が変化し、またこのフリップフロップＦＦａはラッ
チ状態となる。
レベルに立上がると、ゲート回路ＡＧａの出力する制御
信号がＨレベルとなり、フリップフロップＦＦａの出力
信号が変化し、またこのフリップフロップＦＦａはラッ
チ状態となる。
【００３３】したがって、この図３２に示す回路装置に
おいては、次段のフリップフロップがラッチ状態となっ
た後に、前段のフリップフロップの出力データが変化
し、次段のフリップフロップに誤ったデータがラッチさ
れるのを防止する。すなわち、この図３２に示すよう
に、次段のフリップフロップがラッチ状態となった後
に、新たなデータを次段フリップフロップに出力するこ
とにより、図３５に示すように、クロックスキューによ
り、フリップフロップを介してデータが突抜けるのを防
止する。図３５においては、このフリップフロップＦＦ
ａに対するクロック信号ＣＬＫがフリップフロップＦＦ
ｂに対するクロック信号ＣＬＫよりも位相が進んでいる
場合の動作を示す。この図３５に示すように、クロック
スキューが生じた場合、フリップフロップＦＦａが、ク
ロック信号ＣＬＫの立上がりに応答してラッチ状態とな
ったとき、まだ、フリップフロップＦＦｂが信号取込み
状態であり、フリップフロップＦＦａの出力データを取
込む。したがって、フリップフロップＦＦｂにおいて、
対応のクロック信号ＣＬＫが立上がると、フリップフロ
ップＦＦｂがラッチ状態となり、このフリップフロップ
ＦＦａの出力データを、そのクロックサイクル内で出力
する。したがって正常に動作する場合には、１クロック
サイクル後に転送されるデータが、同一サイクルで、フ
リップフロップＦＦａおよびＦＦｂから出力され、誤動
作が生じる。
おいては、次段のフリップフロップがラッチ状態となっ
た後に、前段のフリップフロップの出力データが変化
し、次段のフリップフロップに誤ったデータがラッチさ
れるのを防止する。すなわち、この図３２に示すよう
に、次段のフリップフロップがラッチ状態となった後
に、新たなデータを次段フリップフロップに出力するこ
とにより、図３５に示すように、クロックスキューによ
り、フリップフロップを介してデータが突抜けるのを防
止する。図３５においては、このフリップフロップＦＦ
ａに対するクロック信号ＣＬＫがフリップフロップＦＦ
ｂに対するクロック信号ＣＬＫよりも位相が進んでいる
場合の動作を示す。この図３５に示すように、クロック
スキューが生じた場合、フリップフロップＦＦａが、ク
ロック信号ＣＬＫの立上がりに応答してラッチ状態とな
ったとき、まだ、フリップフロップＦＦｂが信号取込み
状態であり、フリップフロップＦＦａの出力データを取
込む。したがって、フリップフロップＦＦｂにおいて、
対応のクロック信号ＣＬＫが立上がると、フリップフロ
ップＦＦｂがラッチ状態となり、このフリップフロップ
ＦＦａの出力データを、そのクロックサイクル内で出力
する。したがって正常に動作する場合には、１クロック
サイクル後に転送されるデータが、同一サイクルで、フ
リップフロップＦＦａおよびＦＦｂから出力され、誤動
作が生じる。
【００３４】このようなデータの突抜けを、図３２に示
すようなゲート回路ＡＧａ−ＡＧｃを用いて防止するこ
とを図る。
すようなゲート回路ＡＧａ−ＡＧｃを用いて防止するこ
とを図る。
【００３５】
【発明が解決しようとする課題】しかしながら、この図
３２に示すようなゲート回路を用い、次段のフリップフ
ロップがラッチ状態となった後に、対応のラッチ回路を
クロック信号ＣＬＫに従ってラッチ状態にして、その出
力データを変化させる場合、この制御信号の伝搬経路
が、フリップフロップ列を順次伝搬されることになる。
３２に示すようなゲート回路を用い、次段のフリップフ
ロップがラッチ状態となった後に、対応のラッチ回路を
クロック信号ＣＬＫに従ってラッチ状態にして、その出
力データを変化させる場合、この制御信号の伝搬経路
が、フリップフロップ列を順次伝搬されることになる。
【００３６】今、図３６に示すように、フリップフロッ
プＦＦ０−ＦＦｎで構成されるデータ伝送路を考える。
フリップフロップＦＦ０−ＦＦｎ−１に対しては、ゲー
ト回路ＡＧ０−ＡＧｎ−１が設けられる。これらのゲー
ト回路ＡＧ０−ＡＧｎ−１はそれぞれ、対応のクロック
信号ＣＬＫと、次段のフリップフロップに対する制御信
号とを受ける。最終段のフリップフロップＦＦｎに対し
ては、クロック信号ＣＬＫが与えられるだけである。
プＦＦ０−ＦＦｎで構成されるデータ伝送路を考える。
フリップフロップＦＦ０−ＦＦｎ−１に対しては、ゲー
ト回路ＡＧ０−ＡＧｎ−１が設けられる。これらのゲー
ト回路ＡＧ０−ＡＧｎ−１はそれぞれ、対応のクロック
信号ＣＬＫと、次段のフリップフロップに対する制御信
号とを受ける。最終段のフリップフロップＦＦｎに対し
ては、クロック信号ＣＬＫが与えられるだけである。
【００３７】図３６に示すデータ伝送路において、フリ
ップフロップＦＦｎに対するクロック信号ＣＬＫの遅延
が最大の場合を考える。この場合、フリップフロップＦ
Ｆｎがラッチ状態となった後に、前段のフリップフロッ
プＦＦｎ−１が出力信号を出力するラッチ状態となる。
したがってこの初段のフリップフロップＦＦ０が、ラッ
チ状態となり、その出力信号を変化させるためには、ゲ
ート回路ＡＧ０−ＡＧｎ−１の伝搬遅延が、クロック信
号ＣＬＫの遅延時間に加えられることになる。したがっ
て、図３７に示すように、初段のフリップフロップＦＦ
０に対するクロック信号ＣＬＫがＨレベルに立上がって
から、時間Ｔ１経過後に、最終段のフリップフロップＦ
Ｆｎに対するクロック信号ＣＬＫがＨレベルに立上がっ
た場合、ゲート回路ＡＧ０−ＡＧｎ−１を介して、この
信号伝搬遅延時間Ｔ２経過後に、ゲート回路ＧＡ０の出
力する制御信号がＨレベルとなる。したがって、初段の
フリップフロップＦＦ０は、時間Ｔ３の間に初段のフリ
ップフロップＦＦ０の出力段のラッチ回路は、入力段の
ラッチ回路のラッチデータを取込み、次段のフリップフ
ロップＦＦ１へ転送する必要がある。したがって、この
出力段のラッチ回路のセットアップ時間を十分に確保す
ることができず、不確定状態のデータが出力される可能
性がある。特に、フリップフロップＦＦ０とフリップフ
ロップＦＦ１の間に論理処理回路が存在する場合、この
論理処理回路の処理時間を十分に取ることができず、高
速処理を実現することができなくなるという問題が生じ
る。
ップフロップＦＦｎに対するクロック信号ＣＬＫの遅延
が最大の場合を考える。この場合、フリップフロップＦ
Ｆｎがラッチ状態となった後に、前段のフリップフロッ
プＦＦｎ−１が出力信号を出力するラッチ状態となる。
したがってこの初段のフリップフロップＦＦ０が、ラッ
チ状態となり、その出力信号を変化させるためには、ゲ
ート回路ＡＧ０−ＡＧｎ−１の伝搬遅延が、クロック信
号ＣＬＫの遅延時間に加えられることになる。したがっ
て、図３７に示すように、初段のフリップフロップＦＦ
０に対するクロック信号ＣＬＫがＨレベルに立上がって
から、時間Ｔ１経過後に、最終段のフリップフロップＦ
Ｆｎに対するクロック信号ＣＬＫがＨレベルに立上がっ
た場合、ゲート回路ＡＧ０−ＡＧｎ−１を介して、この
信号伝搬遅延時間Ｔ２経過後に、ゲート回路ＧＡ０の出
力する制御信号がＨレベルとなる。したがって、初段の
フリップフロップＦＦ０は、時間Ｔ３の間に初段のフリ
ップフロップＦＦ０の出力段のラッチ回路は、入力段の
ラッチ回路のラッチデータを取込み、次段のフリップフ
ロップＦＦ１へ転送する必要がある。したがって、この
出力段のラッチ回路のセットアップ時間を十分に確保す
ることができず、不確定状態のデータが出力される可能
性がある。特に、フリップフロップＦＦ０とフリップフ
ロップＦＦ１の間に論理処理回路が存在する場合、この
論理処理回路の処理時間を十分に取ることができず、高
速処理を実現することができなくなるという問題が生じ
る。
【００３８】また、フリップフロップのラッチ時間が十
分に取れず、フリップフロップ自体が誤動作する可能性
がある。
分に取れず、フリップフロップ自体が誤動作する可能性
がある。
【００３９】それゆえ、この発明の目的は、各転送ゲー
トに対し十分な時間幅のクロックサイクルを保証して確
実にデータを転走することのできる同期型データ転送処
理装置を提供することである。
トに対し十分な時間幅のクロックサイクルを保証して確
実にデータを転走することのできる同期型データ転送処
理装置を提供することである。
【００４０】この発明の他の目的は、論理回路が介挿さ
れる場合においても、十分に処理時間をこの論理回路に
与えることのできる同期型データ転送処理装置を提供す
ることである。
れる場合においても、十分に処理時間をこの論理回路に
与えることのできる同期型データ転送処理装置を提供す
ることである。
【００４１】この発明のさらに他の目的は、遅延回路を
用いることなくレーシングを確実に回避することのでき
る同期型データ転送処理装置を提供することである。
用いることなくレーシングを確実に回避することのでき
る同期型データ転送処理装置を提供することである。
【００４２】この発明のさらに他の目的は、タイミング
検証時のタイミング調整を容易に行なうことのできる同
期型データ転送処理装置を提供することである。
検証時のタイミング調整を容易に行なうことのできる同
期型データ転送処理装置を提供することである。
【００４３】
【課題を解決するための手段】この発明の第１の観点に
係る同期型データ転送処理装置は、各々が、クロック入
力ノードに印加される信号に従って、与えられた信号を
出力ノードに通過させるトランスペアレント状態と信号
入力ノードの信号の変化に関わらず出力ノードの信号を
保持するラッチ状態を取る複数の縦続接続されるラッチ
回路を備える少なくとも１つのデータ転送路を含む。こ
れら複数のラッチ回路において連続して配置されるラッ
チ回路においては、一方がラッチ状態のときには、他方
がトランスペアレント状態となる。
係る同期型データ転送処理装置は、各々が、クロック入
力ノードに印加される信号に従って、与えられた信号を
出力ノードに通過させるトランスペアレント状態と信号
入力ノードの信号の変化に関わらず出力ノードの信号を
保持するラッチ状態を取る複数の縦続接続されるラッチ
回路を備える少なくとも１つのデータ転送路を含む。こ
れら複数のラッチ回路において連続して配置されるラッ
チ回路においては、一方がラッチ状態のときには、他方
がトランスペアレント状態となる。
【００４４】この発明の第１の観点に係る同期型データ
転送処理装置は、さらに、複数のラッチ回路の状態を制
御するための制御信号を生成してこれら複数のラッチ回
路に伝達する制御回路を含む。この制御回路は、ラッチ
回路に対応して配置され、各々が対応のラッチ回路に伝
達されるクロック信号と次段のラッチ回路のクロック入
力ノードの信号とに従って対応のラッチ回路のクロック
入力ノードに制御信号を印加する複数のクロック制御回
路を含む。
転送処理装置は、さらに、複数のラッチ回路の状態を制
御するための制御信号を生成してこれら複数のラッチ回
路に伝達する制御回路を含む。この制御回路は、ラッチ
回路に対応して配置され、各々が対応のラッチ回路に伝
達されるクロック信号と次段のラッチ回路のクロック入
力ノードの信号とに従って対応のラッチ回路のクロック
入力ノードに制御信号を印加する複数のクロック制御回
路を含む。
【００４５】好ましくは、クロック制御回路は、対応の
ラッチ回路に対するクロック信号が活性状態でありトラ
ンスペアレント状態を指定しかつ次段のラッチ回路のク
ロック入力ノードの制御信号がラッチ状態を指定すると
きにその制御信号をトランスペアレント状態を指定する
状態に設定する。
ラッチ回路に対するクロック信号が活性状態でありトラ
ンスペアレント状態を指定しかつ次段のラッチ回路のク
ロック入力ノードの制御信号がラッチ状態を指定すると
きにその制御信号をトランスペアレント状態を指定する
状態に設定する。
【００４６】好ましくは、このクロック制御回路は、対
応のラッチ回路に対するクロック信号が非活性状態であ
り該対応のラッチ回路のラッチ状態を指定するときに
は、次段のラッチ回路のクロック入力ノードの制御信号
の状態に関わらず対応のラッチ回路に対する制御信号を
ラッチ状態を指定する状態に設定する。
応のラッチ回路に対するクロック信号が非活性状態であ
り該対応のラッチ回路のラッチ状態を指定するときに
は、次段のラッチ回路のクロック入力ノードの制御信号
の状態に関わらず対応のラッチ回路に対する制御信号を
ラッチ状態を指定する状態に設定する。
【００４７】好ましくは、少なくとも１つのデータ転送
路は、互いに並列に配置される複数のラッチ列を含む。
ラッチ列の各々は、縦続接続される複数のラッチ回路を
有する。複数のクロック制御回路は、これらの複数のラ
ッチ列に対し共通に配置され、各クロック制御回路は、
複数のラッチ列の互いに対応して配置されるラッチ回路
に対し共通に制御信号を伝達する。
路は、互いに並列に配置される複数のラッチ列を含む。
ラッチ列の各々は、縦続接続される複数のラッチ回路を
有する。複数のクロック制御回路は、これらの複数のラ
ッチ列に対し共通に配置され、各クロック制御回路は、
複数のラッチ列の互いに対応して配置されるラッチ回路
に対し共通に制御信号を伝達する。
【００４８】また、好ましくは、複数のラッチ回路の選
択された位置に、前段のラッチ回路からの信号に予め定
められた処理を施して次段のラッチ回路へ転送する論理
回路が設けられる。
択された位置に、前段のラッチ回路からの信号に予め定
められた処理を施して次段のラッチ回路へ転送する論理
回路が設けられる。
【００４９】また、好ましくは、制御回路は、論理回路
の前段のラッチ回路に対して配置され、この論理回路の
前段のラッチ回路に対する制御信号を、次段のラッチ回
路に対する制御信号がラッチ状態に設定された状態であ
ると擬制して前段のラッチ回路に対する制御信号を生成
するラッチ制御回路をさらに含む。
の前段のラッチ回路に対して配置され、この論理回路の
前段のラッチ回路に対する制御信号を、次段のラッチ回
路に対する制御信号がラッチ状態に設定された状態であ
ると擬制して前段のラッチ回路に対する制御信号を生成
するラッチ制御回路をさらに含む。
【００５０】また、好ましくは、制御回路は、論理回路
の前段に設けられる前段のラッチ回路に対して配置さ
れ、対応のクロック信号に応答して、この前段のラッチ
回路に対する制御信号を生成するラッチ制御回路をさら
に含む。
の前段に設けられる前段のラッチ回路に対して配置さ
れ、対応のクロック信号に応答して、この前段のラッチ
回路に対する制御信号を生成するラッチ制御回路をさら
に含む。
【００５１】また、これに代えて好ましくは、制御回路
は、論理回路の前段のラッチ回路に対応して配置され、
前段のラッチ回路に伝達されるクロック信号と論理回路
の次段のラッチ回路がラッチ状態にあることを示す状態
に固定された信号とを受けてこの前段のラッチ回路に対
する制御信号を生成するラッチ制御回路をさらに含む。
は、論理回路の前段のラッチ回路に対応して配置され、
前段のラッチ回路に伝達されるクロック信号と論理回路
の次段のラッチ回路がラッチ状態にあることを示す状態
に固定された信号とを受けてこの前段のラッチ回路に対
する制御信号を生成するラッチ制御回路をさらに含む。
【００５２】また、好ましくは、制御回路は、複数のラ
ッチ回路の最終段のラッチ回路に対応して配置され、こ
の最終段のラッチ回路に伝達されるクロック信号とラッ
チ指示状態に固定された信号とを受け、最終段のラッチ
回路に対する制御信号を生成するラッチ制御回路をさら
に含む。
ッチ回路の最終段のラッチ回路に対応して配置され、こ
の最終段のラッチ回路に伝達されるクロック信号とラッ
チ指示状態に固定された信号とを受け、最終段のラッチ
回路に対する制御信号を生成するラッチ制御回路をさら
に含む。
【００５３】また、これに代えて、制御回路は、複数の
ラッチ回路の最終段のラッチ回路に対応して配置され、
最終段のラッチ回路に対して伝達されるクロック信号に
従って最終段のラッチ回路に対する制御信号を生成する
ラッチ制御回路をさらに含む。
ラッチ回路の最終段のラッチ回路に対応して配置され、
最終段のラッチ回路に対して伝達されるクロック信号に
従って最終段のラッチ回路に対する制御信号を生成する
ラッチ制御回路をさらに含む。
【００５４】また、好ましくは、複数のラッチ回路は、
異なる分配経路を介して伝達されるクロック信号を受け
るブロックの境界部に配置される境界ラッチを含む。
異なる分配経路を介して伝達されるクロック信号を受け
るブロックの境界部に配置される境界ラッチを含む。
【００５５】また、好ましくは、複数のラッチ回路は、
内部回路ノードを観測可能とするためのスキャンパスを
構成する。
内部回路ノードを観測可能とするためのスキャンパスを
構成する。
【００５６】この発明の第２の観点に係る同期型データ
転送処理装置は、各々が互いに相補的にラッチ状態およ
びトランスペアレント状態を取る第１および第２のラッ
チ回路を有する複数のフリップフロップを有する少なく
とも１つの信号転送経路と、この信号転送経路の選択さ
れた位置に介挿され、与えられた信号に所定の処理を施
して出力する論理回路と、これら複数のフリップフロッ
プの信号転送動作を制御する転送制御回路を含む。この
転送制御回路は、フリップフロップに対応して配置さ
れ、各々が対応のフリップフロップに伝達されるクロッ
ク信号と次段のフリップフロップに対する制御信号とに
従って対応のフリップフロップに対する制御信号を生成
するフリップフロップ制御回路を含む。このフリップフ
ロップ制御回路は、次段のフリップフロップがラッチ状
態となることを次段のフリップフロップに対する制御信
号が示しているときに対応のフリップフロップに対する
制御信号を伝達されたクロック信号に従って生成するフ
リップフロップ制御回路と、論理回路の前段に配置され
たフリップフロップに対応して配置され、この論理回路
の次段のフリップフロップがラッチ状態にあると擬制し
て論理回路前段のフリップフロップの動作をクロック信
号に従って制御する論理段制御回路とを含む。
転送処理装置は、各々が互いに相補的にラッチ状態およ
びトランスペアレント状態を取る第１および第２のラッ
チ回路を有する複数のフリップフロップを有する少なく
とも１つの信号転送経路と、この信号転送経路の選択さ
れた位置に介挿され、与えられた信号に所定の処理を施
して出力する論理回路と、これら複数のフリップフロッ
プの信号転送動作を制御する転送制御回路を含む。この
転送制御回路は、フリップフロップに対応して配置さ
れ、各々が対応のフリップフロップに伝達されるクロッ
ク信号と次段のフリップフロップに対する制御信号とに
従って対応のフリップフロップに対する制御信号を生成
するフリップフロップ制御回路を含む。このフリップフ
ロップ制御回路は、次段のフリップフロップがラッチ状
態となることを次段のフリップフロップに対する制御信
号が示しているときに対応のフリップフロップに対する
制御信号を伝達されたクロック信号に従って生成するフ
リップフロップ制御回路と、論理回路の前段に配置され
たフリップフロップに対応して配置され、この論理回路
の次段のフリップフロップがラッチ状態にあると擬制し
て論理回路前段のフリップフロップの動作をクロック信
号に従って制御する論理段制御回路とを含む。
【００５７】好ましくは、この論理段制御回路は、論理
回路前段のフリップフロップに対して伝達されるクロッ
ク信号に従って、この前段のフリップフロップに対する
制御信号を生成する制御回路をさらに含む。
回路前段のフリップフロップに対して伝達されるクロッ
ク信号に従って、この前段のフリップフロップに対する
制御信号を生成する制御回路をさらに含む。
【００５８】これに代えて、好ましくは、論理段制御回
路は、論理回路前段のフリップフロップに対して伝達さ
れるクロック信号とこの論理回路の次段のフリップフロ
ップがラッチ状態にあることを示す状態に固定された信
号とに従って論理回路前段のフリップフロップに対する
制御信号を生成する制御回路をさらに含む。
路は、論理回路前段のフリップフロップに対して伝達さ
れるクロック信号とこの論理回路の次段のフリップフロ
ップがラッチ状態にあることを示す状態に固定された信
号とに従って論理回路前段のフリップフロップに対する
制御信号を生成する制御回路をさらに含む。
【００５９】好ましくは、転送制御回路は、フリップフ
ロップの最終段のフリップフロップに対応して配置さ
れ、この最終段のフリップフロップに対して伝達される
クロック信号とラッチ指示状態に固定された信号とに従
って最終段のフリップフロップに対する制御信号を生成
する制御回路をさらに含む。
ロップの最終段のフリップフロップに対応して配置さ
れ、この最終段のフリップフロップに対して伝達される
クロック信号とラッチ指示状態に固定された信号とに従
って最終段のフリップフロップに対する制御信号を生成
する制御回路をさらに含む。
【００６０】また、これに代えて、好ましくは、転送制
御回路は、フリップフロップの最終段のフリップフロッ
プに対応して配置され、この最終段のフリップフロップ
に対して伝達されるクロック信号に従って最終段のフリ
ップフロップに対する制御信号を生成する制御回路をさ
らに含む。
御回路は、フリップフロップの最終段のフリップフロッ
プに対応して配置され、この最終段のフリップフロップ
に対して伝達されるクロック信号に従って最終段のフリ
ップフロップに対する制御信号を生成する制御回路をさ
らに含む。
【００６１】好ましくは、フリップフロップは、内部ノ
ードを観測可能状態に設定するためのスキャンパスを構
成する。
ードを観測可能状態に設定するためのスキャンパスを構
成する。
【００６２】また、好ましくは、少なくとも１つの信号
転送経路は、互いに並列に配置される複数の転送経路を
有し、これら複数の転送経路の各々が、縦続接続される
フリップフロップを少なくとも含む。フリップフロップ
制御回路は、これら複数の転送経路の対応する位置に配
置されたフリップフロップに対して共通に制御信号を伝
達する。
転送経路は、互いに並列に配置される複数の転送経路を
有し、これら複数の転送経路の各々が、縦続接続される
フリップフロップを少なくとも含む。フリップフロップ
制御回路は、これら複数の転送経路の対応する位置に配
置されたフリップフロップに対して共通に制御信号を伝
達する。
【００６３】相補的にトランスペアレント状態およびラ
ッチ状態となるラッチ回路において、次段のラッチ回路
の制御信号と対応のクロック信号とに従ってラッチ回路
の状態を制御することにより、次段のラッチ回路がラッ
チ状態となった後に、対応のラッチ回路をトランスペア
レント状態へとすることができ、複数のラッチ回路が同
時にトランスペアレント状態となるのを防止でき、レー
シングを防止することができる。特に、次段のラッチ回
路に対する制御信号を利用することにより、ラッチ回路
の状態制御は、次段のラッチ回路の状態に従って設定さ
れ、このラッチ回路列全体にわたって、制御信号を順次
伝達する必要がなく、制御信号伝搬遅延を十分小さくす
ることができ、各ラッチ回路において、十分なクロック
サイクル幅を確保することができる。
ッチ状態となるラッチ回路において、次段のラッチ回路
の制御信号と対応のクロック信号とに従ってラッチ回路
の状態を制御することにより、次段のラッチ回路がラッ
チ状態となった後に、対応のラッチ回路をトランスペア
レント状態へとすることができ、複数のラッチ回路が同
時にトランスペアレント状態となるのを防止でき、レー
シングを防止することができる。特に、次段のラッチ回
路に対する制御信号を利用することにより、ラッチ回路
の状態制御は、次段のラッチ回路の状態に従って設定さ
れ、このラッチ回路列全体にわたって、制御信号を順次
伝達する必要がなく、制御信号伝搬遅延を十分小さくす
ることができ、各ラッチ回路において、十分なクロック
サイクル幅を確保することができる。
【００６４】また、フリップフロップ列を利用する構成
において、論理回路を間に介挿する構成において、論理
回路前段のフリップフロップの状態制御を、次段のフリ
ップフロップがラッチ状態にあると擬制して行なうこと
により、この制御信号の伝搬経路を短くすることがで
き、応じて各フリップフロップに対する実効的なクロッ
クサイクル幅を十分に確保することができる。
において、論理回路を間に介挿する構成において、論理
回路前段のフリップフロップの状態制御を、次段のフリ
ップフロップがラッチ状態にあると擬制して行なうこと
により、この制御信号の伝搬経路を短くすることがで
き、応じて各フリップフロップに対する実効的なクロッ
クサイクル幅を十分に確保することができる。
【００６５】また、これらのラッチ回路およびフリップ
フロップの転送ゲートのレーシング防止のために遅延回
路を用いていないため、タイミング検証時、タイミング
調整を単にクロック信号のタイミング調整を行なうだけ
でよく、タイミング調整が容易となる。
フロップの転送ゲートのレーシング防止のために遅延回
路を用いていないため、タイミング検証時、タイミング
調整を単にクロック信号のタイミング調整を行なうだけ
でよく、タイミング調整が容易となる。
【００６６】
【発明の実施の形態】［実施の形態１］図１（Ａ）は、
この発明の実施の形態１に従う同期型データ転送処理装
置の構成を概略的に示す図である。図１（Ａ）におい
て、３段の縦続接続されるラッチ回路ＬＴａ−ＬＴｃを
代表的に示す。ラッチ回路ＬＴａ−ＬＴｃに対応して、
クロック分配回路１０からのクロック信号ＣＬＫと次段
のラッチ回路に対する制御信号とに従って対応のラッチ
回路の状態（ラッチ状態およびトランスペアレント状
態）を制御する制御信号を生成するクロック制御回路Ｃ
ＴＬａ−ＣＴＬｃが設けられる。
この発明の実施の形態１に従う同期型データ転送処理装
置の構成を概略的に示す図である。図１（Ａ）におい
て、３段の縦続接続されるラッチ回路ＬＴａ−ＬＴｃを
代表的に示す。ラッチ回路ＬＴａ−ＬＴｃに対応して、
クロック分配回路１０からのクロック信号ＣＬＫと次段
のラッチ回路に対する制御信号とに従って対応のラッチ
回路の状態（ラッチ状態およびトランスペアレント状
態）を制御する制御信号を生成するクロック制御回路Ｃ
ＴＬａ−ＣＴＬｃが設けられる。
【００６７】ラッチ回路ＬＴａ−ＬＴｃの各々は同一構
成を有し、それぞれ、対応のクロック制御回路ＣＴＬａ
−ＣＴＬｃからの制御信号を受けて選択的に導通状態と
なるトランスファゲート１と、トランスファゲート１を
介して伝達されるデータを反転するインバータ２と、イ
ンバータ２の出力データを反転して次段のラッチ回路へ
転送するインバータ３と、インバータ２の出力データを
活性化時反転してインバータ２の入力部に伝達するトラ
イステートインバータバッファ４とを含む。このトライ
ステートインバータバッファ４は、非活性化時、出力ハ
イインピーダンス状態となる。トランスファゲート１
は、ＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界
効果トランジスタ）で構成される。トランスファゲート
１が導通状態のときには、トライステートインバータバ
ッファ４は、出力ハイインピーダンス状態となる。一
方、トランスファゲート１が非導通状態のときには、ト
ライステートインバータバッファ４は活性状態となり、
インバータ２の出力信号を反転してインバータ２の入力
に伝達し、トランスファゲート１の導通時に取込んだデ
ータをラッチする。
成を有し、それぞれ、対応のクロック制御回路ＣＴＬａ
−ＣＴＬｃからの制御信号を受けて選択的に導通状態と
なるトランスファゲート１と、トランスファゲート１を
介して伝達されるデータを反転するインバータ２と、イ
ンバータ２の出力データを反転して次段のラッチ回路へ
転送するインバータ３と、インバータ２の出力データを
活性化時反転してインバータ２の入力部に伝達するトラ
イステートインバータバッファ４とを含む。このトライ
ステートインバータバッファ４は、非活性化時、出力ハ
イインピーダンス状態となる。トランスファゲート１
は、ＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界
効果トランジスタ）で構成される。トランスファゲート
１が導通状態のときには、トライステートインバータバ
ッファ４は、出力ハイインピーダンス状態となる。一
方、トランスファゲート１が非導通状態のときには、ト
ライステートインバータバッファ４は活性状態となり、
インバータ２の出力信号を反転してインバータ２の入力
に伝達し、トランスファゲート１の導通時に取込んだデ
ータをラッチする。
【００６８】クロック制御回路ＣＴＬａおよびＣＴＬｃ
は同一構成を有し、クロック制御回路ＣＴＬｂは、これ
らのクロック制御回路ＣＴＬａおよびＣＴＬｃと相補的
に変化する制御信号を生成する。
は同一構成を有し、クロック制御回路ＣＴＬｂは、これ
らのクロック制御回路ＣＴＬａおよびＣＴＬｃと相補的
に変化する制御信号を生成する。
【００６９】クロック制御回路ＣＴＬａおよびＣＴＬｃ
の各々は、クロック分配回路１０からの対応のラッチ回
路に対して伝達されるクロック信号ＣＬＫと次段のラッ
チ回路のトランスファゲートに対する制御信号とを受け
るＮＡＮＤゲート５と、ＮＡＮＤゲート５の出力信号を
反転して制御信号を生成するインバータ６を含む。ＮＡ
ＮＤゲート５の出力信号が対応のラッチ回路ＬＴａおよ
びＬＴｃのトライステートインバータバッファ４の制御
ノードに与えられる。インバータ６の出力信号は、対応
のラッチ回路ＬＴａおよびＬＴｃのトランスファゲート
１の制御ノードに与えられる。
の各々は、クロック分配回路１０からの対応のラッチ回
路に対して伝達されるクロック信号ＣＬＫと次段のラッ
チ回路のトランスファゲートに対する制御信号とを受け
るＮＡＮＤゲート５と、ＮＡＮＤゲート５の出力信号を
反転して制御信号を生成するインバータ６を含む。ＮＡ
ＮＤゲート５の出力信号が対応のラッチ回路ＬＴａおよ
びＬＴｃのトライステートインバータバッファ４の制御
ノードに与えられる。インバータ６の出力信号は、対応
のラッチ回路ＬＴａおよびＬＴｃのトランスファゲート
１の制御ノードに与えられる。
【００７０】クロック制御回路ＣＴＬｂは、クロック分
配回路１０からのラッチ回路ＬＴｂに対するクロック信
号ＣＬＫと次段のラッチ回路（ＬＴｃ）のトランスファ
ゲートに対する制御信号とを受けるＮＯＲゲート７と、
ＮＯＲゲート７の出力信号を反転するインバータ８を含
む。ＮＯＲゲート７の出力信号が、ラッチ回路ＬＴｂの
制御ノードに与えられ、インバータ８の出力信号が、ラ
ッチ回路ＬＴｂのトランスファゲートの制御ノードへ与
えられる。
配回路１０からのラッチ回路ＬＴｂに対するクロック信
号ＣＬＫと次段のラッチ回路（ＬＴｃ）のトランスファ
ゲートに対する制御信号とを受けるＮＯＲゲート７と、
ＮＯＲゲート７の出力信号を反転するインバータ８を含
む。ＮＯＲゲート７の出力信号が、ラッチ回路ＬＴｂの
制御ノードに与えられ、インバータ８の出力信号が、ラ
ッチ回路ＬＴｂのトランスファゲートの制御ノードへ与
えられる。
【００７１】クロック制御回路ＣＴＬａおよびＣＴＬｃ
から、ラッチ回路ＬＴａおよびＬＴｃのトランスファゲ
ートの制御ノードＮＡおよびＮＣにそれぞれ、Ｈレベル
の信号が与えられているときには、このトランスファゲ
ート１が導通し、ラッチ回路ＬＴａおよびＬＴｃは、そ
れぞれ与えられたデータを次段のラッチ回路へ伝達する
トランスペアレント状態となる。このときには、ＮＡＮ
Ｄゲート５の出力信号はＬレベルであり、トライステー
トインバータバッファ４は出力ハイインピーダンス状態
にある。このトライステートインバータバッファ４を、
トランスペアレント状態時において出力ハイインピーダ
ンス状態とすることにより、入力データとトライステー
トインバータバッファ４からの帰還データとの衝突を防
止する。
から、ラッチ回路ＬＴａおよびＬＴｃのトランスファゲ
ートの制御ノードＮＡおよびＮＣにそれぞれ、Ｈレベル
の信号が与えられているときには、このトランスファゲ
ート１が導通し、ラッチ回路ＬＴａおよびＬＴｃは、そ
れぞれ与えられたデータを次段のラッチ回路へ伝達する
トランスペアレント状態となる。このときには、ＮＡＮ
Ｄゲート５の出力信号はＬレベルであり、トライステー
トインバータバッファ４は出力ハイインピーダンス状態
にある。このトライステートインバータバッファ４を、
トランスペアレント状態時において出力ハイインピーダ
ンス状態とすることにより、入力データとトライステー
トインバータバッファ４からの帰還データとの衝突を防
止する。
【００７２】一方、ラッチ回路ＬＴａおよびＬＴｃにお
いて、制御ノードＮＡおよびＮＣの制御信号がＬレベル
のときには、ラッチ回路ＬＴａおよびＬＴｃにおいてト
ランスファゲート１が非導通状態となり、ラッチ回路Ｌ
ＴａおよびＬＴｃのデータ入力ノードとデータ出力ノー
ドが分離される。この状態においては、ラッチ回路ＬＴ
ａおよびＬＴｃの出力データは、その入力データの変化
に関わらず変化せず、これらのラッチ回路ＬＴａおよび
ＬＴｃはラッチ状態となる。ラッチ状態においては、ラ
ッチ回路ＬＴａおよびＬＴｃにおいてトライステートイ
ンバータバッファ４が活性化されてインバータ２および
トライステートインバータバッファ４により、ラッチ回
路が構成される。
いて、制御ノードＮＡおよびＮＣの制御信号がＬレベル
のときには、ラッチ回路ＬＴａおよびＬＴｃにおいてト
ランスファゲート１が非導通状態となり、ラッチ回路Ｌ
ＴａおよびＬＴｃのデータ入力ノードとデータ出力ノー
ドが分離される。この状態においては、ラッチ回路ＬＴ
ａおよびＬＴｃの出力データは、その入力データの変化
に関わらず変化せず、これらのラッチ回路ＬＴａおよび
ＬＴｃはラッチ状態となる。ラッチ状態においては、ラ
ッチ回路ＬＴａおよびＬＴｃにおいてトライステートイ
ンバータバッファ４が活性化されてインバータ２および
トライステートインバータバッファ４により、ラッチ回
路が構成される。
【００７３】クロック制御回路ＣＴＬｂにおいては、Ｎ
ＯＲゲート７が用いられており、このラッチ回路ＬＴａ
に対して設けられるクロック制御回路ＣＴＬａと、ラッ
チ回路ＬＴｂに対して設けられるクロック制御回路ＣＴ
Ｌｂは互いに相補な制御信号を生成する。すなわち、ラ
ッチ回路ＬＴａがラッチ状態となるべきときには、ラッ
チ回路ＬＴｂがトランスペアレント状態となり、一方、
ラッチ回路ＬＴａがトランスペアレント状態となるとき
には、ラッチ回路ＬＴｂがラッチ状態となる。同様、ラ
ッチ回路ＬＴｂがトランスペアレント状態のときにはラ
ッチ回路ＬＴｃがラッチ状態となり、ラッチ回路ＬＴｂ
がラッチ状態のときには、ラッチ回路ＬＴｃがトランス
ペアレント状態となる。
ＯＲゲート７が用いられており、このラッチ回路ＬＴａ
に対して設けられるクロック制御回路ＣＴＬａと、ラッ
チ回路ＬＴｂに対して設けられるクロック制御回路ＣＴ
Ｌｂは互いに相補な制御信号を生成する。すなわち、ラ
ッチ回路ＬＴａがラッチ状態となるべきときには、ラッ
チ回路ＬＴｂがトランスペアレント状態となり、一方、
ラッチ回路ＬＴａがトランスペアレント状態となるとき
には、ラッチ回路ＬＴｂがラッチ状態となる。同様、ラ
ッチ回路ＬＴｂがトランスペアレント状態のときにはラ
ッチ回路ＬＴｃがラッチ状態となり、ラッチ回路ＬＴｂ
がラッチ状態のときには、ラッチ回路ＬＴｃがトランス
ペアレント状態となる。
【００７４】互いに相補的にラッチ状態およびトランス
ペアレント状態となるラッチ回路を、交互に配置し、ラ
ッチ回路に対する制御信号を、前段のラッチ回路に対す
るブロック制御回路へフィードバックして、前段のラッ
チ回路に対する制御信号を生成することにより、これら
の連続するラッチ回路の制御信号の極性は逆相であり、
制御信号伝搬経路は、この相補に動作する２つのラッチ
回路間で伝達されるだけであり、それ以降のラッチ回路
からの制御信号が伝搬されるのを待つ必要はなく、ラッ
チ回路ＬＴａ−ＬＴｃにおける実効的なクロックサイク
ルを十分に長くすることができる。
ペアレント状態となるラッチ回路を、交互に配置し、ラ
ッチ回路に対する制御信号を、前段のラッチ回路に対す
るブロック制御回路へフィードバックして、前段のラッ
チ回路に対する制御信号を生成することにより、これら
の連続するラッチ回路の制御信号の極性は逆相であり、
制御信号伝搬経路は、この相補に動作する２つのラッチ
回路間で伝達されるだけであり、それ以降のラッチ回路
からの制御信号が伝搬されるのを待つ必要はなく、ラッ
チ回路ＬＴａ−ＬＴｃにおける実効的なクロックサイク
ルを十分に長くすることができる。
【００７５】なお、クロック分配回路１０は、従来の図
２８に示すクロック分配回路と同様、クロックツリー型
構造を有し、マスタークロック信号ＭＣＬＫをツリー状
に配置されたクロック分配経路を介してラッチ回路ＬＴ
ａ−ＬＴｃに対するクロック信号ＣＬＫを生成する。し
かしながら、このクロック分配回路１０は、マスターク
ロック信号ＭＣＬＫに従ってラッチ回路ＬＴａ−ＬＴｃ
に対するクロック信号ＣＬＫを分配する構成であればよ
く、クロックメッシュ方式のクロック分配回路およびフ
ィッシュボーン方式のクロック分配回路などの別のクロ
ック分配方式のクロック分配回路が用いられてもよい。
２８に示すクロック分配回路と同様、クロックツリー型
構造を有し、マスタークロック信号ＭＣＬＫをツリー状
に配置されたクロック分配経路を介してラッチ回路ＬＴ
ａ−ＬＴｃに対するクロック信号ＣＬＫを生成する。し
かしながら、このクロック分配回路１０は、マスターク
ロック信号ＭＣＬＫに従ってラッチ回路ＬＴａ−ＬＴｃ
に対するクロック信号ＣＬＫを分配する構成であればよ
く、クロックメッシュ方式のクロック分配回路およびフ
ィッシュボーン方式のクロック分配回路などの別のクロ
ック分配方式のクロック分配回路が用いられてもよい。
【００７６】図１（Ｂ）は、図１（Ａ）に示す同期型デ
ータ転送処理装置の動作を示すタイミング図である。以
下、この図１（Ｂ）を参照して、図１（Ａ）に示す回路
装置の動作について説明する。
ータ転送処理装置の動作を示すタイミング図である。以
下、この図１（Ｂ）を参照して、図１（Ａ）に示す回路
装置の動作について説明する。
【００７７】図１（Ｂ）において、ラッチ回路ＬＴｂに
対するクロック信号ＣＬＫの遅延時間が最も大きく、か
つラッチ回路ＬＴｃに対するクロック信号ＣＬＫの遅延
時間が最も短い状態を考える。すなわち、ラッチ回路Ｌ
Ｔｃのクロック信号ＣＬＫが変化した後、ラッチ回路Ｌ
Ｔａに対するクロック信号ＣＬＫが変化し、最後に、ラ
ッチ回路ＬＴｂに対するクロック信号ＣＬＫが変化する
状態を考える。
対するクロック信号ＣＬＫの遅延時間が最も大きく、か
つラッチ回路ＬＴｃに対するクロック信号ＣＬＫの遅延
時間が最も短い状態を考える。すなわち、ラッチ回路Ｌ
Ｔｃのクロック信号ＣＬＫが変化した後、ラッチ回路Ｌ
Ｔａに対するクロック信号ＣＬＫが変化し、最後に、ラ
ッチ回路ＬＴｂに対するクロック信号ＣＬＫが変化する
状態を考える。
【００７８】ラッチ回路ＬＴａ−ＬＴｃに対するクロッ
ク信号ＣＬＫがＬレベルのときには、クロック制御回路
ＣＴＬａおよびＣＴＬｃにおいて、ＮＡＮＤゲート５の
出力信号がＨレベルであり、インバータ６の出力信号が
Ｌレベルである。したがって、ラッチ回路ＬＴａおよび
ＬＴｃは、トランスファゲートが非導通状態にあり、ラ
ッチ状態にある。
ク信号ＣＬＫがＬレベルのときには、クロック制御回路
ＣＴＬａおよびＣＴＬｃにおいて、ＮＡＮＤゲート５の
出力信号がＨレベルであり、インバータ６の出力信号が
Ｌレベルである。したがって、ラッチ回路ＬＴａおよび
ＬＴｃは、トランスファゲートが非導通状態にあり、ラ
ッチ状態にある。
【００７９】一方、ラッチ回路ＬＴｂに対するクロック
制御回路ＣＴＬｂは、ラッチ回路ＬＴｃの制御ノードＮ
Ｃの信号レベルがＬレベルであるため、ＮＯＲゲート７
の出力信号はＨレベルであり、トランスファゲート１が
導通状態にあり、ラッチ回路ＬＴｂはトランスペアレン
ト状態にある。
制御回路ＣＴＬｂは、ラッチ回路ＬＴｃの制御ノードＮ
Ｃの信号レベルがＬレベルであるため、ＮＯＲゲート７
の出力信号はＨレベルであり、トランスファゲート１が
導通状態にあり、ラッチ回路ＬＴｂはトランスペアレン
ト状態にある。
【００８０】マスタークロック信号ＭＣＬＫがＨレベル
に立上がり、クロック分配回路１０からのクロック信号
が応じてＨレベルに立上がる。まず、ラッチ回路ＬＴｃ
に対するクロック信号ＣＬＫがＨレベルとなり、また次
段の図示しないラッチ回路の制御ノード（トランスファ
ゲートの制御ノード）の制御信号がＨレベルとなり、ク
ロック制御回路ＣＴＬｃのＮＡＮＤゲート５の出力信号
がＬレベルとなり、応じてインバータ６の出力信号がＨ
レベルとなり、ラッチ回路ＬＴｃがトランスペアレント
状態となる。
に立上がり、クロック分配回路１０からのクロック信号
が応じてＨレベルに立上がる。まず、ラッチ回路ＬＴｃ
に対するクロック信号ＣＬＫがＨレベルとなり、また次
段の図示しないラッチ回路の制御ノード（トランスファ
ゲートの制御ノード）の制御信号がＨレベルとなり、ク
ロック制御回路ＣＴＬｃのＮＡＮＤゲート５の出力信号
がＬレベルとなり、応じてインバータ６の出力信号がＨ
レベルとなり、ラッチ回路ＬＴｃがトランスペアレント
状態となる。
【００８１】ラッチ回路ＬＴｃの制御ノードＮＣの制御
信号がＨレベルとなると、クロック制御回路ＣＬＴｂに
おいて、図１（Ｂ）において破線で示すように、ＮＯＲ
ゲート７の出力信号がＬレベルとなる。ラッチ回路ＬＴ
ｃがトランスペアレント状態となるか、または対応のク
ロック信号ＣＬＫがＨレベルに立上がると、ラッチ回路
ＬＴｂがラッチ状態となる。図１（Ａ）においては、ラ
ッチ回路ＬＴｂに対するクロック信号ＣＬＫの立上がり
が、ラッチ回路ＬＴｃのトランスペアレント状態移行よ
りも早いときの動作を実線で示し、ラッチ回路ＬＴｃの
トランスペアレント移行が、このラッチ回路ＬＴｂに対
するクロック信号ＣＬＫの立上がりよりも早い場合を破
線で示す。
信号がＨレベルとなると、クロック制御回路ＣＬＴｂに
おいて、図１（Ｂ）において破線で示すように、ＮＯＲ
ゲート７の出力信号がＬレベルとなる。ラッチ回路ＬＴ
ｃがトランスペアレント状態となるか、または対応のク
ロック信号ＣＬＫがＨレベルに立上がると、ラッチ回路
ＬＴｂがラッチ状態となる。図１（Ａ）においては、ラ
ッチ回路ＬＴｂに対するクロック信号ＣＬＫの立上がり
が、ラッチ回路ＬＴｃのトランスペアレント状態移行よ
りも早いときの動作を実線で示し、ラッチ回路ＬＴｃの
トランスペアレント移行が、このラッチ回路ＬＴｂに対
するクロック信号ＣＬＫの立上がりよりも早い場合を破
線で示す。
【００８２】ラッチ回路ＬＴｂがラッチ状態となると、
このクロック制御回路ＣＴＬｂのインバータ８の出力信
号がＨレベルとなる。
このクロック制御回路ＣＴＬｂのインバータ８の出力信
号がＨレベルとなる。
【００８３】ラッチ回路ＬＴａに対するクロック信号Ｃ
ＬＫがＨレベルに立上がりかつラッチ回路ＬＴｂがラッ
チ状態となると、クロック制御回路ＣＴＬａにおいてＮ
ＡＮＤゲート５の出力信号がＬレベルとなり、応じてイ
ンバータ６の出力信号がＨレベルとなり、制御ノードＮ
Ａの制御信号がＨレベルとなり、ラッチ回路ＬＴａはト
ランスペアレント状態となり、与えられた信号をラッチ
回路ＬＴｂに伝達する。
ＬＫがＨレベルに立上がりかつラッチ回路ＬＴｂがラッ
チ状態となると、クロック制御回路ＣＴＬａにおいてＮ
ＡＮＤゲート５の出力信号がＬレベルとなり、応じてイ
ンバータ６の出力信号がＨレベルとなり、制御ノードＮ
Ａの制御信号がＨレベルとなり、ラッチ回路ＬＴａはト
ランスペアレント状態となり、与えられた信号をラッチ
回路ＬＴｂに伝達する。
【００８４】ラッチ回路ＬＴｂがラッチ状態となって
も、ラッチ回路ＬＴａに対するクロック信号ＣＬＫが依
然Ｌレベルである場合には、ラッチ回路ＬＴａの制御ノ
ードＮＡの制御信号はＬレベルであり、ラッチ回路ＬＴ
ａはラッチ状態を維持する。ラッチ回路ＬＴａに対する
クロック信号ＣＬＫがＨレベルとなると、ラッチ回路Ｌ
Ｔａがトランスペアレント状態となる。
も、ラッチ回路ＬＴａに対するクロック信号ＣＬＫが依
然Ｌレベルである場合には、ラッチ回路ＬＴａの制御ノ
ードＮＡの制御信号はＬレベルであり、ラッチ回路ＬＴ
ａはラッチ状態を維持する。ラッチ回路ＬＴａに対する
クロック信号ＣＬＫがＨレベルとなると、ラッチ回路Ｌ
Ｔａがトランスペアレント状態となる。
【００８５】したがって、このラッチ回路ＬＴａは、次
段のラッチ回路ＬＴｂがラッチ状態となりかつ対応のク
ロック信号ＣＬＫがＨレベルとなりトランスペアレント
状態を指示するときに、トランスペアレント状態とな
る。
段のラッチ回路ＬＴｂがラッチ状態となりかつ対応のク
ロック信号ＣＬＫがＨレベルとなりトランスペアレント
状態を指示するときに、トランスペアレント状態とな
る。
【００８６】次いで、マスタークロック信号ＭＣＬＫが
ＨレベルからＬレベルに立下がり、応じてクロック分配
回路１０からのラッチ回路ＬＴａ−ＬＴｃに対するクロ
ック信号ＣＬＫがＬレベルに立下がる。ラッチ回路ＬＴ
ｃに対するクロック信号ＣＬＫが最も早くＬレベルに変
化し、ラッチ回路ＬＴｃは、このクロック信号ＣＬＫの
立下がりに応答して、ラッチ状態となる。
ＨレベルからＬレベルに立下がり、応じてクロック分配
回路１０からのラッチ回路ＬＴａ−ＬＴｃに対するクロ
ック信号ＣＬＫがＬレベルに立下がる。ラッチ回路ＬＴ
ｃに対するクロック信号ＣＬＫが最も早くＬレベルに変
化し、ラッチ回路ＬＴｃは、このクロック信号ＣＬＫの
立下がりに応答して、ラッチ状態となる。
【００８７】このラッチ回路ＬＴｃがトランスペアレン
ト状態からラッチ状態に移行する場合、ラッチ回路ＬＴ
ｂにおいては、対応のクロック信号ＣＬＫがＬレベルと
なりかつラッチ回路ＬＴｃの制御ノードの信号がＬレベ
ルとなり、ラッチ回路ＬＴｃがラッチ状態となった後
に、このラッチ回路の制御ノードＮＢの信号が、ＮＯＲ
ゲート７によりＨレベルに駆動され、ラッチ回路ＬＴｂ
がトランスペアレント状態となる。
ト状態からラッチ状態に移行する場合、ラッチ回路ＬＴ
ｂにおいては、対応のクロック信号ＣＬＫがＬレベルと
なりかつラッチ回路ＬＴｃの制御ノードの信号がＬレベ
ルとなり、ラッチ回路ＬＴｃがラッチ状態となった後
に、このラッチ回路の制御ノードＮＢの信号が、ＮＯＲ
ゲート７によりＨレベルに駆動され、ラッチ回路ＬＴｂ
がトランスペアレント状態となる。
【００８８】ラッチ回路ＬＴａにおいては、ラッチ回路
ＬＴｂがラッチ状態のときに、対応のクロック信号ＣＬ
ＫがＬレベルとなり、応じて、クロック制御回路ＣＴＬ
ａのインバータ６の出力信号がＬレベルとなり、ラッチ
回路ＬＴａがラッチ状態となる。したがって、ラッチ回
路ＬＴａは、ラッチ回路ＬＴｂがトランスペアレント状
態となるかまたは、対応のクロック信号ＣＬＫがＨレベ
ルとなるとラッチ状態となる。
ＬＴｂがラッチ状態のときに、対応のクロック信号ＣＬ
ＫがＬレベルとなり、応じて、クロック制御回路ＣＴＬ
ａのインバータ６の出力信号がＬレベルとなり、ラッチ
回路ＬＴａがラッチ状態となる。したがって、ラッチ回
路ＬＴａは、ラッチ回路ＬＴｂがトランスペアレント状
態となるかまたは、対応のクロック信号ＣＬＫがＨレベ
ルとなるとラッチ状態となる。
【００８９】したがって、クロックスキューが存在する
場合においても、各ラッチ回路は、次段のラッチ回路が
ラッチ状態となりかつ対応のクロック信号がトランスペ
アレント状態を指示する状態となるときに、トランスペ
アレント状態となる。また、ラッチ回路がラッチ状態と
なるのは、次段のラッチ回路がトランスペアレント状態
にあるかまたは対応のクロック信号ＣＬＫがラッチ状態
を指示するときである。したがって、次段のラッチ回路
がトランスペアレント状態に移行すると、その前段のラ
ッチ回路はラッチ状態となるため、２段のラッチ回路が
ともにトランスペアレント状態となるのを防止すること
ができ、クロックスキューが生じても、信号の突き抜け
は生じない。
場合においても、各ラッチ回路は、次段のラッチ回路が
ラッチ状態となりかつ対応のクロック信号がトランスペ
アレント状態を指示する状態となるときに、トランスペ
アレント状態となる。また、ラッチ回路がラッチ状態と
なるのは、次段のラッチ回路がトランスペアレント状態
にあるかまたは対応のクロック信号ＣＬＫがラッチ状態
を指示するときである。したがって、次段のラッチ回路
がトランスペアレント状態に移行すると、その前段のラ
ッチ回路はラッチ状態となるため、２段のラッチ回路が
ともにトランスペアレント状態となるのを防止すること
ができ、クロックスキューが生じても、信号の突き抜け
は生じない。
【００９０】また、対応のラッチ回路が、トランスペア
レント状態となるのは、次段のラッチ回路がラッチ状態
にありかつ対応のクロック信号がトランスペアレント状
態を指示するときである。したがって、この状態におい
ても、２つの連続するラッチ回路がともにトランスペア
レント状態となるのを防止でき、信号の突き抜けを防止
できる。
レント状態となるのは、次段のラッチ回路がラッチ状態
にありかつ対応のクロック信号がトランスペアレント状
態を指示するときである。したがって、この状態におい
ても、２つの連続するラッチ回路がともにトランスペア
レント状態となるのを防止でき、信号の突き抜けを防止
できる。
【００９１】データは、ラッチ回路ＬＴａからラッチ回
路ＬＴｃに向かって、クロック信号ＣＬＫに従って順次
転送される。制御ノードＮＡおよびＮＣの制御信号がＨ
レベルのときには、制御ノードＮＢの制御信号はＬレベ
ルである。逆に、制御ノードＮＡおよびＮＣの制御信号
がＬレベルのときには、制御ノードＮＢの制御信号はＨ
レベルである。したがって、この奇数段のラッチ回路に
対する制御信号と偶数段に対するラッチ制御信号は、相
補的に（排他的に）生成される。
路ＬＴｃに向かって、クロック信号ＣＬＫに従って順次
転送される。制御ノードＮＡおよびＮＣの制御信号がＨ
レベルのときには、制御ノードＮＢの制御信号はＬレベ
ルである。逆に、制御ノードＮＡおよびＮＣの制御信号
がＬレベルのときには、制御ノードＮＢの制御信号はＨ
レベルである。したがって、この奇数段のラッチ回路に
対する制御信号と偶数段に対するラッチ制御信号は、相
補的に（排他的に）生成される。
【００９２】上述のラッチ回路の配列において、奇数段
目のラッチ回路（ＬＴａ、ＬＴｃ）をトランスペアレン
ト状態とする条件は、対応のクロック信号ＣＬＫがＨレ
ベルでありかつ次段のラッチ回路がラッチ状態となるこ
とである。一方、奇数段目のラッチ回路を、ラッチ状態
とする条件は、対応のクロック信号ＣＬＫがＬレベルで
あるかまたは次段のラッチ回路がトランスペアレント状
態である。
目のラッチ回路（ＬＴａ、ＬＴｃ）をトランスペアレン
ト状態とする条件は、対応のクロック信号ＣＬＫがＨレ
ベルでありかつ次段のラッチ回路がラッチ状態となるこ
とである。一方、奇数段目のラッチ回路を、ラッチ状態
とする条件は、対応のクロック信号ＣＬＫがＬレベルで
あるかまたは次段のラッチ回路がトランスペアレント状
態である。
【００９３】偶数段目のラッチ回路（ＬＴｂ）をトラン
スペアレント状態とする条件は、対応のクロック信号Ｃ
ＬＫがＬレベルでありかつ次段のラッチ回路がラッチ状
態にあることである。この偶数段目のラッチ回路をラッ
チ状態とするための条件は、対応のクロック信号ＣＬＫ
がＨレベルになるか、または、次段のラッチ回路がトラ
ンスペアレント状態となることである。
スペアレント状態とする条件は、対応のクロック信号Ｃ
ＬＫがＬレベルでありかつ次段のラッチ回路がラッチ状
態にあることである。この偶数段目のラッチ回路をラッ
チ状態とするための条件は、対応のクロック信号ＣＬＫ
がＨレベルになるか、または、次段のラッチ回路がトラ
ンスペアレント状態となることである。
【００９４】この上述の条件を満たすためには、奇数段
のラッチ回路に対するクロック制御回路（ＣＴＬａ，Ｃ
ＴＬｃ）が、ＮＡＮＤゲート５とインバータ６の組合せ
により実現され、また偶数段目のラッチ回路（ＬＴｂ）
に対するクロック制御回路（ＣＴＬｂ）は、２入力ＮＯ
Ｒゲートとインバータの構成で実現される。
のラッチ回路に対するクロック制御回路（ＣＴＬａ，Ｃ
ＴＬｃ）が、ＮＡＮＤゲート５とインバータ６の組合せ
により実現され、また偶数段目のラッチ回路（ＬＴｂ）
に対するクロック制御回路（ＣＴＬｂ）は、２入力ＮＯ
Ｒゲートとインバータの構成で実現される。
【００９５】図２は、この図１（Ａ）に示す同期型デー
タ転送処理装置のクロック信号と各制御ノードの信号変
化を示すタイミング図である。図２においては、ラッチ
回路ＬＴａ−ＬＴｃそれぞれに対するクロック信号ＣＬ
Ｋを、クロック信号ＣＬＫａ、ＣＬＫｂおよびＣＬＫｃ
で示す。また、クロック信号ＣＬＫａ、ＣＬＫｂおよび
ＣＬＫｃが、この順に、遅延時間が大きく、クロック信
号ＣＬＫｂが、クロック信号ＣＬＫａに対し遅延時間ｔ
１を有し、クロック信号ＣＬＫｃが、クロック信号ＣＬ
Ｋｂに対し遅延時間ｔ２を有している。
タ転送処理装置のクロック信号と各制御ノードの信号変
化を示すタイミング図である。図２においては、ラッチ
回路ＬＴａ−ＬＴｃそれぞれに対するクロック信号ＣＬ
Ｋを、クロック信号ＣＬＫａ、ＣＬＫｂおよびＣＬＫｃ
で示す。また、クロック信号ＣＬＫａ、ＣＬＫｂおよび
ＣＬＫｃが、この順に、遅延時間が大きく、クロック信
号ＣＬＫｂが、クロック信号ＣＬＫａに対し遅延時間ｔ
１を有し、クロック信号ＣＬＫｃが、クロック信号ＣＬ
Ｋｂに対し遅延時間ｔ２を有している。
【００９６】この状態において、制御ノードＮＢは、ク
ロック信号ＣＬＫｂがＬレベルに立上がるとＬレベルに
立下がる。この制御ノードＮＢの信号がＬレベルに立下
がると、クロック信号ＣＬＫａはＨレベルにあるため、
制御ノードＮＡの制御信号がＨレベルに立上がる。した
がって、制御ノードＮＡは、このクロック信号ＣＬＫａ
の立上がりから、時間ｔ１＋ｔｇ１経過後にＨレベルに
立上がる。ここで、時間ｔｇ１は、クロック制御回路Ｃ
ＴＬａにおける信号伝搬遅延を示す。
ロック信号ＣＬＫｂがＬレベルに立上がるとＬレベルに
立下がる。この制御ノードＮＢの信号がＬレベルに立下
がると、クロック信号ＣＬＫａはＨレベルにあるため、
制御ノードＮＡの制御信号がＨレベルに立上がる。した
がって、制御ノードＮＡは、このクロック信号ＣＬＫａ
の立上がりから、時間ｔ１＋ｔｇ１経過後にＨレベルに
立上がる。ここで、時間ｔｇ１は、クロック制御回路Ｃ
ＴＬａにおける信号伝搬遅延を示す。
【００９７】制御ノードＮＣの制御信号は、次段のラッ
チ回路の制御信号がＬレベルに立下がると、Ｈレベルに
立上がる。したがって、ノードＮＣは、クロック信号Ｃ
ＬＫｃがＨレベルに立上がりかつ次段のラッチ回路の制
御ノードがＬレベルとなると、Ｈレベルとなる。この場
合の制御ノードＮＣの制御信号の立上りのクロック信号
ＣＬＫｃの立上りに対する遅延時間は、最大、次段のラ
ッチ回路に対する制御クロック信号のクロック信号ＣＬ
Ｋｃに対する位相遅れ時間ｔ３であり、最小、この対応
のクロック制御回路のゲート遅延の時間ｔｇ２である。
チ回路の制御信号がＬレベルに立下がると、Ｈレベルに
立上がる。したがって、ノードＮＣは、クロック信号Ｃ
ＬＫｃがＨレベルに立上がりかつ次段のラッチ回路の制
御ノードがＬレベルとなると、Ｈレベルとなる。この場
合の制御ノードＮＣの制御信号の立上りのクロック信号
ＣＬＫｃの立上りに対する遅延時間は、最大、次段のラ
ッチ回路に対する制御クロック信号のクロック信号ＣＬ
Ｋｃに対する位相遅れ時間ｔ３であり、最小、この対応
のクロック制御回路のゲート遅延の時間ｔｇ２である。
【００９８】クロック信号ＣＬＫａがＬレベルに立下が
ると、制御ノードＮＡは、このクロック信号ＣＬＫａの
立下がりに応答してＬレベルに立下がる。制御ノードＮ
Ｃは、クロック信号ＣＬＫｃの立下がりに応答してＬレ
ベルに立下がる。したがって、制御ノードＮＢは、この
クロック信号ＣＬＫｂがＬレベルとなりかつ制御ノード
ＮＣの制御信号がＬレベルとなるとＨレベルとなる。こ
の制御ノードＮＢの信号立上がりの遅延時間は、したが
って、クロック信号ＣＬＫｃのクロック信号ＣＬＫｂに
対する遅延時間ｔ２と、ラッチ回路ＬＴｂに対するクロ
ック制御回路の信号伝播遅延時間ｔｇ３の和に等しい。
ると、制御ノードＮＡは、このクロック信号ＣＬＫａの
立下がりに応答してＬレベルに立下がる。制御ノードＮ
Ｃは、クロック信号ＣＬＫｃの立下がりに応答してＬレ
ベルに立下がる。したがって、制御ノードＮＢは、この
クロック信号ＣＬＫｂがＬレベルとなりかつ制御ノード
ＮＣの制御信号がＬレベルとなるとＨレベルとなる。こ
の制御ノードＮＢの信号立上がりの遅延時間は、したが
って、クロック信号ＣＬＫｃのクロック信号ＣＬＫｂに
対する遅延時間ｔ２と、ラッチ回路ＬＴｂに対するクロ
ック制御回路の信号伝播遅延時間ｔｇ３の和に等しい。
【００９９】したがって、この図２に示すように、各ラ
ッチ回路において、次段のラッチ回路の状態検出によ
り、サイクル時間が短くなるのは、最大、次段のラッチ
回路に対するクロック信号の自身のクロック信号に対す
る位相遅れ時間とクロック制御回路における信号伝搬遅
延の和に等しい。したがって、各ラッチ回路において
は、次段のラッチ回路の状態と対応のクロック信号とに
より、そのトランスペアレント状態が決定され、またラ
ッチ状態が対応のクロック信号または次段のラッチ回路
のトランスペアレント状態により決定されるため、実効
的なトランスペアレント状態となる期間は、クロックサ
イクルに比べて、最大、次段のクロック信号の遅れ＋１
段のクロック制御回路のゲート伝搬遅延の和に等しいだ
け短くなる。したがって、図３に示すように、１つのク
ロック信号ＣＬＫについて、クロック信号ＣＬＫに対す
るホールド時間Ｔｈｄとセットアップ時間Ｔｓｕを、十
分に確保することができ、高速で信号／データを確実に
伝達することができる。ここで図３においては、奇数段
のラッチ回路に対するクロック信号ＣＬＫのホールド時
間およびセットアップ時間を示す。セットアップ時間
は、ラッチ状態となる前に、信号／データが確定状態と
なるのに要求される時間であり、ホールド時間Ｔｈｄ
は、このセットアップ時間後に、対応のラッチ回路にお
いてラッチ状態のデータを保持するのに要する時間であ
り、ラッチ状態の期間に等しい。
ッチ回路において、次段のラッチ回路の状態検出によ
り、サイクル時間が短くなるのは、最大、次段のラッチ
回路に対するクロック信号の自身のクロック信号に対す
る位相遅れ時間とクロック制御回路における信号伝搬遅
延の和に等しい。したがって、各ラッチ回路において
は、次段のラッチ回路の状態と対応のクロック信号とに
より、そのトランスペアレント状態が決定され、またラ
ッチ状態が対応のクロック信号または次段のラッチ回路
のトランスペアレント状態により決定されるため、実効
的なトランスペアレント状態となる期間は、クロックサ
イクルに比べて、最大、次段のクロック信号の遅れ＋１
段のクロック制御回路のゲート伝搬遅延の和に等しいだ
け短くなる。したがって、図３に示すように、１つのク
ロック信号ＣＬＫについて、クロック信号ＣＬＫに対す
るホールド時間Ｔｈｄとセットアップ時間Ｔｓｕを、十
分に確保することができ、高速で信号／データを確実に
伝達することができる。ここで図３においては、奇数段
のラッチ回路に対するクロック信号ＣＬＫのホールド時
間およびセットアップ時間を示す。セットアップ時間
は、ラッチ状態となる前に、信号／データが確定状態と
なるのに要求される時間であり、ホールド時間Ｔｈｄ
は、このセットアップ時間後に、対応のラッチ回路にお
いてラッチ状態のデータを保持するのに要する時間であ
り、ラッチ状態の期間に等しい。
【０１００】したがって、先の図１（Ａ）に示すよう
に、次段のラッチ回路の状態を検出して、対応のラッチ
回路をトランスペアレント状態に駆動する構成により、
遅延回路などをレーシング防止のために挿入する必要が
なく、構成要素が低減される。また、タイミング検証結
果に基づいて、このクロック信号のタイミングを改訂す
るときに、十分に実効的なサイクル時間を確保すること
ができ、セットアップ時間を確保することができればホ
ールド時間は十分に確保することができ、ホールド時間
が不十分となり、そのホールド時間の改訂を行なう必要
がなくなり、タイミング検証が容易となる。すなわち、
ラッチ状態において、十分な時間（ホールド時間Ｔｈ
ｄ）データを保持することができ、トランスペアレント
状態においてセットアップ時間を十分保証できれば、ホ
ールド時間も保証することができ、ホールド時間が満た
されているか否かを識別するためのテストが不要とな
り、タイミング検証を容易にすることができる。
に、次段のラッチ回路の状態を検出して、対応のラッチ
回路をトランスペアレント状態に駆動する構成により、
遅延回路などをレーシング防止のために挿入する必要が
なく、構成要素が低減される。また、タイミング検証結
果に基づいて、このクロック信号のタイミングを改訂す
るときに、十分に実効的なサイクル時間を確保すること
ができ、セットアップ時間を確保することができればホ
ールド時間は十分に確保することができ、ホールド時間
が不十分となり、そのホールド時間の改訂を行なう必要
がなくなり、タイミング検証が容易となる。すなわち、
ラッチ状態において、十分な時間（ホールド時間Ｔｈ
ｄ）データを保持することができ、トランスペアレント
状態においてセットアップ時間を十分保証できれば、ホ
ールド時間も保証することができ、ホールド時間が満た
されているか否かを識別するためのテストが不要とな
り、タイミング検証を容易にすることができる。
【０１０１】なお、図１（Ａ）において、ラッチ回路と
して、インバータラッチを用いてトランスファーゲート
により信号を順次転送している。しかしながら、ラッチ
回路としては、トランスペアレント状態とラッチ状態
を、クロック信号ＣＬＫに従って実現する構成であれば
任意の回路構成を利用することができる。例えば、交差
結合されたＮＡＮＤゲートまたはＮＯＲゲートを用いて
相補データを伝達するラッチ回路が用いられてもよい。
入力段の転送ゲートに対し、図１（Ａ）に示すクロック
制御回路を、偶数段および奇数段に対してそれぞれ配置
する。
して、インバータラッチを用いてトランスファーゲート
により信号を順次転送している。しかしながら、ラッチ
回路としては、トランスペアレント状態とラッチ状態
を、クロック信号ＣＬＫに従って実現する構成であれば
任意の回路構成を利用することができる。例えば、交差
結合されたＮＡＮＤゲートまたはＮＯＲゲートを用いて
相補データを伝達するラッチ回路が用いられてもよい。
入力段の転送ゲートに対し、図１（Ａ）に示すクロック
制御回路を、偶数段および奇数段に対してそれぞれ配置
する。
【０１０２】また、ラッチ回路列の配置において、奇数
段のラッチ回路がクロック信号の立上りに応答してラッ
チ状態となり、偶数段のラッチ回路がクロック信号の立
上りに応答してトランスペアレント状態となるように、
ラッチ回路が配置されてもよい。
段のラッチ回路がクロック信号の立上りに応答してラッ
チ状態となり、偶数段のラッチ回路がクロック信号の立
上りに応答してトランスペアレント状態となるように、
ラッチ回路が配置されてもよい。
【０１０３】以上のように、この発明の実施の形態１に
従えば、ラッチ状態／トランスペアレント状態を相補的
にとるラッチ回路を交互に配置し、次段のラッチ回路の
ラッチ状態を検出して、前段のラッチ回路のトランスペ
アレント状態への移行を許可しており、連続するラッチ
回路がともにトランスペアレント状態となるのを防止で
き、信号のレーシングが生じるのを防止することができ
る。また、交互に、トランスペアレント状態／ラッチ状
態を相補的にとるラッチ回路を交互に配置しており、ト
ランスペアレント状態ののサイクル時間およびラッチ状
態のサイクル時間は、最大、次段のクロック信号の位相
の遅れと自身のゲート遅延の和または自己のクロック信
号の遅れであり、トランスペアレント状態となるクロッ
クサイクル時間が短くなるのを防止でき、十分にセット
アップ時間およびホールド時間を保証することができ
る。
従えば、ラッチ状態／トランスペアレント状態を相補的
にとるラッチ回路を交互に配置し、次段のラッチ回路の
ラッチ状態を検出して、前段のラッチ回路のトランスペ
アレント状態への移行を許可しており、連続するラッチ
回路がともにトランスペアレント状態となるのを防止で
き、信号のレーシングが生じるのを防止することができ
る。また、交互に、トランスペアレント状態／ラッチ状
態を相補的にとるラッチ回路を交互に配置しており、ト
ランスペアレント状態ののサイクル時間およびラッチ状
態のサイクル時間は、最大、次段のクロック信号の位相
の遅れと自身のゲート遅延の和または自己のクロック信
号の遅れであり、トランスペアレント状態となるクロッ
クサイクル時間が短くなるのを防止でき、十分にセット
アップ時間およびホールド時間を保証することができ
る。
【０１０４】［実施の形態２］図４は、この発明の実施
の形態２に従う同期型データ転送処理装置の構成を示す
図である。図４においては、この同期型データ転送処理
装置は、複数の縦続接続される多ビット転送回路を含
む。図４においては、３段の縦続接続される多ビット転
送回路１５ａ−１５ｃを代表的に示す。多ビット転送回
路１５ａは、並列に入力データＤＩ０−ＤＩｋを伝達す
るラッチ回路ＬＴａ０−ＬＴａｋを含む。多ビット転送
回路１５ｂは、この多ビット転送回路１５ａの各ラッチ
回路ＬＴａ０−ＬＴａｋに対応して配置されるラッチ回
路ＬＴｂ０−ＬＴｂｋを含む。多ビット転送回路１５ｃ
は、多ビット転送回路１５ｂのラッチ回路ＬＴｂ０−Ｌ
Ｔｂｋそれぞれに対応して配置されるラッチ回路ＬＴｃ
０−ＬＴｃｋを含む。これらのラッチ回路ＬＴａ０−Ｌ
Ｔｂ１、ＬＴｂ０−ＬＴｂｋ、およびＬＴｃ０−ＬＴｃ
ｋは、それぞれ同一構成を有し、トランスファーゲート
１と、２段の縦続接続されるインバータ２および３と、
制御信号に従って選択的に活性化されるトライステート
インバータバッファ４を含む。
の形態２に従う同期型データ転送処理装置の構成を示す
図である。図４においては、この同期型データ転送処理
装置は、複数の縦続接続される多ビット転送回路を含
む。図４においては、３段の縦続接続される多ビット転
送回路１５ａ−１５ｃを代表的に示す。多ビット転送回
路１５ａは、並列に入力データＤＩ０−ＤＩｋを伝達す
るラッチ回路ＬＴａ０−ＬＴａｋを含む。多ビット転送
回路１５ｂは、この多ビット転送回路１５ａの各ラッチ
回路ＬＴａ０−ＬＴａｋに対応して配置されるラッチ回
路ＬＴｂ０−ＬＴｂｋを含む。多ビット転送回路１５ｃ
は、多ビット転送回路１５ｂのラッチ回路ＬＴｂ０−Ｌ
Ｔｂｋそれぞれに対応して配置されるラッチ回路ＬＴｃ
０−ＬＴｃｋを含む。これらのラッチ回路ＬＴａ０−Ｌ
Ｔｂ１、ＬＴｂ０−ＬＴｂｋ、およびＬＴｃ０−ＬＴｃ
ｋは、それぞれ同一構成を有し、トランスファーゲート
１と、２段の縦続接続されるインバータ２および３と、
制御信号に従って選択的に活性化されるトライステート
インバータバッファ４を含む。
【０１０５】多ビット転送回路１５ａに対応してクロッ
ク制御回路ＣＴＬａが配置され、多ビット転送回路１５
ｂに対し、クロック制御回路ＣＴＬｂが配置され、ま
た、多ビット転送回路１５ｃに対し、クロック制御回路
ＣＴＬｃが配置される。奇数段の多ビット転送回路１５
ａおよび１５ｃに対して設けられるクロック制御回路Ｃ
ＴＬａおよびＣＴＬｃは、同一構成を有し、クロック分
配回路１０からの対応のクロック信号ＣＬＫと次段の多
ビット転送回路に対して配置されるクロック制御回路の
出力する制御信号とを受けるＮＯＲゲート５と、このＮ
ＯＲゲート５の出力信号を受けるインバータ６を含む。
ク制御回路ＣＴＬａが配置され、多ビット転送回路１５
ｂに対し、クロック制御回路ＣＴＬｂが配置され、ま
た、多ビット転送回路１５ｃに対し、クロック制御回路
ＣＴＬｃが配置される。奇数段の多ビット転送回路１５
ａおよび１５ｃに対して設けられるクロック制御回路Ｃ
ＴＬａおよびＣＴＬｃは、同一構成を有し、クロック分
配回路１０からの対応のクロック信号ＣＬＫと次段の多
ビット転送回路に対して配置されるクロック制御回路の
出力する制御信号とを受けるＮＯＲゲート５と、このＮ
ＯＲゲート５の出力信号を受けるインバータ６を含む。
【０１０６】偶数段の多ビット転送回路１５ｂに対して
配置されるクロック制御回路ＣＴＬｂは、クロック分配
回路１０からの対応のクロック信号ＣＬＫと次段の多ビ
ット転送回路に対して設けられたクロック制御回路の出
力する制御信号とを受けるＮＯＲゲート７と、このＮＯ
Ｒゲート７の出力信号を受けるインバータ８を含む。
配置されるクロック制御回路ＣＴＬｂは、クロック分配
回路１０からの対応のクロック信号ＣＬＫと次段の多ビ
ット転送回路に対して設けられたクロック制御回路の出
力する制御信号とを受けるＮＯＲゲート７と、このＮＯ
Ｒゲート７の出力信号を受けるインバータ８を含む。
【０１０７】この多ビット転送回路１５ａ−１５ｃそれ
ぞれに含まれる複数のラッチ回路を共通に動作制御する
ために、ローカルクロックドライバ１６および１７が配
置される。すなわち、多ビット転送回路１５ａに対して
は、クロック制御回路ＣＴＬａのＮＡＮＤゲート５の出
力信号をバッファ処理して、大きなドライブ力でラッチ
回路ＬＴａ０−ＬＴａｋのトライステートインバータバ
ッファを駆動するローカルクロックドライバ１６ａと、
対応のクロック制御回路ＣＴＬａのインバータ６の出力
信号を受けて、ラッチ回路ＬＴａ０−ＬＴａｋのトラン
スファーゲート１を駆動するローカルクロックドライバ
１４ａが設けられる。
ぞれに含まれる複数のラッチ回路を共通に動作制御する
ために、ローカルクロックドライバ１６および１７が配
置される。すなわち、多ビット転送回路１５ａに対して
は、クロック制御回路ＣＴＬａのＮＡＮＤゲート５の出
力信号をバッファ処理して、大きなドライブ力でラッチ
回路ＬＴａ０−ＬＴａｋのトライステートインバータバ
ッファを駆動するローカルクロックドライバ１６ａと、
対応のクロック制御回路ＣＴＬａのインバータ６の出力
信号を受けて、ラッチ回路ＬＴａ０−ＬＴａｋのトラン
スファーゲート１を駆動するローカルクロックドライバ
１４ａが設けられる。
【０１０８】多ビット転送回路１５ｂに対しては、ロー
カルクロックドライバ１６ｂおよび１７ｂが設けられ
る。ローカルクロックドライバ１６ｂは、クロック制御
回路ＣＴＬｂのインバータ８の出力信号に従ってラッチ
回路ＬＴｂ０−ＬＴｂｋのトライステートインバータバ
ッファ４を共通に駆動する。ローカルクロックドライバ
１７ｂは、クロック制御回路ＣＴＬｂのＮＯＲゲート７
の出力信号に従って、ラッチ回路ＬＴｂ０−ＬＴｂｋの
トランスファーゲート１を共通に駆動する。
カルクロックドライバ１６ｂおよび１７ｂが設けられ
る。ローカルクロックドライバ１６ｂは、クロック制御
回路ＣＴＬｂのインバータ８の出力信号に従ってラッチ
回路ＬＴｂ０−ＬＴｂｋのトライステートインバータバ
ッファ４を共通に駆動する。ローカルクロックドライバ
１７ｂは、クロック制御回路ＣＴＬｂのＮＯＲゲート７
の出力信号に従って、ラッチ回路ＬＴｂ０−ＬＴｂｋの
トランスファーゲート１を共通に駆動する。
【０１０９】多ビット転送回路１５ｃに対しては、ロー
カルクロックドライバ１６ｃおよび１７ｃが設けられ
る。ローカルクロックドライバ１６ｃは、このクロック
制御回路ＣＴＬｃのＮＡＮＤゲート５の出力信号に従っ
て、ラッチ回路ＬＴｃ０−ＬＴｃｋのトライステートイ
ンバータバッファ４を共通に駆動する。ローカルクロッ
クドライバ１７ｃは、クロック制御回路ＣＴＬｃのイン
バータ６の出力信号に従ってラッチ回路ＬＴｃ０−ＬＴ
ｃｋのトランスファーゲート１を共通に駆動する。
カルクロックドライバ１６ｃおよび１７ｃが設けられ
る。ローカルクロックドライバ１６ｃは、このクロック
制御回路ＣＴＬｃのＮＡＮＤゲート５の出力信号に従っ
て、ラッチ回路ＬＴｃ０−ＬＴｃｋのトライステートイ
ンバータバッファ４を共通に駆動する。ローカルクロッ
クドライバ１７ｃは、クロック制御回路ＣＴＬｃのイン
バータ６の出力信号に従ってラッチ回路ＬＴｃ０−ＬＴ
ｃｋのトランスファーゲート１を共通に駆動する。
【０１１０】この図４に示すように、多ビットデータを
転送する多ビット転送回路が配置されている場合、各多
ビット転送回路に対応して、クロック制御回路を配置す
る。多ビット転送回路１５ａ−１５ｃそれぞれに含まれ
る複数のラッチ回路を、それぞれ対応のクロック制御回
路ＣＴＬａ−ＣＴＬｃにより共通に駆動する。これによ
り、多ビット転送回路において複数のラッチ回路が設け
られている場合においても、クロック制御回路を共通に
これらの複数のラッチ回路に対して設けることにより、
回路占有面積を低減することができる。
転送する多ビット転送回路が配置されている場合、各多
ビット転送回路に対応して、クロック制御回路を配置す
る。多ビット転送回路１５ａ−１５ｃそれぞれに含まれ
る複数のラッチ回路を、それぞれ対応のクロック制御回
路ＣＴＬａ−ＣＴＬｃにより共通に駆動する。これによ
り、多ビット転送回路において複数のラッチ回路が設け
られている場合においても、クロック制御回路を共通に
これらの複数のラッチ回路に対して設けることにより、
回路占有面積を低減することができる。
【０１１１】複数のラッチ回路を共通に駆動する場合、
駆動信号線の負荷が大きくなる。この負荷を高速で駆動
するために、ローカルクロックドライバ１６（１６ａ−
１６ｃ）および１７（１７ａ−１７ｃ）を設け、大きな
負荷を有する制御信号線を高速で駆動する。この多ビッ
ト転送回路１５ａ−１５ｃの各ビット当りのラッチ回路
の転送動作は実施の形態１と同様であり、多ビット転送
回路１５ａ−１５ｃが、それぞれ、ラッチ状態およびト
ランスペアレント状態を交互に取り、前段の多ビット転
送回路がラッチ状態のときには、次段の多ビット転送回
路は、トランスペアレント状態にある。また、次段のラ
ッチ回路がラッチ状態となったのを受けて前段の多ビッ
ト転送回路が、トランスペアレント状態に入るのが許容
される。
駆動信号線の負荷が大きくなる。この負荷を高速で駆動
するために、ローカルクロックドライバ１６（１６ａ−
１６ｃ）および１７（１７ａ−１７ｃ）を設け、大きな
負荷を有する制御信号線を高速で駆動する。この多ビッ
ト転送回路１５ａ−１５ｃの各ビット当りのラッチ回路
の転送動作は実施の形態１と同様であり、多ビット転送
回路１５ａ−１５ｃが、それぞれ、ラッチ状態およびト
ランスペアレント状態を交互に取り、前段の多ビット転
送回路がラッチ状態のときには、次段の多ビット転送回
路は、トランスペアレント状態にある。また、次段のラ
ッチ回路がラッチ状態となったのを受けて前段の多ビッ
ト転送回路が、トランスペアレント状態に入るのが許容
される。
【０１１２】この図４に示すように、多ビット転送回路
に含まれる並列に配置される複数のラッチ回路に共通に
１つのクロック制御回路を配置することにより、転送動
作制御のための回路のオーバーヘッドを小さくすること
ができ、また構成素数が低減され、応じてレイアウト面
積および消費電力をともに低減することができる。
に含まれる並列に配置される複数のラッチ回路に共通に
１つのクロック制御回路を配置することにより、転送動
作制御のための回路のオーバーヘッドを小さくすること
ができ、また構成素数が低減され、応じてレイアウト面
積および消費電力をともに低減することができる。
【０１１３】［実施の形態３］図５は、この発明の実施
の形態３に従う同期型データ転送処理装置の要部の構成
を概略的に示す図である。図５においては、ラッチ回路
ＬＴｉとラッチ回路ＬＴｇの間に、論理回路ＬＧＫが配
置される。この論理回路ＬＴＧの信号伝搬遅延時間は、
クロックスキューよりも大きい。
の形態３に従う同期型データ転送処理装置の要部の構成
を概略的に示す図である。図５においては、ラッチ回路
ＬＴｉとラッチ回路ＬＴｇの間に、論理回路ＬＧＫが配
置される。この論理回路ＬＴＧの信号伝搬遅延時間は、
クロックスキューよりも大きい。
【０１１４】論理回路ＬＧＫ論理段数が大きく、そのゲ
ート遅延がクロックスキューよりも大きい場合には、レ
ーシング防止用の遅延回路を配置したのと等価となり、
ラッチ回路ＬＴｉおよびＬＴｊにおいてレーシングの問
題は生じない。したがって、このラッチ回路ＬＴｉに対
して設けられるクロック制御回路ＣＴＬｉに対しては、
ラッチ回路ＬＴｊに対して設けられるクロック制御回路
ＣＴＬｊからの制御信号はフィードバックされない。ク
ロック制御回路ＣＴＬｉは、対応のクロック信号ＣＬＫ
に従ってラッチ回路ＬＴｉの状態を制御する。一方、ク
ロック制御回路ＣＴＬｊは、ラッチ回路ＬＴｊと次段の
ラッチ回路の間でレーシングの問題が生じる可能性があ
るため、次段のラッチ回路に対して設けられるクロック
制御回路からの制御信号をフィードバックして受ける。
ート遅延がクロックスキューよりも大きい場合には、レ
ーシング防止用の遅延回路を配置したのと等価となり、
ラッチ回路ＬＴｉおよびＬＴｊにおいてレーシングの問
題は生じない。したがって、このラッチ回路ＬＴｉに対
して設けられるクロック制御回路ＣＴＬｉに対しては、
ラッチ回路ＬＴｊに対して設けられるクロック制御回路
ＣＴＬｊからの制御信号はフィードバックされない。ク
ロック制御回路ＣＴＬｉは、対応のクロック信号ＣＬＫ
に従ってラッチ回路ＬＴｉの状態を制御する。一方、ク
ロック制御回路ＣＴＬｊは、ラッチ回路ＬＴｊと次段の
ラッチ回路の間でレーシングの問題が生じる可能性があ
るため、次段のラッチ回路に対して設けられるクロック
制御回路からの制御信号をフィードバックして受ける。
【０１１５】すなわち、図６に示すように、クロック信
号ＣＬＫのスキューよりも、論理回路ＬＧＫのゲート遅
延が大きい場合、ラッチ回路ＬＴｉは、仮に、クロック
信号ＣＬＫに従ってトランスペアレント状態となり、そ
のとき次段のラッチ回路ＬＴｊがトランスペアレント状
態となっても、論理回路ＬＧＫの出力信号がラッチ回路
ＬＴｊに伝達されるときには、このラッチ回路ＬＴｊは
すでにラッチ状態にある。したがって、ラッチ回路ＬＴ
ｊは、前のサイクルにおいて論理回路ＬＧＫから伝達さ
れた信号をラッチしており、レーシングの問題は生じな
い。
号ＣＬＫのスキューよりも、論理回路ＬＧＫのゲート遅
延が大きい場合、ラッチ回路ＬＴｉは、仮に、クロック
信号ＣＬＫに従ってトランスペアレント状態となり、そ
のとき次段のラッチ回路ＬＴｊがトランスペアレント状
態となっても、論理回路ＬＧＫの出力信号がラッチ回路
ＬＴｊに伝達されるときには、このラッチ回路ＬＴｊは
すでにラッチ状態にある。したがって、ラッチ回路ＬＴ
ｊは、前のサイクルにおいて論理回路ＬＧＫから伝達さ
れた信号をラッチしており、レーシングの問題は生じな
い。
【０１１６】図６においては、クロック信号ＣＬＫの立
上がりに応答してラッチ回路ＬＴｉがトランスペアレン
ト状態となる状態を示す。しかしながら、このラッチ回
路ＬＴｉが偶数段のラッチ回路であり、クロック信号Ｃ
ＬＫの立下がりに応答してトランスペアレント状態とな
る場合においても、同様、レーシングの問題は生じな
い。図６におけるクロック信号ＣＬＫの論理レベルを反
転することにより、論理回路ＬＧＫが偶数段のラッチ回
路の出力データを受けて奇数段のラッチ回路に転送する
構成の動作状態を得ることができる。
上がりに応答してラッチ回路ＬＴｉがトランスペアレン
ト状態となる状態を示す。しかしながら、このラッチ回
路ＬＴｉが偶数段のラッチ回路であり、クロック信号Ｃ
ＬＫの立下がりに応答してトランスペアレント状態とな
る場合においても、同様、レーシングの問題は生じな
い。図６におけるクロック信号ＣＬＫの論理レベルを反
転することにより、論理回路ＬＧＫが偶数段のラッチ回
路の出力データを受けて奇数段のラッチ回路に転送する
構成の動作状態を得ることができる。
【０１１７】したがって、図５に示すように、論理回路
ＬＧＫが連続するラッチ回路ＬＴｉおよびＬＴｊの間に
配置され、そのゲート遅延がクロックスキューよりも大
きい場合には、論理回路ＬＧＫの前段のラッチ回路ＬＴ
ｉは、次段のラッチ回路がラッチ状態にあると擬制し
て、対応のクロック信号ＣＬＫに従ってその動作を制御
することができる。これにより、ラッチ回路ＬＴｉにお
いて、クロックスキューを考慮することなくラッチ回路
ＬＴｉをトランスペアレント状態とすることができ、ク
ロック信号に従って早いタイミングでデータを論理回路
に転送することができ、論理回路ＬＧＫの処理時間を長
くすることができ、高速のクロック信号を用いても、正
確な論理処理を行なうことができる。
ＬＧＫが連続するラッチ回路ＬＴｉおよびＬＴｊの間に
配置され、そのゲート遅延がクロックスキューよりも大
きい場合には、論理回路ＬＧＫの前段のラッチ回路ＬＴ
ｉは、次段のラッチ回路がラッチ状態にあると擬制し
て、対応のクロック信号ＣＬＫに従ってその動作を制御
することができる。これにより、ラッチ回路ＬＴｉにお
いて、クロックスキューを考慮することなくラッチ回路
ＬＴｉをトランスペアレント状態とすることができ、ク
ロック信号に従って早いタイミングでデータを論理回路
に転送することができ、論理回路ＬＧＫの処理時間を長
くすることができ、高速のクロック信号を用いても、正
確な論理処理を行なうことができる。
【０１１８】［変更例］図７は、この発明の実施の形態
３の変更例を概略的に示す図である。図７においては、
最終段のラッチ回路ＬＴＦに対して設けられるクロック
制御回路ＣＴＬＦは、クロック信号ＣＬＫに従って、こ
の最終段のラッチ回路ＬＴＦの状態を制御する。最終段
のラッチ回路ＬＴＦは、その出力データＤＯが、別の処
理装置により処理されるかまたは外部へ出力されるた
め、次段のラッチ回路は存在しない。したがって、この
最終段のラッチ回路ＬＴＦについては、レーシングの問
題は考慮する必要がなく、クロック制御回路ＣＴＬＦ
は、次段のラッチ回路がラッチ状態にあると擬制して、
クロック信号ＣＬＫに従って最終段ラッチ回路ＬＴＦの
状態を制御する。これにより、最終出力データＤＯを、
クロック信号ＣＬＫに従って早いタイミングで確定状態
とすることができ、高速のデータ転送を実現することが
できる。
３の変更例を概略的に示す図である。図７においては、
最終段のラッチ回路ＬＴＦに対して設けられるクロック
制御回路ＣＴＬＦは、クロック信号ＣＬＫに従って、こ
の最終段のラッチ回路ＬＴＦの状態を制御する。最終段
のラッチ回路ＬＴＦは、その出力データＤＯが、別の処
理装置により処理されるかまたは外部へ出力されるた
め、次段のラッチ回路は存在しない。したがって、この
最終段のラッチ回路ＬＴＦについては、レーシングの問
題は考慮する必要がなく、クロック制御回路ＣＴＬＦ
は、次段のラッチ回路がラッチ状態にあると擬制して、
クロック信号ＣＬＫに従って最終段ラッチ回路ＬＴＦの
状態を制御する。これにより、最終出力データＤＯを、
クロック信号ＣＬＫに従って早いタイミングで確定状態
とすることができ、高速のデータ転送を実現することが
できる。
【０１１９】したがって、データ伝播遅延時間が大きい
かまたは最終出力段のように、次段回路の状態を考慮す
る必要がない構成においては、次段回路がラッチ状態に
あると擬制して対応のラッチ回路の動作を制御すること
により、早いタイミングでデータを転送することがで
き、高速データ転送／処理を実現することができる。
かまたは最終出力段のように、次段回路の状態を考慮す
る必要がない構成においては、次段回路がラッチ状態に
あると擬制して対応のラッチ回路の動作を制御すること
により、早いタイミングでデータを転送することがで
き、高速データ転送／処理を実現することができる。
【０１２０】［クロック制御回路の具体例１］図８は、
この発明の実施の形態３に従う同期型データ転送処理装
置のクロック制御回路の具体的構成を示す図である。図
８においては、奇数段のラッチ回路ＬＴｉと偶数段のラ
ッチ回路ＬＴｊの間に論理回路ＬＧＫが配置される。こ
の構成においては、偶数段のラッチ回路ＬＴｊに配置さ
れたクロック制御回路ＣＴＬｊの制御信号のフィードバ
ック経路は開放状態（オープン状態）に設定される。一
方、奇数段のラッチ回路ＬＴｉに対して設けられたクロ
ック制御回路ＣＴＬｉにおいては、ＮＡＮＤゲート５
が、クロック信号ＣＬＫとＨレベル（電源電圧レベル）
に固定された信号とを受ける。したがって、この場合、
クロック制御回路ＣＴＬｉにおいて、ＮＡＮＤゲート５
は、常時インバータとして動作し、クロック信号ＣＬＫ
を反転する。したがって、このラッチ回路ＬＴｉは、対
応のクロック信号ＣＬＫに従ってラッチ状態／トランス
ペアレント状態となる。
この発明の実施の形態３に従う同期型データ転送処理装
置のクロック制御回路の具体的構成を示す図である。図
８においては、奇数段のラッチ回路ＬＴｉと偶数段のラ
ッチ回路ＬＴｊの間に論理回路ＬＧＫが配置される。こ
の構成においては、偶数段のラッチ回路ＬＴｊに配置さ
れたクロック制御回路ＣＴＬｊの制御信号のフィードバ
ック経路は開放状態（オープン状態）に設定される。一
方、奇数段のラッチ回路ＬＴｉに対して設けられたクロ
ック制御回路ＣＴＬｉにおいては、ＮＡＮＤゲート５
が、クロック信号ＣＬＫとＨレベル（電源電圧レベル）
に固定された信号とを受ける。したがって、この場合、
クロック制御回路ＣＴＬｉにおいて、ＮＡＮＤゲート５
は、常時インバータとして動作し、クロック信号ＣＬＫ
を反転する。したがって、このラッチ回路ＬＴｉは、対
応のクロック信号ＣＬＫに従ってラッチ状態／トランス
ペアレント状態となる。
【０１２１】なお、図７に示す最終段ラッチ回路ＬＴＦ
が、奇数段のラッチ回路で構成される場合、対応のクロ
ック制御回路ＣＴＬＦは、この図８に示すクロック制御
回路ＣＴＬｉと同様の構成を有し、入力部に設けられた
ＮＡＮＤゲート５が、対応のクロック信号ＣＬＫと電源
電圧レベルに固定された信号とを受ける。
が、奇数段のラッチ回路で構成される場合、対応のクロ
ック制御回路ＣＴＬＦは、この図８に示すクロック制御
回路ＣＴＬｉと同様の構成を有し、入力部に設けられた
ＮＡＮＤゲート５が、対応のクロック信号ＣＬＫと電源
電圧レベルに固定された信号とを受ける。
【０１２２】［クロック制御回路の具体的構成２］図９
は、この発明の実施の形態３に従うクロック制御回路の
別の具体的構成を示す図である。図９においては、偶数
段のラッチ回路ＬＴｊと奇数段のラッチ回路ＬＴｉの間
に論理回路ＬＧＫが配置される。この構成においては、
クロック制御回路ＣＴＬｉのインバータ６の出力制御信
号のフィードバック経路はオープン状態に設定される
（コンタクトは形成されない）。一方、クロック制御回
路ＣＴＬｊにおいては、ＮＯＲゲート７は、対応のクロ
ック信号ＣＬＫと接地電圧レベルに固定された制御信号
とを受ける。したがって、ＮＯＲゲート７は、インバー
タとして動作し、クロック信号ＣＬＫに従って、ラッチ
回路ＬＴｊにおいてトランスファーゲート１およびトラ
イステートインバータバッファ４が制御される。
は、この発明の実施の形態３に従うクロック制御回路の
別の具体的構成を示す図である。図９においては、偶数
段のラッチ回路ＬＴｊと奇数段のラッチ回路ＬＴｉの間
に論理回路ＬＧＫが配置される。この構成においては、
クロック制御回路ＣＴＬｉのインバータ６の出力制御信
号のフィードバック経路はオープン状態に設定される
（コンタクトは形成されない）。一方、クロック制御回
路ＣＴＬｊにおいては、ＮＯＲゲート７は、対応のクロ
ック信号ＣＬＫと接地電圧レベルに固定された制御信号
とを受ける。したがって、ＮＯＲゲート７は、インバー
タとして動作し、クロック信号ＣＬＫに従って、ラッチ
回路ＬＴｊにおいてトランスファーゲート１およびトラ
イステートインバータバッファ４が制御される。
【０１２３】偶数段のラッチ回路ＬＴｊの次段に論理回
路ＬＧＫが配置され、そのゲート遅延がクロックスキュ
ーよりも大きい場合には、対応のクロック制御回路ＣＴ
Ｌｊにおいて、接地電圧レベルに固定された信号をフィ
ードバック制御信号の代わりに利用することにより、ラ
ッチ回路ＬＴｊを対応のクロック信号ＣＬＫに従ってラ
ッチ状態／トランスペアレント状態とすることができ
る。クロック信号ＣＬＫの立下がりに応答してラッチ回
路ＬＴｊをトランスペアレント状態に設定することによ
り、論理回路ＬＧＫに対しては、次段のラッチ回路ＬＴ
ｉの状態にかかわらず、対応のクロック信号ＣＬＫの立
下がりに応答して論理回路ＬＧＫにデータが伝達され、
論理回路ＬＧＫの処理時間を長くすることができる。
路ＬＧＫが配置され、そのゲート遅延がクロックスキュ
ーよりも大きい場合には、対応のクロック制御回路ＣＴ
Ｌｊにおいて、接地電圧レベルに固定された信号をフィ
ードバック制御信号の代わりに利用することにより、ラ
ッチ回路ＬＴｊを対応のクロック信号ＣＬＫに従ってラ
ッチ状態／トランスペアレント状態とすることができ
る。クロック信号ＣＬＫの立下がりに応答してラッチ回
路ＬＴｊをトランスペアレント状態に設定することによ
り、論理回路ＬＧＫに対しては、次段のラッチ回路ＬＴ
ｉの状態にかかわらず、対応のクロック信号ＣＬＫの立
下がりに応答して論理回路ＬＧＫにデータが伝達され、
論理回路ＬＧＫの処理時間を長くすることができる。
【０１２４】なお、図７に示す最終段のラッチ回路ＬＴ
Ｆが、この図９に示すように偶数段のラッチ回路の場
合、この最終段のラッチ回路ＬＴＦに対して設けられる
クロック制御回路ＣＴＬＦは、図９に示すクロック制御
回路ＣＴＬｊと同様の構成を有する。
Ｆが、この図９に示すように偶数段のラッチ回路の場
合、この最終段のラッチ回路ＬＴＦに対して設けられる
クロック制御回路ＣＴＬＦは、図９に示すクロック制御
回路ＣＴＬｊと同様の構成を有する。
【０１２５】特に、この論理回路がラッチ回路間に介挿
され、その遅延時間が大きい場合、前段のラッチ回路を
クロック信号に同期して動作制御することにより、論理
回路の処理時間を長くすることができる。また、単に、
対応の次段のラッチ回路の制御信号フィードバック経路
をオープン状態として、代わりに電源電圧または接地電
圧レベルに固定された電圧をフィードバック制御信号の
代わりに用いているだけであり、クロック制御回路の構
成は、何ら変更されない。したがって、論理回路ＬＧＫ
の介挿位置にかかわらず、このクロック制御回路のレイ
アウトはすべて同一とすることができ、フィードバック
制御信号の経路のマスク配線などによる切換だけで、容
易に、ラッチ回路の動作タイミングを改定することがで
き、汎用性の高いデータ転送処理装置を実現することが
できる。
され、その遅延時間が大きい場合、前段のラッチ回路を
クロック信号に同期して動作制御することにより、論理
回路の処理時間を長くすることができる。また、単に、
対応の次段のラッチ回路の制御信号フィードバック経路
をオープン状態として、代わりに電源電圧または接地電
圧レベルに固定された電圧をフィードバック制御信号の
代わりに用いているだけであり、クロック制御回路の構
成は、何ら変更されない。したがって、論理回路ＬＧＫ
の介挿位置にかかわらず、このクロック制御回路のレイ
アウトはすべて同一とすることができ、フィードバック
制御信号の経路のマスク配線などによる切換だけで、容
易に、ラッチ回路の動作タイミングを改定することがで
き、汎用性の高いデータ転送処理装置を実現することが
できる。
【０１２６】［実施の形態４］図１０は、この発明の実
施の形態４に従うクロック制御回路の構成を示す図であ
る。この図１０に示す構成においては、奇数段のラッチ
回路ＬＴｉと偶数段のラッチ回路ＬＴｊの間に、クロッ
クスキューよりも大きなゲート遅延を有する論理回路Ｌ
ＧＫが介挿される。この場合、奇数段のラッチ回路ＬＴ
ｉに対して設けられるクロック制御回路ＣＴＬｉにおい
ては、対応のクロック分配回路（図１０において示され
る）からの対応のクロック信号ＣＬＫを受けるインバー
タ２０と、このインバータ２０の出力信号を受けるイン
バータ６が設けられる。インバータ２０の出力信号によ
り、ラッチ回路ＬＴｉのトライステートインバータバッ
ファ４の動作が制御され、インバータ６の出力信号に従
って、ラッチ回路ＬＴｉのトランスファーゲート１の動
作が制御される。
施の形態４に従うクロック制御回路の構成を示す図であ
る。この図１０に示す構成においては、奇数段のラッチ
回路ＬＴｉと偶数段のラッチ回路ＬＴｊの間に、クロッ
クスキューよりも大きなゲート遅延を有する論理回路Ｌ
ＧＫが介挿される。この場合、奇数段のラッチ回路ＬＴ
ｉに対して設けられるクロック制御回路ＣＴＬｉにおい
ては、対応のクロック分配回路（図１０において示され
る）からの対応のクロック信号ＣＬＫを受けるインバー
タ２０と、このインバータ２０の出力信号を受けるイン
バータ６が設けられる。インバータ２０の出力信号によ
り、ラッチ回路ＬＴｉのトライステートインバータバッ
ファ４の動作が制御され、インバータ６の出力信号に従
って、ラッチ回路ＬＴｉのトランスファーゲート１の動
作が制御される。
【０１２７】偶数段のラッチ回路ＬＴｊに対して設けら
れたクロック制御回路ＣＴＬｊにおいては、対応のクロ
ック信号ＣＬＫと次段のクロック制御からのフィードバ
ック信号を受けるＮＯＲゲート７と、このＮＯＲゲート
７の出力信号に従ってラッチ回路ＬＴｊのトライステー
トインバータバッファ４の動作を制御するインバータ８
が設けられる。このインバータ８の出力する制御信号の
フィードバック経路は、オープン状態に保持される。
れたクロック制御回路ＣＴＬｊにおいては、対応のクロ
ック信号ＣＬＫと次段のクロック制御からのフィードバ
ック信号を受けるＮＯＲゲート７と、このＮＯＲゲート
７の出力信号に従ってラッチ回路ＬＴｊのトライステー
トインバータバッファ４の動作を制御するインバータ８
が設けられる。このインバータ８の出力する制御信号の
フィードバック経路は、オープン状態に保持される。
【０１２８】この図１０に示すクロック制御回路の構成
の場合、先の実施の形態３と同様、論理回路ＬＧＫのゲ
ート遅延が、クロックスキューよりも大きく、ラッチ回
路ＬＴｉは、クロックスキューを考慮することなく、対
応のクロック信号ＣＬＫに従ってトランスペアレント状
態となることができる。したがって、このＮＡＮＤゲー
トに代えて、対応のクロック信号ＣＬＫを受けるインバ
ータ２０を利用することにより、このクロック制御回路
ＣＴＬｉの回路規模を低減して、早いタイミングでラッ
チ回路ＬＴｉをトランスペアレント状態に設定すること
ができる。
の場合、先の実施の形態３と同様、論理回路ＬＧＫのゲ
ート遅延が、クロックスキューよりも大きく、ラッチ回
路ＬＴｉは、クロックスキューを考慮することなく、対
応のクロック信号ＣＬＫに従ってトランスペアレント状
態となることができる。したがって、このＮＡＮＤゲー
トに代えて、対応のクロック信号ＣＬＫを受けるインバ
ータ２０を利用することにより、このクロック制御回路
ＣＴＬｉの回路規模を低減して、早いタイミングでラッ
チ回路ＬＴｉをトランスペアレント状態に設定すること
ができる。
【０１２９】また、このラッチ回路ＬＴｉが、図７に示
すような最終段ラッチ回路ＬＴＦが、この奇数段のラッ
チ回路の場合、対応のクロック制御回路ＣＴＬＦも、ク
ロック分配回路からの対応のクロック信号を受ける２段
のカスケード接続されるインバータで構成される。これ
により、最終データを、早いタイミングで出力すること
ができ、高速データ転送が実現される。
すような最終段ラッチ回路ＬＴＦが、この奇数段のラッ
チ回路の場合、対応のクロック制御回路ＣＴＬＦも、ク
ロック分配回路からの対応のクロック信号を受ける２段
のカスケード接続されるインバータで構成される。これ
により、最終データを、早いタイミングで出力すること
ができ、高速データ転送が実現される。
【０１３０】［変更例］図１１は、この発明の実施の形
態４に従う同期型データ転送処理装置の構成を示す図で
ある。この図１１に示す構成において、偶数段のラッチ
回路ＬＴｊと奇数段のラッチ回路ＬＴｉの間に論理回路
ＬＧＫが配置される。この論理回路ＬＧＫは所定の処理
をラッチ回路ＬＴｉおよび必要に応じて他の図示しない
ラッチ回路からのデータに対して実行して、その処理結
果を少なくとも次段のラッチ回路ＬＴｊに出力する。
態４に従う同期型データ転送処理装置の構成を示す図で
ある。この図１１に示す構成において、偶数段のラッチ
回路ＬＴｊと奇数段のラッチ回路ＬＴｉの間に論理回路
ＬＧＫが配置される。この論理回路ＬＧＫは所定の処理
をラッチ回路ＬＴｉおよび必要に応じて他の図示しない
ラッチ回路からのデータに対して実行して、その処理結
果を少なくとも次段のラッチ回路ＬＴｊに出力する。
【０１３１】先の実施の形態３および図１０に示す構成
と同様、論理回路ＬＧＫの有するゲート遅延は、クロッ
クスキューよりも大きい。したがって、このラッチ回路
ＬＴｊに対して設けられるクロック制御回路ＣＴＬｊ
は、クロック分配回路からの対応のクロック信号ＣＬＫ
を受ける２段の縦続接続されるインバータ２２および８
により構成される。インバータ２２の出力信号が、ラッ
チ回路ＬＴｊのトランスファーゲート１の制御ノードＮ
Ｂへ与えられ、インバータ８の出力信号が、ラッチ回路
ＬＴｊのトライステートインバータバッファ４の制御ノ
ードに与えられる。
と同様、論理回路ＬＧＫの有するゲート遅延は、クロッ
クスキューよりも大きい。したがって、このラッチ回路
ＬＴｊに対して設けられるクロック制御回路ＣＴＬｊ
は、クロック分配回路からの対応のクロック信号ＣＬＫ
を受ける２段の縦続接続されるインバータ２２および８
により構成される。インバータ２２の出力信号が、ラッ
チ回路ＬＴｊのトランスファーゲート１の制御ノードＮ
Ｂへ与えられ、インバータ８の出力信号が、ラッチ回路
ＬＴｊのトライステートインバータバッファ４の制御ノ
ードに与えられる。
【０１３２】一方、ラッチ回路ＬＴｉに対して設けられ
るクロック制御回路ＣＴＬｉにおいては、ＮＡＮＤゲー
ト５が対応のクロック信号ＣＬＫと次段のクロック制御
回路からのフィードバック制御信号とを受けるＮＯＲゲ
ート５と、このＮＯＲゲート５の出力信号に従ってラッ
チ回路ＬＴｉのトランスファーゲート１を制御するイン
バータ６を含む。インバータ６の出力する制御信号のフ
ィードバック経路はオープン状態に設定される。
るクロック制御回路ＣＴＬｉにおいては、ＮＡＮＤゲー
ト５が対応のクロック信号ＣＬＫと次段のクロック制御
回路からのフィードバック制御信号とを受けるＮＯＲゲ
ート５と、このＮＯＲゲート５の出力信号に従ってラッ
チ回路ＬＴｉのトランスファーゲート１を制御するイン
バータ６を含む。インバータ６の出力する制御信号のフ
ィードバック経路はオープン状態に設定される。
【０１３３】したがって、この図１１に示す構成におい
ても、クロック制御回路ＣＴＬｊにおいては、クロック
信号ＣＬＫの立下がりに応答してラッチ回路ＬＴｊがト
ランスペアレント状態となり、論理回路ＬＧＫへ、この
クロックスキューおよび次段のラッチ回路ＬＴｉの状態
を考慮することなく、早いタイミングで、データが伝達
され、論理回路ＬＧＫの処理時間を長くすることができ
る。
ても、クロック制御回路ＣＴＬｊにおいては、クロック
信号ＣＬＫの立下がりに応答してラッチ回路ＬＴｊがト
ランスペアレント状態となり、論理回路ＬＧＫへ、この
クロックスキューおよび次段のラッチ回路ＬＴｉの状態
を考慮することなく、早いタイミングで、データが伝達
され、論理回路ＬＧＫの処理時間を長くすることができ
る。
【０１３４】この図１１に示すクロック制御回路ＣＴＬ
ｊにおいては、ＮＯＲゲートに代えてインバータ２２が
用いられているだけであり、クロック制御回路ＣＴＬｊ
の回路規模を低減することができる。
ｊにおいては、ＮＯＲゲートに代えてインバータ２２が
用いられているだけであり、クロック制御回路ＣＴＬｊ
の回路規模を低減することができる。
【０１３５】また、図７に示すように、最終段ラッチ回
路ＬＴＦが偶数段のラッチ回路であり、ラッチ回路ＬＴ
ｊが最終出力ＧＯを生成する場合においては、対応のク
ロック制御回路ＣＴＬＦは、２段の縦続接続されるイン
バータ２２および８で構成する。これにより、最終段の
ラッチ回路ＬＴＦが、偶数段ラッチ回路であっても、対
応のクロック制御回路ＣＴＬＦを２段の縦続接続される
インバータで構成し、クロック分配回路からの対応のク
ロック信号ＣＬＫに従ってその最終段ラッチ回路の状態
を制御することにより、早いタイミングで最終出力デー
タを出力することができる。
路ＬＴＦが偶数段のラッチ回路であり、ラッチ回路ＬＴ
ｊが最終出力ＧＯを生成する場合においては、対応のク
ロック制御回路ＣＴＬＦは、２段の縦続接続されるイン
バータ２２および８で構成する。これにより、最終段の
ラッチ回路ＬＴＦが、偶数段ラッチ回路であっても、対
応のクロック制御回路ＣＴＬＦを２段の縦続接続される
インバータで構成し、クロック分配回路からの対応のク
ロック信号ＣＬＫに従ってその最終段ラッチ回路の状態
を制御することにより、早いタイミングで最終出力デー
タを出力することができる。
【０１３６】以上のように、この発明の実施の形態４に
従えば、次段回路への信号転送時、次段回路の状態を考
慮する必要がない場合には、２段の縦続接続されるイン
バータを用いてクロック制御回路を構成しており、早い
タイミングで、データを次段回路へ伝達することがで
き、またクロック制御回路の回路規模も低減することが
できる。また、この次段回路に論理回路が設けられてお
り、そのゲート遅延が大きい場合においても、早いタイ
ミングでデータを伝達することができ、十分な処理時間
を論理回路に与えることができる。
従えば、次段回路への信号転送時、次段回路の状態を考
慮する必要がない場合には、２段の縦続接続されるイン
バータを用いてクロック制御回路を構成しており、早い
タイミングで、データを次段回路へ伝達することがで
き、またクロック制御回路の回路規模も低減することが
できる。また、この次段回路に論理回路が設けられてお
り、そのゲート遅延が大きい場合においても、早いタイ
ミングでデータを伝達することができ、十分な処理時間
を論理回路に与えることができる。
【０１３７】［実施の形態５］図１２は、この発明の実
施の形態５に従う同期型データ転送処理装置の構成を概
略的に示す図である。図１２においては、カスケード接
続される複数の多ビット転送回路３０が配置される。図
１２においては、３段のカスケード接続される多ビット
転送回路３０ａ−３０ｃを代表的に示す。多ビット転送
回路３０ａは並列に配置されるフリップフロップＦＦａ
０−ＦＦａ９を有し、多ビット転送回路３０ｂは、並列
に配置されるフリップフロップＦＦｂ０−ＦＦｂ９を含
む。多ビット転送回路３０ｃは、並列に配置されるフリ
ップフロップＦＦｃ０−ＦＦｃ９を含む。これらのフリ
ップフロップＦＦａ０−ＦＦａ９、ＦＦｂ０−ＦＦｂ９
およびＦＦｃ０−ＦＦｃ９の各々は、同一構成を有し、
図３３に示すように、２段の縦続接続されるラッチ回路
を含む。クロック入力Ｔに与えられる制御信号がＨレベ
ルとなると信号取込状態となり、出力ノードＤに与えら
れた信号を取込む。次いでクロック入力Ｔに与えられる
制御信号がＬレベルとなると、この取込んだ出力を出力
ノードＱから出力する。
施の形態５に従う同期型データ転送処理装置の構成を概
略的に示す図である。図１２においては、カスケード接
続される複数の多ビット転送回路３０が配置される。図
１２においては、３段のカスケード接続される多ビット
転送回路３０ａ−３０ｃを代表的に示す。多ビット転送
回路３０ａは並列に配置されるフリップフロップＦＦａ
０−ＦＦａ９を有し、多ビット転送回路３０ｂは、並列
に配置されるフリップフロップＦＦｂ０−ＦＦｂ９を含
む。多ビット転送回路３０ｃは、並列に配置されるフリ
ップフロップＦＦｃ０−ＦＦｃ９を含む。これらのフリ
ップフロップＦＦａ０−ＦＦａ９、ＦＦｂ０−ＦＦｂ９
およびＦＦｃ０−ＦＦｃ９の各々は、同一構成を有し、
図３３に示すように、２段の縦続接続されるラッチ回路
を含む。クロック入力Ｔに与えられる制御信号がＨレベ
ルとなると信号取込状態となり、出力ノードＤに与えら
れた信号を取込む。次いでクロック入力Ｔに与えられる
制御信号がＬレベルとなると、この取込んだ出力を出力
ノードＱから出力する。
【０１３８】多ビット転送回路３０ａ−３０ｃそれぞれ
に対応して、クロック制御回路ＣＮＴａ−ＣＮＴｃが配
置される。クロック制御回路ＣＮＴａは、多ビット転送
回路３０ａのフリップフロップＦＦａ０−ＦＦａ９に対
し共通に配置され、クロック分配回路１０からの対応の
クロック信号ＣＬＫと次段のクロック制御回路ＣＮＴｂ
の出力制御信号とを受けるＡＮＤ回路３５で構成され
る。クロック制御回路ＣＮＴｂも同様、クロック分配回
路１０からの対応のクロック信号ＣＬＫと、次段のクロ
ック制御回路ＣＮＴｃの出力制御信号とを受けるＡＮＤ
ゲート３５で構成される。クロック制御回路ＣＮＴｃ
は、クロック分配回路１０の出力する対応のクロック信
号ＣＬＫと次段の図示しないクロック制御回路からの出
力制御信号とを受けるＡＮＤ回路３５を含む。
に対応して、クロック制御回路ＣＮＴａ−ＣＮＴｃが配
置される。クロック制御回路ＣＮＴａは、多ビット転送
回路３０ａのフリップフロップＦＦａ０−ＦＦａ９に対
し共通に配置され、クロック分配回路１０からの対応の
クロック信号ＣＬＫと次段のクロック制御回路ＣＮＴｂ
の出力制御信号とを受けるＡＮＤ回路３５で構成され
る。クロック制御回路ＣＮＴｂも同様、クロック分配回
路１０からの対応のクロック信号ＣＬＫと、次段のクロ
ック制御回路ＣＮＴｃの出力制御信号とを受けるＡＮＤ
ゲート３５で構成される。クロック制御回路ＣＮＴｃ
は、クロック分配回路１０の出力する対応のクロック信
号ＣＬＫと次段の図示しないクロック制御回路からの出
力制御信号とを受けるＡＮＤ回路３５を含む。
【０１３９】クロック制御回路ＣＮＴａの出力制御信号
はクロックドライバ３７ａを介して多ビット転送回路３
０ａのフリップフロップＦＦａ０−ＦＦａ９のクロック
入力ノードＴに共通に与えられる。クロック制御回路Ｃ
ＮＴｂの出力制御信号は、クロックドライバ３７ｂを介
して多ビット転送回路３０ｂのフリップフロップＦＦｂ
０−ＦＦｂ９のクロック入力ノードＴに与えられる。ク
ロック制御回路ＣＮＴｃの出力制御信号は、クロックド
ライバ３７ｃを介して多ビット転送回路３０ｃのフリッ
プフロップＦＦｃ０−ＦＦｃ９のクロック入力ノードＴ
に共通に与えられる。
はクロックドライバ３７ａを介して多ビット転送回路３
０ａのフリップフロップＦＦａ０−ＦＦａ９のクロック
入力ノードＴに共通に与えられる。クロック制御回路Ｃ
ＮＴｂの出力制御信号は、クロックドライバ３７ｂを介
して多ビット転送回路３０ｂのフリップフロップＦＦｂ
０−ＦＦｂ９のクロック入力ノードＴに与えられる。ク
ロック制御回路ＣＮＴｃの出力制御信号は、クロックド
ライバ３７ｃを介して多ビット転送回路３０ｃのフリッ
プフロップＦＦｃ０−ＦＦｃ９のクロック入力ノードＴ
に共通に与えられる。
【０１４０】クロックドライバ３７ａ−３７ｃを用いて
多ビット転送回路３０ａ−３０ｃを、それぞれ、駆動す
ることにより、クロック制御回路ＣＮＴａ−ＣＮＴｃの
駆動能力が小さい場合においても、クロックドライバ３
７（３７ａ−３７ｃ）を用いて対応の多ビット転送回路
３０（３０ａ−３０ｃ）に含まれるフリップフロップＦ
Ｆ０−ＦＦ９（ＦＦａ０−ＦＦａ９，ＦＦｂ０−ＦＦｂ
９、ＦＦｃ０−ＦＦｃ９）を高速で駆動する。
多ビット転送回路３０ａ−３０ｃを、それぞれ、駆動す
ることにより、クロック制御回路ＣＮＴａ−ＣＮＴｃの
駆動能力が小さい場合においても、クロックドライバ３
７（３７ａ−３７ｃ）を用いて対応の多ビット転送回路
３０（３０ａ−３０ｃ）に含まれるフリップフロップＦ
Ｆ０−ＦＦ９（ＦＦａ０−ＦＦａ９，ＦＦｂ０−ＦＦｂ
９、ＦＦｃ０−ＦＦｃ９）を高速で駆動する。
【０１４１】この図１２に示すクロック制御回路ＣＮＴ
ａ−ＣＮＴｃの構成において、クロック制御回路ＣＮＴ
ａ−ＣＮＴｃの出力制御信号がＨレベルとなると、対応
の多ビット転送回路においてフリップフロップがラッチ
状態となり、先の半サイクルで取込んだデータを出力す
る。一方、クロック制御回路ＣＮＴａ−ＣＮＴｃの出力
制御信号がＬレベルとなると、多ビット転送回路３０ａ
−３０ｃは、与えられた信号を取込む（出力データは変
化しない）。この構成において、次段の多ビット転送回
路におけるフリップフロップがラッチ状態となると、前
段の多ビット転送回路に対するクロック制御回路のＡＮ
Ｄ回路３５が、対応のクロック信号ＣＬＫの状態に応じ
て出力制御信号をＨレベルとし、対応の多ビット転送回
路（３０ａ−３０ｃ）の各フリップフロップが、新たな
データを出力する状態に設定される。したがって、次段
のフリップフロップがラッチ状態となったときに、前段
のフリップフロップが新たなデータを転送するため、レ
ーシングの問題は生じない。
ａ−ＣＮＴｃの構成において、クロック制御回路ＣＮＴ
ａ−ＣＮＴｃの出力制御信号がＨレベルとなると、対応
の多ビット転送回路においてフリップフロップがラッチ
状態となり、先の半サイクルで取込んだデータを出力す
る。一方、クロック制御回路ＣＮＴａ−ＣＮＴｃの出力
制御信号がＬレベルとなると、多ビット転送回路３０ａ
−３０ｃは、与えられた信号を取込む（出力データは変
化しない）。この構成において、次段の多ビット転送回
路におけるフリップフロップがラッチ状態となると、前
段の多ビット転送回路に対するクロック制御回路のＡＮ
Ｄ回路３５が、対応のクロック信号ＣＬＫの状態に応じ
て出力制御信号をＨレベルとし、対応の多ビット転送回
路（３０ａ−３０ｃ）の各フリップフロップが、新たな
データを出力する状態に設定される。したがって、次段
のフリップフロップがラッチ状態となったときに、前段
のフリップフロップが新たなデータを転送するため、レ
ーシングの問題は生じない。
【０１４２】この図１２に示すクロック制御回路ＣＮＴ
ａ−ＣＮＴｃの構成の場合、多ビット転送回路３０ａ−
３０ｃが、同相で信号取込状態およびラッチ状態とな
る。したがって、フィードバック制御信号の転送経路
が、最終段の多ビット転送回路に設けられたクロック制
御回路の出力制御信号が順次このクロック制御回路のフ
ィードバック経路を介して伝達されるため、実効的なク
ロックサイクルが短くなる可能性がある。しかしなが
ら、多ビット転送回路３０ａ−３０ｃがカスケード接続
される構成において、これらの多ビット転送回路の複数
のフリップフロップに対し共通にクロック制御回路を配
置することにより、回路レイアウト面積を低減すること
ができ、また消費電力を低減することができる。
ａ−ＣＮＴｃの構成の場合、多ビット転送回路３０ａ−
３０ｃが、同相で信号取込状態およびラッチ状態とな
る。したがって、フィードバック制御信号の転送経路
が、最終段の多ビット転送回路に設けられたクロック制
御回路の出力制御信号が順次このクロック制御回路のフ
ィードバック経路を介して伝達されるため、実効的なク
ロックサイクルが短くなる可能性がある。しかしなが
ら、多ビット転送回路３０ａ−３０ｃがカスケード接続
される構成において、これらの多ビット転送回路の複数
のフリップフロップに対し共通にクロック制御回路を配
置することにより、回路レイアウト面積を低減すること
ができ、また消費電力を低減することができる。
【０１４３】なお、この図１２に示す同期型データ転送
処理装置の構成において、フリップフロップＦＦａ０−
ＦＦａ９、ＦＦｂ０−ＦＦｂ９、およびＦＦｃ０−ＦＦ
ｃ９は、信号取込状態とラッチ状態とをクロック入力ノ
ードＴに与えられる制御信号に応じて取る構成であれば
よく、図３３に示す２段のラッチ回路の構成に限定され
ない。たとえば、交差結合されるＮＡＮＤゲートまたは
ＮＯＲゲートで構成されるラッチ回路が２段縦続接続さ
れ、制御信号に従って、相補データを転送する構成であ
ってもよい。
処理装置の構成において、フリップフロップＦＦａ０−
ＦＦａ９、ＦＦｂ０−ＦＦｂ９、およびＦＦｃ０−ＦＦ
ｃ９は、信号取込状態とラッチ状態とをクロック入力ノ
ードＴに与えられる制御信号に応じて取る構成であれば
よく、図３３に示す２段のラッチ回路の構成に限定され
ない。たとえば、交差結合されるＮＡＮＤゲートまたは
ＮＯＲゲートで構成されるラッチ回路が２段縦続接続さ
れ、制御信号に従って、相補データを転送する構成であ
ってもよい。
【０１４４】また、データ転送制御のためのクロック信
号を生成するクロック分配回路１０の構成も、先の実施
の形態１において説明したように、クロックツリー方式
の他に、クロックメッシュ方式、およびフィッシュボー
ン方式などの他の分配方式が用いられてもよい。
号を生成するクロック分配回路１０の構成も、先の実施
の形態１において説明したように、クロックツリー方式
の他に、クロックメッシュ方式、およびフィッシュボー
ン方式などの他の分配方式が用いられてもよい。
【０１４５】以上のように、この発明の実施の形態５に
従えば、複数の並列に配置されるフリップフロップで構
成される多ビット転送回路に対し１つのクロック制御回
路を設け、このクロック制御回路においてクロック分配
回路からの対応のクロック信号と次段のクロック制御回
路の出力信号とに従って、次段の多ビット転送回路がラ
ッチ状態となると対応の多ビット転送回路を出力信号を
出力する状態（信号取込状態）としており、レーシング
の発生を少ない回路点数で容易に防止することができ
る。また、クロック制御回路別における制御信号のフィ
ードバック経路の伝搬遅延が生じる場合であっても、ク
ロックサイクルが比較的長い場合および、この多ビット
転送回路の段数が少なく、この制御信号のフィードバッ
ク経路の伝搬遅延が比較的小さい場合においても、高速
で、確実にデータの取込／転送を行なうことができる。
従えば、複数の並列に配置されるフリップフロップで構
成される多ビット転送回路に対し１つのクロック制御回
路を設け、このクロック制御回路においてクロック分配
回路からの対応のクロック信号と次段のクロック制御回
路の出力信号とに従って、次段の多ビット転送回路がラ
ッチ状態となると対応の多ビット転送回路を出力信号を
出力する状態（信号取込状態）としており、レーシング
の発生を少ない回路点数で容易に防止することができ
る。また、クロック制御回路別における制御信号のフィ
ードバック経路の伝搬遅延が生じる場合であっても、ク
ロックサイクルが比較的長い場合および、この多ビット
転送回路の段数が少なく、この制御信号のフィードバッ
ク経路の伝搬遅延が比較的小さい場合においても、高速
で、確実にデータの取込／転送を行なうことができる。
【０１４６】［変更例］図１３は、この発明の実施の形
態５に従う同期型データ転送処理装置の変更例の構成を
概略的に示す図である。図１３においては、多ビット転
送回路に複数の多ビットデータ転送回路４０が縦続接続
される。図１３においては、３段のカスケード接続され
る多ビット転送回路４０ａ−４０ｃを代表的に示す。多
ビット転送回路４０ａは、並列に配置されるフリップフ
ロップＦＦＢａ０−ＦＦＢａｑを含む。多ビット転送回
路４０ｂは、並列に配置されるフリップフロップＦＦＢ
ｂ０−ＦＦＢｂｑを含む。多ビット転送回路４０ｃは、
並列に配置されるフリップフロップＦＦＢｃ０−ＦＦＢ
ｃｑを含む。これらのフリップフロップＦＦＢ（ＦＦＢ
ａ０−ＦＦＢａｑ、ＦＦＢｂ０−ＦＦＢｂｑおよびＦＦ
Ｂｃ０−ＦＦＢｃｑ）は、クロック入力ノードＴに与え
られる信号がＨレベルとなると、入力ノードＤに与えら
れるデータを取込み、一方、出力ノードＱは、ラッチ状
態にある。一方、クロック入力Ｔに与えられる制御信号
がＬレベルとなると、このフリップフロップＦＦＢはラ
ッチ状態となり、かつ出力ノードＱによって前のサイク
ルで取込んだデータが伝達される。したがって、これら
のフリップフロップＦＦＢは、図１２に示すフリップフ
ロップＦＦと、逆相の動作を行なう。
態５に従う同期型データ転送処理装置の変更例の構成を
概略的に示す図である。図１３においては、多ビット転
送回路に複数の多ビットデータ転送回路４０が縦続接続
される。図１３においては、３段のカスケード接続され
る多ビット転送回路４０ａ−４０ｃを代表的に示す。多
ビット転送回路４０ａは、並列に配置されるフリップフ
ロップＦＦＢａ０−ＦＦＢａｑを含む。多ビット転送回
路４０ｂは、並列に配置されるフリップフロップＦＦＢ
ｂ０−ＦＦＢｂｑを含む。多ビット転送回路４０ｃは、
並列に配置されるフリップフロップＦＦＢｃ０−ＦＦＢ
ｃｑを含む。これらのフリップフロップＦＦＢ（ＦＦＢ
ａ０−ＦＦＢａｑ、ＦＦＢｂ０−ＦＦＢｂｑおよびＦＦ
Ｂｃ０−ＦＦＢｃｑ）は、クロック入力ノードＴに与え
られる信号がＨレベルとなると、入力ノードＤに与えら
れるデータを取込み、一方、出力ノードＱは、ラッチ状
態にある。一方、クロック入力Ｔに与えられる制御信号
がＬレベルとなると、このフリップフロップＦＦＢはラ
ッチ状態となり、かつ出力ノードＱによって前のサイク
ルで取込んだデータが伝達される。したがって、これら
のフリップフロップＦＦＢは、図１２に示すフリップフ
ロップＦＦと、逆相の動作を行なう。
【０１４７】この多ビット転送回路４０ａ−４０ｃそれ
ぞれに対応して、クロック制御回路ＣＮＲａ−ＣＮＲｃ
が配置される。これらのクロック制御回路ＣＮＲａ−Ｃ
ＮＲｃの各々は、ＯＲ回路４１で構成される。クロック
制御回路ＣＮＲａ−ＣＮＲｃのそれぞれのＯＲ回路４１
は、クロック分配回路１０からの対応のクロック信号Ｃ
ＬＫと次段のクロック制御回路の出力制御信号とを受け
る。
ぞれに対応して、クロック制御回路ＣＮＲａ−ＣＮＲｃ
が配置される。これらのクロック制御回路ＣＮＲａ−Ｃ
ＮＲｃの各々は、ＯＲ回路４１で構成される。クロック
制御回路ＣＮＲａ−ＣＮＲｃのそれぞれのＯＲ回路４１
は、クロック分配回路１０からの対応のクロック信号Ｃ
ＬＫと次段のクロック制御回路の出力制御信号とを受け
る。
【０１４８】このクロック制御回路ＣＮＲａ−ＣＮＲｃ
の出力する制御信号は、それぞれクロックドライバ３７
ａ−３７ｃを介して、多ビット転送回路４０ａ−４０ｃ
へ伝達される。すなわちクロックドライバ３７ａの出力
信号は、フリップフロップＦＦＢａ０−ＦＦＢａｑのク
ロック入力Ｔへ共通に与えられる。クロックドライバ３
７ｂの出力信号は、フリップフロップＦＦＢｂ０−ＦＦ
Ｂｂｑのクロック入力ノードＴへ共通に与えられる。ク
ロックドライバ３７ｃの出力信号は、フリップフロップ
ＦＦＢｃ０−ＦＦＢｃｑのクロック入力ノードＴへ共通
に与えられる。
の出力する制御信号は、それぞれクロックドライバ３７
ａ−３７ｃを介して、多ビット転送回路４０ａ−４０ｃ
へ伝達される。すなわちクロックドライバ３７ａの出力
信号は、フリップフロップＦＦＢａ０−ＦＦＢａｑのク
ロック入力Ｔへ共通に与えられる。クロックドライバ３
７ｂの出力信号は、フリップフロップＦＦＢｂ０−ＦＦ
Ｂｂｑのクロック入力ノードＴへ共通に与えられる。ク
ロックドライバ３７ｃの出力信号は、フリップフロップ
ＦＦＢｃ０−ＦＦＢｃｑのクロック入力ノードＴへ共通
に与えられる。
【０１４９】図１４は、図１３に示すフリップフロップ
ＦＦＢａ０−ＦＦＢａｑ〜ＦＦＢｃ０−ＦＦＢｃｑの構
成を示す図である。この図１４においては、これらのフ
リップフロップが同一構成を有するため、フリップフロ
ップＦＦＢを代表的に示す。
ＦＦＢａ０−ＦＦＢａｑ〜ＦＦＢｃ０−ＦＦＢｃｑの構
成を示す図である。この図１４においては、これらのフ
リップフロップが同一構成を有するため、フリップフロ
ップＦＦＢを代表的に示す。
【０１５０】図１４においてフリップフロップＦＦＢ
は、クロック入力ノードＴに与えられる信号を受けるイ
ンバータＩＶ３０と、クロック入力ノードＴの信号がＨ
レベルのとき導通し、入力ノードＤの信号を通過させる
トランスファーゲートＴＸ３０と、トランスファーゲー
トＴＸ３０を介して伝達される信号を受けるインバータ
ＩＶ３１と、インバータＩＶ３１の出力信号を受けるイ
ンバータＩＶ３２と、インバータＩＶ３０の出力信号が
Ｈレベルのとき活性化され、活性化時インバータＩＶ３
１の出力信号を反転してインバータＩＶ３０の入力へ伝
達するトライステートインバータバッファＩＶ３３を含
む。このトランスファーゲートＴＸ３０、およびインバ
ータＩＶ３１−ＩＶ３３により、１段のラッチ回路が構
成される。
は、クロック入力ノードＴに与えられる信号を受けるイ
ンバータＩＶ３０と、クロック入力ノードＴの信号がＨ
レベルのとき導通し、入力ノードＤの信号を通過させる
トランスファーゲートＴＸ３０と、トランスファーゲー
トＴＸ３０を介して伝達される信号を受けるインバータ
ＩＶ３１と、インバータＩＶ３１の出力信号を受けるイ
ンバータＩＶ３２と、インバータＩＶ３０の出力信号が
Ｈレベルのとき活性化され、活性化時インバータＩＶ３
１の出力信号を反転してインバータＩＶ３０の入力へ伝
達するトライステートインバータバッファＩＶ３３を含
む。このトランスファーゲートＴＸ３０、およびインバ
ータＩＶ３１−ＩＶ３３により、１段のラッチ回路が構
成される。
【０１５１】フリップフロップＦＦＢは、さらに、イン
バータＩＶ３０の出力信号がＨレベルのとき導通し、導
通時インバータＩＶ３２の出力信号を伝達するトランス
ファーゲートＴＸ３２と、トランスファーゲートＴＸ３
２を介して伝達される信号を受けるインバータＩＶ３４
と、インバータＩＶ３４の出力信号を反転して出力ノー
ドＱに伝達するインバータＩＶ３５と、クロック入力ノ
ードＴに与えられる信号がＨレベルのとき活性化され、
活性化時インバータＩＶ３４の出力信号を反転してイン
バータＩＶ３４の入力に伝達するトライステートインバ
ータバッファＩＶ３６を含む。これらのトランスファー
ゲートＴＸ３２、およびインバータＩＶ３４およびＩＶ
３６により、次段のラッチ回路が構成される。
バータＩＶ３０の出力信号がＨレベルのとき導通し、導
通時インバータＩＶ３２の出力信号を伝達するトランス
ファーゲートＴＸ３２と、トランスファーゲートＴＸ３
２を介して伝達される信号を受けるインバータＩＶ３４
と、インバータＩＶ３４の出力信号を反転して出力ノー
ドＱに伝達するインバータＩＶ３５と、クロック入力ノ
ードＴに与えられる信号がＨレベルのとき活性化され、
活性化時インバータＩＶ３４の出力信号を反転してイン
バータＩＶ３４の入力に伝達するトライステートインバ
ータバッファＩＶ３６を含む。これらのトランスファー
ゲートＴＸ３２、およびインバータＩＶ３４およびＩＶ
３６により、次段のラッチ回路が構成される。
【０１５２】この図１４に示すフリップフロップＦＦＢ
においては、図１５に示すように、クロック入力ノード
Ｔに与えられる信号がＨレベルとなると、トランスファ
ーゲートＴＸ３０が導通し、入力ノードＤに与えられた
データを取込み、内部データＤＮが、この取込んだ信号
に応じて変化する。このときには、トランスファーゲー
トＴＸ３２は、非導通状態であり、出力ノードＱのデー
タは変化しない。
においては、図１５に示すように、クロック入力ノード
Ｔに与えられる信号がＨレベルとなると、トランスファ
ーゲートＴＸ３０が導通し、入力ノードＤに与えられた
データを取込み、内部データＤＮが、この取込んだ信号
に応じて変化する。このときには、トランスファーゲー
トＴＸ３２は、非導通状態であり、出力ノードＱのデー
タは変化しない。
【０１５３】クロック入力ノードＴに与えられる信号が
Ｌレベルに立下がると、トランスファーゲートＴＸが非
導通状態となり、このフリップフロップＦＦＢがラッチ
状態となる。一方、トランスファーゲートＴＸ３２が導
通状態となり、先に取込んだデータを、出力ノードＱに
伝達する。したがって、このフリップフロップＦＦＢに
おいては、クロック入力ノードＴに与えられる信号がＨ
レベル期間のときには、入力ノードＤに与えられる信号
を取込み、一方、このクロック入力ノードＴに与えられ
る信号がＬレベルとなると、ラッチ状態となりかつ取込
んだデータを出力する。
Ｌレベルに立下がると、トランスファーゲートＴＸが非
導通状態となり、このフリップフロップＦＦＢがラッチ
状態となる。一方、トランスファーゲートＴＸ３２が導
通状態となり、先に取込んだデータを、出力ノードＱに
伝達する。したがって、このフリップフロップＦＦＢに
おいては、クロック入力ノードＴに与えられる信号がＨ
レベル期間のときには、入力ノードＤに与えられる信号
を取込み、一方、このクロック入力ノードＴに与えられ
る信号がＬレベルとなると、ラッチ状態となりかつ取込
んだデータを出力する。
【０１５４】したがって、クロック制御回路ＣＮＲａ−
ＣＮＲｃとして、図１３に示すように、ＯＲ回路４１を
用いることにより、次段のクロック制御回路の出力制御
信号がＬレベルとなり、次段の多ビット転送回路のフリ
ップフロップがラッチ状態となったときに、前段の多ビ
ット転送回路のフリップフロップをラッチ状態として新
たなデータを出力する状態とすることにより、レーシン
グが生じるのを防止して確実にデータを転送することが
できる。
ＣＮＲｃとして、図１３に示すように、ＯＲ回路４１を
用いることにより、次段のクロック制御回路の出力制御
信号がＬレベルとなり、次段の多ビット転送回路のフリ
ップフロップがラッチ状態となったときに、前段の多ビ
ット転送回路のフリップフロップをラッチ状態として新
たなデータを出力する状態とすることにより、レーシン
グが生じるのを防止して確実にデータを転送することが
できる。
【０１５５】すなわち、フリップフロップＦＦＢにおい
て、クロック信号ＣＬＫの１サイクル遅れて信号が順次
転送される際にレーシングが生じた場合、フリップフロ
ップにおいて、単に半クロックサイクル遅延されて新た
なデータが転送され、正確なデータ転送を実現すること
ができない。このＯＲ回路を用いて次段フリップフロッ
プがラッチ状態となったのを検出して、対応の多ビット
転送回路のフリップフロップをラッチ出力状態とするこ
とにより、このようなレーシングを回避することができ
る。
て、クロック信号ＣＬＫの１サイクル遅れて信号が順次
転送される際にレーシングが生じた場合、フリップフロ
ップにおいて、単に半クロックサイクル遅延されて新た
なデータが転送され、正確なデータ転送を実現すること
ができない。このＯＲ回路を用いて次段フリップフロッ
プがラッチ状態となったのを検出して、対応の多ビット
転送回路のフリップフロップをラッチ出力状態とするこ
とにより、このようなレーシングを回避することができ
る。
【０１５６】この図１３に示すように、複数のフリップ
フロップに対し、共通に１つのクロック制御回路を配置
することにより、回路レイアウト面積を低減することが
でき、応じて消費電力を低減することができる。
フロップに対し、共通に１つのクロック制御回路を配置
することにより、回路レイアウト面積を低減することが
でき、応じて消費電力を低減することができる。
【０１５７】以上のように、この発明の実施の形態５に
従えば、多ビットデータを転送する多ビット転送回路が
縦続接続され、かつ多ビット転送回路がフリップフロッ
プで構成される場合においても、次段のフリップフロッ
プがラッチ状態となったのを検出して、対応の転送回路
のフリップフロップをラッチ／データ出力状態とするこ
とにより、確実にレーシングを回避することができる。
また、複数のフリップフロップに対し共通にクロック制
御回路を配置することにより回路レイアウト面積および
消費電力を低減することができる。
従えば、多ビットデータを転送する多ビット転送回路が
縦続接続され、かつ多ビット転送回路がフリップフロッ
プで構成される場合においても、次段のフリップフロッ
プがラッチ状態となったのを検出して、対応の転送回路
のフリップフロップをラッチ／データ出力状態とするこ
とにより、確実にレーシングを回避することができる。
また、複数のフリップフロップに対し共通にクロック制
御回路を配置することにより回路レイアウト面積および
消費電力を低減することができる。
【０１５８】なお、この図１３に示す構成においても、
制御信号のフィードバック経路の伝搬遅延が大きくなる
可能性が生じるものの、この多ビット転送回路の段数が
小さく、この伝搬経路の遅延が問題とならない場合にお
いては、この図１３に示す構成は有効である。
制御信号のフィードバック経路の伝搬遅延が大きくなる
可能性が生じるものの、この多ビット転送回路の段数が
小さく、この伝搬経路の遅延が問題とならない場合にお
いては、この図１３に示す構成は有効である。
【０１５９】［実施の形態６］図１６は、この発明の実
施の形態６に従う同期型データ転送処理装置の構成を概
略的に示す図である。図１６において、フリップフロッ
プＦＦｑとフリップフロップＦＦｒの間に論理回路ＬＧ
Ｃが介挿される。フリップフロップＦＦｑの前段にフリ
ップフロップＦＦｐが配置され、フリップフロップＦＦ
ｒの次段にフリップフロップＦＦｓが配置される。これ
らのフリップフロップＦＦｑ−ＦＦｓは、クロック入力
ノードＴの制御信号がＬレベルとなると、信号を取込む
状態に設定されかつ制御信号がＨレベルとなるとラッチ
状態となる。
施の形態６に従う同期型データ転送処理装置の構成を概
略的に示す図である。図１６において、フリップフロッ
プＦＦｑとフリップフロップＦＦｒの間に論理回路ＬＧ
Ｃが介挿される。フリップフロップＦＦｑの前段にフリ
ップフロップＦＦｐが配置され、フリップフロップＦＦ
ｒの次段にフリップフロップＦＦｓが配置される。これ
らのフリップフロップＦＦｑ−ＦＦｓは、クロック入力
ノードＴの制御信号がＬレベルとなると、信号を取込む
状態に設定されかつ制御信号がＨレベルとなるとラッチ
状態となる。
【０１６０】これらのフリップフロップＦＦｑ−ＦＦｓ
に対応して、それぞれＡＮＤゲート３５で構成されるク
ロック制御回路ＣＮＴｐ-ＣＮＴｓが配置される。
に対応して、それぞれＡＮＤゲート３５で構成されるク
ロック制御回路ＣＮＴｐ-ＣＮＴｓが配置される。
【０１６１】論理回路ＬＧＣにおけるゲート伝搬遅延
は、クロックスキューよりも大きい。この場合、論理回
路ＬＧＣの前段に配置されるフリップフロップＦＦｑ
は、次段のフリップフロップＦＦｒの状態にかかわら
ず、クロック分配回路からの対応のクロック信号に同期
して、データを出力することができる。論理回路ＬＧＣ
の出力データがフリップフロップの入力部において有効
状態となったときには、クロックスキューは解消されて
おり、フリップフロップＦＦｒは既にラッチ状態となっ
ている。
は、クロックスキューよりも大きい。この場合、論理回
路ＬＧＣの前段に配置されるフリップフロップＦＦｑ
は、次段のフリップフロップＦＦｒの状態にかかわら
ず、クロック分配回路からの対応のクロック信号に同期
して、データを出力することができる。論理回路ＬＧＣ
の出力データがフリップフロップの入力部において有効
状態となったときには、クロックスキューは解消されて
おり、フリップフロップＦＦｒは既にラッチ状態となっ
ている。
【０１６２】したがって、このフリップフロップＦＦｑ
に対して設けられるクロック制御回路ＣＮＴｑにおい
て、ＡＮＤ回路３５へは、対応のクロック信号ＣＬＫと
電源電圧ＶＤＤレベルに固定された信号とが与えられ
る。このクロック制御回路ＣＮＴｑは、クロック分配回
路からの対応のクロック信号ＣＬＫに従ってフリップフ
ロップＦＦｑの状態を制御する。一方、次段のフリップ
フロップＦＦｒに対して設けられたクロック制御回路Ｃ
ＮＴｒにおいては、ＡＮＤ回路３５の出力する制御信号
は、対応のフリップフロップＦＦｒへ与えられるもの
の、この出力制御信号のフィードバック経路は、オープ
ン状態に設定される。
に対して設けられるクロック制御回路ＣＮＴｑにおい
て、ＡＮＤ回路３５へは、対応のクロック信号ＣＬＫと
電源電圧ＶＤＤレベルに固定された信号とが与えられ
る。このクロック制御回路ＣＮＴｑは、クロック分配回
路からの対応のクロック信号ＣＬＫに従ってフリップフ
ロップＦＦｑの状態を制御する。一方、次段のフリップ
フロップＦＦｒに対して設けられたクロック制御回路Ｃ
ＮＴｒにおいては、ＡＮＤ回路３５の出力する制御信号
は、対応のフリップフロップＦＦｒへ与えられるもの
の、この出力制御信号のフィードバック経路は、オープ
ン状態に設定される。
【０１６３】したがって、フリップフロップの各状態に
応じて前段のフリップフロップの状態を制御する構成に
おいて、論理回路ＬＧＣが介挿されている場合、その制
御信号のフィードバック経路が論理回路が存在する位置
により分断されることになり、制御信号のフィードバッ
ク経路の長さが短くなり、応じて制御信号の伝搬遅延を
短くすることができる。すなわち、論理回路ＬＧＣのゲ
ート遅延がクロックスキューより大きい場合には、前段
のフリップフロップＦＦｑに対して設けられるクロック
制御回路ＣＮＴｑにおいて、次段のフリップフロップＦ
Ｆｒが常にラッチ状態にあると擬制して、対応のクロッ
ク信号ＣＬＫに従ってフリップフロップＦＦｑの動作を
制御することにより、制御信号のフィードバック遅延を
短くすることができ、高速クロックにおいても、十分な
実効的なクロックサイクル時間を各フリップフロップに
対して与えることができ、セットアップ時間およびホー
ルド時間を十分に確保してデータの転送を行なうことが
できる。
応じて前段のフリップフロップの状態を制御する構成に
おいて、論理回路ＬＧＣが介挿されている場合、その制
御信号のフィードバック経路が論理回路が存在する位置
により分断されることになり、制御信号のフィードバッ
ク経路の長さが短くなり、応じて制御信号の伝搬遅延を
短くすることができる。すなわち、論理回路ＬＧＣのゲ
ート遅延がクロックスキューより大きい場合には、前段
のフリップフロップＦＦｑに対して設けられるクロック
制御回路ＣＮＴｑにおいて、次段のフリップフロップＦ
Ｆｒが常にラッチ状態にあると擬制して、対応のクロッ
ク信号ＣＬＫに従ってフリップフロップＦＦｑの動作を
制御することにより、制御信号のフィードバック遅延を
短くすることができ、高速クロックにおいても、十分な
実効的なクロックサイクル時間を各フリップフロップに
対して与えることができ、セットアップ時間およびホー
ルド時間を十分に確保してデータの転送を行なうことが
できる。
【０１６４】クロック制御回路ＣＮＴｑの前段に配置さ
れるクロック制御回路ＣＮＴｐにおいては、クロック分
配回路からの対応のクロック信号ＣＬＫと、クロック制
御回路ＣＬＴｑの出力する制御信号とをそのＡＮＤ回路
３５が受けて、対応のフリップフロップＦＦｐの動作を
制御する。
れるクロック制御回路ＣＮＴｐにおいては、クロック分
配回路からの対応のクロック信号ＣＬＫと、クロック制
御回路ＣＬＴｑの出力する制御信号とをそのＡＮＤ回路
３５が受けて、対応のフリップフロップＦＦｐの動作を
制御する。
【０１６５】一方、フリップフロップＦＦｓにおいて
は、最終段のフリップフロップであるか、次段に、遅延
時間がクロックスキューよりも長い論理回路が配置され
ている場合には、この次段のフリップフロップの状態を
考慮する必要がなく、同様、この（最終段の）フリップ
フロップＦＦｓに対して配置されるクロック制御回路Ｃ
ＮＴｓにおいては、ＡＮＤゲート３５に対しクロック分
配回路からの対応のクロック信号ＣＬＫと電源電圧ＶＤ
Ｄとが与えられる。したがって、（最終段の）フリップ
フロップＦＦｓは、クロック分配回路からの対応のクロ
ック信号ＣＬＫに従ってデータを出力することができ、
クロックスキューを考慮する必要がなく、早いタイミン
グで確定データを出力することができる。
は、最終段のフリップフロップであるか、次段に、遅延
時間がクロックスキューよりも長い論理回路が配置され
ている場合には、この次段のフリップフロップの状態を
考慮する必要がなく、同様、この（最終段の）フリップ
フロップＦＦｓに対して配置されるクロック制御回路Ｃ
ＮＴｓにおいては、ＡＮＤゲート３５に対しクロック分
配回路からの対応のクロック信号ＣＬＫと電源電圧ＶＤ
Ｄとが与えられる。したがって、（最終段の）フリップ
フロップＦＦｓは、クロック分配回路からの対応のクロ
ック信号ＣＬＫに従ってデータを出力することができ、
クロックスキューを考慮する必要がなく、早いタイミン
グで確定データを出力することができる。
【０１６６】論理回路ＬＣの次段のフリップフロップＦ
Ｆｒに対して配置されるクロック制御回路ＣＮＴｒは、
次段のクロック制御回路ＣＮＴｓの出力する制御信号と
クロック分配回路からの対応のクロック信号ＣＬＫとに
従ってフリップフロップＦＦｒの動作を制御する。
Ｆｒに対して配置されるクロック制御回路ＣＮＴｒは、
次段のクロック制御回路ＣＮＴｓの出力する制御信号と
クロック分配回路からの対応のクロック信号ＣＬＫとに
従ってフリップフロップＦＦｒの動作を制御する。
【０１６７】［変更例］図１７は、この発明の実施の形
態６の変更例を概略的に示す図である。この図１７にお
いては、フリップフロップとして、クロック入力ノード
Ｔに与えられる制御信号がＨレベルのときに信号取込状
態となり、クロック入力ノードＴに与えられる制御信号
がＬレベルとなると新たなデータを出力ノードＱに出力
しかつラッチ状態となるフリップフロップＦＦＢｐ−Ｆ
ＦＢｓが用いられる。
態６の変更例を概略的に示す図である。この図１７にお
いては、フリップフロップとして、クロック入力ノード
Ｔに与えられる制御信号がＨレベルのときに信号取込状
態となり、クロック入力ノードＴに与えられる制御信号
がＬレベルとなると新たなデータを出力ノードＱに出力
しかつラッチ状態となるフリップフロップＦＦＢｐ−Ｆ
ＦＢｓが用いられる。
【０１６８】これらのフリップフロップＦＦＢｐ-ＦＦ
Ｂｓに対応して、それぞれＯＲ回路４１で構成されるク
ロック制御回路ＣＮＲｐ-ＣＮＲｓが配置される。
Ｂｓに対応して、それぞれＯＲ回路４１で構成されるク
ロック制御回路ＣＮＲｐ-ＣＮＲｓが配置される。
【０１６９】フリップフロップＦＦＢｑとフリップフロ
ップＦＦＢｒの間に、論理回路ＬＧＣが配置される。こ
の論理回路ＬＧＣは、図１６に示す構成と同様、そのゲ
ート遅延は、クロックスキューよりも大きい。したがっ
て、この場合、先の図１６に示す構成と同様、論理回路
ＬＧＣの前段に配置されるフリップフロップＦＦＢｑ
は、次段のフリップフロップＦＦＢｒの状態にかかわら
ず、クロック分配回路から伝達される対応のクロック信
号ＣＬＫに従ってフリップフロップＦＦＢｑを制御す
る。したがって、フリップフロップＦＦＢｑに対して配
置されるクロック制御回路ＣＮＲｑにおいて、ＯＲ回路
４１は、対応のクロック信号ＣＬＫと接地電圧レベルに
固定された信号とを受ける。この接地電圧レベルにフィ
ードバック制御信号が設定されることにより、次段のフ
リップフロップＦＦＢｒは既にラッチ状態にあることが
示される。
ップＦＦＢｒの間に、論理回路ＬＧＣが配置される。こ
の論理回路ＬＧＣは、図１６に示す構成と同様、そのゲ
ート遅延は、クロックスキューよりも大きい。したがっ
て、この場合、先の図１６に示す構成と同様、論理回路
ＬＧＣの前段に配置されるフリップフロップＦＦＢｑ
は、次段のフリップフロップＦＦＢｒの状態にかかわら
ず、クロック分配回路から伝達される対応のクロック信
号ＣＬＫに従ってフリップフロップＦＦＢｑを制御す
る。したがって、フリップフロップＦＦＢｑに対して配
置されるクロック制御回路ＣＮＲｑにおいて、ＯＲ回路
４１は、対応のクロック信号ＣＬＫと接地電圧レベルに
固定された信号とを受ける。この接地電圧レベルにフィ
ードバック制御信号が設定されることにより、次段のフ
リップフロップＦＦＢｒは既にラッチ状態にあることが
示される。
【０１７０】この論理回路ＬＧＣの次段に配置されるフ
リップフロップＦＦＢｒに対して配置される制御回路Ｃ
ＮＲｒにおいては、ＯＲ回路４１が、クロック分配回路
からの対応のクロック信号ＣＬＫと次段のクロック制御
回路ＣＮＲｓの出力制御信号とを受ける。
リップフロップＦＦＢｒに対して配置される制御回路Ｃ
ＮＲｒにおいては、ＯＲ回路４１が、クロック分配回路
からの対応のクロック信号ＣＬＫと次段のクロック制御
回路ＣＮＲｓの出力制御信号とを受ける。
【０１７１】このフリップフロップＦＦＢｓが最終段の
場合、このフリップフロップＦＦＢｓに対して設けられ
るクロック制御回路ＣＮＲｓにおいて、ＯＲ回路４１
が、クロック分配回路からの対応のクロック信号ＣＬＫ
と接地電圧に固定された信号とを受ける。したがって、
最終段のフリップフロップＦＦＢｓは、クロック分配回
路からの対応のクロック信号ＣＬＫに従って信号取込状
態およびラッチ／出力状態となる。
場合、このフリップフロップＦＦＢｓに対して設けられ
るクロック制御回路ＣＮＲｓにおいて、ＯＲ回路４１
が、クロック分配回路からの対応のクロック信号ＣＬＫ
と接地電圧に固定された信号とを受ける。したがって、
最終段のフリップフロップＦＦＢｓは、クロック分配回
路からの対応のクロック信号ＣＬＫに従って信号取込状
態およびラッチ／出力状態となる。
【０１７２】一方、フリップフロップＦＦＢｐに対して
配置されるクロック制御回路ＣＮＲｐにおいては、フリ
ップフロップＦＦＢｑにおけるレーシングを防止するた
め、ＯＲ回路４１は、クロック分配回路が対応のクロッ
ク信号ＣＬＫとクロック制御回路ＣＮＲｑの出力する制
御信号とを受ける。
配置されるクロック制御回路ＣＮＲｐにおいては、フリ
ップフロップＦＦＢｑにおけるレーシングを防止するた
め、ＯＲ回路４１は、クロック分配回路が対応のクロッ
ク信号ＣＬＫとクロック制御回路ＣＮＲｑの出力する制
御信号とを受ける。
【０１７３】この論理回路ＬＧＣの有するゲート遅延が
クロックスキューよりも大きい場合、前段のフリップフ
ロップＦＦＢｑを、クロック分配回路からの対応のクロ
ック信号ＣＬＫに同期して動作させることにより、図１
６に示す構成と同様、早いタイミングで論理回路ＬＧＣ
へ有効データを伝達することができ、論理回路ＬＧＣに
おける処理時間を十分長くすることができる。また、ク
ロック制御回路ＣＮＲｒの出力制御信号のフィードバッ
ク経路は開放状態（オープン状態）にされているため、
このクロック制御回路列において、出力制御信号のフィ
ードバック経路が、このクロック制御回路ＣＮＲｒにお
いて分断され、新たなフィードバック経路が形成され
る。したがって、この制御信号のフィードバック経路の
伝搬遅延を小さくすることができ、各フリップフロップ
における実効的なクロックサイクルが短くなるのを防止
することができ、高速クロックにおいても確実に、ホー
ルド／セットアップ時間を保持して、データを転送する
ことができる。
クロックスキューよりも大きい場合、前段のフリップフ
ロップＦＦＢｑを、クロック分配回路からの対応のクロ
ック信号ＣＬＫに同期して動作させることにより、図１
６に示す構成と同様、早いタイミングで論理回路ＬＧＣ
へ有効データを伝達することができ、論理回路ＬＧＣに
おける処理時間を十分長くすることができる。また、ク
ロック制御回路ＣＮＲｒの出力制御信号のフィードバッ
ク経路は開放状態（オープン状態）にされているため、
このクロック制御回路列において、出力制御信号のフィ
ードバック経路が、このクロック制御回路ＣＮＲｒにお
いて分断され、新たなフィードバック経路が形成され
る。したがって、この制御信号のフィードバック経路の
伝搬遅延を小さくすることができ、各フリップフロップ
における実効的なクロックサイクルが短くなるのを防止
することができ、高速クロックにおいても確実に、ホー
ルド／セットアップ時間を保持して、データを転送する
ことができる。
【０１７４】以上のように、この発明の実施の形態６に
従えば、ゲート遅延がクロックスキューよりも大きな論
理回路が存在する場合には、この論理回路の前段のフリ
ップフロップを対応のクロック信号に同期して動作させ
ることにより、早いタイミングで、有効データを論理回
路へ与えて、論理回路の処理時間を十分に確保すること
ができる。また、回路の次段に配置されたフリップフロ
ップに対して設けられたクロック制御回路が生成する出
力制御信号のフィードバック経路が開放状態とされるた
め、クロック制御回路の制御信号のフィードバック経路
の伝搬経路長を短くすることができ、応じてフリップフ
ロップがラッチ状態にある期間を十分長くとることがで
き、確実に、データを次段のフリップフロップに伝達す
ることができる。すなわち、図３６に示すＡＮ回路ＡＧ
０の出力がＨレベルとなる期間を十分に長くすることが
でき、次段のフリップフロップへ確実にデータを転送す
ることができる。
従えば、ゲート遅延がクロックスキューよりも大きな論
理回路が存在する場合には、この論理回路の前段のフリ
ップフロップを対応のクロック信号に同期して動作させ
ることにより、早いタイミングで、有効データを論理回
路へ与えて、論理回路の処理時間を十分に確保すること
ができる。また、回路の次段に配置されたフリップフロ
ップに対して設けられたクロック制御回路が生成する出
力制御信号のフィードバック経路が開放状態とされるた
め、クロック制御回路の制御信号のフィードバック経路
の伝搬経路長を短くすることができ、応じてフリップフ
ロップがラッチ状態にある期間を十分長くとることがで
き、確実に、データを次段のフリップフロップに伝達す
ることができる。すなわち、図３６に示すＡＮ回路ＡＧ
０の出力がＨレベルとなる期間を十分に長くすることが
でき、次段のフリップフロップへ確実にデータを転送す
ることができる。
【０１７５】また、クロック制御回路の構成は、すべて
同じであり、単に論理回路の介挿位置に応じてフィード
バック制御信号の論理レベルが固定されるだけであり、
その制御信号の電圧レベルの固定は、たとえばマスク配
線で行なうことにより、用途に応じて、クロック制御回
路の出力する制御信号のタイミング調整を容易に行なう
ことができる。
同じであり、単に論理回路の介挿位置に応じてフィード
バック制御信号の論理レベルが固定されるだけであり、
その制御信号の電圧レベルの固定は、たとえばマスク配
線で行なうことにより、用途に応じて、クロック制御回
路の出力する制御信号のタイミング調整を容易に行なう
ことができる。
【０１７６】［実施の形態７］図１８は、この発明の実
施の形態７に従う同期型データ転送処理装置の構成を概
略的に示す図である。この図１８に示す同期型データ転
送処理装置において、フリップフロップＦＦｑおよびＦ
Ｆｒの間に、論理回路ＬＧＣが配置される。この論理回
路ＬＧＣのゲート遅延は、クロックスキューよりも大き
い。したがって、このフリップフロップＦＦｑは、次段
のフリップフロップＦＦｒの状態にかかわらず、有効デ
ータをクロック信号に同期してクロックスキューを考慮
することなく伝達することができる。このため、フリッ
プフロップＦＦｑに対しては、クロック分配回路からの
対応のクロック信号ＣＬＫｑが制御信号として与えられ
る。
施の形態７に従う同期型データ転送処理装置の構成を概
略的に示す図である。この図１８に示す同期型データ転
送処理装置において、フリップフロップＦＦｑおよびＦ
Ｆｒの間に、論理回路ＬＧＣが配置される。この論理回
路ＬＧＣのゲート遅延は、クロックスキューよりも大き
い。したがって、このフリップフロップＦＦｑは、次段
のフリップフロップＦＦｒの状態にかかわらず、有効デ
ータをクロック信号に同期してクロックスキューを考慮
することなく伝達することができる。このため、フリッ
プフロップＦＦｑに対しては、クロック分配回路からの
対応のクロック信号ＣＬＫｑが制御信号として与えられ
る。
【０１７７】フリップフロップＦＦｓが最終段のフリッ
プフロップの場合、次段にはフリップフロップが設けら
れていないため、レーシングの問題を考慮する必要がな
い。したがって、クロック分配回路からの対応のクロッ
ク信号ＣＬＫｓがクロック入力ノードＴに制御信号とし
て与えられる。なお、このフリップフロップＦＦｓの次
段にゲート遅延の大きな論理回路が配置されていてもよ
い。
プフロップの場合、次段にはフリップフロップが設けら
れていないため、レーシングの問題を考慮する必要がな
い。したがって、クロック分配回路からの対応のクロッ
ク信号ＣＬＫｓがクロック入力ノードＴに制御信号とし
て与えられる。なお、このフリップフロップＦＦｓの次
段にゲート遅延の大きな論理回路が配置されていてもよ
い。
【０１７８】フリップフロップＦＦｑの前段に配置され
るフリップフロップＦＦｐに対するクロック制御回路Ｃ
ＮＴｐは、フリップフロップＦＦｑに対するクロック信
号ＣＬＫｑとクロック分配回路からの対応のクロック信
号ＣＬＫｐをＡＮＤ回路３５が受ける。フリップフロッ
プＦＦｐは、したがって、フリップフロップＦＦｑがラ
ッチ状態となった後に、有効データを出力する。
るフリップフロップＦＦｐに対するクロック制御回路Ｃ
ＮＴｐは、フリップフロップＦＦｑに対するクロック信
号ＣＬＫｑとクロック分配回路からの対応のクロック信
号ＣＬＫｐをＡＮＤ回路３５が受ける。フリップフロッ
プＦＦｐは、したがって、フリップフロップＦＦｑがラ
ッチ状態となった後に、有効データを出力する。
【０１７９】論理回路ＬＧＣの次段のフリップフロップ
ＦＦｒに対して配置されるクロック制御回路ＣＮＴｒに
おいても、そのＡＮＤ回路３５は、クロック分配回路か
らの対応のクロック信号ＣＬＫｒと次段のフリップフロ
ップＦＦｓに対するクロック信号ＣＬＫｓを受ける。し
たがって、フリップフロップＦＦｒに対するクロック制
御回路ＣＮＴｒは、次段のフリップフロップＦＦｓがラ
ッチ状態となった後に有効データを出力する。このクロ
ック制御回路ＣＮＴｒの出力する制御信号のフィードバ
ック経路はオープン状態とされる。
ＦＦｒに対して配置されるクロック制御回路ＣＮＴｒに
おいても、そのＡＮＤ回路３５は、クロック分配回路か
らの対応のクロック信号ＣＬＫｒと次段のフリップフロ
ップＦＦｓに対するクロック信号ＣＬＫｓを受ける。し
たがって、フリップフロップＦＦｒに対するクロック制
御回路ＣＮＴｒは、次段のフリップフロップＦＦｓがラ
ッチ状態となった後に有効データを出力する。このクロ
ック制御回路ＣＮＴｒの出力する制御信号のフィードバ
ック経路はオープン状態とされる。
【０１８０】この図１８に示す構成の場合、先の実施の
形態６と同様、制御信号のフィードバック経路が分断さ
れるため、フィードバック制御信号の伝搬遅延時間を短
くすることができる。したがって、図１９に示すよう
に、対応のクロック信号ＣＬＫがＨレベルに立上がって
から、クロック入力ノードＴの制御信号がＨレベルに立
上がるまでの制御信号のフィードバック遅延に起因する
遅延時間ｔ１０を短くすることができ、対応のフリップ
フロップにクロック入力ノードＴの制御信号がＨレベル
となる時間を十分長くすることができ、確実に、フリッ
プフロップから次段のフリップフロップに対するデータ
を転送することができる。
形態６と同様、制御信号のフィードバック経路が分断さ
れるため、フィードバック制御信号の伝搬遅延時間を短
くすることができる。したがって、図１９に示すよう
に、対応のクロック信号ＣＬＫがＨレベルに立上がって
から、クロック入力ノードＴの制御信号がＨレベルに立
上がるまでの制御信号のフィードバック遅延に起因する
遅延時間ｔ１０を短くすることができ、対応のフリップ
フロップにクロック入力ノードＴの制御信号がＨレベル
となる時間を十分長くすることができ、確実に、フリッ
プフロップから次段のフリップフロップに対するデータ
を転送することができる。
【０１８１】また、この図１８に示す構成において、次
段のフリップフロップの状態を考慮する必要がないフリ
ップフロップＦＦｑおよびＦＦｓに対しては、クロック
分配回路からのクロック信号（ＣＬＫｑおよびＣＬＫ
ｓ）を与えているだけであり、クロック制御回路の構成
要素数を低減することができる。
段のフリップフロップの状態を考慮する必要がないフリ
ップフロップＦＦｑおよびＦＦｓに対しては、クロック
分配回路からのクロック信号（ＣＬＫｑおよびＣＬＫ
ｓ）を与えているだけであり、クロック制御回路の構成
要素数を低減することができる。
【０１８２】［変更例］図２０は、この発明の実施の形
態７の変更例の構成を概略的に示す図である。図２０に
おいては、フリップフロップとして、クロック入力ノー
ドＴに与えられる制御信号がＨレベルのときに信号取込
状態となり、クロック入力ノードＴに与えられる制御信
号がＬレベルとなるとラッチ状態となるフリップフロッ
プＦＦＢｐ−ＦＦＢｓが用いられる。フリップフロップ
ＦＦＢｑとフリップフロップＦＦＢｒの間に、論理回路
ＬＧＣが配置される。
態７の変更例の構成を概略的に示す図である。図２０に
おいては、フリップフロップとして、クロック入力ノー
ドＴに与えられる制御信号がＨレベルのときに信号取込
状態となり、クロック入力ノードＴに与えられる制御信
号がＬレベルとなるとラッチ状態となるフリップフロッ
プＦＦＢｐ−ＦＦＢｓが用いられる。フリップフロップ
ＦＦＢｑとフリップフロップＦＦＢｒの間に、論理回路
ＬＧＣが配置される。
【０１８３】この論理回路ＬＧＣは、図１８に示す構成
と同様、そのゲート伝搬遅延が、クロックスキューより
も大きい。したがって、この論理回路ＬＧＣの前段に配
置されるフリップフロップＦＦＢｑのクロック入力ノー
ドＴに対しては、クロック分配回路からの対応のクロッ
ク信号ＣＬＫｑが直接与えられる。このフリップフロッ
プＦＦＢｑの前段に配置されるフリップフロップＦＦＢ
ｐに対して配置されるクロック制御回路ＣＮＲｐに対し
ては、クロック分配回路からのクロック信号ＣＬＫｐお
よびＣＬＫｑが与えられる。したがって、このクロック
制御回路ＣＮＲｐにおけるＮＯＲゲート４１は、次段の
フリップフロップＦＦＢｑがラッチ状態となったのを条
件として取込んだ信号を出力する。
と同様、そのゲート伝搬遅延が、クロックスキューより
も大きい。したがって、この論理回路ＬＧＣの前段に配
置されるフリップフロップＦＦＢｑのクロック入力ノー
ドＴに対しては、クロック分配回路からの対応のクロッ
ク信号ＣＬＫｑが直接与えられる。このフリップフロッ
プＦＦＢｑの前段に配置されるフリップフロップＦＦＢ
ｐに対して配置されるクロック制御回路ＣＮＲｐに対し
ては、クロック分配回路からのクロック信号ＣＬＫｐお
よびＣＬＫｑが与えられる。したがって、このクロック
制御回路ＣＮＲｐにおけるＮＯＲゲート４１は、次段の
フリップフロップＦＦＢｑがラッチ状態となったのを条
件として取込んだ信号を出力する。
【０１８４】次段のフリップフロップの状態を考慮する
必要のない例えば最終段のフリップフロップＦＦＢｓに
対しては、クロック分配回路からの対応のクロック信号
ＣＬＫｓが直接与えられる。論理回路ＬＧＣの次段のフ
リップフロップＦＦＢｒに対して設けられたクロック制
御回路ＣＮＲｒは、クロック分配回路からの対応のクロ
ック信号ＣＬＫｒと次段のフリップフロップＦＦＢｓに
対するクロック信号ＣＬＫｓに従ってフリップフロップ
ＦＦＢｒの状態を制御する。すなわち、このクロック制
御回路ＣＮＲｒにおいて、ＯＲゲート４１は、クロック
信号ＣＬＫｒおよびＣＬＫｓを受ける。クロック制御回
路ＣＮＲｒにおいては、その出力制御信号を前段のフリ
ップフロップへフィードバックする必要はないため、そ
のフィードバック経路はオープン状態とされる。
必要のない例えば最終段のフリップフロップＦＦＢｓに
対しては、クロック分配回路からの対応のクロック信号
ＣＬＫｓが直接与えられる。論理回路ＬＧＣの次段のフ
リップフロップＦＦＢｒに対して設けられたクロック制
御回路ＣＮＲｒは、クロック分配回路からの対応のクロ
ック信号ＣＬＫｒと次段のフリップフロップＦＦＢｓに
対するクロック信号ＣＬＫｓに従ってフリップフロップ
ＦＦＢｒの状態を制御する。すなわち、このクロック制
御回路ＣＮＲｒにおいて、ＯＲゲート４１は、クロック
信号ＣＬＫｒおよびＣＬＫｓを受ける。クロック制御回
路ＣＮＲｒにおいては、その出力制御信号を前段のフリ
ップフロップへフィードバックする必要はないため、そ
のフィードバック経路はオープン状態とされる。
【０１８５】したがって、この図２０に示す構成におい
ても、制御信号のフィードバック経路が論理回路ＬＧＣ
の介挿位置で分断される。したがって、クロック制御回
路においてフィードバック経路を介して伝達される制御
信号の遅延時間が短くなり（フィードバック経路の長さ
は短くなるため）、先の図１８に示す構成と同様、フリ
ップフロップそれぞれにおいて、制御信号がＬレベルと
なる期間を十分に長くすることができ、対応のフリップ
フロップにおいてラッチ状態となる期間を十分に長くす
ることができ、次段のフリップフロップに対し正確に、
取込んだデータを転送することができる。
ても、制御信号のフィードバック経路が論理回路ＬＧＣ
の介挿位置で分断される。したがって、クロック制御回
路においてフィードバック経路を介して伝達される制御
信号の遅延時間が短くなり（フィードバック経路の長さ
は短くなるため）、先の図１８に示す構成と同様、フリ
ップフロップそれぞれにおいて、制御信号がＬレベルと
なる期間を十分に長くすることができ、対応のフリップ
フロップにおいてラッチ状態となる期間を十分に長くす
ることができ、次段のフリップフロップに対し正確に、
取込んだデータを転送することができる。
【０１８６】なお、この図１８および図２０において、
フリップフロップＦＦｓおよびＦＦＢｓを、最終段のフ
リップフロップとして説明している。しかしながら、こ
のフリップフロップＦＦｓおよびＦＦＢｓは、次段にク
ロックスキューよりもゲート遅延の大きな論理回路が配
置されていてもよい。
フリップフロップＦＦｓおよびＦＦＢｓを、最終段のフ
リップフロップとして説明している。しかしながら、こ
のフリップフロップＦＦｓおよびＦＦＢｓは、次段にク
ロックスキューよりもゲート遅延の大きな論理回路が配
置されていてもよい。
【０１８７】以上のように、この発明の実施の形態７に
従えば、ゲート遅延がクロックスキューよりも大きな論
理回路が配置されているかまたは、最終段のフリップフ
ロップであり、クロックスキューを考慮する必要がない
場合には、フリップフロップに対しクロック分配回路か
らのクロック信号を直接与えており、クロック制御回路
の構成要素数を低減でき、レイアウト面積を低減でき、
また消費電力を低減することができる。また、フリップ
フロップ構成においても、出力制御信号のフィードバッ
ク経路が分割されるため、出力制御信号のフィードバッ
ク遅延時間を短くすることができ、確実に、データを転
送することができ、またフリップフロップの誤動作を防
止することができる。また、論理回路前段のフリップフ
ロップおよび最終段のフリップフロップに対しては、ク
ロック分配回路からのクロック信号を直接与えており、
クロック制御回路の構成要素数を低減でき、レイアウト
面積および消費電力を低減することができる。
従えば、ゲート遅延がクロックスキューよりも大きな論
理回路が配置されているかまたは、最終段のフリップフ
ロップであり、クロックスキューを考慮する必要がない
場合には、フリップフロップに対しクロック分配回路か
らのクロック信号を直接与えており、クロック制御回路
の構成要素数を低減でき、レイアウト面積を低減でき、
また消費電力を低減することができる。また、フリップ
フロップ構成においても、出力制御信号のフィードバッ
ク経路が分割されるため、出力制御信号のフィードバッ
ク遅延時間を短くすることができ、確実に、データを転
送することができ、またフリップフロップの誤動作を防
止することができる。また、論理回路前段のフリップフ
ロップおよび最終段のフリップフロップに対しては、ク
ロック分配回路からのクロック信号を直接与えており、
クロック制御回路の構成要素数を低減でき、レイアウト
面積および消費電力を低減することができる。
【０１８８】［実施の形態８］図２１はこの発明の実施
の形態８に従う同期型データ転送出力装置の構成を概略
的に示す図である。図２１においては、２つの機能ブロ
ックＢＫＡおよびＢＫＢが配置される。機能ブロックＢ
ＫＡにおいては、マスタクロック信号ＭＣＬＫＡに従っ
て内部クロック信号を生成するクロック分配回路１０ａ
が配置される。また、機能ブロックＢＫＢにおいても、
マスタクロック信号ＭＣＬＫＢに従って内部クロック信
号を生成するクロック分配回路１０ｂが配置される。
の形態８に従う同期型データ転送出力装置の構成を概略
的に示す図である。図２１においては、２つの機能ブロ
ックＢＫＡおよびＢＫＢが配置される。機能ブロックＢ
ＫＡにおいては、マスタクロック信号ＭＣＬＫＡに従っ
て内部クロック信号を生成するクロック分配回路１０ａ
が配置される。また、機能ブロックＢＫＢにおいても、
マスタクロック信号ＭＣＬＫＢに従って内部クロック信
号を生成するクロック分配回路１０ｂが配置される。
【０１８９】この機能ブロックＢＫＡにおいては、この
データ出力段において、フリップフロップＦＦ１０およ
びＦＦ１１が縦続接続される。これらのフリップフロッ
プＦＦ１０およびＦＦ１１に対して、クロック制御回路
ＣＮＴ１０およびＣＮＴ１１が配置される。これらのク
ロック制御回路ＣＮＴ１０およびＣＮＴ１１は、それぞ
れ対応のクロック分配回路１０ａからの内部クロック信
号ＣＬＫ１０およびＣＬＫ１１を受けかつ次段のクロッ
ク制御回路の出力する制御信号を受ける。
データ出力段において、フリップフロップＦＦ１０およ
びＦＦ１１が縦続接続される。これらのフリップフロッ
プＦＦ１０およびＦＦ１１に対して、クロック制御回路
ＣＮＴ１０およびＣＮＴ１１が配置される。これらのク
ロック制御回路ＣＮＴ１０およびＣＮＴ１１は、それぞ
れ対応のクロック分配回路１０ａからの内部クロック信
号ＣＬＫ１０およびＣＬＫ１１を受けかつ次段のクロッ
ク制御回路の出力する制御信号を受ける。
【０１９０】機能ブロックＢＫＢにおいても、その入力
段において２段のフリップフロップＦＦ２０およびＦＦ
２１が縦続接続される。これらのフリップフロップＦＦ
２０およびＦＦ２１に対し、クロック制御回路ＣＮＴ２
０およびＣＮＴ２１が配置される。クロック制御回路Ｃ
ＮＴ２０は、対応のクロック分配回路１０ｂからの対応
のクロック信号ＣＬＫ２０と、次段のクロック制御回路
ＣＮＴ２１の出力する制御信号とを受ける。クロック制
御回路ＣＮＴ２１は、クロック分配回路１０ｂからのク
ロック信号ＣＬＫ２１と、図示しない次段のクロック制
御回路の出力する制御信号とを受ける。
段において２段のフリップフロップＦＦ２０およびＦＦ
２１が縦続接続される。これらのフリップフロップＦＦ
２０およびＦＦ２１に対し、クロック制御回路ＣＮＴ２
０およびＣＮＴ２１が配置される。クロック制御回路Ｃ
ＮＴ２０は、対応のクロック分配回路１０ｂからの対応
のクロック信号ＣＬＫ２０と、次段のクロック制御回路
ＣＮＴ２１の出力する制御信号とを受ける。クロック制
御回路ＣＮＴ２１は、クロック分配回路１０ｂからのク
ロック信号ＣＬＫ２１と、図示しない次段のクロック制
御回路の出力する制御信号とを受ける。
【０１９１】フリップフロップＦＦ１０、ＦＦ１１、Ｆ
Ｆ２０およびＦＦ２１は、クロック入力ノードＴに与え
られる制御信号がＨレベルとなるとラッチ状態となるた
め、これらのクロック制御回路ＣＮＴ１０、ＣＮＴ１
１，ＣＮＴ２０およびＣＮＴ２１は、それぞれ、ＡＮＤ
回路３５で構成される。
Ｆ２０およびＦＦ２１は、クロック入力ノードＴに与え
られる制御信号がＨレベルとなるとラッチ状態となるた
め、これらのクロック制御回路ＣＮＴ１０、ＣＮＴ１
１，ＣＮＴ２０およびＣＮＴ２１は、それぞれ、ＡＮＤ
回路３５で構成される。
【０１９２】たとえば、セルベースの半導体集積回路装
置の場合、内部構成がライブラリ化されたマクロセルが
利用される。このようなマクロセルにおいてクロック分
配回路が内蔵されている場合、別々の経路により各マク
ロセル内においてクロック分配回路により内部クロック
信号が生成される。したがって図２１に示すように、機
能ブロックＢＫＡおよびＢＫＢにおいて、それぞれクロ
ック分配回路１０ａおよび１０ｂにより内部クロック信
号が生成される場合、これらのクロック分配回路１０ａ
が生成する内部クロック信号間のスキューは小さく、ま
たクロック分配回路１０ｂが生成する内部クロック信号
間のスキューは小さくすることができる。しかしなが
ら、これらのクロック分配回路１０ａおよび１０ｂは、
それぞれ別々の経路で互いに独立に、内部クロック信号
を生成しており、クロック分配回路１０ａおよび１０ｂ
の間に、クロック信号伝搬遅延を補償するための配置の
対称性は存在しない。したがって、クロック分配回路１
０ａおよび１０ｂが生成する内部クロック信号間のスキ
ューは大きくなる。
置の場合、内部構成がライブラリ化されたマクロセルが
利用される。このようなマクロセルにおいてクロック分
配回路が内蔵されている場合、別々の経路により各マク
ロセル内においてクロック分配回路により内部クロック
信号が生成される。したがって図２１に示すように、機
能ブロックＢＫＡおよびＢＫＢにおいて、それぞれクロ
ック分配回路１０ａおよび１０ｂにより内部クロック信
号が生成される場合、これらのクロック分配回路１０ａ
が生成する内部クロック信号間のスキューは小さく、ま
たクロック分配回路１０ｂが生成する内部クロック信号
間のスキューは小さくすることができる。しかしなが
ら、これらのクロック分配回路１０ａおよび１０ｂは、
それぞれ別々の経路で互いに独立に、内部クロック信号
を生成しており、クロック分配回路１０ａおよび１０ｂ
の間に、クロック信号伝搬遅延を補償するための配置の
対称性は存在しない。したがって、クロック分配回路１
０ａおよび１０ｂが生成する内部クロック信号間のスキ
ューは大きくなる。
【０１９３】このような機能ブロックＢＫＡおよびＢＫ
Ｂにおいて別々の経路で内部クロック信号が生成される
場合、この図２１に示すように、機能ブロックの境界領
域に配置されるフリップフロップＦＦ１１およびＦＦ２
０においては、この機能ブロックＢＫＢの初段のフリッ
プフロップＦＦ２０がラッチ状態となることを検出し
て、この機能ブロックＢＫＡの最終段のフリップフロッ
プＦＦ１１から新たなデータを転送する。したがって、
クロック制御回路ＣＮＴ１１が、クロック分配回路１０
ａの出力するクロック信号ＣＬＫ１１と、クロック制御
回路ＣＮＴ２０の出力する制御信号とを受けてフリップ
フロップＦＦ１１の動作を制御することにより、機能ブ
ロック間においてクロックスキューが比較的大きい場合
においても、正確にデータの転送を行なうことができ
る。
Ｂにおいて別々の経路で内部クロック信号が生成される
場合、この図２１に示すように、機能ブロックの境界領
域に配置されるフリップフロップＦＦ１１およびＦＦ２
０においては、この機能ブロックＢＫＢの初段のフリッ
プフロップＦＦ２０がラッチ状態となることを検出し
て、この機能ブロックＢＫＡの最終段のフリップフロッ
プＦＦ１１から新たなデータを転送する。したがって、
クロック制御回路ＣＮＴ１１が、クロック分配回路１０
ａの出力するクロック信号ＣＬＫ１１と、クロック制御
回路ＣＮＴ２０の出力する制御信号とを受けてフリップ
フロップＦＦ１１の動作を制御することにより、機能ブ
ロック間においてクロックスキューが比較的大きい場合
においても、正確にデータの転送を行なうことができ
る。
【０１９４】すなわち、機能ブロックＢＫＡの最終段の
クロック制御回路ＣＮＴ１１において、機能ブロックＢ
ＫＢの初段のフリップフロップＦＦ２０が、対応のクロ
ック制御回路ＣＮＴ２０の出力する制御信号のＨレベル
に応答してラッチ状態となるのを検知して、その出力制
御信号を内部クロック信号ＣＬＫ１１に従ってＨレベル
として、フリップフロップＦＦ１１から新たなデータを
転送する。この構成により、機能ブロックＢＫＡの最終
段のフリップフロップＦＦ１１から機能ブロックＢＫＢ
の初段のフリップフロップＦＦ２０へのデータ転送時間
がブロック間クロックスキューよりも小さい場合におい
ても、確実に、機能ブロック間でデータを転送すること
ができる。
クロック制御回路ＣＮＴ１１において、機能ブロックＢ
ＫＢの初段のフリップフロップＦＦ２０が、対応のクロ
ック制御回路ＣＮＴ２０の出力する制御信号のＨレベル
に応答してラッチ状態となるのを検知して、その出力制
御信号を内部クロック信号ＣＬＫ１１に従ってＨレベル
として、フリップフロップＦＦ１１から新たなデータを
転送する。この構成により、機能ブロックＢＫＡの最終
段のフリップフロップＦＦ１１から機能ブロックＢＫＢ
の初段のフリップフロップＦＦ２０へのデータ転送時間
がブロック間クロックスキューよりも小さい場合におい
ても、確実に、機能ブロック間でデータを転送すること
ができる。
【０１９５】［変更例］図２２は、この発明の実施の形
態８の変更例の構成を概略的に示す図である。図２２に
おいて、２つの機能ブロックＢＫＣおよびＢＫＤが配置
される。機能ブロックＢＫＣにおいて、マスタクロック
信号ＭＣＬＫに従って内部クロック信号を生成するクロ
ック分配回路５４ａが配置され、また機能ブロックＢＫ
Ｄにおいては、マスタクロック信号ＭＣＬＫに従って機
能ブロックＢＫＤ内の内部クロック信号を生成するクロ
ック分配回路５４ｄが配置される。
態８の変更例の構成を概略的に示す図である。図２２に
おいて、２つの機能ブロックＢＫＣおよびＢＫＤが配置
される。機能ブロックＢＫＣにおいて、マスタクロック
信号ＭＣＬＫに従って内部クロック信号を生成するクロ
ック分配回路５４ａが配置され、また機能ブロックＢＫ
Ｄにおいては、マスタクロック信号ＭＣＬＫに従って機
能ブロックＢＫＤ内の内部クロック信号を生成するクロ
ック分配回路５４ｄが配置される。
【０１９６】機能ブロックＢＫＣは、出力段において、
２段の縦続接続される転送保持回路５０ａおよび５０ｂ
が配置される。機能ブロックＢＫＤにおいては、入力部
に、２段の縦続接続される転送保持回路５０ｃおよび５
０ｄが配置される。これらの転送保持回路５０ａ−５０
ｄの各々は、そのクロック入力ノードに与えられる制御
信号に従ってラッチ状態／トランスペアレント状態を取
るラッチ回路で構成されてもよく、また、そのクロック
入力ノードに与えられる制御信号がＬレベルとなるとラ
ッチ状態となるフリップフロップで構成されてもよい。
また、これらの転送保持回路５０ａ−５０ｄは、相補デ
ータを転送する交差結合型ラッチ回路を含むフリップフ
ロップで構成されてもよく、また交差結合型ゲート回路
を有するラッチ回路で構成されてもよい。
２段の縦続接続される転送保持回路５０ａおよび５０ｂ
が配置される。機能ブロックＢＫＤにおいては、入力部
に、２段の縦続接続される転送保持回路５０ｃおよび５
０ｄが配置される。これらの転送保持回路５０ａ−５０
ｄの各々は、そのクロック入力ノードに与えられる制御
信号に従ってラッチ状態／トランスペアレント状態を取
るラッチ回路で構成されてもよく、また、そのクロック
入力ノードに与えられる制御信号がＬレベルとなるとラ
ッチ状態となるフリップフロップで構成されてもよい。
また、これらの転送保持回路５０ａ−５０ｄは、相補デ
ータを転送する交差結合型ラッチ回路を含むフリップフ
ロップで構成されてもよく、また交差結合型ゲート回路
を有するラッチ回路で構成されてもよい。
【０１９７】転送保持回路５０ａ−５０ｄそれぞれに対
応して、クロック制御回路５２ａ−５２ｄが配置され
る。クロック制御回路５２ａおよび５２ｂは、クロック
分配回路５４ａからの対応のクロック信号ＣＬＫを受け
る。また、クロック制御回路５２ｃおよび５２ｄは、対
応のクロック分配回路５４ｂからの対応の内部クロック
信号ＣＬＫを受ける。
応して、クロック制御回路５２ａ−５２ｄが配置され
る。クロック制御回路５２ａおよび５２ｂは、クロック
分配回路５４ａからの対応のクロック信号ＣＬＫを受け
る。また、クロック制御回路５２ｃおよび５２ｄは、対
応のクロック分配回路５４ｂからの対応の内部クロック
信号ＣＬＫを受ける。
【０１９８】クロック分配回路５４ａおよび５４ｂは、
それぞれ、クロックツリー方式、クロックメッシュ方
式、またはフィッシュボーン方式の回路構成を有する。
したがって、これらのクロック分配回路５４ａおよび５
４ｂがそれぞれ生成する内部クロック信号はスキューが
比較的小さい。しかしながら、クロック分配回路５４ａ
および５４ｂは、別々の経路を介して互いに独立に内部
クロック信号を生成しており、これらのクロック分配回
路５４ａおよび５４ｂが生成する内部クロック信号間に
おいては、比較的スキューが大きい。
それぞれ、クロックツリー方式、クロックメッシュ方
式、またはフィッシュボーン方式の回路構成を有する。
したがって、これらのクロック分配回路５４ａおよび５
４ｂがそれぞれ生成する内部クロック信号はスキューが
比較的小さい。しかしながら、クロック分配回路５４ａ
および５４ｂは、別々の経路を介して互いに独立に内部
クロック信号を生成しており、これらのクロック分配回
路５４ａおよび５４ｂが生成する内部クロック信号間に
おいては、比較的スキューが大きい。
【０１９９】クロック制御回路５２ａ−５２ｄは、それ
ぞれ、次段のクロック制御回路の出力する制御信号をフ
ィードバック信号としてまた受ける。
ぞれ、次段のクロック制御回路の出力する制御信号をフ
ィードバック信号としてまた受ける。
【０２００】この図２２に示すように、同一のマスタク
ロック信号ＭＣＬＫに従って、機能ブロックＢＫＣおよ
びＢＫＤ内それぞれにおいてクロック分配回路５４ａお
よび５４ｂに従って内部クロック信号が生成される場
合、これらのクロック分配回路５４ａおよび５４ｂに対
するマスタクロック信号ＭＣＬＫの伝搬遅延の相違およ
びクロック分配回路５４ａおよび５４ｂの非対称配置に
より、これらの機能ブロックＢＫＣおよびＢＫＤにおい
て、境界部におけるクロックスキューが大きくなる。し
たがって、この境界部に配置された転送保持回路５０ｂ
においては、対応のクロック制御回路５２ｂが、クロッ
ク分配回路５４ａからのクロック信号ＣＬＫに加えて、
さらに、機能ブロックＢＫＤの入力初段に配置された転
送保持回路５０ｃの状態を検知するために、対応のクロ
ック制御回路５２ｃの出力する制御信号を受ける。
ロック信号ＭＣＬＫに従って、機能ブロックＢＫＣおよ
びＢＫＤ内それぞれにおいてクロック分配回路５４ａお
よび５４ｂに従って内部クロック信号が生成される場
合、これらのクロック分配回路５４ａおよび５４ｂに対
するマスタクロック信号ＭＣＬＫの伝搬遅延の相違およ
びクロック分配回路５４ａおよび５４ｂの非対称配置に
より、これらの機能ブロックＢＫＣおよびＢＫＤにおい
て、境界部におけるクロックスキューが大きくなる。し
たがって、この境界部に配置された転送保持回路５０ｂ
においては、対応のクロック制御回路５２ｂが、クロッ
ク分配回路５４ａからのクロック信号ＣＬＫに加えて、
さらに、機能ブロックＢＫＤの入力初段に配置された転
送保持回路５０ｃの状態を検知するために、対応のクロ
ック制御回路５２ｃの出力する制御信号を受ける。
【０２０１】このような共通のマスタクロック信号ＭＣ
ＬＫを用いて、機能ブロックＢＫＣおよびＢＫＤそれぞ
れにおいてクロック分配回路５４ａおよび５４ｂに従っ
て内部のクロック信号が生成される構成においても、こ
の機能ブロック境界領域において、フリップフロップの
制御信号を前段のクロック制御回路へフィードバックす
ることにより、正確に、機能ブロック間でデータを転送
することができる。
ＬＫを用いて、機能ブロックＢＫＣおよびＢＫＤそれぞ
れにおいてクロック分配回路５４ａおよび５４ｂに従っ
て内部のクロック信号が生成される構成においても、こ
の機能ブロック境界領域において、フリップフロップの
制御信号を前段のクロック制御回路へフィードバックす
ることにより、正確に、機能ブロック間でデータを転送
することができる。
【０２０２】なお、この図２２に示す構成において、機
能ブロックＢＫＣおよびＢＫＤそれぞれにおいて、実施
の形態１から７に示す構成が適用されてもよい。
能ブロックＢＫＣおよびＢＫＤそれぞれにおいて、実施
の形態１から７に示す構成が適用されてもよい。
【０２０３】以上のように、この発明の実施の形態８に
従えば、それぞれの異なる経路で内部クロック信号を生
成する機能ブロックが複数設けられる構成において、機
能ブロック間の境界領域において次段の機能ブロック内
の入力初段の転送保持回路の状態を検知して、前段の機
能ブロックの最終出力段の転送保持回路のデータを転送
するように構成しており、異なる経路で内部クロック信
号が生成される場合においても、正確にブロック間でデ
ータを転送することができる。
従えば、それぞれの異なる経路で内部クロック信号を生
成する機能ブロックが複数設けられる構成において、機
能ブロック間の境界領域において次段の機能ブロック内
の入力初段の転送保持回路の状態を検知して、前段の機
能ブロックの最終出力段の転送保持回路のデータを転送
するように構成しており、異なる経路で内部クロック信
号が生成される場合においても、正確にブロック間でデ
ータを転送することができる。
【０２０４】なお、機能ブロックＢＫＣ−ＢＫＤそれぞ
れにおいて、これらは、それぞれ、１つの処理機能を実
現すればよく、単に機能ブロックＢＫＣ−ＢＫＤは、そ
れぞれクロック分配回路に応じて分解されるブロックで
あればよく、内部で介挿される論理回路の機能は特に限
定されず、また、これらの機能ブロックは単にクロック
信号に同期してデータを転送する転送経路であってもよ
い。
れにおいて、これらは、それぞれ、１つの処理機能を実
現すればよく、単に機能ブロックＢＫＣ−ＢＫＤは、そ
れぞれクロック分配回路に応じて分解されるブロックで
あればよく、内部で介挿される論理回路の機能は特に限
定されず、また、これらの機能ブロックは単にクロック
信号に同期してデータを転送する転送経路であってもよ
い。
【０２０５】なお、このようなブロック間においてフリ
ップフロップなどの転送保持回路の制御信号を前段のブ
ロックの最終出力段のフリップフロップなどの転送保持
回路の制御のためにフィードバックして利用することに
より、正確にデータをブロック間において転送すること
ができる。また、タイミング検証結果に基づくタイミン
グ改訂時においても、ホールド時間はセットアップ時間
が確保されるため常に満たされており、ホールド時間違
反が生じず、システム拡張時においても、セットアップ
条件のみを検証するだけでよく、また、レーシング回避
のための遅延回路は利用されていないため、タイミング
検証を容易に行なうことができる。
ップフロップなどの転送保持回路の制御信号を前段のブ
ロックの最終出力段のフリップフロップなどの転送保持
回路の制御のためにフィードバックして利用することに
より、正確にデータをブロック間において転送すること
ができる。また、タイミング検証結果に基づくタイミン
グ改訂時においても、ホールド時間はセットアップ時間
が確保されるため常に満たされており、ホールド時間違
反が生じず、システム拡張時においても、セットアップ
条件のみを検証するだけでよく、また、レーシング回避
のための遅延回路は利用されていないため、タイミング
検証を容易に行なうことができる。
【０２０６】［実施の形態９］図２３は、この発明の実
施の形態９に従う同期型データ転送処理装置の構成を概
略的に示す図である。図２３においては、この同期型デ
ータ転送処理装置は、マスタクロック信号を分配するク
ロック分配回路６０と、このクロック分配回路６０の出
力する内部クロック信号ＣＬＫに従ってＦＩＦＯ（ファ
ーストイン・ファーストアウト）６４の各段の転送動作
を制御するレーシング防止装置６２を含む。このレーシ
ング防止装置６２は、ＦＩＦＯ６４の各段に対応して配
置されるクロック制御回路を含み、次段のクロック制御
回路の出力信号がラッチ状態を指定すると、対応の段か
ら次段に対しデータを出力させる。
施の形態９に従う同期型データ転送処理装置の構成を概
略的に示す図である。図２３においては、この同期型デ
ータ転送処理装置は、マスタクロック信号を分配するク
ロック分配回路６０と、このクロック分配回路６０の出
力する内部クロック信号ＣＬＫに従ってＦＩＦＯ（ファ
ーストイン・ファーストアウト）６４の各段の転送動作
を制御するレーシング防止装置６２を含む。このレーシ
ング防止装置６２は、ＦＩＦＯ６４の各段に対応して配
置されるクロック制御回路を含み、次段のクロック制御
回路の出力信号がラッチ状態を指定すると、対応の段か
ら次段に対しデータを出力させる。
【０２０７】このＦＩＦＯ６４は、複数の縦続接続され
る転送／保持回路で構成され、ラッチ回路またはフリッ
プフロップをその構成要素として含む。レーシング防止
装置６２が、このＦＩＦＯ６４の各段のラッチ回路また
はフリップフロップで構成される転送保持回路を次段の
転送保持回路の状態に応じて制御することにより、確実
にレーシングを防止して、正確に与えられたデータＤＩ
Ｎを順次転送して、その取込んだ順序でデータＤＯＵＴ
を順次出力することができる。したがってＦＩＦＯ６４
が、転送保持回路で構成され、クロック信号ＣＬＫに応
答して転送動作を行なう場合に、先の実施の形態１から
８において説明したクロック制御回路を含むレーシング
防止装置６２で、このＦＩＦＯ６４のデータ転送動作を
制御することにより、正確に、レーシングを生じさせる
ことなく高速のクロック信号に従ってデータを転送する
ことができる。また、バッファメモリとしてこのＦＩＦ
Ｏ６４を用いても、正確にバッファ処理を行なってデー
タの先入れ／先出しを行なうことができる。
る転送／保持回路で構成され、ラッチ回路またはフリッ
プフロップをその構成要素として含む。レーシング防止
装置６２が、このＦＩＦＯ６４の各段のラッチ回路また
はフリップフロップで構成される転送保持回路を次段の
転送保持回路の状態に応じて制御することにより、確実
にレーシングを防止して、正確に与えられたデータＤＩ
Ｎを順次転送して、その取込んだ順序でデータＤＯＵＴ
を順次出力することができる。したがってＦＩＦＯ６４
が、転送保持回路で構成され、クロック信号ＣＬＫに応
答して転送動作を行なう場合に、先の実施の形態１から
８において説明したクロック制御回路を含むレーシング
防止装置６２で、このＦＩＦＯ６４のデータ転送動作を
制御することにより、正確に、レーシングを生じさせる
ことなく高速のクロック信号に従ってデータを転送する
ことができる。また、バッファメモリとしてこのＦＩＦ
Ｏ６４を用いても、正確にバッファ処理を行なってデー
タの先入れ／先出しを行なうことができる。
【０２０８】［変更例１］図２４は、この発明の実施の
形態９の変更例１の構成を概略的に示す図である。図２
４において、この同期型データ転送処理装置は、入力信
号ＩＮをクロック分配回路６０からのクロック信号に同
期して転送するシフトレジスタ７０を含む。このシフト
レジスタ７０は、複数段の縦続接続されるレジスタ段を
含み、各レジスタ段間でのデータ転送時のレーシングを
防止するためのレーシング防止装置６２が設けられる。
このレーシング防止装置６２においては、先の実施の形
態１から８において示したクロック制御回路が、このシ
フトレジスタ７０の内部構成に応じて各レジスタ段に対
応して配置される。
形態９の変更例１の構成を概略的に示す図である。図２
４において、この同期型データ転送処理装置は、入力信
号ＩＮをクロック分配回路６０からのクロック信号に同
期して転送するシフトレジスタ７０を含む。このシフト
レジスタ７０は、複数段の縦続接続されるレジスタ段を
含み、各レジスタ段間でのデータ転送時のレーシングを
防止するためのレーシング防止装置６２が設けられる。
このレーシング防止装置６２においては、先の実施の形
態１から８において示したクロック制御回路が、このシ
フトレジスタ７０の内部構成に応じて各レジスタ段に対
応して配置される。
【０２０９】シフトレジスタ７０は、クロック信号ＣＬ
Ｋに同期して順次データ／信号を転送する。したがって
高速データ転送時において、レーシングが生じた場合、
正確なシフト動作を行なうことができず、シフトレジス
タ７０の出力データＯＵＴを受ける回路において誤動作
が生じる。実施の形態１から８において説明したクロッ
ク制御回路を含むレーシング防止装置６２を配置するこ
とにより、このレジスタ間のレーシングを防止して正確
にデータの転送を行なうことができる。
Ｋに同期して順次データ／信号を転送する。したがって
高速データ転送時において、レーシングが生じた場合、
正確なシフト動作を行なうことができず、シフトレジス
タ７０の出力データＯＵＴを受ける回路において誤動作
が生じる。実施の形態１から８において説明したクロッ
ク制御回路を含むレーシング防止装置６２を配置するこ
とにより、このレジスタ間のレーシングを防止して正確
にデータの転送を行なうことができる。
【０２１０】［変更例２］図２５は、この発明の実施の
形態９の変更例２の構成を概略的に示す図である。図２
５においては、クロック分配回路６０の出力するクロッ
ク信号ＣＬＫに同期してカウント動作を行なうカウンタ
７２が配置される。カウンタ７２は、カウント値Ｑ０−
ＱＮそれぞれに対応してラッチ回路またはフリップフロ
ップを含み、前段の出力データを取込んでカウント値を
生成するクロック同期型カウンタであり、リセット信号
ＲＳＴに従ってその初期値が設定される。
形態９の変更例２の構成を概略的に示す図である。図２
５においては、クロック分配回路６０の出力するクロッ
ク信号ＣＬＫに同期してカウント動作を行なうカウンタ
７２が配置される。カウンタ７２は、カウント値Ｑ０−
ＱＮそれぞれに対応してラッチ回路またはフリップフロ
ップを含み、前段の出力データを取込んでカウント値を
生成するクロック同期型カウンタであり、リセット信号
ＲＳＴに従ってその初期値が設定される。
【０２１１】このクロック同期型のカウンタ７２の構成
において、クロック信号ＣＬＫに同期して各カウント段
が転送動作を行なうため、同様、レーシング防止装置６
２を用いることにより、正確にカウント動作を行なうこ
とができる。
において、クロック信号ＣＬＫに同期して各カウント段
が転送動作を行なうため、同様、レーシング防止装置６
２を用いることにより、正確にカウント動作を行なうこ
とができる。
【０２１２】なお、カウンタ７２の構成としては、クロ
ック信号に同期して各カウント段が前段のカウント段の
出力カウント値を取込む構成の同期型カウント回路であ
ればよい。
ック信号に同期して各カウント段が前段のカウント段の
出力カウント値を取込む構成の同期型カウント回路であ
ればよい。
【０２１３】［変更例３］図２６は、この発明の実施の
形態９の変更例３の構成を概略的に示す図である。図２
６においては、クロック信号ＣＬＫを分周して分周クロ
ック信号ＦＯＵＴを生成する分周回路７４が設けられ
る。この分周回路７４は、カウンタと同様の構成を有
し、クロック分配回路６０のクロック信号に同期して信
号を転送する複数段の転送保持回路（ラッチ回路または
フリップフロップ）を含み、レーシング防止装置６２の
制御のもとに、内部クロック信号ＣＬＫに同期して信号
を転送して、内部クロック信号ＣＬＫを分周した分周信
号ＦＯＵＴを生成する。
形態９の変更例３の構成を概略的に示す図である。図２
６においては、クロック信号ＣＬＫを分周して分周クロ
ック信号ＦＯＵＴを生成する分周回路７４が設けられ
る。この分周回路７４は、カウンタと同様の構成を有
し、クロック分配回路６０のクロック信号に同期して信
号を転送する複数段の転送保持回路（ラッチ回路または
フリップフロップ）を含み、レーシング防止装置６２の
制御のもとに、内部クロック信号ＣＬＫに同期して信号
を転送して、内部クロック信号ＣＬＫを分周した分周信
号ＦＯＵＴを生成する。
【０２１４】このような分周回路７４においても、複数
段の転送保持回路が配置されており、順次クロック信号
ＣＬＫに従って転送動作を行って内部クロック信号ＣＬ
Ｋを分周する。この分周回路７４においては、出力信号
ＦＯＵＴを入力段にフィードバックするまたは中間段に
フィードバック信号を受ける論理回路を配置するととも
に、クロック信号ＣＬＫに同期して転送／ラッチ動作を
行なうことにより、クロック信号ＣＬＫを所定の分周比
で分周することができる。したがってこのクロック信号
ＣＬＫが高速のクロック信号の場合において、クロック
サイクルが短い場合においても、このレーシング防止装
置６２を利用することにより確実にレーシングを防止し
て正確な分周信号を生成することができる。
段の転送保持回路が配置されており、順次クロック信号
ＣＬＫに従って転送動作を行って内部クロック信号ＣＬ
Ｋを分周する。この分周回路７４においては、出力信号
ＦＯＵＴを入力段にフィードバックするまたは中間段に
フィードバック信号を受ける論理回路を配置するととも
に、クロック信号ＣＬＫに同期して転送／ラッチ動作を
行なうことにより、クロック信号ＣＬＫを所定の分周比
で分周することができる。したがってこのクロック信号
ＣＬＫが高速のクロック信号の場合において、クロック
サイクルが短い場合においても、このレーシング防止装
置６２を利用することにより確実にレーシングを防止し
て正確な分周信号を生成することができる。
【０２１５】［変更例４］図２７（Ａ）は、この発明の
実施の形態９の変更例４の構成を概略的に示す図であ
る。図２７（Ａ）においては、内部回路８６の入出力端
子に対応して、レジスタ回路ＲＧが配置される。このレ
ジスタ回路ＲＧは、シリアルにデータを転送するスキャ
ンパス８８を構成する。このレジスタＲＧは、たとえば
ＪＴＡＧ（ジョイントテストアクショングループ）にお
いて標準化されているバウンダリスキャンレジスタであ
る。レジスタ回路ＲＧは、内部回路８６と入力端子およ
び出力端子の間に配置され、テストモード時、内部回路
８６を入出力端子から分離し、ＴＡＰコントローラ８０
から与えられるテストデータＳＩをシリアルに転送し、
内部回路８６の内部ノードを所定の状態に設定する。ま
たこの内部回路８６の動作状態を取込み、シリアルに転
送し、ＴＡＰコントローラ８０を介してテストデータＴ
ＤＯとして出力する。
実施の形態９の変更例４の構成を概略的に示す図であ
る。図２７（Ａ）においては、内部回路８６の入出力端
子に対応して、レジスタ回路ＲＧが配置される。このレ
ジスタ回路ＲＧは、シリアルにデータを転送するスキャ
ンパス８８を構成する。このレジスタＲＧは、たとえば
ＪＴＡＧ（ジョイントテストアクショングループ）にお
いて標準化されているバウンダリスキャンレジスタであ
る。レジスタ回路ＲＧは、内部回路８６と入力端子およ
び出力端子の間に配置され、テストモード時、内部回路
８６を入出力端子から分離し、ＴＡＰコントローラ８０
から与えられるテストデータＳＩをシリアルに転送し、
内部回路８６の内部ノードを所定の状態に設定する。ま
たこの内部回路８６の動作状態を取込み、シリアルに転
送し、ＴＡＰコントローラ８０を介してテストデータＴ
ＤＯとして出力する。
【０２１６】通常動作モード時においては、このスキャ
ンパス８８におけるレジスタ回路ＲＧは、対応の入力端
子または出力端子と内部回路８６の対応のノードとを結
合する。
ンパス８８におけるレジスタ回路ＲＧは、対応の入力端
子または出力端子と内部回路８６の対応のノードとを結
合する。
【０２１７】このようなスキャンパス８８を配置するこ
とにより、ボード実装時においても、回路内部状態を外
部から検出することができ、正確なテストを実行するこ
とができる。
とにより、ボード実装時においても、回路内部状態を外
部から検出することができ、正確なテストを実行するこ
とができる。
【０２１８】このスキャンパス８８において、通常動作
モード時においては、レジスタ回路ＲＧは、外部端子と
内部回路８６とを接続し、内部回路８６を外部信号に従
って動作させることができる。テストモード時において
は、このスキャンパス８８により内部回路８６と外部の
信号入出力端子とが切離される。この内部回路８６を、
レジスタ回路ＲＧに設定された信号／データに従って動
作させ、その動作結果をこのスキャンパス８８のレジス
タ回路ＲＧを介して外部へ転送することにより、内部回
路８６の動作状況を外部で検出することができる。
モード時においては、レジスタ回路ＲＧは、外部端子と
内部回路８６とを接続し、内部回路８６を外部信号に従
って動作させることができる。テストモード時において
は、このスキャンパス８８により内部回路８６と外部の
信号入出力端子とが切離される。この内部回路８６を、
レジスタ回路ＲＧに設定された信号／データに従って動
作させ、その動作結果をこのスキャンパス８８のレジス
タ回路ＲＧを介して外部へ転送することにより、内部回
路８６の動作状況を外部で検出することができる。
【０２１９】このスキャンパス８８を介してのデータ転
送時においては、ＴＡＰコントローラ８０によりその転
送動作が制御される。このＴＡＰコントローラ８０は、
外部からのテストデータＴＤＩとテストクロック信号Ｔ
ＣＬＫとテスト命令ＴＭＳとを受け、このテスト命令Ｔ
ＭＳに従って指定された動作を実現するための内部制御
信号を生成する。ＴＡＰコントローラ８０が制御する代
表的な動作状態としては、スキャンパス８８のレジスタ
回路ＲＧにおいて、与えられたデータを取込むキャプチ
ャステート、取込んだデータを転送するシフトステー
ト、およびこのレジスタ回路ＲＧの記憶内容を更新する
更新ステートがある。
送時においては、ＴＡＰコントローラ８０によりその転
送動作が制御される。このＴＡＰコントローラ８０は、
外部からのテストデータＴＤＩとテストクロック信号Ｔ
ＣＬＫとテスト命令ＴＭＳとを受け、このテスト命令Ｔ
ＭＳに従って指定された動作を実現するための内部制御
信号を生成する。ＴＡＰコントローラ８０が制御する代
表的な動作状態としては、スキャンパス８８のレジスタ
回路ＲＧにおいて、与えられたデータを取込むキャプチ
ャステート、取込んだデータを転送するシフトステー
ト、およびこのレジスタ回路ＲＧの記憶内容を更新する
更新ステートがある。
【０２２０】このシフト動作時におけるシフトクロック
ＳＣＬＫが、ＴＡＰコントローラ８０からクロック分配
回路８２を介してレーシング防止装置８４へ与えられ
る。レーシング防止装置８４は、このスキャンパス８８
のレジスタ回路ＲＧそれぞれに対応して配置されるクロ
ック制御回路を含み、スキャンパス８８におけるレジス
タ回路ＲＧのデータ／信号転送時における正確な転送動
作を保証し、これにより正確なテストを保証する。
ＳＣＬＫが、ＴＡＰコントローラ８０からクロック分配
回路８２を介してレーシング防止装置８４へ与えられ
る。レーシング防止装置８４は、このスキャンパス８８
のレジスタ回路ＲＧそれぞれに対応して配置されるクロ
ック制御回路を含み、スキャンパス８８におけるレジス
タ回路ＲＧのデータ／信号転送時における正確な転送動
作を保証し、これにより正確なテストを保証する。
【０２２１】図２７（Ｂ）は、レジスタ回路ＲＧの構成
の一例を概略的に示す図である。図２７（Ｂ）におい
て、レジスタ回路ＲＧは、入力ノードに与えられる通常
信号ＩＮと前段のレジスタ回路からの信号ＳＣｉｎの一
方をシフト命令ＳＦＤＲに従って選択するセレクタ９０
と、シフトクロック信号ＳＣに従ってセレクタ９０から
与えられた信号／データを格納するフリップフロップ９
１と、更新命令ＵＰＤＲに従ってフリップフロップ９１
の出力信号／データを取込むフリップフロップ９２と、
動作モード指示信号ＴＭに従って入力ノードの通常信号
ＩＮとフリップフロップ９２のラッチ信号／データの一
方を選択するセレクタ９３を含む。
の一例を概略的に示す図である。図２７（Ｂ）におい
て、レジスタ回路ＲＧは、入力ノードに与えられる通常
信号ＩＮと前段のレジスタ回路からの信号ＳＣｉｎの一
方をシフト命令ＳＦＤＲに従って選択するセレクタ９０
と、シフトクロック信号ＳＣに従ってセレクタ９０から
与えられた信号／データを格納するフリップフロップ９
１と、更新命令ＵＰＤＲに従ってフリップフロップ９１
の出力信号／データを取込むフリップフロップ９２と、
動作モード指示信号ＴＭに従って入力ノードの通常信号
ＩＮとフリップフロップ９２のラッチ信号／データの一
方を選択するセレクタ９３を含む。
【０２２２】このレジスタ回路ＲＧが入力端子に対して
設けられる場合には、入力信号ＩＮは外部から入力端子
に与えられる信号であり、このセレクタ９３の出力信号
／データＯＵＴが、内部回路８６へ与えられる。一方、
このレジスタ回路ＲＧが、出力端子に対して設けられて
いる場合には、入力信号ＩＮは、内部回路８６の出力信
号／データであり、セレクタ９３の出力信号ＯＵＴが出
力端子に与えられる。
設けられる場合には、入力信号ＩＮは外部から入力端子
に与えられる信号であり、このセレクタ９３の出力信号
／データＯＵＴが、内部回路８６へ与えられる。一方、
このレジスタ回路ＲＧが、出力端子に対して設けられて
いる場合には、入力信号ＩＮは、内部回路８６の出力信
号／データであり、セレクタ９３の出力信号ＯＵＴが出
力端子に与えられる。
【０２２３】この図２７（Ｂ）に示すレジスタ回路ＲＧ
の構成において、フリップフロップ９１を介して、順次
信号／データが転送される。このフリップフロップ９１
へ与えられるシフトクロック信号ＳＣは、クロック分配
回路から与えられるクロック信号ＣＬＫと次段のレジス
タ回路で与えられるシフトクロック信号ＳＣとに従って
対応のクロック制御回路から生成される。このフリップ
フロップ９１におけるシフトクロック信号ＳＣを、この
レーシング防止装置８０に含まれるクロック制御回路に
おいてそのデータ出力タイミングを調整することによ
り、スキャンパス８８を介して正確に信号／データを転
送することができる。
の構成において、フリップフロップ９１を介して、順次
信号／データが転送される。このフリップフロップ９１
へ与えられるシフトクロック信号ＳＣは、クロック分配
回路から与えられるクロック信号ＣＬＫと次段のレジス
タ回路で与えられるシフトクロック信号ＳＣとに従って
対応のクロック制御回路から生成される。このフリップ
フロップ９１におけるシフトクロック信号ＳＣを、この
レーシング防止装置８０に含まれるクロック制御回路に
おいてそのデータ出力タイミングを調整することによ
り、スキャンパス８８を介して正確に信号／データを転
送することができる。
【０２２４】フリップフロップ９２は、更新クロックＵ
ＰＤＲに従って前段のフリップフロップ９１の出力デー
タをラッチするだけであり、この場合にはフリップフロ
ップ９１の状態は確定しており、このフリップフロップ
９２の更新クロックＵＰＤＲに対してクロック制御回路
を特に設ける必要はない。
ＰＤＲに従って前段のフリップフロップ９１の出力デー
タをラッチするだけであり、この場合にはフリップフロ
ップ９１の状態は確定しており、このフリップフロップ
９２の更新クロックＵＰＤＲに対してクロック制御回路
を特に設ける必要はない。
【０２２５】このスキャンパス８８においては、ＪＴＡ
Ｇ準拠のバンドレススキャンレジスタが用いられてい
る。しかしながら、このスキャンパス８８の構成におい
ては、内部回路８６の内部ノードの信号／データを転送
するスキャンパスが構成されてもよく、特にＪＴＡＧ準
拠のバンドレススキャンレジスタに限定されない。この
スキャンパス８８において、内部ノードを外部から観測
可能状態とするように内部ノードへ外部からアクセスす
るパスが構成されればよい。シフトクロック信号に従っ
て順次信号／データを転送するスキャンパスが構成され
ていれば、このレーシング防止装置８４を利用すること
により、確実に、高速で信号／データを転送することが
できる。特に、スキャンパスが長い場合に、このレーシ
ング防止装置８４を利用することにより、正確に、信号
／データを転送することができる。
Ｇ準拠のバンドレススキャンレジスタが用いられてい
る。しかしながら、このスキャンパス８８の構成におい
ては、内部回路８６の内部ノードの信号／データを転送
するスキャンパスが構成されてもよく、特にＪＴＡＧ準
拠のバンドレススキャンレジスタに限定されない。この
スキャンパス８８において、内部ノードを外部から観測
可能状態とするように内部ノードへ外部からアクセスす
るパスが構成されればよい。シフトクロック信号に従っ
て順次信号／データを転送するスキャンパスが構成され
ていれば、このレーシング防止装置８４を利用すること
により、確実に、高速で信号／データを転送することが
できる。特に、スキャンパスが長い場合に、このレーシ
ング防止装置８４を利用することにより、正確に、信号
／データを転送することができる。
【０２２６】また、図２７（Ｂ）に示すレジスタ回路Ｒ
Ｇにおいては、フリップフロップ９１および９２が利用
されている。しかしながら、このフリップフロップ９１
および９２としては、トランスペアレント状態／ラッチ
状態を取る通常のラッチ回路が用いられてもよい。
Ｇにおいては、フリップフロップ９１および９２が利用
されている。しかしながら、このフリップフロップ９１
および９２としては、トランスペアレント状態／ラッチ
状態を取る通常のラッチ回路が用いられてもよい。
【０２２７】また、この実施の形態９に示す各具体的な
構成においてクロック分配回路が配置されていなくても
よい。１つのクロックドライバからの内部クロック信号
に従って、各データ転送／保持回路が動作する構成が利
用されてもよい。
構成においてクロック分配回路が配置されていなくても
よい。１つのクロックドライバからの内部クロック信号
に従って、各データ転送／保持回路が動作する構成が利
用されてもよい。
【０２２８】以上のように、この発明の実施の形態９に
従えば、クロック信号に従ってカウント動作、分周動作
および転送動作を行なう回路装置に対して次段回路のラ
ッチ状態を条件としてデータ／信号の次段回路への転送
を行なうように構成しており、これらの回路装置におい
て、レーシングを確実に防止することができ、正確な動
作を実現することができる。またスキャンパスにおいて
も、テストデータを正確に転送することができ、正確に
テストを行なうことができる。
従えば、クロック信号に従ってカウント動作、分周動作
および転送動作を行なう回路装置に対して次段回路のラ
ッチ状態を条件としてデータ／信号の次段回路への転送
を行なうように構成しており、これらの回路装置におい
て、レーシングを確実に防止することができ、正確な動
作を実現することができる。またスキャンパスにおいて
も、テストデータを正確に転送することができ、正確に
テストを行なうことができる。
【０２２９】また、これらの回路装置は、ラッチ回路ま
たはフリップフロップの間に論理回路を設けて所望の処
理を行なえる装置である。機能ブロック間においてバウ
ンダリスキャンレジスタが各機能ブロックを取囲むよう
に配置される構成の場合、スキャンレジスタ回路を介し
て機能ブロック間をデータ／信号を正確に転送すること
ができる。
たはフリップフロップの間に論理回路を設けて所望の処
理を行なえる装置である。機能ブロック間においてバウ
ンダリスキャンレジスタが各機能ブロックを取囲むよう
に配置される構成の場合、スキャンレジスタ回路を介し
て機能ブロック間をデータ／信号を正確に転送すること
ができる。
【０２３０】なお、図２７（Ａ）に示す構成において
は、クロック分配回路８２においては、ＴＡＰコントラ
ーラ８０が、テストクロック信号ＴＣＬＫに従ってシフ
トクロック信号ＳＣＬＫを生成してクロック分配回路８
２に与え、このクロック分配回路８２により内部クロッ
ク信号ＣＬＫが生成されてレーシング防止装置８４に与
えられる。このレーシング防止装置８４からレジスタ回
路ＲＧに対し、この内部クロック信号と各前段のレジス
タ回路の状態とに応じてシフトクロックＳＣが与えられ
る。このクロック分配回路としては、クロックメッシュ
方式、フィッシュボーン方式、クロックツリー方式のい
ずれが用いられてもよく、また単にクロック伝達線がル
ープ状に配置されるだけの構成であってもよい。
は、クロック分配回路８２においては、ＴＡＰコントラ
ーラ８０が、テストクロック信号ＴＣＬＫに従ってシフ
トクロック信号ＳＣＬＫを生成してクロック分配回路８
２に与え、このクロック分配回路８２により内部クロッ
ク信号ＣＬＫが生成されてレーシング防止装置８４に与
えられる。このレーシング防止装置８４からレジスタ回
路ＲＧに対し、この内部クロック信号と各前段のレジス
タ回路の状態とに応じてシフトクロックＳＣが与えられ
る。このクロック分配回路としては、クロックメッシュ
方式、フィッシュボーン方式、クロックツリー方式のい
ずれが用いられてもよく、また単にクロック伝達線がル
ープ状に配置されるだけの構成であってもよい。
【０２３１】
【発明の効果】以上のように、この発明に従えば、次段
の転送／保持回路のラッチ状態を検出し、その検出結果
に従って次段の回路へのデータ／信号の転送を許可して
おり、レーシングを確実に防止してデータ／信号を転送
することができる。また、レーシング回避のための遅延
回路を配置する必要がなく、レーシングに起因するホー
ルド違反が生じることがなくなり（セットアップ時間が
保証されていればホールド時間は確保されるため）、タ
イミング検証が容易となる。また、遅延回路を用いてい
ないため、タイミング検証結果に基づくクロック信号の
タイミングの改訂も容易となる。
の転送／保持回路のラッチ状態を検出し、その検出結果
に従って次段の回路へのデータ／信号の転送を許可して
おり、レーシングを確実に防止してデータ／信号を転送
することができる。また、レーシング回避のための遅延
回路を配置する必要がなく、レーシングに起因するホー
ルド違反が生じることがなくなり（セットアップ時間が
保証されていればホールド時間は確保されるため）、タ
イミング検証が容易となる。また、遅延回路を用いてい
ないため、タイミング検証結果に基づくクロック信号の
タイミングの改訂も容易となる。
【０２３２】すなわち、トランスペアレント状態とラッ
チ状態とを有するラッチ回路を縦続接続し、これらのラ
ッチ回路が相補的にトランスペアレント状態およびラッ
チ状態となるラッチ回路が交互に配置されている構成に
おいて、次段のラッチ回路のクロック入力ノードと対応
のクロック信号とに従って対応のラッチ回路の状態を制
御するクロック制御回路をラッチ回路に対応して配置し
ており、次段ラッチ回路の状態が確定した後に、前段の
ラッチ回路の状態を更新することができ、レーシングの
発生を防止することができる。また、連続するラッチ回
路においては、相補的にトランスペアレント状態および
ラッチ状態となっており、次段回路の制御信号は前段の
ラッチ回路の動作に影響を及ぼすだけであり、この制御
信号のフィードバック経路の長さは十分短く、ラッチ回
路のトランスペアレント状態およびラッチ状態の時間を
十分に長くすることができ、安定に各ラッチ回路を動作
させることができる。
チ状態とを有するラッチ回路を縦続接続し、これらのラ
ッチ回路が相補的にトランスペアレント状態およびラッ
チ状態となるラッチ回路が交互に配置されている構成に
おいて、次段のラッチ回路のクロック入力ノードと対応
のクロック信号とに従って対応のラッチ回路の状態を制
御するクロック制御回路をラッチ回路に対応して配置し
ており、次段ラッチ回路の状態が確定した後に、前段の
ラッチ回路の状態を更新することができ、レーシングの
発生を防止することができる。また、連続するラッチ回
路においては、相補的にトランスペアレント状態および
ラッチ状態となっており、次段回路の制御信号は前段の
ラッチ回路の動作に影響を及ぼすだけであり、この制御
信号のフィードバック経路の長さは十分短く、ラッチ回
路のトランスペアレント状態およびラッチ状態の時間を
十分に長くすることができ、安定に各ラッチ回路を動作
させることができる。
【０２３３】また、対応のクロック信号が活性状態であ
りトランスペアレント状態を指定しかつ次段のラッチ回
路の制御信号がラッチ状態を指定するときに、この制御
信号をトランスペアレントを指定する状態に設定するこ
とにより、次段のラッチ回路がラッチ状態となった後
に、前段のラッチ回路をトランスペアレント状態として
信号／データを転送することができ、確実にレーシング
を防止することができる。
りトランスペアレント状態を指定しかつ次段のラッチ回
路の制御信号がラッチ状態を指定するときに、この制御
信号をトランスペアレントを指定する状態に設定するこ
とにより、次段のラッチ回路がラッチ状態となった後
に、前段のラッチ回路をトランスペアレント状態として
信号／データを転送することができ、確実にレーシング
を防止することができる。
【０２３４】また、対応のクロック信号が非活性状態で
あり、対応のラッチ回路のラッチ状態を指定するときに
は、対応のラッチ回路をラッチ状態に設定しており、ラ
ッチ回路のラッチ期間を十分に長くすることができ、安
定に信号／データをラッチすることができる。
あり、対応のラッチ回路のラッチ状態を指定するときに
は、対応のラッチ回路をラッチ状態に設定しており、ラ
ッチ回路のラッチ期間を十分に長くすることができ、安
定に信号／データをラッチすることができる。
【０２３５】また、データ転送経路が複数列設けられて
いる場合、これらの複数列のデータ転送経路の対応のラ
ッチに対し共通にクロック制御回路を配置することによ
り、クロック制御回路の数を低減することができ、レイ
アウト面積および消費電力を低減することができる。
いる場合、これらの複数列のデータ転送経路の対応のラ
ッチに対し共通にクロック制御回路を配置することによ
り、クロック制御回路の数を低減することができ、レイ
アウト面積および消費電力を低減することができる。
【０２３６】また、ラッチ回路の選択された位置に論理
回路を介挿することにより、論理回路に正確なデータを
転送して論理処理を行なわせることができ、高速で正確
に論理処理を行なうことが可能となる。
回路を介挿することにより、論理回路に正確なデータを
転送して論理処理を行なわせることができ、高速で正確
に論理処理を行なうことが可能となる。
【０２３７】また、この論理回路前段のラッチ回路にお
いては、次段のラッチ回路が、ラッチ状態に設定されて
いると擬制して対応のラッチ回路に対する制御信号を生
成することにより、論理回路に対するデータ／信号を早
いタイミングで転送することができ、論理回路の処理時
間を十分に確保することができる。
いては、次段のラッチ回路が、ラッチ状態に設定されて
いると擬制して対応のラッチ回路に対する制御信号を生
成することにより、論理回路に対するデータ／信号を早
いタイミングで転送することができ、論理回路の処理時
間を十分に確保することができる。
【０２３８】論理回路の前段に配置されるラッチ回路に
対しては、対応のクロック信号に従って状態を制御する
ことにより、この論理回路前段のラッチ回路を制御する
部分のレイアウト面積を低減することができ、消費電流
を低減することができる。また、対応のクロック信号に
従って論理回路前段のラッチ回路の動作を制御してお
り、ラッチ回路の状態がこの論理回路前段のラッチ回路
に影響を及ぼさないため、対応のクロック信号が規定す
るサイクルで、論理回路にデータ／信号を伝達すること
ができ、論理回路において十分な処理時間を与えること
ができる。
対しては、対応のクロック信号に従って状態を制御する
ことにより、この論理回路前段のラッチ回路を制御する
部分のレイアウト面積を低減することができ、消費電流
を低減することができる。また、対応のクロック信号に
従って論理回路前段のラッチ回路の動作を制御してお
り、ラッチ回路の状態がこの論理回路前段のラッチ回路
に影響を及ぼさないため、対応のクロック信号が規定す
るサイクルで、論理回路にデータ／信号を伝達すること
ができ、論理回路において十分な処理時間を与えること
ができる。
【０２３９】また、論理回路前段のラッチ回路に対して
は、対応のクロック信号と次段のラッチ回路がラッチ状
態であることを示す状態が固定された信号とに従ってこ
の論理回路前段のラッチ回路の動作を制御しており、論
理回路に対しては、対応のクロック信号に従って信号／
データを転送することができ、十分な処理時間を論理回
路に与えることができる。また、クロック制御回路は、
対応のクロック信号と前段のラッチ回路に対する制御信
号とを等価的に受けており、他のラッチ回路に対するク
ロック制御回路と同一構成を取ることができ、論理回路
の介挿位置に関わらずクロック制御回路の構成をすべて
同じとすることができ、レイアウトが簡略化され、また
ロジック回路位置の介挿位置の変更に関しても容易に対
応することができる。
は、対応のクロック信号と次段のラッチ回路がラッチ状
態であることを示す状態が固定された信号とに従ってこ
の論理回路前段のラッチ回路の動作を制御しており、論
理回路に対しては、対応のクロック信号に従って信号／
データを転送することができ、十分な処理時間を論理回
路に与えることができる。また、クロック制御回路は、
対応のクロック信号と前段のラッチ回路に対する制御信
号とを等価的に受けており、他のラッチ回路に対するク
ロック制御回路と同一構成を取ることができ、論理回路
の介挿位置に関わらずクロック制御回路の構成をすべて
同じとすることができ、レイアウトが簡略化され、また
ロジック回路位置の介挿位置の変更に関しても容易に対
応することができる。
【０２４０】また、最終段のラッチ回路に対しては、同
様、対応のクロック信号とラッチ指示状態に固定された
信号とを受けることにより、この最終段のラッチ信号に
従って最終出力データを転送することができ、早いタイ
ミングで出力データ信号を確定状態に設定することがで
きる。また、この最終段のラッチ回路に対するクロック
制御回路は、他のラッチ回路のクロック制御回路と同様
の構成であり、このデータ転送経路の長さが変更される
場合においても、ブロック制御回路の制御信号の論理レ
ベルを変更するだけで容易に対応することができ、シス
テム構成の変更にも容易に対応することができる。
様、対応のクロック信号とラッチ指示状態に固定された
信号とを受けることにより、この最終段のラッチ信号に
従って最終出力データを転送することができ、早いタイ
ミングで出力データ信号を確定状態に設定することがで
きる。また、この最終段のラッチ回路に対するクロック
制御回路は、他のラッチ回路のクロック制御回路と同様
の構成であり、このデータ転送経路の長さが変更される
場合においても、ブロック制御回路の制御信号の論理レ
ベルを変更するだけで容易に対応することができ、シス
テム構成の変更にも容易に対応することができる。
【０２４１】また、最終段のラッチ回路に関しては、対
応のクロック信号に従ってその最終段ラッチ回路の状態
を制御することにより、最終段のラッチ回路に対するク
ロック制御回路のレイアウト面積を削減することがで
き、消費電力を低減することができる。
応のクロック信号に従ってその最終段ラッチ回路の状態
を制御することにより、最終段のラッチ回路に対するク
ロック制御回路のレイアウト面積を削減することがで
き、消費電力を低減することができる。
【０２４２】また、異なる分配経路を介して伝達される
クロック信号を受けるブロックの境界部に配置される境
界ラッチにおいては、次段のラッチ回路の状態に従って
前段のラッチ回路の状態を制御することにより、このブ
ロック間のクロックスキューが大きい場合においても、
確実にレーシングを防止して信号／データを転送するこ
とができる。また、単に次段ラッチ回路の状態のみで、
前段のラッチ回路の動作を制御しており、遅延回路など
をタイミング調整のために用いる必要がなく、タイミン
グの検証結果に基づくタイミング調整を容易に行なうこ
とができる。
クロック信号を受けるブロックの境界部に配置される境
界ラッチにおいては、次段のラッチ回路の状態に従って
前段のラッチ回路の状態を制御することにより、このブ
ロック間のクロックスキューが大きい場合においても、
確実にレーシングを防止して信号／データを転送するこ
とができる。また、単に次段ラッチ回路の状態のみで、
前段のラッチ回路の動作を制御しており、遅延回路など
をタイミング調整のために用いる必要がなく、タイミン
グの検証結果に基づくタイミング調整を容易に行なうこ
とができる。
【０２４３】また、このラッチ回路を用いて信号／デー
タを転送するスキャンパスを構成することにより、正確
に信号／データを転送することのできるスキャンパスを
実現することができ、内部回路を正確に所望の状態に設
定することができる。
タを転送するスキャンパスを構成することにより、正確
に信号／データを転送することのできるスキャンパスを
実現することができ、内部回路を正確に所望の状態に設
定することができる。
【０２４４】また、フリップフロップ列において所望の
位置に、論理回路を配置し、この論理回路前段のフリッ
プフロップの制御は、次段のフリップフロップがラッチ
状態にあると擬制して制御を行なうことにより、論理回
路に対しては、クロック信号に従って信号／データを転
送することができ、十分な処理時間を確保することがで
き、正確な論理処理を行なうことができる。また、制御
信号のフィードバック経路が、この論理回路部分におい
て分断されるため、制御信号のフィードバック遅延を短
くすることができ、論理回路に対する処理時間を十分に
長くすることができる。
位置に、論理回路を配置し、この論理回路前段のフリッ
プフロップの制御は、次段のフリップフロップがラッチ
状態にあると擬制して制御を行なうことにより、論理回
路に対しては、クロック信号に従って信号／データを転
送することができ、十分な処理時間を確保することがで
き、正確な論理処理を行なうことができる。また、制御
信号のフィードバック経路が、この論理回路部分におい
て分断されるため、制御信号のフィードバック遅延を短
くすることができ、論理回路に対する処理時間を十分に
長くすることができる。
【０２４５】また、この論理回路前段に対して配置され
るフリップフロップは、その対応のクロック信号に従っ
て動作状態を制御することにより、論理回路前段のフリ
ップフロップに対するクロック制御回路のレイアウト面
積を低減することができる。
るフリップフロップは、その対応のクロック信号に従っ
て動作状態を制御することにより、論理回路前段のフリ
ップフロップに対するクロック制御回路のレイアウト面
積を低減することができる。
【０２４６】また、この論理回路前段のフリップフロッ
プに対しては、対応のクロック信号と次段のフリップフ
ロップがラッチ状態に固定されたことを示す信号とに従
って、この論理回路前段の動作を制御することにより、
フリップフロップそれぞれにおいては、対応のクロック
信号と次段のフリップフロップに対する制御信号とに従
って対応のフリップフロップの動作制御を行なう構成が
実現され、フリップフロップそれぞれに対するクロック
制御回路の構成をすべて同一とすることができる。した
がって論理回路の介挿位置に応じ、クロック制御回路の
フィードバックされる制御信号の論理値を変更するだけ
で、容易に対応のフリップフロップに対する制御を調整
することができる。これにより、論理回路の介挿位置に
関わらず、正確な信号／データの転送を行なうことがで
きる。
プに対しては、対応のクロック信号と次段のフリップフ
ロップがラッチ状態に固定されたことを示す信号とに従
って、この論理回路前段の動作を制御することにより、
フリップフロップそれぞれにおいては、対応のクロック
信号と次段のフリップフロップに対する制御信号とに従
って対応のフリップフロップの動作制御を行なう構成が
実現され、フリップフロップそれぞれに対するクロック
制御回路の構成をすべて同一とすることができる。した
がって論理回路の介挿位置に応じ、クロック制御回路の
フィードバックされる制御信号の論理値を変更するだけ
で、容易に対応のフリップフロップに対する制御を調整
することができる。これにより、論理回路の介挿位置に
関わらず、正確な信号／データの転送を行なうことがで
きる。
【０２４７】また、論理回路介挿位置において、次段の
フリップフロップはラッチ状態にあると擬制して論理回
路前段のフリップフロップの動作を制御することによ
り、この各クロック制御回路の制御信号のフィードバッ
ク経路を分割することができ、フィードバック制御信号
の遅延時間を低減することができ、フリップフロップか
ら論理回路へのデータ／信号の転送タイミングを早くす
ることができ、十分な処理時間を論理回路へ与えること
ができる。
フリップフロップはラッチ状態にあると擬制して論理回
路前段のフリップフロップの動作を制御することによ
り、この各クロック制御回路の制御信号のフィードバッ
ク経路を分割することができ、フィードバック制御信号
の遅延時間を低減することができ、フリップフロップか
ら論理回路へのデータ／信号の転送タイミングを早くす
ることができ、十分な処理時間を論理回路へ与えること
ができる。
【０２４８】また、異なる分配経路を介してクロックを
受けるフリップフロップに対しては、次段のフリップフ
ロップに対する制御信号をフィードバックして前段のフ
リップフロップの動作を制御することにより、このブロ
ック間でのクロックスキューが大きい場合においても、
正確にデータ／信号の転送を行なうことができる。
受けるフリップフロップに対しては、次段のフリップフ
ロップに対する制御信号をフィードバックして前段のフ
リップフロップの動作を制御することにより、このブロ
ック間でのクロックスキューが大きい場合においても、
正確にデータ／信号の転送を行なうことができる。
【０２４９】また、このフリップフロップによりスキャ
ンパスを構成することにより、正確に、データ／信号を
クロック信号に同期して転送することができ、内部回路
を所望の状態に設定することができ、また内部回路の状
態を外部で確実にかつ正確に検証することができる。
ンパスを構成することにより、正確に、データ／信号を
クロック信号に同期して転送することができ、内部回路
を所望の状態に設定することができ、また内部回路の状
態を外部で確実にかつ正確に検証することができる。
【０２５０】また、複数の信号転送経路が並列に配置さ
れているとき、複数の信号転送経路の対応して配置され
るフリップフロップに対し共通にクロック制御回路を配
置することにより、クロック制御回路の数を低減するこ
とができ、レイアウト面積および消費電力を低減するこ
とができる。
れているとき、複数の信号転送経路の対応して配置され
るフリップフロップに対し共通にクロック制御回路を配
置することにより、クロック制御回路の数を低減するこ
とができ、レイアウト面積および消費電力を低減するこ
とができる。
【図１】 （Ａ）は、この発明の実施の形態１に従う同
期型データ転送処理装置の構成を示す図であり、（Ｂ）
は、（Ａ）に示す回路装置の動作を示すタイミング図で
ある。
期型データ転送処理装置の構成を示す図であり、（Ｂ）
は、（Ａ）に示す回路装置の動作を示すタイミング図で
ある。
【図２】 図１（Ａ）に示すクロック制御回路の制御信
号のタイミングを示す図である。
号のタイミングを示す図である。
【図３】 図１に示す同期型データ転送処理装置のセッ
トアップ／ホールド時間を示す図である。
トアップ／ホールド時間を示す図である。
【図４】 この発明の実施の形態２に従う同期型データ
転送処理装置の構成を示す図である。
転送処理装置の構成を示す図である。
【図５】 この発明の実施の形態３に従う同期型データ
転送処理装置の構成を概略的に示す図である。
転送処理装置の構成を概略的に示す図である。
【図６】 図５に示す回路装置の動作を示すタイミング
図である。
図である。
【図７】 この発明の実施の形態３の変更例を概略的に
示す図である。
示す図である。
【図８】 この発明の実施の形態３のクロック制御回路
の具体的構成を示す図である。
の具体的構成を示す図である。
【図９】 この発明の実施の形態３のクロック制御回路
の他の構成を示す図である。
の他の構成を示す図である。
【図１０】 この発明の実施の形態４の構成を示す図で
ある。
ある。
【図１１】 この発明の実施の形態４の変更例の構成を
示す図である。
示す図である。
【図１２】 この発明の実施の形態５に従う同期型デー
タ転送処理装置の構成を概略的に示す図である。
タ転送処理装置の構成を概略的に示す図である。
【図１３】 この発明の実施の形態５の変更例を示す図
である。
である。
【図１４】 図１３に示すフリップフロップの構成の一
例を示す図である。
例を示す図である。
【図１５】 図１４に示すフリップフロップの動作を示
すタイミング図である。
すタイミング図である。
【図１６】 この発明の実施の形態６に従う同期型デー
タ転送処理装置の構成を概略的に示す図である。
タ転送処理装置の構成を概略的に示す図である。
【図１７】 この発明の実施の形態６の変更例を示す図
である。
である。
【図１８】 この発明の実施の形態７に従う同期型デー
タ転送処理装置の構成を概略的に示す図である。
タ転送処理装置の構成を概略的に示す図である。
【図１９】 図１８に示すクロック制御回路の動作を示
すタイミング図である。
すタイミング図である。
【図２０】 この発明の実施の形態７の変更例を示す図
である。
である。
【図２１】 この発明の実施の形態８に従う同期型デー
タ転送処理装置の構成を概略的に示す図である。
タ転送処理装置の構成を概略的に示す図である。
【図２２】 この発明の実施の形態８の変更例を示す図
である。
である。
【図２３】 この発明の実施の形態９に従う同期型デー
タ転送処理装置の構成を概略的に示す図である。
タ転送処理装置の構成を概略的に示す図である。
【図２４】 この発明の実施の形態９の変更例１の構成
を概略的に示す図である。
を概略的に示す図である。
【図２５】 この発明の実施の形態９の変更例２の構成
を概略的に示す図である。
を概略的に示す図である。
【図２６】 この発明の実施の形態９の変更例３の構成
を概略的に示す図である。
を概略的に示す図である。
【図２７】 （Ａ）は、この発明の実施の形態９の変更
例４の構成を概略的に示す図であり、（Ｂ）は、図２７
（Ａ）に示すレジスタ回路の構成の１例を示す図であ
る。
例４の構成を概略的に示す図であり、（Ｂ）は、図２７
（Ａ）に示すレジスタ回路の構成の１例を示す図であ
る。
【図２８】 従来の同期型データ転送処理装置の構成を
示す図である。
示す図である。
【図２９】 図２８に示す回路装置の動作を示すタイミ
ング図である。
ング図である。
【図３０】 図２８に示す回路装置の動作をさらに詳細
に示すタイミング図である。
に示すタイミング図である。
【図３１】 図２８に示す回路装置のセットアップ時間
を示す図である。
を示す図である。
【図３２】 従来の同期型データ転送処理装置の他の構
成を概略的に示す図である。
成を概略的に示す図である。
【図３３】 図３２に示すフリップフロップの構成の一
例を示す図である。
例を示す図である。
【図３４】 図３２に示す回路装置の動作を示すタイミ
ング図である。
ング図である。
【図３５】 図３２に示す回路装置のデータ転送処理動
作を示すタイミング図である。
作を示すタイミング図である。
【図３６】 従来の同期型データ転送処理装置のさらに
他の構成を示す図である。
他の構成を示す図である。
【図３７】 図３６に示す回路装置の動作を示すタイミ
ング図である。
ング図である。
ＬＴａ−ＬＴｃ ラッチ回路、ＣＴＬａ−ＣＴＬｃ ク
ロック制御回路、１０クロック分配回路、ＬＴａ０−Ｌ
Ｔａｋ，ＬＴｂ０−ＬＴｂｋ，ＬＴｃ０−ＬＴｃｋ ラ
ッチ回路、１５ａ−１５ｃ 多ビット転送回路、１６ａ
−１６ｃ，１７ａ−１７ｃ クロックドライバ、ＬＴ
ｉ，ＬＴｊ ラッチ回路、ＬＧＫ 論理回路、ＣＴＬ
ｉ，ＣＴＬｊ クロック制御回路、ＬＴＦ 最終段ラッ
チ回路、ＣＴＬＦ クロック制御回路、５ ＮＡＮＤゲ
ート、６，８，２０ インバータ、７ ＮＯＲゲート、
２２ インバータ、ＦＦａ０−ＦＦａ９，ＦＦｂ０−Ｆ
Ｆｂ９，ＦＦｃ０−ＦＦｃ９ フリップフロップ、ＣＮ
Ｔａ−ＣＮＴｃ クロック制御回路、３０ａ−３０ｃ
多ビット転送回路、３７ａ−３７ｃ クロックドライ
バ、３５ ＡＮＤゲート、ＦＦＢａ０−ＦＦＢａ９，Ｆ
ＦＢｂ０−ＦＦＢｂ９，ＦＦＢｃ０−ＦＦＢｃ９ フリ
ップフロップ、３７ａ−３７ｃ クロックドライバ、４
０ａ−４０ｃ 多ビット転送回路、ＣＭＲａ−ＣＭＲｃ
クロック制御回路、４１ ＯＲ回路、ＦＦＰ−ＦＦ
ｓ，ＦＦＢｐ−ＦＦＢｓ フリップフロップ、ＣＮＴｐ
−ＣＮＴｓ，ＣＮＲｐ−ＣＮＲｓ クロック制御回路、
ＬＧＣ 論理回路、ＢＫＡ，ＢＫＢ 機能ブロック、Ｆ
Ｆ１０，ＦＦ１１，ＦＦ２０，ＦＦ２１ フリップフロ
ップ、ＣＮＴ１０，ＣＮＴ１１，ＣＮＴ２０，ＣＮＴ２
１ クロック制御回路、１０ａ，１０ｂ クロック分解
回路、ＢＫＣ，ＢＫＤ 機能ブロック、５０ａ−５０ｄ
転送保持回路、５２ａ−５２ｄ クロック制御回路、
５４ａ−５４ｄ クロック分配回路、６２ レーシング
防止装置、６４ ＦＩＦＯ、７０ シフトレジスタ、７
２ カウンタ、７４ 分周回路、８０ ＴＡＰコントロ
ーラ、８２ クロック分配回路、８４ レーシング防止
装置、８８ スキャンパス、ＲＧ レジスタ回路。
ロック制御回路、１０クロック分配回路、ＬＴａ０−Ｌ
Ｔａｋ，ＬＴｂ０−ＬＴｂｋ，ＬＴｃ０−ＬＴｃｋ ラ
ッチ回路、１５ａ−１５ｃ 多ビット転送回路、１６ａ
−１６ｃ，１７ａ−１７ｃ クロックドライバ、ＬＴ
ｉ，ＬＴｊ ラッチ回路、ＬＧＫ 論理回路、ＣＴＬ
ｉ，ＣＴＬｊ クロック制御回路、ＬＴＦ 最終段ラッ
チ回路、ＣＴＬＦ クロック制御回路、５ ＮＡＮＤゲ
ート、６，８，２０ インバータ、７ ＮＯＲゲート、
２２ インバータ、ＦＦａ０−ＦＦａ９，ＦＦｂ０−Ｆ
Ｆｂ９，ＦＦｃ０−ＦＦｃ９ フリップフロップ、ＣＮ
Ｔａ−ＣＮＴｃ クロック制御回路、３０ａ−３０ｃ
多ビット転送回路、３７ａ−３７ｃ クロックドライ
バ、３５ ＡＮＤゲート、ＦＦＢａ０−ＦＦＢａ９，Ｆ
ＦＢｂ０−ＦＦＢｂ９，ＦＦＢｃ０−ＦＦＢｃ９ フリ
ップフロップ、３７ａ−３７ｃ クロックドライバ、４
０ａ−４０ｃ 多ビット転送回路、ＣＭＲａ−ＣＭＲｃ
クロック制御回路、４１ ＯＲ回路、ＦＦＰ−ＦＦ
ｓ，ＦＦＢｐ−ＦＦＢｓ フリップフロップ、ＣＮＴｐ
−ＣＮＴｓ，ＣＮＲｐ−ＣＮＲｓ クロック制御回路、
ＬＧＣ 論理回路、ＢＫＡ，ＢＫＢ 機能ブロック、Ｆ
Ｆ１０，ＦＦ１１，ＦＦ２０，ＦＦ２１ フリップフロ
ップ、ＣＮＴ１０，ＣＮＴ１１，ＣＮＴ２０，ＣＮＴ２
１ クロック制御回路、１０ａ，１０ｂ クロック分解
回路、ＢＫＣ，ＢＫＤ 機能ブロック、５０ａ−５０ｄ
転送保持回路、５２ａ−５２ｄ クロック制御回路、
５４ａ−５４ｄ クロック分配回路、６２ レーシング
防止装置、６４ ＦＩＦＯ、７０ シフトレジスタ、７
２ カウンタ、７４ 分周回路、８０ ＴＡＰコントロ
ーラ、８２ クロック分配回路、８４ レーシング防止
装置、８８ スキャンパス、ＲＧ レジスタ回路。
Claims (20)
- 【請求項１】 各々がクロック入力ノードに印加される
信号に従って、与えられた信号を出力ノードに通過させ
るトランスペアレント状態と信号入力ノードの信号の変
化に関わらず前記出力ノードの信号を保持するラッチ状
態を取る複数の縦続接続されるラッチ回路を備える少な
くとも１つのデータ転送路を備え、前記複数のラッチ回
路において連続して配置されるラッチ回路においては、
一方が前記ラッチ状態のときには、他方が前記トランス
ペアレント状態となり、 前記複数のラッチ回路の状態を制御するための制御信号
を生成して前記複数のラッチ回路に伝達する制御回路を
備え、前記制御回路は、前記ラッチ回路に対応して配置
され、各々が対応のラッチ回路に伝達されるクロック信
号と次段のラッチ回路のクロック入力ノードの信号とに
従って前記対応のラッチ回路のクロック入力ノードに前
記制御信号を印加する複数のクロック制御回路を備え
る、同期型データ転送処理装置。 - 【請求項２】 各前記クロック制御回路は、 前記対応のラッチ回路に対するクロック信号が活性状態
でありトランスペアレント状態を指定しかつ前記次段の
ラッチ回路のクロック入力ノードの制御信号がラッチ状
態を指定するときに前記制御信号を前記トランスペアレ
ント状態を指定する状態に設定する、請求項１記載の同
期型データ転送処理装置。 - 【請求項３】 各前記クロック制御回路は、 前記対応のラッチ回路に対するクロック信号が非活性状
態であり該対応のラッチ回路のラッチ状態を指定すると
き、前記次段のラッチ回路のクロック入力ノードの制御
信号の状態に関わらず、前記対応のラッチ回路に対する
制御信号をラッチ状態を指定する状態に設定する、請求
項２記載の同期型データ転送処理装置。 - 【請求項４】 前記少なくとも１つのデータ転送路は、
互いに並列に配置される複数のラッチ列を含み、各前記
ラッチ列は、縦続接続される複数の前記ラッチ回路を有
し、 前記制御回路は、前記複数のラッチ列に対し共通に配置
され、各前記クロック制御回路は、前記複数のラッチ列
の互いに対応して配置されるラッチ回路に対し共通に前
記制御信号を伝達する、請求項１記載の同期型データ転
送処理装置。 - 【請求項５】 前記複数のラッチ回路の選択された位置
に介挿され、少なくとも前段のラッチ回路からの信号に
予め定められた処理を施して次段のラッチ回路へ転送す
る論理回路をさらに備える、請求項１記載の同期型デー
タ転送処理装置。 - 【請求項６】 前記制御回路は、 前記前段のラッチ回路に対して配置され、前記次段のラ
ッチ回路に対する制御信号を、前記次段のラッチ回路に
対する制御信号がラッチ状態に設定された状態であると
擬制して、前記前段のラッチ回路に対する制御信号を生
成するラッチ制御回路をさらに備える、請求項５記載の
同期型データ転送処理装置。 - 【請求項７】 前記制御回路は、前記前段のラッチ回路
に対して配置され、対応のクロック信号に応答して前記
前段のラッチ回路に対する制御信号を生成するラッチ制
御回路をさらに備える、請求項５記載の同期型データ転
送処理装置。 - 【請求項８】 前記制御回路は、前記前段のラッチ回路
に対応して配置され、対応のラッチ回路に伝達されるク
ロック信号と前記次段のラッチ回路がラッチ状態にある
ことを示す状態に固定された信号とを受けて、前記前段
のラッチ回路に対する制御信号を生成するラッチ制御回
路をさらに備える、請求項５記載の同期型データ転送処
理装置。 - 【請求項９】 前記複数のラッチ回路の最終段のラッチ
回路に対応して配置され、前記最終段のラッチ回路に伝
達されるクロック信号とラッチ指示状態に固定された信
号とを受け、前記最終段のラッチ回路に対する制御信号
を生成するラッチ制御回路をさらに備える、請求項１記
載の同期型データ転送処理装置。 - 【請求項１０】 前記制御回路は、 前記複数のラッチ回路の最終段のラッチ回路に対応して
配置され、前記最終段のラッチ回路に対して伝達された
クロック信号に従って前記最終段のラッチ回路に対する
制御信号を生成するラッチ制御回路をさらに備える、請
求項１記載の同期型データ転送処理装置。 - 【請求項１１】 前記複数のラッチ回路は、別々の経路
を介して伝達されるクロック信号を受けるブロックの境
界部に配置され、一方のブロックから他方のブロックに
信号を転送するための境界ラッチを含む、請求項１記載
の同期型データ転送処理装置。 - 【請求項１２】 前記複数のラッチ回路は、内部回路ノ
ードを観測可能にするためのスキャンパスを構成する、
請求項１記載の同期型データ転送処理装置。 - 【請求項１３】 各々が互いに相補的にラッチ状態およ
びトランスペアレント状態を取る第１および第２のラッ
チ回路を有する複数のフリップフロップを含む少なくと
も１つの信号転送経路、 前記信号転送経路の選択された位置に介挿され、与えら
れた信号に所定の処理を施して出力する論理回路、およ
び前記複数のフリップフロップの信号転送動作を制御す
る転送制御回路を備え、前記転送制御回路は、前記フリ
ップフロップに対応して配置され、各々が対応のフリッ
プフロップに伝達されるクロック信号と次段のフリップ
フロップに対する制御信号とに従って前記対応のフリッ
プフロップに対する制御信号を生成するフリップフロッ
プ制御回路を備え、前記フリップフロップ制御回路は、
前記次段のフリップフロップがラッチ状態となることを
前記次段のフリップフロップに対する制御信号が示して
いるときに前記対応のフリップフロップに対する制御信
号を前記伝達されたクロック信号に従って生成し、さら
に前記論理回路の前段に配置されるフリップフロップに
対応して配置され、前記論理回路の次段に配置されたフ
リップフロップがラッチ状態にあると擬制して対応のク
ロック信号に従って前記論理回路前段のフリップフロッ
プに対する制御信号を生成する論理段制御回路を備え
る、同期型データ転送処理装置。 - 【請求項１４】 前記論理段制御回路は、前記論理回路
の前段に対して配置される前記前段のフリップフロップ
に対して伝達されるクロック信号に従って前記前段のフ
リップフロップに対する制御信号を生成する、請求項１
３記載の同期型データ転送処理装置。 - 【請求項１５】 前記論理段制御回路は、前記論理回路
の前段に対して配置される前記前段のフリップフロップ
に対して伝達されるクロック信号と前記論理回路の次段
のフリップフロップがラッチ状態にあることを示す状態
に固定された信号とに従って前記前段のフリップフロッ
プに対する制御信号を生成する、請求項１３記載のデー
タ転送処理装置。 - 【請求項１６】 前記転送制御回路は、前記フリップフ
ロップの最終段のフリップフロップに対応して配置さ
れ、前記最終段のフリップフロップに対して伝達される
クロック信号とラッチ指示状態に固定された信号とに従
って前記最終段のフリップフロップに対する制御信号を
生成する最終段制御回路をさらに備える、請求項１３記
載の同期型データ転送処理装置。 - 【請求項１７】 前記転送制御回路は、前記フリップフ
ロップの最終段のフリップフロップに対応して配置さ
れ、前記最終段のフリップフロップに対して伝達される
クロック信号に従って前記最終段のフリップフロップに
対する制御信号を生成する最終段制御回路をさらに備え
る、請求項１３記載の同期型データ転送処理装置。 - 【請求項１８】 前記複数のフリップフロップは、異な
る分配経路を介して伝達されるクロック信号を受けるク
ロックブロック境界部に配置されるフリップフロップを
含む、請求項１３記載の同期型データ転送処理装置。 - 【請求項１９】 前記フリップフロップは、内部ノード
を外部アクセス可能状態にするためのスキャンパスを構
成する、請求項１３記載の同期型データ転送処理装置。 - 【請求項２０】 前記少なくとも１つの信号転送経路
は、互いに並列に配置されかつ各々が複数のフリップフ
ロップを有する複数の転送経路を有し、各前記フリップ
フロップ制御回路は、前記複数の転送経路の対応する位
置に配置されたフリップフロップに対して共通に前記制
御信号を伝達する、請求項１３記載の同期型データ転送
処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001243777A JP4748896B2 (ja) | 2001-08-10 | 2001-08-10 | 同期型データ転送処理装置 |
| US10/214,598 US7120214B2 (en) | 2001-08-10 | 2002-08-09 | Synchronous signal transfer and processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001243777A JP4748896B2 (ja) | 2001-08-10 | 2001-08-10 | 同期型データ転送処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003059284A true JP2003059284A (ja) | 2003-02-28 |
| JP4748896B2 JP4748896B2 (ja) | 2011-08-17 |
Family
ID=19073815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001243777A Expired - Fee Related JP4748896B2 (ja) | 2001-08-10 | 2001-08-10 | 同期型データ転送処理装置 |
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| Country | Link |
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