JP2003047242A - スイッチング電源装置 - Google Patents
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Abstract
(57)【要約】
【課題】 負荷待機時等の軽負荷時におけるスイッチン
グ電源装置の消費電力を低減すると共に変換効率を向上
する。 【解決手段】 本発明によるスイッチング電源装置の制
御回路(10)は、負荷(7)が軽くなるにつれて信号発生回
路(13)の出力信号Ｖ4の周波数を低下させる周波数制御
回路(17)と、軽負荷より重い負荷(7)の状態のときに軽
負荷時より信号発生回路(13)の出力信号Ｖ4の周波数が
高い状態でパルス幅を制御するオン期間制御回路(18)
と、軽負荷状態又は軽負荷より重い負荷状態に対応して
第１の最小オン期間Ｔ1又は第２の最小オン期間Ｔ2のパ
ルス信号Ｖ1,Ｖ2を出力する最小オン期間出力回路(19)
と、第１の最小オン期間Ｔ1又は第２の最小オン期間Ｔ2
と信号発生回路(13)の出力信号Ｖ4のオン期間とを比較
してそのオン期間の状態が軽負荷状態か又は軽負荷より
重い負荷状態かを判定するオン期間比較回路(20)とを備
えている。
グ電源装置の消費電力を低減すると共に変換効率を向上
する。 【解決手段】 本発明によるスイッチング電源装置の制
御回路(10)は、負荷(7)が軽くなるにつれて信号発生回
路(13)の出力信号Ｖ4の周波数を低下させる周波数制御
回路(17)と、軽負荷より重い負荷(7)の状態のときに軽
負荷時より信号発生回路(13)の出力信号Ｖ4の周波数が
高い状態でパルス幅を制御するオン期間制御回路(18)
と、軽負荷状態又は軽負荷より重い負荷状態に対応して
第１の最小オン期間Ｔ1又は第２の最小オン期間Ｔ2のパ
ルス信号Ｖ1,Ｖ2を出力する最小オン期間出力回路(19)
と、第１の最小オン期間Ｔ1又は第２の最小オン期間Ｔ2
と信号発生回路(13)の出力信号Ｖ4のオン期間とを比較
してそのオン期間の状態が軽負荷状態か又は軽負荷より
重い負荷状態かを判定するオン期間比較回路(20)とを備
えている。
Description
【０００１】
【発明の属する技術分野】本発明はスイッチング電源装
置、特に負荷待機時等の軽負荷時における消費電力を低
減して変換効率の向上を図ったスイッチング電源装置に
属する。
置、特に負荷待機時等の軽負荷時における消費電力を低
減して変換効率の向上を図ったスイッチング電源装置に
属する。
【０００２】
【従来の技術】従来から一般的に広く使用されているス
イッチング電源装置を図４に示す。図４に示すスイッチ
ング電源装置は、交流電源(1a)に接続される整流平滑回
路(1b)で構成された直流電源(1)と、１次巻線(2a)及び
２次巻線(2b)を有するトランス(2)と、スイッチング素
子としてのＭＯＳ-ＦＥＴ（ＭＯＳ型電界効果トランジ
スタ）(3)と、整流ダイオード(4)及び平滑コンデンサ
(5)を有する整流平滑回路(6)と、負荷(7)の電圧ＶOを検
出する出力電圧検出手段としての出力電圧検出回路(8)
と、トランス(2)に設けられた帰還巻線(9)と、ＭＯＳ-
ＦＥＴ(3)をオン・オフ制御する制御回路(10)とを備え
ている。トランス(2)の１次巻線(2a)及びＭＯＳ-ＦＥＴ
(3)は直流電源(1)に対して直列に接続される。整流平滑
回路(6)は、トランス(2)の２次巻線(2b)に接続され、電
圧ＶOの直流電力を負荷(7)に供給する。帰還巻線(9)
は、整流ダイオード(11)及び平滑コンデンサ(12)を介し
て制御回路(10)の電源端子(VCC)に接続される。制御回
路(10)は、電源端子(VCC)に印加される電圧により駆動
され且つ駆動回路(14)を介してＭＯＳ-ＦＥＴ(3)のゲー
ト端子にオン・オフ信号ＶGを付与する信号発生回路(1
3)と、出力電圧検出回路(8)の検出信号により信号発生
回路(13)から出力されるオン・オフ信号ＶGのパルス幅
を制御するオン期間制御回路(15)とを備えている。即
ち、オン期間制御回路(15)は出力電圧検出回路(8)の検
出電圧が目標値より低いときは信号発生回路(13)から出
力されるオン・オフ信号ＶGのパルス幅を広くし、逆に
目標値より高いときは信号発生回路(13)から出力される
オン・オフ信号ＶGのパルス幅を狭くすることにより、
トランス(2)の２次巻線(2b)から整流平滑回路(6)を介し
て負荷(7)に印加される直流出力電圧ＶOのレベルを一定
に保持する。また、直流電源(1)の正側端子と制御回路
(10)の電源端子(VCC)との間には起動抵抗(16)が接続さ
れ、起動時に直流電源(1)から起動抵抗(16)を介して制
御回路(10)の電源端子(VCC)に印加される電圧により制
御回路(10)を起動し、ＭＯＳ-ＦＥＴ(3)を導通状態にす
る。
イッチング電源装置を図４に示す。図４に示すスイッチ
ング電源装置は、交流電源(1a)に接続される整流平滑回
路(1b)で構成された直流電源(1)と、１次巻線(2a)及び
２次巻線(2b)を有するトランス(2)と、スイッチング素
子としてのＭＯＳ-ＦＥＴ（ＭＯＳ型電界効果トランジ
スタ）(3)と、整流ダイオード(4)及び平滑コンデンサ
(5)を有する整流平滑回路(6)と、負荷(7)の電圧ＶOを検
出する出力電圧検出手段としての出力電圧検出回路(8)
と、トランス(2)に設けられた帰還巻線(9)と、ＭＯＳ-
ＦＥＴ(3)をオン・オフ制御する制御回路(10)とを備え
ている。トランス(2)の１次巻線(2a)及びＭＯＳ-ＦＥＴ
(3)は直流電源(1)に対して直列に接続される。整流平滑
回路(6)は、トランス(2)の２次巻線(2b)に接続され、電
圧ＶOの直流電力を負荷(7)に供給する。帰還巻線(9)
は、整流ダイオード(11)及び平滑コンデンサ(12)を介し
て制御回路(10)の電源端子(VCC)に接続される。制御回
路(10)は、電源端子(VCC)に印加される電圧により駆動
され且つ駆動回路(14)を介してＭＯＳ-ＦＥＴ(3)のゲー
ト端子にオン・オフ信号ＶGを付与する信号発生回路(1
3)と、出力電圧検出回路(8)の検出信号により信号発生
回路(13)から出力されるオン・オフ信号ＶGのパルス幅
を制御するオン期間制御回路(15)とを備えている。即
ち、オン期間制御回路(15)は出力電圧検出回路(8)の検
出電圧が目標値より低いときは信号発生回路(13)から出
力されるオン・オフ信号ＶGのパルス幅を広くし、逆に
目標値より高いときは信号発生回路(13)から出力される
オン・オフ信号ＶGのパルス幅を狭くすることにより、
トランス(2)の２次巻線(2b)から整流平滑回路(6)を介し
て負荷(7)に印加される直流出力電圧ＶOのレベルを一定
に保持する。また、直流電源(1)の正側端子と制御回路
(10)の電源端子(VCC)との間には起動抵抗(16)が接続さ
れ、起動時に直流電源(1)から起動抵抗(16)を介して制
御回路(10)の電源端子(VCC)に印加される電圧により制
御回路(10)を起動し、ＭＯＳ-ＦＥＴ(3)を導通状態にす
る。
【０００３】図４に示すスイッチング電源装置の動作は
以下の通りである。直流電源(1)から起動抵抗(16)を介
して制御回路(10)の電源端子(VCC)に電圧が印加される
と、制御回路(10)が起動して信号発生回路(13)から高い
電圧(Ｈ)レベルのオン・オフ信号ＶGが出力され、ＭＯ
Ｓ-ＦＥＴ(3)が導通状態となる。これにより、トランス
(2)の１次巻線(2a)に直流電源(1)の電圧Ｅ[Ｖ]が印加さ
れると共に、帰還巻線(9)に電圧が発生する。帰還巻線
(9)に発生した電圧は、整流ダイオード(11)及び平滑コ
ンデンサ(12)を介して制御回路(10)の電源端子(VCC)に
印加され、起動時以降は帰還巻線(9)に発生する電圧に
より制御回路(10)が駆動される。
以下の通りである。直流電源(1)から起動抵抗(16)を介
して制御回路(10)の電源端子(VCC)に電圧が印加される
と、制御回路(10)が起動して信号発生回路(13)から高い
電圧(Ｈ)レベルのオン・オフ信号ＶGが出力され、ＭＯ
Ｓ-ＦＥＴ(3)が導通状態となる。これにより、トランス
(2)の１次巻線(2a)に直流電源(1)の電圧Ｅ[Ｖ]が印加さ
れると共に、帰還巻線(9)に電圧が発生する。帰還巻線
(9)に発生した電圧は、整流ダイオード(11)及び平滑コ
ンデンサ(12)を介して制御回路(10)の電源端子(VCC)に
印加され、起動時以降は帰還巻線(9)に発生する電圧に
より制御回路(10)が駆動される。
【０００４】制御回路(10)内の信号発生回路(13)から駆
動回路(14)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に高
い電圧(Ｈ)レベルのオン・オフ信号ＶGが付与され、Ｍ
ＯＳ-ＦＥＴ(3)がオン状態になると、直流電源(1)から
トランス(2)の１次巻線(2a)及びＭＯＳ-ＦＥＴ(3)を介
して電流が流れ、トランス(2)にエネルギが蓄積され
る。このとき、整流平滑回路(6)を構成する整流ダイオ
ード(4)に逆方向の電圧が印加されて非導通状態となる
から、整流ダイオード(4)には電流が流れず、トランス
(2)の２次巻線(2b)へのエネルギの伝達は行なわれな
い。これと同時に、トランス(2)の帰還巻線(9)に接続さ
れた整流ダイオード(11)にも逆方向の電圧が印加されて
非導通状態となるので、ＭＯＳ-ＦＥＴ(3)のオン期間中
は平滑コンデンサ(12)の充電電圧が制御回路(10)の電源
端子(VCC)に印加される。
動回路(14)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に高
い電圧(Ｈ)レベルのオン・オフ信号ＶGが付与され、Ｍ
ＯＳ-ＦＥＴ(3)がオン状態になると、直流電源(1)から
トランス(2)の１次巻線(2a)及びＭＯＳ-ＦＥＴ(3)を介
して電流が流れ、トランス(2)にエネルギが蓄積され
る。このとき、整流平滑回路(6)を構成する整流ダイオ
ード(4)に逆方向の電圧が印加されて非導通状態となる
から、整流ダイオード(4)には電流が流れず、トランス
(2)の２次巻線(2b)へのエネルギの伝達は行なわれな
い。これと同時に、トランス(2)の帰還巻線(9)に接続さ
れた整流ダイオード(11)にも逆方向の電圧が印加されて
非導通状態となるので、ＭＯＳ-ＦＥＴ(3)のオン期間中
は平滑コンデンサ(12)の充電電圧が制御回路(10)の電源
端子(VCC)に印加される。
【０００５】次に、制御回路(10)からＭＯＳ-ＦＥＴ(3)
のゲート端子に付与されるオン・オフ信号ＶGが高い電
圧(Ｈ)レベルから低い電圧(Ｌ)レベルとなり、ＭＯＳ-
ＦＥＴ(3)がオン状態からオフ状態になると、トランス
(2)の２次巻線(2b)から整流平滑回路(6)の整流ダイオー
ド(4)に順方向の電圧が印加されて導通状態となるの
で、トランス(2)に蓄積されたエネルギが２次巻線(2b)
から整流平滑回路(6)を介して負荷(7)に供給され、トラ
ンス(2)がリセットされる。これと同時に、トランス(2)
の帰還巻線(9)に接続された整流ダイオード(11)にも順
方向の電圧が印加されて導通状態となるので、ＭＯＳ-
ＦＥＴ(3)のオフ期間中は帰還巻線(9)から整流ダイオー
ド(11)及び平滑コンデンサ(12)を介して制御回路(10)の
電源端子(VCC)に電圧が印加される。そして、トランス
(2)のリセット期間が終了し、トランス(2)の２次側の整
流ダイオード(4)に流れる電流が略ゼロになると、制御
回路(10)からＭＯＳ-ＦＥＴ(3)のゲート端子に高い電圧
(Ｈ)レベルのオン・オフ信号ＶGが付与され、ＭＯＳ-Ｆ
ＥＴ(3)が再びオン状態となる。
のゲート端子に付与されるオン・オフ信号ＶGが高い電
圧(Ｈ)レベルから低い電圧(Ｌ)レベルとなり、ＭＯＳ-
ＦＥＴ(3)がオン状態からオフ状態になると、トランス
(2)の２次巻線(2b)から整流平滑回路(6)の整流ダイオー
ド(4)に順方向の電圧が印加されて導通状態となるの
で、トランス(2)に蓄積されたエネルギが２次巻線(2b)
から整流平滑回路(6)を介して負荷(7)に供給され、トラ
ンス(2)がリセットされる。これと同時に、トランス(2)
の帰還巻線(9)に接続された整流ダイオード(11)にも順
方向の電圧が印加されて導通状態となるので、ＭＯＳ-
ＦＥＴ(3)のオフ期間中は帰還巻線(9)から整流ダイオー
ド(11)及び平滑コンデンサ(12)を介して制御回路(10)の
電源端子(VCC)に電圧が印加される。そして、トランス
(2)のリセット期間が終了し、トランス(2)の２次側の整
流ダイオード(4)に流れる電流が略ゼロになると、制御
回路(10)からＭＯＳ-ＦＥＴ(3)のゲート端子に高い電圧
(Ｈ)レベルのオン・オフ信号ＶGが付与され、ＭＯＳ-Ｆ
ＥＴ(3)が再びオン状態となる。
【０００６】ここで、負荷(7)のインピーダンスが高い
軽負荷状態の場合は、出力電圧検出回路(8)の検出電圧
が目標値より高くなるので、制御回路(10)内のオン期間
制御回路(15)により信号発生回路(13)から駆動回路(14)
を介して出力されるオン・オフ信号ＶGのパルス幅が狭
くなるように制御され、ＭＯＳ-ＦＥＴ(3)のオン期間が
短くなる。逆に、負荷(7)のインピーダンスが低い重負
荷状態の場合は、出力電圧検出回路(8)の検出電圧が目
標値より低くなるので、制御回路(10)内のオン期間制御
回路(15)により信号発生回路(13)から駆動回路(14)を介
して出力されるオン・オフ信号ＶGのパルス幅が広くな
るように制御され、ＭＯＳ-ＦＥＴ(3)のオン期間が長く
なる。
軽負荷状態の場合は、出力電圧検出回路(8)の検出電圧
が目標値より高くなるので、制御回路(10)内のオン期間
制御回路(15)により信号発生回路(13)から駆動回路(14)
を介して出力されるオン・オフ信号ＶGのパルス幅が狭
くなるように制御され、ＭＯＳ-ＦＥＴ(3)のオン期間が
短くなる。逆に、負荷(7)のインピーダンスが低い重負
荷状態の場合は、出力電圧検出回路(8)の検出電圧が目
標値より低くなるので、制御回路(10)内のオン期間制御
回路(15)により信号発生回路(13)から駆動回路(14)を介
して出力されるオン・オフ信号ＶGのパルス幅が広くな
るように制御され、ＭＯＳ-ＦＥＴ(3)のオン期間が長く
なる。
【０００７】
【発明が解決しようとする課題】図４に示す従来のスイ
ッチング電源装置では、負荷待機時等の軽負荷時に、ス
イッチング電源装置を構成する各電気部品で発生する電
力損失が大きく減少するのに対してＭＯＳ-ＦＥＴ(3)で
発生するスイッチング損失の減少する割合が低く、負荷
(7)で消費される電力に対してスイッチング電源装置で
消費される電力の割合が大きくなるため、変換効率が極
端に低下する欠点があった。
ッチング電源装置では、負荷待機時等の軽負荷時に、ス
イッチング電源装置を構成する各電気部品で発生する電
力損失が大きく減少するのに対してＭＯＳ-ＦＥＴ(3)で
発生するスイッチング損失の減少する割合が低く、負荷
(7)で消費される電力に対してスイッチング電源装置で
消費される電力の割合が大きくなるため、変換効率が極
端に低下する欠点があった。
【０００８】そこで、本発明では負荷待機時等の軽負荷
時における消費電力を低減して変換効率を向上できるス
イッチング電源装置を提供することを目的とする。
時における消費電力を低減して変換効率を向上できるス
イッチング電源装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明によるスイッチン
グ電源装置は、直流電源(1)と、直流電源(1)に対して直
列に接続されたトランス(2)の１次巻線(2a)及びスイッ
チング素子(3)と、トランス(2)の２次巻線(2b)に接続さ
れ且つ負荷(7)に直流電力を供給する整流平滑回路(6)
と、負荷(7)の電圧(VO)を検出する出力電圧検出手段(8)
と、トランス(2)に設けられた帰還巻線(9)と、帰還巻線
(9)より駆動用電力が供給され且つ出力電圧検出手段(8)
の検出信号を受信してスイッチング素子(3)の制御端子
にオン・オフ信号(VG)を付与する制御回路(10)とを備
え、制御回路(10)は、オン・オフ信号(V G)のパルス幅に
より軽負荷状態か又は軽負荷より重い状態かを判定する
負荷状態判定手段(19,20)と、負荷状態判定手段(19,20)
が軽負荷状態と判定したときに出力電圧検出手段(8)の
検出信号によりオン・オフ信号(VG)の周波数を制御する
周波数制御手段(17)とを備えている。軽負荷時に、周波
数制御手段(17)でスイッチング素子(3)の制御端子に付
与するオン・オフ信号(VG)の周波数を制御することによ
り、スイッチング回数が減少してスイッチング素子(3)
で発生するスイッチング損失が減少するため、負荷待機
時等の軽負荷時でのスイッチング電源装置の消費電力が
低減され、変換効率を向上することができる。
グ電源装置は、直流電源(1)と、直流電源(1)に対して直
列に接続されたトランス(2)の１次巻線(2a)及びスイッ
チング素子(3)と、トランス(2)の２次巻線(2b)に接続さ
れ且つ負荷(7)に直流電力を供給する整流平滑回路(6)
と、負荷(7)の電圧(VO)を検出する出力電圧検出手段(8)
と、トランス(2)に設けられた帰還巻線(9)と、帰還巻線
(9)より駆動用電力が供給され且つ出力電圧検出手段(8)
の検出信号を受信してスイッチング素子(3)の制御端子
にオン・オフ信号(VG)を付与する制御回路(10)とを備
え、制御回路(10)は、オン・オフ信号(V G)のパルス幅に
より軽負荷状態か又は軽負荷より重い状態かを判定する
負荷状態判定手段(19,20)と、負荷状態判定手段(19,20)
が軽負荷状態と判定したときに出力電圧検出手段(8)の
検出信号によりオン・オフ信号(VG)の周波数を制御する
周波数制御手段(17)とを備えている。軽負荷時に、周波
数制御手段(17)でスイッチング素子(3)の制御端子に付
与するオン・オフ信号(VG)の周波数を制御することによ
り、スイッチング回数が減少してスイッチング素子(3)
で発生するスイッチング損失が減少するため、負荷待機
時等の軽負荷時でのスイッチング電源装置の消費電力が
低減され、変換効率を向上することができる。
【００１０】本発明の一実施の形態での制御回路(10)
は、負荷状態判定手段(19,20)が軽負荷より重い状態と
判定したとき、出力電圧検出手段(8)の検出信号により
軽負荷時よりオン・オフ信号(VG)の周波数が高い状態で
パルス幅を制御するオン期間制御手段(18)を備えてい
る。負荷(7)が軽負荷より重い状態のとき、オン期間制
御手段(18)により軽負荷時よりもオン・オフ信号(VG)の
周波数が高い状態でパルス幅が制御されるため、スイッ
チング素子(3)のスイッチング周波数が極端に低下せ
ず、トランス(2)等を大型化することなく通常負荷時乃
至重負荷時においても高い変換効率を実現できる。
は、負荷状態判定手段(19,20)が軽負荷より重い状態と
判定したとき、出力電圧検出手段(8)の検出信号により
軽負荷時よりオン・オフ信号(VG)の周波数が高い状態で
パルス幅を制御するオン期間制御手段(18)を備えてい
る。負荷(7)が軽負荷より重い状態のとき、オン期間制
御手段(18)により軽負荷時よりもオン・オフ信号(VG)の
周波数が高い状態でパルス幅が制御されるため、スイッ
チング素子(3)のスイッチング周波数が極端に低下せ
ず、トランス(2)等を大型化することなく通常負荷時乃
至重負荷時においても高い変換効率を実現できる。
【００１１】また、本発明の一実施の形態では、周波数
制御手段(17)は負荷(7)が軽くなるにつれてオン・オフ
信号(VG)の周波数を連続的に低下させ、負荷状態判定手
段は、軽負荷状態又は軽負荷より重い状態に対応して第
１の最小オン期間(T1)又は第２の最小オン期間(T2)のパ
ルス信号を出力する最小オン期間出力手段(19)と、第１
の最小オン期間(T1)又は第２の最小オン期間(T2)とオン
・オフ信号(VG)のオン期間とを比較してそのオン期間の
状態が軽負荷状態か又は軽負荷より重い状態かを判定す
るオン期間比較手段(20)とを備え、オン期間比較手段(2
0)が軽負荷状態と判定したとき、周波数制御手段(17)に
よりオン・オフ信号(VG)の周波数を連続的に低下させる
と共に最小オン期間出力手段(19)の出力を第２の最小オ
ン期間(T 2)より長い第１の最小オン期間(T1)のパルス信
号に切り換える。軽負荷時に、オン・オフ信号(VG)のオ
ン期間が第１の最小オン期間(T1)以下に縮まらないよう
にオン・オフ信号(VG)のオン期間を一定としてオン・オ
フ信号(VG)の周波数を連続的に低下させるため、スイッ
チング回数が減少してスイッチング素子(3)でのスイッ
チング損失が減少する。これにより、負荷待機時等の軽
負荷時でもスイッチング電源装置の消費電力が低減さ
れ、変換効率を向上することができる。
制御手段(17)は負荷(7)が軽くなるにつれてオン・オフ
信号(VG)の周波数を連続的に低下させ、負荷状態判定手
段は、軽負荷状態又は軽負荷より重い状態に対応して第
１の最小オン期間(T1)又は第２の最小オン期間(T2)のパ
ルス信号を出力する最小オン期間出力手段(19)と、第１
の最小オン期間(T1)又は第２の最小オン期間(T2)とオン
・オフ信号(VG)のオン期間とを比較してそのオン期間の
状態が軽負荷状態か又は軽負荷より重い状態かを判定す
るオン期間比較手段(20)とを備え、オン期間比較手段(2
0)が軽負荷状態と判定したとき、周波数制御手段(17)に
よりオン・オフ信号(VG)の周波数を連続的に低下させる
と共に最小オン期間出力手段(19)の出力を第２の最小オ
ン期間(T 2)より長い第１の最小オン期間(T1)のパルス信
号に切り換える。軽負荷時に、オン・オフ信号(VG)のオ
ン期間が第１の最小オン期間(T1)以下に縮まらないよう
にオン・オフ信号(VG)のオン期間を一定としてオン・オ
フ信号(VG)の周波数を連続的に低下させるため、スイッ
チング回数が減少してスイッチング素子(3)でのスイッ
チング損失が減少する。これにより、負荷待機時等の軽
負荷時でもスイッチング電源装置の消費電力が低減さ
れ、変換効率を向上することができる。
【００１２】更に、本発明の一実施の形態では、オン期
間比較手段(20)が軽負荷より重い状態と判定したとき、
オン期間制御手段(18)によりオン・オフ信号(VG)のパル
ス幅を制御すると共に最小オン期間出力手段(19)の出力
を第１の最小オン期間(T1)より短い第２の最小オン期間
(T2)のパルス信号に切り換えるため、スイッチング素子
(3)のスイッチング周波数が極端に低下しない。したが
って、トランス(2)等を大型化することなく通常負荷時
乃至重負荷時においても高い変換効率を実現できる。ま
た、最小オン期間出力手段(19)から出力されるパルス信
号の第１の最小オン期間(T1)がトランス(2)に蓄積する
エネルギに比例するため、トランス(2)に流れる電流ピ
ークが抑えられ、軽負荷時にオン・オフ信号(VG)の周波
数が可聴領域まで低下してもトランス(2)の磁歪音等の
騒音を防止できる。
間比較手段(20)が軽負荷より重い状態と判定したとき、
オン期間制御手段(18)によりオン・オフ信号(VG)のパル
ス幅を制御すると共に最小オン期間出力手段(19)の出力
を第１の最小オン期間(T1)より短い第２の最小オン期間
(T2)のパルス信号に切り換えるため、スイッチング素子
(3)のスイッチング周波数が極端に低下しない。したが
って、トランス(2)等を大型化することなく通常負荷時
乃至重負荷時においても高い変換効率を実現できる。ま
た、最小オン期間出力手段(19)から出力されるパルス信
号の第１の最小オン期間(T1)がトランス(2)に蓄積する
エネルギに比例するため、トランス(2)に流れる電流ピ
ークが抑えられ、軽負荷時にオン・オフ信号(VG)の周波
数が可聴領域まで低下してもトランス(2)の磁歪音等の
騒音を防止できる。
【００１３】また、本発明の一実施の形態での最小オン
期間出力手段(19)は、スイッチング素子(3)の制御端子
に付与するオン・オフ信号(VG)のオン期間が第２の最小
オン期間(T2)より短くなったときに第２の最小オン期間
(T2)より長い第１の最小オン期間(T1)のパルス信号を出
力し、スイッチング素子(3)の制御端子に付与するオン
・オフ信号(VG)のオン期間が第１の最小オン期間(T1)よ
り長くなったときに第１の最小オン期間(T1)より短い第
２の最小オン期間(T2)のパルス信号を出力するヒステリ
シス特性を有する。これにより、制御回路(10)からスイ
ッチング素子(3)の制御端子に付与するオン・オフ信号
(VG)の周波数制御とオン期間制御との間での円滑な切り
換えが可能となる。
期間出力手段(19)は、スイッチング素子(3)の制御端子
に付与するオン・オフ信号(VG)のオン期間が第２の最小
オン期間(T2)より短くなったときに第２の最小オン期間
(T2)より長い第１の最小オン期間(T1)のパルス信号を出
力し、スイッチング素子(3)の制御端子に付与するオン
・オフ信号(VG)のオン期間が第１の最小オン期間(T1)よ
り長くなったときに第１の最小オン期間(T1)より短い第
２の最小オン期間(T2)のパルス信号を出力するヒステリ
シス特性を有する。これにより、制御回路(10)からスイ
ッチング素子(3)の制御端子に付与するオン・オフ信号
(VG)の周波数制御とオン期間制御との間での円滑な切り
換えが可能となる。
【００１４】更に、本発明の一実施の形態での制御回路
(10)は、発振周波数設定用コンデンサ(21)と、発振周波
数設定用コンデンサ(21)の充電時間又は放電時間により
決定される周波数のパルス信号を出力する発振手段(22)
とを有する信号発生手段(13)を備え、周波数制御手段(1
7)は、出力電圧検出手段(8)の検出信号の一部又はその
検出信号に比例する電流信号で信号発生手段(13)の発振
周波数設定用コンデンサ(21)の電荷を直接放電又は充電
させる。ここで、発振周波数設定用コンデンサ(21)の充
電時間は発振周波数設定用コンデンサ(21)の電圧(VCF)
が最小値から最大値に達するまでの時間を示し、放電時
間は発振周波数設定用コンデンサ(21)の電圧(VCF)が最
大値から最小値に低下するまでの時間を示す。軽負荷時
は、周波数制御手段(17)により出力電圧検出手段(8)の
検出信号の一部又はその検出信号に比例する電流信号で
信号発生手段(13)の発振周波数設定用コンデンサ(21)の
電荷が直接放電又は充電され、発振周波数設定用コンデ
ンサ(21)の充電時間又は放電時間が延長されるので、発
振手段(22)から出力されるパルス信号の周波数が低下す
る。これにより、スイッチング素子(3)のスイッチング
回数が減少してスイッチング損失が減少し、スイッチン
グ電源装置の消費電力が低減されるため、変換効率の向
上が可能となる。
(10)は、発振周波数設定用コンデンサ(21)と、発振周波
数設定用コンデンサ(21)の充電時間又は放電時間により
決定される周波数のパルス信号を出力する発振手段(22)
とを有する信号発生手段(13)を備え、周波数制御手段(1
7)は、出力電圧検出手段(8)の検出信号の一部又はその
検出信号に比例する電流信号で信号発生手段(13)の発振
周波数設定用コンデンサ(21)の電荷を直接放電又は充電
させる。ここで、発振周波数設定用コンデンサ(21)の充
電時間は発振周波数設定用コンデンサ(21)の電圧(VCF)
が最小値から最大値に達するまでの時間を示し、放電時
間は発振周波数設定用コンデンサ(21)の電圧(VCF)が最
大値から最小値に低下するまでの時間を示す。軽負荷時
は、周波数制御手段(17)により出力電圧検出手段(8)の
検出信号の一部又はその検出信号に比例する電流信号で
信号発生手段(13)の発振周波数設定用コンデンサ(21)の
電荷が直接放電又は充電され、発振周波数設定用コンデ
ンサ(21)の充電時間又は放電時間が延長されるので、発
振手段(22)から出力されるパルス信号の周波数が低下す
る。これにより、スイッチング素子(3)のスイッチング
回数が減少してスイッチング損失が減少し、スイッチン
グ電源装置の消費電力が低減されるため、変換効率の向
上が可能となる。
【００１５】
【発明の実施の形態】以下、本発明によるスイッチング
電源装置の一実施の形態を図１〜図３に基づいて説明す
る。但し、これらの図面では図４と実質的に同一の箇所
には同一の符号を付し、その説明を省略する。本実施の
形態でのスイッチング電源装置の制御回路(10)は、図１
に示すように、電源端子(VCC)に印加される電圧により
駆動され且つＭＯＳ-ＦＥＴ(3)のゲート端子に付与する
オン・オフ信号ＶGを駆動回路(14)を介して出力する信
号発生手段としての信号発生回路(13)と、負荷(7)が軽
くなるにつれて出力電圧検出回路(8)から出力される検
出信号により信号発生回路(13)の出力信号Ｖ4の周波数
を連続的に低下させる周波数制御手段としての周波数制
御回路(17)と、負荷(7)が軽負荷より重い状態のときに
軽負荷時より信号発生回路(13)の出力信号Ｖ4の周波数
が高い状態で出力電圧検出回路(8)の検出信号により信
号発生回路(13)の出力信号Ｖ4のパルス幅を制御するオ
ン期間制御手段としてのオン期間制御回路(18)と、軽負
荷状態又は軽負荷より重い状態に対応して第１の最小オ
ン期間Ｔ1又は第２の最小オン期間Ｔ2のパルス信号Ｖ1,
Ｖ2を出力する最小オン期間出力手段としての最小オン
期間出力回路(19)と、最小オン期間出力回路(19)から出
力されるパルス信号Ｖ1,Ｖ2の第１の最小オン期間Ｔ1又
は第２の最小オン期間Ｔ2と信号発生回路(13)の出力信
号Ｖ4のオン期間とを比較してこのオン期間の状態が軽
負荷状態か軽負荷より重い状態かを判定するオン期間比
較手段としてのオン期間比較回路(20)と、オン期間比較
回路(20)の出力信号により周波数制御回路(17)を駆動状
態又は停止状態に切り換える切換手段(26)と、最小オン
期間出力回路(19)のパルス信号Ｖ1,Ｖ2と信号発生回路
(13)の出力信号Ｖ4との論理和信号を出力するＯＲゲー
ト(14a)及びＯＲゲート(14a)の出力信号をオン・オフ信
号ＶGとしてＭＯＳ-ＦＥＴ(3)のゲート端子に付与する
ドライバ(14b)を有する駆動回路(14)とを備えている。
最小オン期間出力回路(19)及びオン期間比較回路(20)
は、信号発生回路(13)の出力信号Ｖ4のパルス幅により
軽負荷状態か又は軽負荷より重い状態かを判定する負荷
状態判定手段を構成する。
電源装置の一実施の形態を図１〜図３に基づいて説明す
る。但し、これらの図面では図４と実質的に同一の箇所
には同一の符号を付し、その説明を省略する。本実施の
形態でのスイッチング電源装置の制御回路(10)は、図１
に示すように、電源端子(VCC)に印加される電圧により
駆動され且つＭＯＳ-ＦＥＴ(3)のゲート端子に付与する
オン・オフ信号ＶGを駆動回路(14)を介して出力する信
号発生手段としての信号発生回路(13)と、負荷(7)が軽
くなるにつれて出力電圧検出回路(8)から出力される検
出信号により信号発生回路(13)の出力信号Ｖ4の周波数
を連続的に低下させる周波数制御手段としての周波数制
御回路(17)と、負荷(7)が軽負荷より重い状態のときに
軽負荷時より信号発生回路(13)の出力信号Ｖ4の周波数
が高い状態で出力電圧検出回路(8)の検出信号により信
号発生回路(13)の出力信号Ｖ4のパルス幅を制御するオ
ン期間制御手段としてのオン期間制御回路(18)と、軽負
荷状態又は軽負荷より重い状態に対応して第１の最小オ
ン期間Ｔ1又は第２の最小オン期間Ｔ2のパルス信号Ｖ1,
Ｖ2を出力する最小オン期間出力手段としての最小オン
期間出力回路(19)と、最小オン期間出力回路(19)から出
力されるパルス信号Ｖ1,Ｖ2の第１の最小オン期間Ｔ1又
は第２の最小オン期間Ｔ2と信号発生回路(13)の出力信
号Ｖ4のオン期間とを比較してこのオン期間の状態が軽
負荷状態か軽負荷より重い状態かを判定するオン期間比
較手段としてのオン期間比較回路(20)と、オン期間比較
回路(20)の出力信号により周波数制御回路(17)を駆動状
態又は停止状態に切り換える切換手段(26)と、最小オン
期間出力回路(19)のパルス信号Ｖ1,Ｖ2と信号発生回路
(13)の出力信号Ｖ4との論理和信号を出力するＯＲゲー
ト(14a)及びＯＲゲート(14a)の出力信号をオン・オフ信
号ＶGとしてＭＯＳ-ＦＥＴ(3)のゲート端子に付与する
ドライバ(14b)を有する駆動回路(14)とを備えている。
最小オン期間出力回路(19)及びオン期間比較回路(20)
は、信号発生回路(13)の出力信号Ｖ4のパルス幅により
軽負荷状態か又は軽負荷より重い状態かを判定する負荷
状態判定手段を構成する。
【００１６】最小オン期間出力回路(19)は、第１の最小
オン期間Ｔ1を規定する第１のパルス信号Ｖ1を出力する
第１のパルス発生回路(23)と、第１の最小オン期間Ｔ1
よりも短い第２の最小オン期間Ｔ2を規定する第２のパ
ルス信号Ｖ2を出力する第２のパルス発生回路(24)と、
負荷(7)が軽負荷状態のときはオン期間比較回路(20)の
出力信号により第１のパルス信号Ｖ1を出力し且つ負荷
(7)が軽負荷より重い状態のときはオン期間比較回路(2
0)の出力信号により第２のパルス信号Ｖ2を出力する最
小オン期間切換回路(25)とを有する。第１のパルス発生
回路(23)から出力される第１のパルス信号Ｖ1の第１の
最小オン期間Ｔ1は、トランス(2)の蓄積エネルギに比例
する値に設定される。オン期間比較回路(20)は、信号発
生回路(13)の出力信号Ｖ4のオン期間が最小オン期間出
力回路(19)から出力される第２のパルス信号Ｖ2の第２
の最小オン期間Ｔ2よりも短かくなったときに軽負荷状
態を示す出力信号を最小オン期間出力回路(19)内の最小
オン期間切換回路(25)に付与すると共に切換手段(26)に
付与して周波数制御回路(17)を駆動状態にし、信号発生
回路(13)の出力信号Ｖ4のオン期間が最小オン期間出力
回路(19)から出力される第１のパルス信号Ｖ1の第１の
最小オン期間Ｔ1よりも長くなったときに軽負荷よりも
重い状態を示す出力信号を最小オン期間出力回路(19)内
の最小オン期間切換回路(25)に付与すると共に切換手段
(26)に付与して周波数制御回路(17)を停止状態にする。
オン期間Ｔ1を規定する第１のパルス信号Ｖ1を出力する
第１のパルス発生回路(23)と、第１の最小オン期間Ｔ1
よりも短い第２の最小オン期間Ｔ2を規定する第２のパ
ルス信号Ｖ2を出力する第２のパルス発生回路(24)と、
負荷(7)が軽負荷状態のときはオン期間比較回路(20)の
出力信号により第１のパルス信号Ｖ1を出力し且つ負荷
(7)が軽負荷より重い状態のときはオン期間比較回路(2
0)の出力信号により第２のパルス信号Ｖ2を出力する最
小オン期間切換回路(25)とを有する。第１のパルス発生
回路(23)から出力される第１のパルス信号Ｖ1の第１の
最小オン期間Ｔ1は、トランス(2)の蓄積エネルギに比例
する値に設定される。オン期間比較回路(20)は、信号発
生回路(13)の出力信号Ｖ4のオン期間が最小オン期間出
力回路(19)から出力される第２のパルス信号Ｖ2の第２
の最小オン期間Ｔ2よりも短かくなったときに軽負荷状
態を示す出力信号を最小オン期間出力回路(19)内の最小
オン期間切換回路(25)に付与すると共に切換手段(26)に
付与して周波数制御回路(17)を駆動状態にし、信号発生
回路(13)の出力信号Ｖ4のオン期間が最小オン期間出力
回路(19)から出力される第１のパルス信号Ｖ1の第１の
最小オン期間Ｔ1よりも長くなったときに軽負荷よりも
重い状態を示す出力信号を最小オン期間出力回路(19)内
の最小オン期間切換回路(25)に付与すると共に切換手段
(26)に付与して周波数制御回路(17)を停止状態にする。
【００１７】図２に示すように、信号発生回路(13)は、
発振周波数設定用コンデンサ(21)と、発振周波数設定用
コンデンサ(21)の充電時間、即ち発振周波数設定用コン
デンサ(21)の充電電圧ＶCFが最小値から最大値に達する
までの時間により決定される周波数のパルス信号を出力
する発振手段としての発振回路(22)と、オン期間制御回
路(18)の出力信号により発振回路(22)のパルス信号をＰ
ＷＭ（パルス幅変調）制御して出力信号Ｖ4を発生する
ＰＷＭ制御回路(27)とを有する。ＰＷＭ制御回路(27)
は、発振回路(22)のパルス信号によりセット状態となり
且つオン期間制御回路(18)の出力信号によりリセット状
態となるＲ-Ｓフリップフロップ(27a)と、発振回路(22)
のパルス信号とＲ-Ｓフリップフロップ(27a)の出力信号
との論理和の反転信号Ｖ4を出力するＮＯＲゲート(27b)
とから構成される。オン期間比較回路(20)は、クロック
信号入力端子(CLK)に入力される最小オン期間出力回路
(19)の出力信号Ｖ3の立ち下りに同期して制御信号入力
端子(D)に入力される信号発生回路(13)の出力信号Ｖ4の
電圧レベルの信号及びその反転信号を出力するＤフリッ
プフロップにより構成される。最小オン期間切換回路(2
5)は、第１のパルス発生回路(23)から出力される第１の
パルス信号Ｖ1とオン期間比較回路(20)の反転信号出力
端子の出力信号Ｖ5との論理積信号を出力する第１のＡ
ＮＤゲート(25a)と、第２のパルス発生回路(24)から出
力される第２のパルス信号Ｖ2とオン期間比較回路(20)
の非反転信号出力端子の出力信号Ｖ6との論理積信号を
出力する第２のＡＮＤゲート(25b)と、第１のＡＮＤゲ
ート(25a)の出力信号と第２のＡＮＤゲート(25b)の出力
信号との論理和信号Ｖ3を出力するＯＲゲート(25c)とか
ら構成される。周波数制御回路(17)は、出力電圧検出回
路(8)の検出信号に比例する電流信号で信号発生回路(1
3)内の発振周波数設定用コンデンサ(21)の電荷を直接放
電させるカレントミラー回路により構成される。切換手
段(26)は、周波数制御回路(17)の制御端子と接地端子と
の間に接続されたＭＯＳ-ＦＥＴで構成され、軽負荷状
態のときにオン期間比較回路(20)の非反転出力端子から
出力される低い電圧(Ｌ)レベルの信号Ｖ6によりオフ状
態となり周波数制御回路(17)を駆動状態にし、軽負荷よ
り重い状態のときにオン期間比較回路(20)の非反転出力
端子から出力される高い電圧(Ｈ)レベルの信号Ｖ6によ
りオン状態となり周波数制御回路(17)を停止状態にす
る。その他の構成は、図４に示す従来のスイッチング電
源装置と略同様である。
発振周波数設定用コンデンサ(21)と、発振周波数設定用
コンデンサ(21)の充電時間、即ち発振周波数設定用コン
デンサ(21)の充電電圧ＶCFが最小値から最大値に達する
までの時間により決定される周波数のパルス信号を出力
する発振手段としての発振回路(22)と、オン期間制御回
路(18)の出力信号により発振回路(22)のパルス信号をＰ
ＷＭ（パルス幅変調）制御して出力信号Ｖ4を発生する
ＰＷＭ制御回路(27)とを有する。ＰＷＭ制御回路(27)
は、発振回路(22)のパルス信号によりセット状態となり
且つオン期間制御回路(18)の出力信号によりリセット状
態となるＲ-Ｓフリップフロップ(27a)と、発振回路(22)
のパルス信号とＲ-Ｓフリップフロップ(27a)の出力信号
との論理和の反転信号Ｖ4を出力するＮＯＲゲート(27b)
とから構成される。オン期間比較回路(20)は、クロック
信号入力端子(CLK)に入力される最小オン期間出力回路
(19)の出力信号Ｖ3の立ち下りに同期して制御信号入力
端子(D)に入力される信号発生回路(13)の出力信号Ｖ4の
電圧レベルの信号及びその反転信号を出力するＤフリッ
プフロップにより構成される。最小オン期間切換回路(2
5)は、第１のパルス発生回路(23)から出力される第１の
パルス信号Ｖ1とオン期間比較回路(20)の反転信号出力
端子の出力信号Ｖ5との論理積信号を出力する第１のＡ
ＮＤゲート(25a)と、第２のパルス発生回路(24)から出
力される第２のパルス信号Ｖ2とオン期間比較回路(20)
の非反転信号出力端子の出力信号Ｖ6との論理積信号を
出力する第２のＡＮＤゲート(25b)と、第１のＡＮＤゲ
ート(25a)の出力信号と第２のＡＮＤゲート(25b)の出力
信号との論理和信号Ｖ3を出力するＯＲゲート(25c)とか
ら構成される。周波数制御回路(17)は、出力電圧検出回
路(8)の検出信号に比例する電流信号で信号発生回路(1
3)内の発振周波数設定用コンデンサ(21)の電荷を直接放
電させるカレントミラー回路により構成される。切換手
段(26)は、周波数制御回路(17)の制御端子と接地端子と
の間に接続されたＭＯＳ-ＦＥＴで構成され、軽負荷状
態のときにオン期間比較回路(20)の非反転出力端子から
出力される低い電圧(Ｌ)レベルの信号Ｖ6によりオフ状
態となり周波数制御回路(17)を駆動状態にし、軽負荷よ
り重い状態のときにオン期間比較回路(20)の非反転出力
端子から出力される高い電圧(Ｈ)レベルの信号Ｖ6によ
りオン状態となり周波数制御回路(17)を停止状態にす
る。その他の構成は、図４に示す従来のスイッチング電
源装置と略同様である。
【００１８】上記の構成において、負荷(7)が軽負荷よ
り重い状態（図３に示す時刻ｔ1〜ｔ 7）のときは、図３
(Ｂ)に示すように信号発生回路(13)の出力信号Ｖ4のパ
ルス幅が図３(Ｃ)に示す最小オン期間出力回路(19)の出
力信号Ｖ3のパルス幅よりも長くなる。このため、駆動
回路(14)からＭＯＳ-ＦＥＴ(3)に付与されるオン・オフ
信号ＶGは、図３(Ｈ)に示すように図３(Ｃ)に示す最小
オン期間出力回路(19)の出力信号Ｖ3よりもパルス幅の
長い図３(Ｂ)に示す信号発生回路(13)の出力信号Ｖ4と
略同様の波形となる。一方、Ｄフリップフロップで構成
されたオン期間比較回路(20)の非反転出力端子からは図
３(Ｆ)に示すように高い電圧(Ｈ)レベルの信号Ｖ6が出
力され、反転出力端子からは図３(Ｇ)に示すように低い
電圧(Ｌ)レベルの信号Ｖ5が出力されるから、図３(Ｃ)
に示すように最小オン期間出力回路(19)の最小オン期間
切換回路(25)からは図３(Ｄ)に示す第２のパルス発生回
路(24)の第２のパルス信号Ｖ2が出力信号Ｖ3として出力
される。また、オン期間比較回路(20)の非反転出力端子
の出力信号Ｖ6が高い電圧(Ｈ)レベルであるため、ＭＯ
Ｓ-ＦＥＴで構成された切換手段(26)がオン状態とな
り、カレントミラー回路で構成された周波数制御回路(1
7)は駆動されない。このため、信号発生回路(13)を構成
する発振周波数設定用コンデンサ(21)の充電時間、即ち
発振周波数設定用コンデンサ(21)の充電電圧ＶCFが最小
値から最大値に達するまでの時間が一定となる。したが
って、図３(Ａ)に示すように信号発生回路(13)の発振周
波数設定用コンデンサ(21)の電圧ＶCFの周波数が一定と
なり、図３(Ｂ)に示すようにオン期間制御回路(18)の出
力信号により信号発生回路(13)内のＰＷＭ制御回路(27)
から出力される信号Ｖ4のパルス幅が制御される。
り重い状態（図３に示す時刻ｔ1〜ｔ 7）のときは、図３
(Ｂ)に示すように信号発生回路(13)の出力信号Ｖ4のパ
ルス幅が図３(Ｃ)に示す最小オン期間出力回路(19)の出
力信号Ｖ3のパルス幅よりも長くなる。このため、駆動
回路(14)からＭＯＳ-ＦＥＴ(3)に付与されるオン・オフ
信号ＶGは、図３(Ｈ)に示すように図３(Ｃ)に示す最小
オン期間出力回路(19)の出力信号Ｖ3よりもパルス幅の
長い図３(Ｂ)に示す信号発生回路(13)の出力信号Ｖ4と
略同様の波形となる。一方、Ｄフリップフロップで構成
されたオン期間比較回路(20)の非反転出力端子からは図
３(Ｆ)に示すように高い電圧(Ｈ)レベルの信号Ｖ6が出
力され、反転出力端子からは図３(Ｇ)に示すように低い
電圧(Ｌ)レベルの信号Ｖ5が出力されるから、図３(Ｃ)
に示すように最小オン期間出力回路(19)の最小オン期間
切換回路(25)からは図３(Ｄ)に示す第２のパルス発生回
路(24)の第２のパルス信号Ｖ2が出力信号Ｖ3として出力
される。また、オン期間比較回路(20)の非反転出力端子
の出力信号Ｖ6が高い電圧(Ｈ)レベルであるため、ＭＯ
Ｓ-ＦＥＴで構成された切換手段(26)がオン状態とな
り、カレントミラー回路で構成された周波数制御回路(1
7)は駆動されない。このため、信号発生回路(13)を構成
する発振周波数設定用コンデンサ(21)の充電時間、即ち
発振周波数設定用コンデンサ(21)の充電電圧ＶCFが最小
値から最大値に達するまでの時間が一定となる。したが
って、図３(Ａ)に示すように信号発生回路(13)の発振周
波数設定用コンデンサ(21)の電圧ＶCFの周波数が一定と
なり、図３(Ｂ)に示すようにオン期間制御回路(18)の出
力信号により信号発生回路(13)内のＰＷＭ制御回路(27)
から出力される信号Ｖ4のパルス幅が制御される。
【００１９】次に、時刻ｔ7にて負荷(7)が軽負荷状態に
なると、図３(Ｂ)に示すように信号発生回路(13)の出力
信号Ｖ4のパルス幅が図３(Ｃ)に示す最小オン期間出力
回路(19)の出力信号Ｖ3のパルス幅よりも短くなる。こ
のため、駆動回路(14)からＭＯＳ-ＦＥＴ(3)に付与され
るオン・オフ信号ＶGは、図３(Ｈ)に示すように図３
(Ｂ)に示す信号発生回路(13)の出力信号Ｖ4よりもパル
ス幅の長い図３(Ｃ)に示す最小オン期間出力回路(19)の
出力信号Ｖ3と略同様の波形となる。一方、時刻ｔ7から
第２の最小オン期間Ｔ2が経過した後の時刻ｔ8におい
て、Ｄフリップフロップで構成されたオン期間比較回路
(20)の非反転出力端子の出力信号Ｖ6が図３(Ｆ)に示す
ように高い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルとな
り、反転出力端子の出力信号Ｖ5が図３(Ｇ)に示すよう
に低い電圧(Ｌ)レベルから高い電圧(Ｈ)レベルとなるか
ら、時刻ｔ8以降は図３(Ｃ)に示すように最小オン期間
出力回路(19)の最小オン期間切換回路(25)から図３(Ｅ)
に示す第１のパルス発生回路(23)の第１のパルス信号Ｖ
1が出力信号Ｖ3として出力される。また、時刻ｔ8以降
はオン期間比較回路(20)の非反転出力端子の出力信号Ｖ
6が低い電圧(Ｌ)レベルとなるため、ＭＯＳ-ＦＥＴで構
成された切換手段(26)がオンからオフ状態となり、カレ
ントミラー回路で構成された周波数制御回路(17)が駆動
される。これにより、出力電圧検出回路(8)の検出信号
に比例した電流信号で信号発生回路(13)内の発振周波数
設定用コンデンサ(21)の電荷が直接放電して引き抜か
れ、発振周波数設定用コンデンサ(21)の充電時間が負荷
(7)が軽くなるにつれて延長される。したがって、時刻
ｔ7以降は信号発生回路(13)を構成する発振周波数設定
用コンデンサ(21)の電圧ＶCFの周波数が図３(Ａ)に示す
ように負荷(7)が軽くなるにつれて低下するため、図３
(Ｂ)に示すように信号発生回路(13)内のＰＷＭ制御回路
(27)から出力される信号Ｖ4の周波数が制御される。
なると、図３(Ｂ)に示すように信号発生回路(13)の出力
信号Ｖ4のパルス幅が図３(Ｃ)に示す最小オン期間出力
回路(19)の出力信号Ｖ3のパルス幅よりも短くなる。こ
のため、駆動回路(14)からＭＯＳ-ＦＥＴ(3)に付与され
るオン・オフ信号ＶGは、図３(Ｈ)に示すように図３
(Ｂ)に示す信号発生回路(13)の出力信号Ｖ4よりもパル
ス幅の長い図３(Ｃ)に示す最小オン期間出力回路(19)の
出力信号Ｖ3と略同様の波形となる。一方、時刻ｔ7から
第２の最小オン期間Ｔ2が経過した後の時刻ｔ8におい
て、Ｄフリップフロップで構成されたオン期間比較回路
(20)の非反転出力端子の出力信号Ｖ6が図３(Ｆ)に示す
ように高い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルとな
り、反転出力端子の出力信号Ｖ5が図３(Ｇ)に示すよう
に低い電圧(Ｌ)レベルから高い電圧(Ｈ)レベルとなるか
ら、時刻ｔ8以降は図３(Ｃ)に示すように最小オン期間
出力回路(19)の最小オン期間切換回路(25)から図３(Ｅ)
に示す第１のパルス発生回路(23)の第１のパルス信号Ｖ
1が出力信号Ｖ3として出力される。また、時刻ｔ8以降
はオン期間比較回路(20)の非反転出力端子の出力信号Ｖ
6が低い電圧(Ｌ)レベルとなるため、ＭＯＳ-ＦＥＴで構
成された切換手段(26)がオンからオフ状態となり、カレ
ントミラー回路で構成された周波数制御回路(17)が駆動
される。これにより、出力電圧検出回路(8)の検出信号
に比例した電流信号で信号発生回路(13)内の発振周波数
設定用コンデンサ(21)の電荷が直接放電して引き抜か
れ、発振周波数設定用コンデンサ(21)の充電時間が負荷
(7)が軽くなるにつれて延長される。したがって、時刻
ｔ7以降は信号発生回路(13)を構成する発振周波数設定
用コンデンサ(21)の電圧ＶCFの周波数が図３(Ａ)に示す
ように負荷(7)が軽くなるにつれて低下するため、図３
(Ｂ)に示すように信号発生回路(13)内のＰＷＭ制御回路
(27)から出力される信号Ｖ4の周波数が制御される。
【００２０】その後、時刻ｔ12にて負荷(7)が軽負荷状
態からある程度重くなると、図３(Ｂ)に示すように信号
発生回路(13)の出力信号Ｖ4のパルス幅が図３(Ｃ)に示
す最小オン期間出力回路(19)の出力信号Ｖ3のパルス幅
よりも長くなる。このため、駆動回路(14)からＭＯＳ-
ＦＥＴ(3)に付与されるオン・オフ信号ＶGは、図３(Ｈ)
に示すように図３(Ｃ)に示す最小オン期間出力回路(19)
の出力信号Ｖ3よりもパルス幅の長い図３(Ｂ)に示す信
号発生回路(13)の出力信号Ｖ4と略同様の波形となる。
一方、時刻ｔ12から第１の最小オン期間Ｔ1が経過した
後の時刻ｔ14において、Ｄフリップフロップで構成され
たオン期間比較回路(20)の非反転出力端子の出力信号Ｖ
6が図３(Ｆ)に示すように低い電圧(Ｌ)レベルから高い
電圧(Ｈ)レベルとなり、反転出力端子の出力信号Ｖ5が
図３(Ｇ)に示すように高い電圧(Ｈ)レベルから低い電圧
(Ｌ)レベルとなるから、時刻ｔ14以降は図３(Ｃ)に示す
ように最小オン期間出力回路(19)の最小オン期間切換回
路(25)から図３(Ｄ)に示す第２のパルス発生回路(24)の
第２のパルス信号Ｖ2が出力信号Ｖ3として出力される。
また、時刻ｔ14以降はオン期間比較回路(20)の非反転出
力端子の出力信号Ｖ6が高い電圧(Ｈ)レベルとなるた
め、ＭＯＳ-ＦＥＴで構成された切換手段(26)がオフか
らオン状態となり、カレントミラー回路で構成された周
波数制御回路(17)の動作が停止する。これにより、時刻
ｔ12以降は信号発生回路(13)を構成する発振周波数設定
用コンデンサ(21)の電圧ＶCFの周波数が図３(Ａ)に示す
ように一定となるため、オン期間制御回路(18)の出力信
号により信号発生回路(13)内のＰＷＭ制御回路(27)から
出力される信号Ｖ4のパルス幅が図３(Ｂ)に示すように
制御される。
態からある程度重くなると、図３(Ｂ)に示すように信号
発生回路(13)の出力信号Ｖ4のパルス幅が図３(Ｃ)に示
す最小オン期間出力回路(19)の出力信号Ｖ3のパルス幅
よりも長くなる。このため、駆動回路(14)からＭＯＳ-
ＦＥＴ(3)に付与されるオン・オフ信号ＶGは、図３(Ｈ)
に示すように図３(Ｃ)に示す最小オン期間出力回路(19)
の出力信号Ｖ3よりもパルス幅の長い図３(Ｂ)に示す信
号発生回路(13)の出力信号Ｖ4と略同様の波形となる。
一方、時刻ｔ12から第１の最小オン期間Ｔ1が経過した
後の時刻ｔ14において、Ｄフリップフロップで構成され
たオン期間比較回路(20)の非反転出力端子の出力信号Ｖ
6が図３(Ｆ)に示すように低い電圧(Ｌ)レベルから高い
電圧(Ｈ)レベルとなり、反転出力端子の出力信号Ｖ5が
図３(Ｇ)に示すように高い電圧(Ｈ)レベルから低い電圧
(Ｌ)レベルとなるから、時刻ｔ14以降は図３(Ｃ)に示す
ように最小オン期間出力回路(19)の最小オン期間切換回
路(25)から図３(Ｄ)に示す第２のパルス発生回路(24)の
第２のパルス信号Ｖ2が出力信号Ｖ3として出力される。
また、時刻ｔ14以降はオン期間比較回路(20)の非反転出
力端子の出力信号Ｖ6が高い電圧(Ｈ)レベルとなるた
め、ＭＯＳ-ＦＥＴで構成された切換手段(26)がオフか
らオン状態となり、カレントミラー回路で構成された周
波数制御回路(17)の動作が停止する。これにより、時刻
ｔ12以降は信号発生回路(13)を構成する発振周波数設定
用コンデンサ(21)の電圧ＶCFの周波数が図３(Ａ)に示す
ように一定となるため、オン期間制御回路(18)の出力信
号により信号発生回路(13)内のＰＷＭ制御回路(27)から
出力される信号Ｖ4のパルス幅が図３(Ｂ)に示すように
制御される。
【００２１】ここで、負荷(7)がある程度重い状態を示
す時刻ｔ1〜ｔ7の期間及び時刻ｔ12以降は、カレントミ
ラー回路で構成された周波数制御回路(17)が停止状態で
あるため、図３(Ｂ)に示すように信号発生回路(13)内の
ＰＷＭ制御回路(27)の出力信号Ｖ4のパルス幅がオン期
間制御回路(18)の出力信号により制御される。また、負
荷(7)が軽い状態を示す時刻ｔ7〜ｔ12の期間は、カレン
トミラー回路で構成された周波数制御回路(17)が出力電
圧検出回路(8)の検出信号により負荷(7)が軽くなるにつ
れて信号発生回路(13)の出力信号Ｖ4の周波数を連続的
に低下させるように動作するが、それと同時に出力電圧
検出回路(8)の検出信号はオン期間制御回路(18)にも入
力されるため、図３(Ｂ)に示すようにオン期間制御回路
(18)の出力信号により信号発生回路(13)の出力信号Ｖ4
のパルス幅も制御される。但し、軽負荷時には第１のパ
ルス発生回路(23)から出力される第１の最小オン期間Ｔ
1を有する第１のパルス信号Ｖ1が最小オン期間出力回路
(19)の出力信号Ｖ3として駆動回路(14)を構成するＯＲ
ゲート(14a)に信号発生回路(13)の出力信号Ｖ4と共に入
力されるため、図３(Ｈ)に示すようにＭＯＳ-ＦＥＴ(3)
のゲート端子に付与されるオン・オフ信号ＶGのオン期
間が第１の最小オン期間Ｔ1に等しくなる。このため、
ＭＯＳ-ＦＥＴ(3)が必要以上に長い期間(T1)強制的にオ
ン状態となるので、出力電圧検出回路(8)の検出信号の
帰還量が増加し、図３(Ｂ)に示すように信号発生回路(1
3)の出力信号Ｖ4のパルス幅は制御方式がオン期間制御
から周波数制御に切り換わる寸前の第２の最小オン期間
Ｔ2よりも更に短いパルス幅となる。
す時刻ｔ1〜ｔ7の期間及び時刻ｔ12以降は、カレントミ
ラー回路で構成された周波数制御回路(17)が停止状態で
あるため、図３(Ｂ)に示すように信号発生回路(13)内の
ＰＷＭ制御回路(27)の出力信号Ｖ4のパルス幅がオン期
間制御回路(18)の出力信号により制御される。また、負
荷(7)が軽い状態を示す時刻ｔ7〜ｔ12の期間は、カレン
トミラー回路で構成された周波数制御回路(17)が出力電
圧検出回路(8)の検出信号により負荷(7)が軽くなるにつ
れて信号発生回路(13)の出力信号Ｖ4の周波数を連続的
に低下させるように動作するが、それと同時に出力電圧
検出回路(8)の検出信号はオン期間制御回路(18)にも入
力されるため、図３(Ｂ)に示すようにオン期間制御回路
(18)の出力信号により信号発生回路(13)の出力信号Ｖ4
のパルス幅も制御される。但し、軽負荷時には第１のパ
ルス発生回路(23)から出力される第１の最小オン期間Ｔ
1を有する第１のパルス信号Ｖ1が最小オン期間出力回路
(19)の出力信号Ｖ3として駆動回路(14)を構成するＯＲ
ゲート(14a)に信号発生回路(13)の出力信号Ｖ4と共に入
力されるため、図３(Ｈ)に示すようにＭＯＳ-ＦＥＴ(3)
のゲート端子に付与されるオン・オフ信号ＶGのオン期
間が第１の最小オン期間Ｔ1に等しくなる。このため、
ＭＯＳ-ＦＥＴ(3)が必要以上に長い期間(T1)強制的にオ
ン状態となるので、出力電圧検出回路(8)の検出信号の
帰還量が増加し、図３(Ｂ)に示すように信号発生回路(1
3)の出力信号Ｖ4のパルス幅は制御方式がオン期間制御
から周波数制御に切り換わる寸前の第２の最小オン期間
Ｔ2よりも更に短いパルス幅となる。
【００２２】本実施の形態では、軽負荷時にオン・オフ
信号ＶGのオン期間が第１の最小オン期間Ｔ1以下に縮ま
らないようにオン・オフ信号ＶGのオン期間を一定とし
てオン・オフ信号ＶGの周波数を連続的に低下させるの
で、負荷待機時等の軽負荷時でもＭＯＳ-ＦＥＴ(3)のス
イッチング損失が減少し、変換効率を向上できる。ま
た、負荷(7)がある程度重くなると、最小オン期間出力
回路(19)の出力信号Ｖ3が第１の最小オン期間Ｔ1より短
い第２の最小オン期間Ｔ2を有する第２のパルス信号Ｖ2
に切り換えられ、軽負荷時よりもオン・オフ信号ＶGの
周波数が高い状態でオン期間が制御されるので、トラン
ス(2)等を大型化することなく通常負荷時乃至重負荷時
においても高い変換効率を実現できる。また、最小オン
期間出力回路(19)は、信号発生回路(13)の出力信号Ｖ4
のオン期間が第２の最小オン期間Ｔ2より短くなったと
きに第２の最小オン期間Ｔ2より長い第１の最小オン期
間Ｔ1を有する第１のパルス信号Ｖ1を出力し、信号発生
回路(13)の出力信号Ｖ4のオン期間が第１の最小オン期
間Ｔ1より長くなったときに第１の最小オン期間Ｔ1より
短い第２の最小オン期間Ｔ2を有する第２のパルス信号
Ｖ2を出力するヒステリシス特性を有するので、制御回
路(10)からＭＯＳ-ＦＥＴ(3)のゲート端子に付与するオ
ン・オフ信号ＶGの周波数制御とオン期間制御との間で
の切り換えを円滑に行なうことができる。更に、最小オ
ン期間出力回路(19)から出力される第１のパルス信号Ｖ
1の第１の最小オン期間(T1)がトランス(2)に蓄積するエ
ネルギに比例するので、ＭＯＳ-ＦＥＴ(3)のオン移行時
にトランス(2)に流れる電流ピークが抑えられ、軽負荷
時にオン・オフ信号ＶGの周波数が可聴領域まで低下し
てもトランス(2)の磁歪音等の騒音を防止できる。
信号ＶGのオン期間が第１の最小オン期間Ｔ1以下に縮ま
らないようにオン・オフ信号ＶGのオン期間を一定とし
てオン・オフ信号ＶGの周波数を連続的に低下させるの
で、負荷待機時等の軽負荷時でもＭＯＳ-ＦＥＴ(3)のス
イッチング損失が減少し、変換効率を向上できる。ま
た、負荷(7)がある程度重くなると、最小オン期間出力
回路(19)の出力信号Ｖ3が第１の最小オン期間Ｔ1より短
い第２の最小オン期間Ｔ2を有する第２のパルス信号Ｖ2
に切り換えられ、軽負荷時よりもオン・オフ信号ＶGの
周波数が高い状態でオン期間が制御されるので、トラン
ス(2)等を大型化することなく通常負荷時乃至重負荷時
においても高い変換効率を実現できる。また、最小オン
期間出力回路(19)は、信号発生回路(13)の出力信号Ｖ4
のオン期間が第２の最小オン期間Ｔ2より短くなったと
きに第２の最小オン期間Ｔ2より長い第１の最小オン期
間Ｔ1を有する第１のパルス信号Ｖ1を出力し、信号発生
回路(13)の出力信号Ｖ4のオン期間が第１の最小オン期
間Ｔ1より長くなったときに第１の最小オン期間Ｔ1より
短い第２の最小オン期間Ｔ2を有する第２のパルス信号
Ｖ2を出力するヒステリシス特性を有するので、制御回
路(10)からＭＯＳ-ＦＥＴ(3)のゲート端子に付与するオ
ン・オフ信号ＶGの周波数制御とオン期間制御との間で
の切り換えを円滑に行なうことができる。更に、最小オ
ン期間出力回路(19)から出力される第１のパルス信号Ｖ
1の第１の最小オン期間(T1)がトランス(2)に蓄積するエ
ネルギに比例するので、ＭＯＳ-ＦＥＴ(3)のオン移行時
にトランス(2)に流れる電流ピークが抑えられ、軽負荷
時にオン・オフ信号ＶGの周波数が可聴領域まで低下し
てもトランス(2)の磁歪音等の騒音を防止できる。
【００２３】本発明の実施態様は前記の実施の形態に限
定されず、種々の変更が可能である。例えば、上記の実
施の形態では負荷(7)が軽負荷よりも重い状態のときに
発振回路(22)の発振周波数を一定としてオン・オフ信号
ＶGのパルス幅を制御する形態を示したが、発振回路(2
2)の出力パルス信号のオフ期間を一定としてオン・オフ
信号ＶGのパルス幅を制御してもよい。また、上記の実
施の形態では出力電圧検出回路(8)の検出信号に比例す
る電流信号で信号発生回路(13)内の発振周波数設定用コ
ンデンサ(21)の電荷を直接放電させるカレントミラー回
路で周波数制御回路(17)を構成した形態を示したが、出
力電圧検出回路(8)の検出信号又はその一部に比例する
電流信号で信号発生回路(13)内の発振周波数設定用コン
デンサ(21)の電荷を直接充電する構成のカレントミラー
回路を使用して周波数制御回路(17)を構成してもよい。
但し、この場合は発振周波数設定用コンデンサ(21)の放
電時間、即ち発振周波数設定用コンデンサ(21)の電圧Ｖ
CFが最大値から最小値に低下するまでの時間により決定
される周波数のパルス信号を出力する発振回路(22)を備
えた信号発生回路(13)を使用する。更に、上記の実施の
形態ではスイッチング素子としてＭＯＳ-ＦＥＴを使用
した形態を示したが、バイポーラトランジスタ、ＩＧＢ
Ｔ（絶縁ゲート型バイポーラトランジスタ）、Ｊ-ＦＥ
Ｔ（接合型電界効果トランジスタ）又はサイリスタ等も
スイッチング素子として使用することが可能である。
定されず、種々の変更が可能である。例えば、上記の実
施の形態では負荷(7)が軽負荷よりも重い状態のときに
発振回路(22)の発振周波数を一定としてオン・オフ信号
ＶGのパルス幅を制御する形態を示したが、発振回路(2
2)の出力パルス信号のオフ期間を一定としてオン・オフ
信号ＶGのパルス幅を制御してもよい。また、上記の実
施の形態では出力電圧検出回路(8)の検出信号に比例す
る電流信号で信号発生回路(13)内の発振周波数設定用コ
ンデンサ(21)の電荷を直接放電させるカレントミラー回
路で周波数制御回路(17)を構成した形態を示したが、出
力電圧検出回路(8)の検出信号又はその一部に比例する
電流信号で信号発生回路(13)内の発振周波数設定用コン
デンサ(21)の電荷を直接充電する構成のカレントミラー
回路を使用して周波数制御回路(17)を構成してもよい。
但し、この場合は発振周波数設定用コンデンサ(21)の放
電時間、即ち発振周波数設定用コンデンサ(21)の電圧Ｖ
CFが最大値から最小値に低下するまでの時間により決定
される周波数のパルス信号を出力する発振回路(22)を備
えた信号発生回路(13)を使用する。更に、上記の実施の
形態ではスイッチング素子としてＭＯＳ-ＦＥＴを使用
した形態を示したが、バイポーラトランジスタ、ＩＧＢ
Ｔ（絶縁ゲート型バイポーラトランジスタ）、Ｊ-ＦＥ
Ｔ（接合型電界効果トランジスタ）又はサイリスタ等も
スイッチング素子として使用することが可能である。
【００２４】
【発明の効果】本発明によれば、負荷待機時等の軽負荷
時にスイッチング素子の制御端子に付与するオン・オフ
信号の周波数を制御することにより、スイッチング素子
で発生するスイッチング損失が減少し、スイッチング電
源装置での消費電力が低減されるので、変換効率を向上
することが可能となる。また、負荷が正常乃至重い状態
のときには、スイッチング素子の制御端子に付与するオ
ン・オフ信号のパルス幅を制御することにより、スイッ
チング周波数の極端な低下を防止できるので、トランス
等の巻線型機器を大型化することなく重負荷時において
も高い変換効率を実現することが可能となる。更に、軽
負荷時に最小オン期間出力手段から出力されるパルス信
号の第１の最小オン期間がトランスに蓄積するエネルギ
に比例する場合は、オン・オフ信号ＶGの周波数が可聴
領域まで低下してもトランスの騒音を防止できるので、
静粛なスイッチング電源装置の実現が可能となる利点が
ある。
時にスイッチング素子の制御端子に付与するオン・オフ
信号の周波数を制御することにより、スイッチング素子
で発生するスイッチング損失が減少し、スイッチング電
源装置での消費電力が低減されるので、変換効率を向上
することが可能となる。また、負荷が正常乃至重い状態
のときには、スイッチング素子の制御端子に付与するオ
ン・オフ信号のパルス幅を制御することにより、スイッ
チング周波数の極端な低下を防止できるので、トランス
等の巻線型機器を大型化することなく重負荷時において
も高い変換効率を実現することが可能となる。更に、軽
負荷時に最小オン期間出力手段から出力されるパルス信
号の第１の最小オン期間がトランスに蓄積するエネルギ
に比例する場合は、オン・オフ信号ＶGの周波数が可聴
領域まで低下してもトランスの騒音を防止できるので、
静粛なスイッチング電源装置の実現が可能となる利点が
ある。
【図１】 本発明によるスイッチング電源装置の一実施
の形態を示す電気回路図
の形態を示す電気回路図
【図２】 図１の制御回路の内部構成の詳細を示す電気
回路図
回路図
【図３】 図１の動作時における各部信号のタイミング
チャート
チャート
【図４】 従来のスイッチング電源装置を示す電気回路
図
図
(1)・・直流電源、 (1a)・・交流電源、 (1b)・・整
流平滑回路、 (2)・・トランス、 (2a)・・１次巻
線、 (2b)・・２次巻線、 (3)・・ＭＯＳ-ＦＥＴ（ス
イッチング素子）、 (4)・・整流ダイオード、 (5)・
・平滑コンデンサ、(6)・・整流平滑回路、 (7)・・負
荷、 (8)・・出力電圧検出回路（出力電圧検出手
段）、 (9)・・帰還巻線、 (10)・・制御回路、 (1
1)・・整流ダイオード、 (12)・・平滑コンデンサ、
(13)・・信号発生回路（信号発生手段）、 (14)・・駆
動回路、 (14a)・・ＯＲゲート、 (14b)・・ドライ
バ、 (15)・・オン期間制御回路、 (16)・・起動抵
抗、 (17)・・周波数制御回路（周波数制御手段）、
(18)・・オン期間制御回路（オン期間制御手段）、 (1
9)・・最小オン期間出力回路（最小オン期間出力手
段）、 (20)・・オン期間比較回路（オン期間比較手
段）、 (21)・・発振周波数設定用コンデンサ、 (22)
・・発振回路（発振手段）、 (23)・・第１のパルス発
生回路、 (24)・・第２のパルス発生回路、 (25)・・
最小オン期間切換回路、 (25a)・・第１のＡＮＤゲー
ト、 (25b)・・第２のＡＮＤゲート、 (25c)・・ＯＲ
ゲート、 (26)・・切換手段、 (27)・・ＰＷＭ制御回
路、 (27a)・・Ｒ-Ｓフリップフロップ、 (27b)・・
ＮＯＲゲート
流平滑回路、 (2)・・トランス、 (2a)・・１次巻
線、 (2b)・・２次巻線、 (3)・・ＭＯＳ-ＦＥＴ（ス
イッチング素子）、 (4)・・整流ダイオード、 (5)・
・平滑コンデンサ、(6)・・整流平滑回路、 (7)・・負
荷、 (8)・・出力電圧検出回路（出力電圧検出手
段）、 (9)・・帰還巻線、 (10)・・制御回路、 (1
1)・・整流ダイオード、 (12)・・平滑コンデンサ、
(13)・・信号発生回路（信号発生手段）、 (14)・・駆
動回路、 (14a)・・ＯＲゲート、 (14b)・・ドライ
バ、 (15)・・オン期間制御回路、 (16)・・起動抵
抗、 (17)・・周波数制御回路（周波数制御手段）、
(18)・・オン期間制御回路（オン期間制御手段）、 (1
9)・・最小オン期間出力回路（最小オン期間出力手
段）、 (20)・・オン期間比較回路（オン期間比較手
段）、 (21)・・発振周波数設定用コンデンサ、 (22)
・・発振回路（発振手段）、 (23)・・第１のパルス発
生回路、 (24)・・第２のパルス発生回路、 (25)・・
最小オン期間切換回路、 (25a)・・第１のＡＮＤゲー
ト、 (25b)・・第２のＡＮＤゲート、 (25c)・・ＯＲ
ゲート、 (26)・・切換手段、 (27)・・ＰＷＭ制御回
路、 (27a)・・Ｒ-Ｓフリップフロップ、 (27b)・・
ＮＯＲゲート
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１３年１０月１２日（２００１．１０．
１２）
１２）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 スイッチング電源装置
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はスイッチング電源装
置、特に負荷待機時等の軽負荷時における消費電力を低
減して変換効率の向上を図ったスイッチング電源装置に
属する。
置、特に負荷待機時等の軽負荷時における消費電力を低
減して変換効率の向上を図ったスイッチング電源装置に
属する。
【０００２】
【従来の技術】従来から一般的に広く使用されているス
イッチング電源装置を図４に示す。図４に示すスイッチ
ング電源装置は、交流電源(1a)に接続される整流平滑回
路(1b)で構成された直流電源(1)と、１次巻線(2a)及び
２次巻線(2b)を有するトランス(2)と、スイッチング素
子としてのＭＯＳ-ＦＥＴ（ＭＯＳ型電界効果トランジ
スタ）(3)と、整流ダイオード(4)及び平滑コンデンサ
(5)を有する整流平滑回路(6)と、負荷(7)の電圧ＶOを検
出する出力電圧検出手段としての出力電圧検出回路(8)
と、トランス(2)に設けられた帰還巻線(9)と、ＭＯＳ-
ＦＥＴ(3)をオン・オフ制御する制御回路(10)とを備え
ている。トランス(2)の１次巻線(2a)及びＭＯＳ-ＦＥＴ
(3)は直流電源(1)に対して直列に接続される。整流平滑
回路(6)は、トランス(2)の２次巻線(2b)に接続され、電
圧ＶOの直流電力を負荷(7)に供給する。帰還巻線(9)
は、整流ダイオード(11)及び平滑コンデンサ(12)を介し
て制御回路(10)の電源端子(VCC)に接続される。制御回
路(10)は、電源端子(VCC)に印加される電圧により駆動
され且つ駆動回路(14)を介してＭＯＳ-ＦＥＴ(3)のゲー
ト端子にオン・オフ信号ＶGを付与する信号発生回路(1
3)と、出力電圧検出回路(8)の検出信号により信号発生
回路(13)から出力されるオン・オフ信号ＶGのパルス幅
を制御するオン期間制御回路(15)とを備えている。即
ち、オン期間制御回路(15)は出力電圧検出回路(8)の検
出電圧が目標値より低いときは信号発生回路(13)から出
力されるオン・オフ信号ＶGのパルス幅を延長し、逆に
目標値より高いときは信号発生回路(13)から出力される
オン・オフ信号ＶGのパルス幅を短縮することにより、
トランス(2)の２次巻線(2b)から整流平滑回路(6)を介し
て負荷(7)に印加される直流出力電圧ＶOのレベルを一定
に保持する。また、直流電源(1)の正側端子と制御回路
(10)の電源端子(VCC)との間には起動抵抗(16)が接続さ
れ、起動時に直流電源(1)から起動抵抗(16)を介して制
御回路(10)の電源端子(VCC)に印加される電圧により制
御回路(10)を起動し、ＭＯＳ-ＦＥＴ(3)を導通状態にす
る。
イッチング電源装置を図４に示す。図４に示すスイッチ
ング電源装置は、交流電源(1a)に接続される整流平滑回
路(1b)で構成された直流電源(1)と、１次巻線(2a)及び
２次巻線(2b)を有するトランス(2)と、スイッチング素
子としてのＭＯＳ-ＦＥＴ（ＭＯＳ型電界効果トランジ
スタ）(3)と、整流ダイオード(4)及び平滑コンデンサ
(5)を有する整流平滑回路(6)と、負荷(7)の電圧ＶOを検
出する出力電圧検出手段としての出力電圧検出回路(8)
と、トランス(2)に設けられた帰還巻線(9)と、ＭＯＳ-
ＦＥＴ(3)をオン・オフ制御する制御回路(10)とを備え
ている。トランス(2)の１次巻線(2a)及びＭＯＳ-ＦＥＴ
(3)は直流電源(1)に対して直列に接続される。整流平滑
回路(6)は、トランス(2)の２次巻線(2b)に接続され、電
圧ＶOの直流電力を負荷(7)に供給する。帰還巻線(9)
は、整流ダイオード(11)及び平滑コンデンサ(12)を介し
て制御回路(10)の電源端子(VCC)に接続される。制御回
路(10)は、電源端子(VCC)に印加される電圧により駆動
され且つ駆動回路(14)を介してＭＯＳ-ＦＥＴ(3)のゲー
ト端子にオン・オフ信号ＶGを付与する信号発生回路(1
3)と、出力電圧検出回路(8)の検出信号により信号発生
回路(13)から出力されるオン・オフ信号ＶGのパルス幅
を制御するオン期間制御回路(15)とを備えている。即
ち、オン期間制御回路(15)は出力電圧検出回路(8)の検
出電圧が目標値より低いときは信号発生回路(13)から出
力されるオン・オフ信号ＶGのパルス幅を延長し、逆に
目標値より高いときは信号発生回路(13)から出力される
オン・オフ信号ＶGのパルス幅を短縮することにより、
トランス(2)の２次巻線(2b)から整流平滑回路(6)を介し
て負荷(7)に印加される直流出力電圧ＶOのレベルを一定
に保持する。また、直流電源(1)の正側端子と制御回路
(10)の電源端子(VCC)との間には起動抵抗(16)が接続さ
れ、起動時に直流電源(1)から起動抵抗(16)を介して制
御回路(10)の電源端子(VCC)に印加される電圧により制
御回路(10)を起動し、ＭＯＳ-ＦＥＴ(3)を導通状態にす
る。
【０００３】図４に示すスイッチング電源装置の動作は
以下の通りである。直流電源(1)から起動抵抗(16)を介
して制御回路(10)の電源端子(VCC)に電圧が印加される
と、制御回路(10)が起動して信号発生回路(13)から高い
電圧(Ｈ)レベルのオン・オフ信号ＶGが出力され、ＭＯ
Ｓ-ＦＥＴ(3)が導通状態となる。これにより、トランス
(2)の１次巻線(2a)に直流電源(1)の電圧Ｅ[Ｖ]が印加さ
れると共に、帰還巻線(9)に電圧が発生する。帰還巻線
(9)に発生した電圧は、整流ダイオード(11)及び平滑コ
ンデンサ(12)を介して制御回路(10)の電源端子(VCC)に
印加され、起動時以降は帰還巻線(9)に発生する電圧に
より制御回路(10)が駆動される。
以下の通りである。直流電源(1)から起動抵抗(16)を介
して制御回路(10)の電源端子(VCC)に電圧が印加される
と、制御回路(10)が起動して信号発生回路(13)から高い
電圧(Ｈ)レベルのオン・オフ信号ＶGが出力され、ＭＯ
Ｓ-ＦＥＴ(3)が導通状態となる。これにより、トランス
(2)の１次巻線(2a)に直流電源(1)の電圧Ｅ[Ｖ]が印加さ
れると共に、帰還巻線(9)に電圧が発生する。帰還巻線
(9)に発生した電圧は、整流ダイオード(11)及び平滑コ
ンデンサ(12)を介して制御回路(10)の電源端子(VCC)に
印加され、起動時以降は帰還巻線(9)に発生する電圧に
より制御回路(10)が駆動される。
【０００４】制御回路(10)内の信号発生回路(13)から駆
動回路(14)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に高
い電圧(Ｈ)レベルのオン・オフ信号ＶGが付与され、Ｍ
ＯＳ-ＦＥＴ(3)がオン状態になると、直流電源(1)から
トランス(2)の１次巻線(2a)及びＭＯＳ-ＦＥＴ(3)を介
して電流が流れ、トランス(2)にエネルギが蓄積され
る。このとき、整流平滑回路(6)を構成する整流ダイオ
ード(4)に逆方向の電圧が印加されて非導通状態となる
から、整流ダイオード(4)には電流が流れず、トランス
(2)の２次巻線(2b)へのエネルギの伝達は行なわれな
い。これと同時に、トランス(2)の帰還巻線(9)に接続さ
れた整流ダイオード(11)にも逆方向の電圧が印加されて
非導通状態となるので、ＭＯＳ-ＦＥＴ(3)のオン期間中
は平滑コンデンサ(12)の充電電圧が制御回路(10)の電源
端子(VCC)に印加される。
動回路(14)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に高
い電圧(Ｈ)レベルのオン・オフ信号ＶGが付与され、Ｍ
ＯＳ-ＦＥＴ(3)がオン状態になると、直流電源(1)から
トランス(2)の１次巻線(2a)及びＭＯＳ-ＦＥＴ(3)を介
して電流が流れ、トランス(2)にエネルギが蓄積され
る。このとき、整流平滑回路(6)を構成する整流ダイオ
ード(4)に逆方向の電圧が印加されて非導通状態となる
から、整流ダイオード(4)には電流が流れず、トランス
(2)の２次巻線(2b)へのエネルギの伝達は行なわれな
い。これと同時に、トランス(2)の帰還巻線(9)に接続さ
れた整流ダイオード(11)にも逆方向の電圧が印加されて
非導通状態となるので、ＭＯＳ-ＦＥＴ(3)のオン期間中
は平滑コンデンサ(12)の充電電圧が制御回路(10)の電源
端子(VCC)に印加される。
【０００５】次に、制御回路(10)からＭＯＳ-ＦＥＴ(3)
のゲート端子に付与されるオン・オフ信号ＶGが高い電
圧(Ｈ)レベルから低い電圧(Ｌ)レベルとなり、ＭＯＳ-
ＦＥＴ(3)がオン状態からオフ状態になると、トランス
(2)の２次巻線(2b)から整流平滑回路(6)の整流ダイオー
ド(4)に順方向の電圧が印加されて導通状態となるの
で、トランス(2)に蓄積されたエネルギが２次巻線(2b)
から整流平滑回路(6)を介して負荷(7)に供給され、トラ
ンス(2)がリセットされる。これと同時に、トランス(2)
の帰還巻線(9)に接続された整流ダイオード(11)にも順
方向の電圧が印加されて導通状態となるので、ＭＯＳ-
ＦＥＴ(3)のオフ期間中は帰還巻線(9)から整流ダイオー
ド(11)及び平滑コンデンサ(12)を介して制御回路(10)の
電源端子(VCC)に電圧が印加される。そして、トランス
(2)のリセット期間が終了し、トランス(2)の２次側の整
流ダイオード(4)に流れる電流が略ゼロになると、制御
回路(10)からＭＯＳ-ＦＥＴ(3)のゲート端子に高い電圧
(Ｈ)レベルのオン・オフ信号ＶGが付与され、ＭＯＳ-Ｆ
ＥＴ(3)が再びオン状態となる。
のゲート端子に付与されるオン・オフ信号ＶGが高い電
圧(Ｈ)レベルから低い電圧(Ｌ)レベルとなり、ＭＯＳ-
ＦＥＴ(3)がオン状態からオフ状態になると、トランス
(2)の２次巻線(2b)から整流平滑回路(6)の整流ダイオー
ド(4)に順方向の電圧が印加されて導通状態となるの
で、トランス(2)に蓄積されたエネルギが２次巻線(2b)
から整流平滑回路(6)を介して負荷(7)に供給され、トラ
ンス(2)がリセットされる。これと同時に、トランス(2)
の帰還巻線(9)に接続された整流ダイオード(11)にも順
方向の電圧が印加されて導通状態となるので、ＭＯＳ-
ＦＥＴ(3)のオフ期間中は帰還巻線(9)から整流ダイオー
ド(11)及び平滑コンデンサ(12)を介して制御回路(10)の
電源端子(VCC)に電圧が印加される。そして、トランス
(2)のリセット期間が終了し、トランス(2)の２次側の整
流ダイオード(4)に流れる電流が略ゼロになると、制御
回路(10)からＭＯＳ-ＦＥＴ(3)のゲート端子に高い電圧
(Ｈ)レベルのオン・オフ信号ＶGが付与され、ＭＯＳ-Ｆ
ＥＴ(3)が再びオン状態となる。
【０００６】ここで、負荷(7)のインピーダンスが高い
軽負荷状態の場合は、出力電圧検出回路(8)の検出電圧
が目標値より高くなるので、制御回路(10)内のオン期間
制御回路(15)により信号発生回路(13)から駆動回路(14)
を介して出力されるオン・オフ信号ＶGのパルス幅が狭
くなるように制御され、ＭＯＳ-ＦＥＴ(3)のオン期間が
短くなる。逆に、負荷(7)のインピーダンスが低い重負
荷状態の場合は、出力電圧検出回路(8)の検出電圧が目
標値より低くなるので、制御回路(10)内のオン期間制御
回路(15)により信号発生回路(13)から駆動回路(14)を介
して出力されるオン・オフ信号ＶGのパルス幅が広くな
るように制御され、ＭＯＳ-ＦＥＴ(3)のオン期間が長く
なる。
軽負荷状態の場合は、出力電圧検出回路(8)の検出電圧
が目標値より高くなるので、制御回路(10)内のオン期間
制御回路(15)により信号発生回路(13)から駆動回路(14)
を介して出力されるオン・オフ信号ＶGのパルス幅が狭
くなるように制御され、ＭＯＳ-ＦＥＴ(3)のオン期間が
短くなる。逆に、負荷(7)のインピーダンスが低い重負
荷状態の場合は、出力電圧検出回路(8)の検出電圧が目
標値より低くなるので、制御回路(10)内のオン期間制御
回路(15)により信号発生回路(13)から駆動回路(14)を介
して出力されるオン・オフ信号ＶGのパルス幅が広くな
るように制御され、ＭＯＳ-ＦＥＴ(3)のオン期間が長く
なる。
【０００７】
【発明が解決しようとする課題】図４に示す従来のスイ
ッチング電源装置では、負荷待機時等の軽負荷時に、ス
イッチング電源装置を構成する各電気部品で発生する電
力損失が大きく減少するのに対してＭＯＳ-ＦＥＴ(3)で
発生するスイッチング損失の減少する割合が低く、負荷
(7)で消費される電力に対してスイッチング電源装置で
消費される電力の割合が大きくなるため、変換効率が極
端に低下する欠点があった。
ッチング電源装置では、負荷待機時等の軽負荷時に、ス
イッチング電源装置を構成する各電気部品で発生する電
力損失が大きく減少するのに対してＭＯＳ-ＦＥＴ(3)で
発生するスイッチング損失の減少する割合が低く、負荷
(7)で消費される電力に対してスイッチング電源装置で
消費される電力の割合が大きくなるため、変換効率が極
端に低下する欠点があった。
【０００８】そこで、本発明では負荷待機時等の軽負荷
時における消費電力を低減して変換効率を向上できるス
イッチング電源装置を提供することを目的とする。
時における消費電力を低減して変換効率を向上できるス
イッチング電源装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明によるスイッチン
グ電源装置は、直流電源(1)と、直流電源(1)に対して直
列に接続されたトランス(2)の１次巻線(2a)及びスイッ
チング素子(3)と、トランス(2)の２次巻線(2b)に接続さ
れ且つ負荷(7)に直流電力を供給する整流平滑回路(6)
と、負荷(7)の電圧(VO)を検出する出力電圧検出手段(8)
と、トランス(2)に設けられた帰還巻線(9)と、帰還巻線
(9)より駆動用電力が供給され且つ出力電圧検出手段(8)
の検出信号を受信してスイッチング素子(3)の制御端子
にオン・オフ信号(VG)を付与する制御回路(10)とを備
え、制御回路(10)は、出力電圧検出手段(8)が負荷(7)の
低い電圧(VO)を検出したとき長いパルス幅の出力信号(V
4)を発生し、出力電圧検出手段(8)が負荷(7)の高い電圧
(VO)を検出したとき短いパルス幅の出力信号(V4)を発生
する信号発生手段(13)と、信号発生手段(13)の出力信号
(V 4)のパルス幅により軽負荷状態か又は軽負荷より重い
負荷状態かを判定する負荷状態判定手段(19,20)と、負
荷状態判定手段(19,20)が軽負荷状態と判定したとき、
出力電圧検出手段(8)の検出信号によりオン・オフ信号
(VG)の周波数を低下させる周波数制御手段(17)とを備え
ている。軽負荷時に、周波数制御手段(17)でスイッチン
グ素子(3)の制御端子に付与するオン・オフ信号(VG)の
周波数を低下させることにより、スイッチング回数が減
少してスイッチング素子(3)で発生するスイッチング損
失が減少するため、負荷待機時等の軽負荷時でのスイッ
チング電源装置の消費電力が低減され、変換効率を向上
することができる。
グ電源装置は、直流電源(1)と、直流電源(1)に対して直
列に接続されたトランス(2)の１次巻線(2a)及びスイッ
チング素子(3)と、トランス(2)の２次巻線(2b)に接続さ
れ且つ負荷(7)に直流電力を供給する整流平滑回路(6)
と、負荷(7)の電圧(VO)を検出する出力電圧検出手段(8)
と、トランス(2)に設けられた帰還巻線(9)と、帰還巻線
(9)より駆動用電力が供給され且つ出力電圧検出手段(8)
の検出信号を受信してスイッチング素子(3)の制御端子
にオン・オフ信号(VG)を付与する制御回路(10)とを備
え、制御回路(10)は、出力電圧検出手段(8)が負荷(7)の
低い電圧(VO)を検出したとき長いパルス幅の出力信号(V
4)を発生し、出力電圧検出手段(8)が負荷(7)の高い電圧
(VO)を検出したとき短いパルス幅の出力信号(V4)を発生
する信号発生手段(13)と、信号発生手段(13)の出力信号
(V 4)のパルス幅により軽負荷状態か又は軽負荷より重い
負荷状態かを判定する負荷状態判定手段(19,20)と、負
荷状態判定手段(19,20)が軽負荷状態と判定したとき、
出力電圧検出手段(8)の検出信号によりオン・オフ信号
(VG)の周波数を低下させる周波数制御手段(17)とを備え
ている。軽負荷時に、周波数制御手段(17)でスイッチン
グ素子(3)の制御端子に付与するオン・オフ信号(VG)の
周波数を低下させることにより、スイッチング回数が減
少してスイッチング素子(3)で発生するスイッチング損
失が減少するため、負荷待機時等の軽負荷時でのスイッ
チング電源装置の消費電力が低減され、変換効率を向上
することができる。
【００１０】本発明の一実施の形態での制御回路(10)
は、負荷状態判定手段(19,20)が軽負荷より重い負荷状
態と判定したとき、出力電圧検出手段(8)の検出信号に
より軽負荷時よりオン・オフ信号(VG)の周波数が高い状
態でパルス幅を制御するオン期間制御手段(18)を備えて
いる。負荷(7)が軽負荷より重い負荷状態のとき、オン
期間制御手段(18)により、軽負荷時よりもオン・オフ信
号(VG)の周波数が高い状態でパルス幅が制御されるた
め、スイッチング素子(3)のスイッチング周波数が極端
に低下せず、トランス(2)等を大型化することなく通常
負荷時乃至重負荷時においても高い変換効率を実現でき
る。
は、負荷状態判定手段(19,20)が軽負荷より重い負荷状
態と判定したとき、出力電圧検出手段(8)の検出信号に
より軽負荷時よりオン・オフ信号(VG)の周波数が高い状
態でパルス幅を制御するオン期間制御手段(18)を備えて
いる。負荷(7)が軽負荷より重い負荷状態のとき、オン
期間制御手段(18)により、軽負荷時よりもオン・オフ信
号(VG)の周波数が高い状態でパルス幅が制御されるた
め、スイッチング素子(3)のスイッチング周波数が極端
に低下せず、トランス(2)等を大型化することなく通常
負荷時乃至重負荷時においても高い変換効率を実現でき
る。
【００１１】また、本発明の一実施の形態では、周波数
制御手段(17)は、負荷(7)が軽くなるにつれて信号発生
手段(13)の出力信号(V4)の周波数を低下させ、負荷状態
判定手段(19,20)は、軽負荷状態又は軽負荷より重い負
荷状態に対応して第１の最小オン期間(T1)又は第２の最
小オン期間(T2)のパルス信号を出力する最小オン期間出
力手段(19)と、第１の最小オン期間(T1)又は第２の最小
オン期間(T2)と信号発生手段(13)の出力信号(V4)のオン
期間とを比較して軽負荷状態か又は軽負荷より重い負荷
状態かを判定するオン期間比較手段(20)とを備え、オン
期間比較手段(20)は、軽負荷状態と判定したとき、最小
オン期間出力手段(19)の出力を第２の最小オン期間(T2)
より長い第１の最小オン期間(T1)のパルス信号に切り換
えると共に、信号発生手段(13)の出力信号(V4)の周波数
を周波数制御手段(17)により低下させ、制御回路(10)
は、最小オン期間出力手段(19)の出力信号(V3)と信号発
生手段(13)の出力信号(V4)との論理和信号をオン・オフ
信号(VG)として出力する。これにより、軽負荷時にオン
・オフ信号(VG)のオン期間が第１の最小オン期間(T1)以
下に縮まらないようにオン・オフ信号(VG)のオン期間を
一定としてオン・オフ信号(VG)の周波数が低下するた
め、スイッチング回数が減少してスイッチング素子(3)
でのスイッチング損失が減少する。したがって、負荷待
機時等の軽負荷時でもスイッチング電源装置の消費電力
が低減され、変換効率を向上することができる。
制御手段(17)は、負荷(7)が軽くなるにつれて信号発生
手段(13)の出力信号(V4)の周波数を低下させ、負荷状態
判定手段(19,20)は、軽負荷状態又は軽負荷より重い負
荷状態に対応して第１の最小オン期間(T1)又は第２の最
小オン期間(T2)のパルス信号を出力する最小オン期間出
力手段(19)と、第１の最小オン期間(T1)又は第２の最小
オン期間(T2)と信号発生手段(13)の出力信号(V4)のオン
期間とを比較して軽負荷状態か又は軽負荷より重い負荷
状態かを判定するオン期間比較手段(20)とを備え、オン
期間比較手段(20)は、軽負荷状態と判定したとき、最小
オン期間出力手段(19)の出力を第２の最小オン期間(T2)
より長い第１の最小オン期間(T1)のパルス信号に切り換
えると共に、信号発生手段(13)の出力信号(V4)の周波数
を周波数制御手段(17)により低下させ、制御回路(10)
は、最小オン期間出力手段(19)の出力信号(V3)と信号発
生手段(13)の出力信号(V4)との論理和信号をオン・オフ
信号(VG)として出力する。これにより、軽負荷時にオン
・オフ信号(VG)のオン期間が第１の最小オン期間(T1)以
下に縮まらないようにオン・オフ信号(VG)のオン期間を
一定としてオン・オフ信号(VG)の周波数が低下するた
め、スイッチング回数が減少してスイッチング素子(3)
でのスイッチング損失が減少する。したがって、負荷待
機時等の軽負荷時でもスイッチング電源装置の消費電力
が低減され、変換効率を向上することができる。
【００１２】更に、本発明の一実施の形態では、オン期
間比較手段(20)は、軽負荷より重い負荷状態と判定した
とき、最小オン期間出力手段(19)の出力を第１の最小オ
ン期間(T1)より短い第２の最小オン期間(T2)のパルス信
号に切り換えると共に、信号発生手段(13)の出力信号(V
4)のパルス幅がオン期間制御手段(18)により制御され
る。これにより、スイッチング素子(3)のスイッチング
周波数が極端に低下しないため、トランス(2)等を大型
化することなく通常負荷時乃至重負荷時においても高い
変換効率を実現できる。
間比較手段(20)は、軽負荷より重い負荷状態と判定した
とき、最小オン期間出力手段(19)の出力を第１の最小オ
ン期間(T1)より短い第２の最小オン期間(T2)のパルス信
号に切り換えると共に、信号発生手段(13)の出力信号(V
4)のパルス幅がオン期間制御手段(18)により制御され
る。これにより、スイッチング素子(3)のスイッチング
周波数が極端に低下しないため、トランス(2)等を大型
化することなく通常負荷時乃至重負荷時においても高い
変換効率を実現できる。
【００１３】また、本発明の一実施の形態での最小オン
期間出力手段(19)は、信号発生手段(13)の出力信号(V4)
のオン期間が第２の最小オン期間(T2)より短いときに第
２の最小オン期間(T2)より長い第１の最小オン期間(T1)
のパルス信号を出力し、信号発生手段(13)の出力信号(V
4)のオン期間が第１の最小オン期間(T1)より長いときに
第１の最小オン期間(T1)より短い第２の最小オン期間(T
2)のパルス信号を出力するヒステリシス特性を有する。
これにより、制御回路(10)のオン・オフ信号(V G)の周波
数制御とオン期間制御との間での円滑な切り換えが可能
となる。
期間出力手段(19)は、信号発生手段(13)の出力信号(V4)
のオン期間が第２の最小オン期間(T2)より短いときに第
２の最小オン期間(T2)より長い第１の最小オン期間(T1)
のパルス信号を出力し、信号発生手段(13)の出力信号(V
4)のオン期間が第１の最小オン期間(T1)より長いときに
第１の最小オン期間(T1)より短い第２の最小オン期間(T
2)のパルス信号を出力するヒステリシス特性を有する。
これにより、制御回路(10)のオン・オフ信号(V G)の周波
数制御とオン期間制御との間での円滑な切り換えが可能
となる。
【００１４】更に、本発明の一実施の形態での信号発生
手段(13)は、発振周波数設定用コンデンサ(21)と、発振
周波数設定用コンデンサ(21)の充電時間又は放電時間に
より決定される周波数のパルス信号を出力する発振手段
(22)とを備え、周波数制御手段(17)は、出力電圧検出手
段(8)の検出信号の一部又はその検出信号に比例する電
流信号で信号発生手段(13)の発振周波数設定用コンデン
サ(21)の電荷を直接放電又は充電させる。ここで、発振
周波数設定用コンデンサ(21)の充電時間は発振周波数設
定用コンデンサ(21)の電圧(VCF)が最小値から最大値に
達するまでの時間を示し、放電時間は発振周波数設定用
コンデンサ(21)の電圧(VCF)が最大値から最小値に低下
するまでの時間を示す。軽負荷時は、周波数制御手段(1
7)により出力電圧検出手段(8)の検出信号の一部又はそ
の検出信号に比例する電流信号で信号発生手段(13)の発
振周波数設定用コンデンサ(21)の電荷が直接放電又は充
電され、発振周波数設定用コンデンサ(21)の充電時間又
は放電時間が延長されるので、発振手段(22)から出力さ
れるパルス信号の周波数が低下する。これにより、スイ
ッチング素子(3)のスイッチング回数が減少してスイッ
チング損失が減少し、スイッチング電源装置の消費電力
が低減されるため、変換効率の向上が可能となる。
手段(13)は、発振周波数設定用コンデンサ(21)と、発振
周波数設定用コンデンサ(21)の充電時間又は放電時間に
より決定される周波数のパルス信号を出力する発振手段
(22)とを備え、周波数制御手段(17)は、出力電圧検出手
段(8)の検出信号の一部又はその検出信号に比例する電
流信号で信号発生手段(13)の発振周波数設定用コンデン
サ(21)の電荷を直接放電又は充電させる。ここで、発振
周波数設定用コンデンサ(21)の充電時間は発振周波数設
定用コンデンサ(21)の電圧(VCF)が最小値から最大値に
達するまでの時間を示し、放電時間は発振周波数設定用
コンデンサ(21)の電圧(VCF)が最大値から最小値に低下
するまでの時間を示す。軽負荷時は、周波数制御手段(1
7)により出力電圧検出手段(8)の検出信号の一部又はそ
の検出信号に比例する電流信号で信号発生手段(13)の発
振周波数設定用コンデンサ(21)の電荷が直接放電又は充
電され、発振周波数設定用コンデンサ(21)の充電時間又
は放電時間が延長されるので、発振手段(22)から出力さ
れるパルス信号の周波数が低下する。これにより、スイ
ッチング素子(3)のスイッチング回数が減少してスイッ
チング損失が減少し、スイッチング電源装置の消費電力
が低減されるため、変換効率の向上が可能となる。
【００１５】
【発明の実施の形態】以下、本発明によるスイッチング
電源装置の一実施の形態を図１〜図３に基づいて説明す
る。但し、これらの図面では図４と実質的に同一の箇所
には同一の符号を付し、その説明を省略する。本実施の
形態でのスイッチング電源装置の制御回路(10)は、図１
に示すように、電源端子(VCC)に印加される電圧により
駆動され且つ出力電圧検出回路(8)が負荷(7)の低い電圧
ＶOを検出したとき長いパルス幅の出力信号Ｖ4を発生
し、出力電圧検出回路(8)が負荷(7)の高い電圧ＶOを検
出したとき短いパルス幅の出力信号Ｖ4を発生する信号
発生手段としての信号発生回路(13)と、負荷(7)が軽く
なるにつれて出力電圧検出回路(8)から出力される検出
信号により信号発生回路(13)の出力信号Ｖ4の周波数を
低下させる周波数制御手段としての周波数制御回路(17)
と、軽負荷より重い負荷(7)の状態のときに軽負荷時よ
り信号発生回路(13)の出力信号Ｖ4の周波数が高い状態
で出力電圧検出回路(8)の検出信号により信号発生回路
(13)の出力信号Ｖ4のパルス幅を制御するオン期間制御
手段としてのオン期間制御回路(18)と、軽負荷状態又は
軽負荷より重い負荷状態に対応して第１の最小オン期間
Ｔ1又は第２の最小オン期間Ｔ2のパルス信号Ｖ1,Ｖ2を
出力する最小オン期間出力手段としての最小オン期間出
力回路(19)と、最小オン期間出力回路(19)から出力され
るパルス信号Ｖ1,Ｖ2の第１の最小オン期間Ｔ1又は第２
の最小オン期間Ｔ2と信号発生回路(13)の出力信号Ｖ4の
オン期間とを比較して軽負荷状態か軽負荷より重い負荷
状態かを判定するオン期間比較手段としてのオン期間比
較回路(20)と、オン期間比較回路(20)の出力信号により
周波数制御回路(17)を駆動状態又は停止状態に切り換え
る切換手段(26)と、最小オン期間出力回路(19)のパルス
信号Ｖ1,Ｖ2と信号発生回路(13)の出力信号Ｖ4との論理
和信号を出力するＯＲゲート(14a)及びＯＲゲート(14a)
の出力信号をオン・オフ信号ＶGとしてＭＯＳ-ＦＥＴ
(3)のゲート端子に付与するドライバ(14b)を有する駆動
回路(14)とを備えている。最小オン期間出力回路(19)及
びオン期間比較回路(20)は、信号発生回路(13)の出力信
号Ｖ4のパルス幅により軽負荷状態か又は軽負荷より重
い負荷状態かを判定する負荷状態判定手段を構成する。
電源装置の一実施の形態を図１〜図３に基づいて説明す
る。但し、これらの図面では図４と実質的に同一の箇所
には同一の符号を付し、その説明を省略する。本実施の
形態でのスイッチング電源装置の制御回路(10)は、図１
に示すように、電源端子(VCC)に印加される電圧により
駆動され且つ出力電圧検出回路(8)が負荷(7)の低い電圧
ＶOを検出したとき長いパルス幅の出力信号Ｖ4を発生
し、出力電圧検出回路(8)が負荷(7)の高い電圧ＶOを検
出したとき短いパルス幅の出力信号Ｖ4を発生する信号
発生手段としての信号発生回路(13)と、負荷(7)が軽く
なるにつれて出力電圧検出回路(8)から出力される検出
信号により信号発生回路(13)の出力信号Ｖ4の周波数を
低下させる周波数制御手段としての周波数制御回路(17)
と、軽負荷より重い負荷(7)の状態のときに軽負荷時よ
り信号発生回路(13)の出力信号Ｖ4の周波数が高い状態
で出力電圧検出回路(8)の検出信号により信号発生回路
(13)の出力信号Ｖ4のパルス幅を制御するオン期間制御
手段としてのオン期間制御回路(18)と、軽負荷状態又は
軽負荷より重い負荷状態に対応して第１の最小オン期間
Ｔ1又は第２の最小オン期間Ｔ2のパルス信号Ｖ1,Ｖ2を
出力する最小オン期間出力手段としての最小オン期間出
力回路(19)と、最小オン期間出力回路(19)から出力され
るパルス信号Ｖ1,Ｖ2の第１の最小オン期間Ｔ1又は第２
の最小オン期間Ｔ2と信号発生回路(13)の出力信号Ｖ4の
オン期間とを比較して軽負荷状態か軽負荷より重い負荷
状態かを判定するオン期間比較手段としてのオン期間比
較回路(20)と、オン期間比較回路(20)の出力信号により
周波数制御回路(17)を駆動状態又は停止状態に切り換え
る切換手段(26)と、最小オン期間出力回路(19)のパルス
信号Ｖ1,Ｖ2と信号発生回路(13)の出力信号Ｖ4との論理
和信号を出力するＯＲゲート(14a)及びＯＲゲート(14a)
の出力信号をオン・オフ信号ＶGとしてＭＯＳ-ＦＥＴ
(3)のゲート端子に付与するドライバ(14b)を有する駆動
回路(14)とを備えている。最小オン期間出力回路(19)及
びオン期間比較回路(20)は、信号発生回路(13)の出力信
号Ｖ4のパルス幅により軽負荷状態か又は軽負荷より重
い負荷状態かを判定する負荷状態判定手段を構成する。
【００１６】最小オン期間出力回路(19)は、第１の最小
オン期間Ｔ1を規定する第１のパルス信号Ｖ1を出力する
第１のパルス発生回路(23)と、第１の最小オン期間Ｔ1
よりも短い第２の最小オン期間Ｔ2を規定する第２のパ
ルス信号Ｖ2を出力する第２のパルス発生回路(24)と、
負荷(7)が軽負荷状態のときオン期間比較回路(20)の出
力信号により第１のパルス信号Ｖ1を出力し、負荷(7)が
軽負荷より重い負荷状態のときオン期間比較回路(20)の
出力信号により第２のパルス信号Ｖ2を出力する最小オ
ン期間切換回路(25)とを有する。第１のパルス発生回路
(23)から出力される第１のパルス信号Ｖ1の第１の最小
オン期間Ｔ1は、軽負荷時にオン・オフ信号ＶGの周波数
が可聴領域まで低下してもトランス(2)の磁歪音が聞こ
えない値に設定される。オン期間比較回路(20)は、信号
発生回路(13)の出力信号Ｖ4のオン期間が最小オン期間
出力回路(19)から出力される第２のパルス信号Ｖ2の第
２の最小オン期間Ｔ2よりも短いとき、軽負荷状態を示
す出力信号を最小オン期間出力回路(19)内の最小オン期
間切換回路(25)に付与すると共に切換手段(26)に付与し
て周波数制御回路(17)を駆動状態にし、信号発生回路(1
3)の出力信号Ｖ4のオン期間が最小オン期間出力回路(1
9)から出力される第１のパルス信号Ｖ1の第１の最小オ
ン期間Ｔ1よりも長いとき、軽負荷よりも重い負荷状態
を示す出力信号を最小オン期間出力回路(19)内の最小オ
ン期間切換回路(25)に付与すると共に切換手段(26)に付
与して周波数制御回路(17)を停止状態にする。
オン期間Ｔ1を規定する第１のパルス信号Ｖ1を出力する
第１のパルス発生回路(23)と、第１の最小オン期間Ｔ1
よりも短い第２の最小オン期間Ｔ2を規定する第２のパ
ルス信号Ｖ2を出力する第２のパルス発生回路(24)と、
負荷(7)が軽負荷状態のときオン期間比較回路(20)の出
力信号により第１のパルス信号Ｖ1を出力し、負荷(7)が
軽負荷より重い負荷状態のときオン期間比較回路(20)の
出力信号により第２のパルス信号Ｖ2を出力する最小オ
ン期間切換回路(25)とを有する。第１のパルス発生回路
(23)から出力される第１のパルス信号Ｖ1の第１の最小
オン期間Ｔ1は、軽負荷時にオン・オフ信号ＶGの周波数
が可聴領域まで低下してもトランス(2)の磁歪音が聞こ
えない値に設定される。オン期間比較回路(20)は、信号
発生回路(13)の出力信号Ｖ4のオン期間が最小オン期間
出力回路(19)から出力される第２のパルス信号Ｖ2の第
２の最小オン期間Ｔ2よりも短いとき、軽負荷状態を示
す出力信号を最小オン期間出力回路(19)内の最小オン期
間切換回路(25)に付与すると共に切換手段(26)に付与し
て周波数制御回路(17)を駆動状態にし、信号発生回路(1
3)の出力信号Ｖ4のオン期間が最小オン期間出力回路(1
9)から出力される第１のパルス信号Ｖ1の第１の最小オ
ン期間Ｔ1よりも長いとき、軽負荷よりも重い負荷状態
を示す出力信号を最小オン期間出力回路(19)内の最小オ
ン期間切換回路(25)に付与すると共に切換手段(26)に付
与して周波数制御回路(17)を停止状態にする。
【００１７】図２に示すように、信号発生回路(13)は、
発振周波数設定用コンデンサ(21)と、発振周波数設定用
コンデンサ(21)の充電時間、即ち発振周波数設定用コン
デンサ(21)の充電電圧ＶCFが最小値から最大値に達する
までの時間により決定される周波数のパルス信号を出力
する発振手段としての発振回路(22)と、オン期間制御回
路(18)の出力信号により発振回路(22)のパルス信号をＰ
ＷＭ（パルス幅変調）制御して出力信号Ｖ4を発生する
ＰＷＭ制御回路(27)とを有する。ＰＷＭ制御回路(27)
は、発振回路(22)のパルス信号によりセット状態とな
り、オン期間制御回路(18)の出力信号によりリセット状
態となるＲ-Ｓフリップフロップ(27a)と、発振回路(22)
のパルス信号とＲ-Ｓフリップフロップ(27a)の出力信号
との論理和の反転信号Ｖ4を出力するＮＯＲゲート(27b)
とから構成される。オン期間比較回路(20)は、クロック
信号入力端子(CLK)に入力される最小オン期間出力回路
(19)の出力信号Ｖ3の立ち下りに同期して制御信号入力
端子(D)に入力される信号発生回路(13)の出力信号Ｖ4の
電圧レベルの信号及びその反転信号を出力するＤフリッ
プフロップにより構成される。最小オン期間切換回路(2
5)は、第１のパルス発生回路(23)から出力される第１の
パルス信号Ｖ1とオン期間比較回路(20)の反転信号出力
端子の出力信号Ｖ5との論理積信号を出力する第１のＡ
ＮＤゲート(25a)と、第２のパルス発生回路(24)から出
力される第２のパルス信号Ｖ2とオン期間比較回路(20)
の非反転信号出力端子の出力信号Ｖ6との論理積信号を
出力する第２のＡＮＤゲート(25b)と、第１のＡＮＤゲ
ート(25a)の出力信号と第２のＡＮＤゲート(25b)の出力
信号との論理和信号Ｖ3を出力するＯＲゲート(25c)とか
ら構成される。周波数制御回路(17)は、出力電圧検出回
路(8)の検出信号に比例する電流信号で信号発生回路(1
3)内の発振周波数設定用コンデンサ(21)の電荷を直接放
電させるカレントミラー回路により構成される。切換手
段(26)は、周波数制御回路(17)の制御端子と接地端子と
の間に接続されたＭＯＳ-ＦＥＴで構成され、軽負荷状
態のときにオン期間比較回路(20)の非反転出力端子から
出力される低い電圧(Ｌ)レベルの信号Ｖ6によりオフ状
態となり周波数制御回路(17)を駆動状態にし、軽負荷よ
り重い負荷状態のときにオン期間比較回路(20)の非反転
出力端子から出力される高い電圧(Ｈ)レベルの信号Ｖ6
によりオン状態となり周波数制御回路(17)を停止状態に
する。その他の構成は、図４に示す従来のスイッチング
電源装置と略同様である。
発振周波数設定用コンデンサ(21)と、発振周波数設定用
コンデンサ(21)の充電時間、即ち発振周波数設定用コン
デンサ(21)の充電電圧ＶCFが最小値から最大値に達する
までの時間により決定される周波数のパルス信号を出力
する発振手段としての発振回路(22)と、オン期間制御回
路(18)の出力信号により発振回路(22)のパルス信号をＰ
ＷＭ（パルス幅変調）制御して出力信号Ｖ4を発生する
ＰＷＭ制御回路(27)とを有する。ＰＷＭ制御回路(27)
は、発振回路(22)のパルス信号によりセット状態とな
り、オン期間制御回路(18)の出力信号によりリセット状
態となるＲ-Ｓフリップフロップ(27a)と、発振回路(22)
のパルス信号とＲ-Ｓフリップフロップ(27a)の出力信号
との論理和の反転信号Ｖ4を出力するＮＯＲゲート(27b)
とから構成される。オン期間比較回路(20)は、クロック
信号入力端子(CLK)に入力される最小オン期間出力回路
(19)の出力信号Ｖ3の立ち下りに同期して制御信号入力
端子(D)に入力される信号発生回路(13)の出力信号Ｖ4の
電圧レベルの信号及びその反転信号を出力するＤフリッ
プフロップにより構成される。最小オン期間切換回路(2
5)は、第１のパルス発生回路(23)から出力される第１の
パルス信号Ｖ1とオン期間比較回路(20)の反転信号出力
端子の出力信号Ｖ5との論理積信号を出力する第１のＡ
ＮＤゲート(25a)と、第２のパルス発生回路(24)から出
力される第２のパルス信号Ｖ2とオン期間比較回路(20)
の非反転信号出力端子の出力信号Ｖ6との論理積信号を
出力する第２のＡＮＤゲート(25b)と、第１のＡＮＤゲ
ート(25a)の出力信号と第２のＡＮＤゲート(25b)の出力
信号との論理和信号Ｖ3を出力するＯＲゲート(25c)とか
ら構成される。周波数制御回路(17)は、出力電圧検出回
路(8)の検出信号に比例する電流信号で信号発生回路(1
3)内の発振周波数設定用コンデンサ(21)の電荷を直接放
電させるカレントミラー回路により構成される。切換手
段(26)は、周波数制御回路(17)の制御端子と接地端子と
の間に接続されたＭＯＳ-ＦＥＴで構成され、軽負荷状
態のときにオン期間比較回路(20)の非反転出力端子から
出力される低い電圧(Ｌ)レベルの信号Ｖ6によりオフ状
態となり周波数制御回路(17)を駆動状態にし、軽負荷よ
り重い負荷状態のときにオン期間比較回路(20)の非反転
出力端子から出力される高い電圧(Ｈ)レベルの信号Ｖ6
によりオン状態となり周波数制御回路(17)を停止状態に
する。その他の構成は、図４に示す従来のスイッチング
電源装置と略同様である。
【００１８】上記の構成において、負荷(7)が軽負荷よ
り重い負荷状態（図３に示す時刻ｔ1〜ｔ7）のときは、
図３(Ｂ)に示すように信号発生回路(13)の出力信号Ｖ4
のパルス幅が図３(Ｃ)に示す最小オン期間出力回路(19)
の出力信号Ｖ3のパルス幅よりも長くなる。このため、
駆動回路(14)からＭＯＳ-ＦＥＴ(3)に付与されるオン・
オフ信号ＶGは、図３(Ｈ)に示すように図３(Ｃ)に示す
最小オン期間出力回路(19)の出力信号Ｖ3よりもパルス
幅の長い図３(Ｂ)に示す信号発生回路(13)の出力信号Ｖ
4と略同様の波形となる。一方、Ｄフリップフロップで
構成されたオン期間比較回路(20)の非反転出力端子から
は図３(Ｆ)に示すように高い電圧(Ｈ)レベルの信号Ｖ6
が出力され、反転出力端子からは図３(Ｇ)に示すように
低い電圧(Ｌ)レベルの信号Ｖ5が出力されるから、図３
(Ｃ)に示すように最小オン期間出力回路(19)の最小オン
期間切換回路(25)からは図３(Ｄ)に示す第２のパルス発
生回路(24)の第２のパルス信号Ｖ2が出力信号Ｖ3として
出力される。また、オン期間比較回路(20)の非反転出力
端子の出力信号Ｖ6が高い電圧(Ｈ)レベルであるため、
ＭＯＳ-ＦＥＴで構成された切換手段(26)がオン状態と
なり、カレントミラー回路で構成された周波数制御回路
(17)は駆動されない。このため、信号発生回路(13)を構
成する発振周波数設定用コンデンサ(21)の充電時間、即
ち発振周波数設定用コンデンサ(21)の充電電圧ＶCFが最
小値から最大値に達するまでの時間が一定となる。した
がって、図３(Ａ)に示すように信号発生回路(13)の発振
周波数設定用コンデンサ(21)の電圧ＶCFの周波数が一定
となり、図３(Ｂ)に示すようにオン期間制御回路(18)の
出力信号により信号発生回路(13)内のＰＷＭ制御回路(2
7)から出力される信号Ｖ4のパルス幅が制御される。
り重い負荷状態（図３に示す時刻ｔ1〜ｔ7）のときは、
図３(Ｂ)に示すように信号発生回路(13)の出力信号Ｖ4
のパルス幅が図３(Ｃ)に示す最小オン期間出力回路(19)
の出力信号Ｖ3のパルス幅よりも長くなる。このため、
駆動回路(14)からＭＯＳ-ＦＥＴ(3)に付与されるオン・
オフ信号ＶGは、図３(Ｈ)に示すように図３(Ｃ)に示す
最小オン期間出力回路(19)の出力信号Ｖ3よりもパルス
幅の長い図３(Ｂ)に示す信号発生回路(13)の出力信号Ｖ
4と略同様の波形となる。一方、Ｄフリップフロップで
構成されたオン期間比較回路(20)の非反転出力端子から
は図３(Ｆ)に示すように高い電圧(Ｈ)レベルの信号Ｖ6
が出力され、反転出力端子からは図３(Ｇ)に示すように
低い電圧(Ｌ)レベルの信号Ｖ5が出力されるから、図３
(Ｃ)に示すように最小オン期間出力回路(19)の最小オン
期間切換回路(25)からは図３(Ｄ)に示す第２のパルス発
生回路(24)の第２のパルス信号Ｖ2が出力信号Ｖ3として
出力される。また、オン期間比較回路(20)の非反転出力
端子の出力信号Ｖ6が高い電圧(Ｈ)レベルであるため、
ＭＯＳ-ＦＥＴで構成された切換手段(26)がオン状態と
なり、カレントミラー回路で構成された周波数制御回路
(17)は駆動されない。このため、信号発生回路(13)を構
成する発振周波数設定用コンデンサ(21)の充電時間、即
ち発振周波数設定用コンデンサ(21)の充電電圧ＶCFが最
小値から最大値に達するまでの時間が一定となる。した
がって、図３(Ａ)に示すように信号発生回路(13)の発振
周波数設定用コンデンサ(21)の電圧ＶCFの周波数が一定
となり、図３(Ｂ)に示すようにオン期間制御回路(18)の
出力信号により信号発生回路(13)内のＰＷＭ制御回路(2
7)から出力される信号Ｖ4のパルス幅が制御される。
【００１９】次に、時刻ｔ7にて負荷(7)が軽負荷状態に
なると、図３(Ｂ)に示すように信号発生回路(13)の出力
信号Ｖ4のパルス幅が図３(Ｃ)に示す最小オン期間出力
回路(19)の出力信号Ｖ3のパルス幅よりも短くなる。こ
のため、駆動回路(14)からＭＯＳ-ＦＥＴ(3)に付与され
るオン・オフ信号ＶGは、図３(Ｈ)に示すように図３
(Ｂ)に示す信号発生回路(13)の出力信号Ｖ4よりもパル
ス幅の長い図３(Ｃ)に示す最小オン期間出力回路(19)の
出力信号Ｖ3と略同様の波形となる。一方、時刻ｔ7から
第２の最小オン期間Ｔ2が経過した後の時刻ｔ8におい
て、Ｄフリップフロップで構成されたオン期間比較回路
(20)は信号発生回路(13)の出力信号Ｖ4が第２のパルス
発生回路(24)の第２のパルス信号Ｖ2のパルス幅より短
いことを検出するので、オン期間比較回路(20)の非反転
出力端子の出力信号Ｖ6が図３(Ｆ)に示すように高い電
圧(Ｈ)レベルから低い電圧(Ｌ)レベルとなり、反転出力
端子の出力信号Ｖ5が図３(Ｇ)に示すように低い電圧
(Ｌ)レベルから高い電圧(Ｈ)レベルとなる。このため、
時刻ｔ8以降は図３(Ｃ)に示すように最小オン期間出力
回路(19)の最小オン期間切換回路(25)から図３(Ｅ)に示
す第１のパルス発生回路(23)の第１のパルス信号Ｖ1が
出力信号Ｖ3として出力される。また、時刻ｔ8以降はオ
ン期間比較回路(20)の非反転出力端子の出力信号Ｖ6が
低い電圧(Ｌ)レベルとなるため、ＭＯＳ-ＦＥＴで構成
された切換手段(26)がオンからオフ状態となり、カレン
トミラー回路で構成された周波数制御回路(17)が駆動さ
れる。これにより、出力電圧検出回路(8)の検出信号に
比例した電流信号で信号発生回路(13)内の発振周波数設
定用コンデンサ(21)の電荷が直接放電して引き抜かれ、
発振周波数設定用コンデンサ(21)の充電時間が負荷(7)
が軽くなるにつれて延長される。したがって、時刻ｔ7
以降は信号発生回路(13)を構成する発振周波数設定用コ
ンデンサ(21)の電圧ＶCFの周波数が図３(Ａ)に示すよう
に負荷(7)が軽くなるにつれて低下するため、図３(Ｂ)
に示すように信号発生回路(13)内のＰＷＭ制御回路(27)
から出力される信号Ｖ4の周波数が制御される。
なると、図３(Ｂ)に示すように信号発生回路(13)の出力
信号Ｖ4のパルス幅が図３(Ｃ)に示す最小オン期間出力
回路(19)の出力信号Ｖ3のパルス幅よりも短くなる。こ
のため、駆動回路(14)からＭＯＳ-ＦＥＴ(3)に付与され
るオン・オフ信号ＶGは、図３(Ｈ)に示すように図３
(Ｂ)に示す信号発生回路(13)の出力信号Ｖ4よりもパル
ス幅の長い図３(Ｃ)に示す最小オン期間出力回路(19)の
出力信号Ｖ3と略同様の波形となる。一方、時刻ｔ7から
第２の最小オン期間Ｔ2が経過した後の時刻ｔ8におい
て、Ｄフリップフロップで構成されたオン期間比較回路
(20)は信号発生回路(13)の出力信号Ｖ4が第２のパルス
発生回路(24)の第２のパルス信号Ｖ2のパルス幅より短
いことを検出するので、オン期間比較回路(20)の非反転
出力端子の出力信号Ｖ6が図３(Ｆ)に示すように高い電
圧(Ｈ)レベルから低い電圧(Ｌ)レベルとなり、反転出力
端子の出力信号Ｖ5が図３(Ｇ)に示すように低い電圧
(Ｌ)レベルから高い電圧(Ｈ)レベルとなる。このため、
時刻ｔ8以降は図３(Ｃ)に示すように最小オン期間出力
回路(19)の最小オン期間切換回路(25)から図３(Ｅ)に示
す第１のパルス発生回路(23)の第１のパルス信号Ｖ1が
出力信号Ｖ3として出力される。また、時刻ｔ8以降はオ
ン期間比較回路(20)の非反転出力端子の出力信号Ｖ6が
低い電圧(Ｌ)レベルとなるため、ＭＯＳ-ＦＥＴで構成
された切換手段(26)がオンからオフ状態となり、カレン
トミラー回路で構成された周波数制御回路(17)が駆動さ
れる。これにより、出力電圧検出回路(8)の検出信号に
比例した電流信号で信号発生回路(13)内の発振周波数設
定用コンデンサ(21)の電荷が直接放電して引き抜かれ、
発振周波数設定用コンデンサ(21)の充電時間が負荷(7)
が軽くなるにつれて延長される。したがって、時刻ｔ7
以降は信号発生回路(13)を構成する発振周波数設定用コ
ンデンサ(21)の電圧ＶCFの周波数が図３(Ａ)に示すよう
に負荷(7)が軽くなるにつれて低下するため、図３(Ｂ)
に示すように信号発生回路(13)内のＰＷＭ制御回路(27)
から出力される信号Ｖ4の周波数が制御される。
【００２０】その後、時刻ｔ12にて負荷(7)が軽負荷状
態からある程度重くなると、図３(Ｂ)に示すように信号
発生回路(13)の出力信号Ｖ4のパルス幅が図３(Ｃ)に示
す最小オン期間出力回路(19)の出力信号Ｖ3のパルス幅
よりも長くなる。このため、駆動回路(14)からＭＯＳ-
ＦＥＴ(3)に付与されるオン・オフ信号ＶGは、図３(Ｈ)
に示すように図３(Ｃ)に示す最小オン期間出力回路(19)
の出力信号Ｖ3よりもパルス幅の長い図３(Ｂ)に示す信
号発生回路(13)の出力信号Ｖ4と略同様の波形となる。
一方、時刻ｔ12から第１の最小オン期間Ｔ1が経過した
後の時刻ｔ14において、Ｄフリップフロップで構成され
たオン期間比較回路(20)は信号発生回路(13)の出力信号
Ｖ4が第１のパルス発生回路(23)の第１のパルス信号Ｖ1
のパルス幅より長いことを検出するので、オン期間比較
回路(20)の非反転出力端子の出力信号Ｖ6が図３(Ｆ)に
示すように低い電圧(Ｌ)レベルから高い電圧(Ｈ)レベル
となり、反転出力端子の出力信号Ｖ5が図３(Ｇ)に示す
ように高い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルとな
る。このため、時刻ｔ14以降は図３(Ｃ)に示すように最
小オン期間出力回路(19)の最小オン期間切換回路(25)か
ら図３(Ｄ)に示す第２のパルス発生回路(24)の第２のパ
ルス信号Ｖ2が出力信号Ｖ3として出力される。また、時
刻ｔ14以降はオン期間比較回路(20)の非反転出力端子の
出力信号Ｖ6が高い電圧(Ｈ)レベルとなるため、ＭＯＳ-
ＦＥＴで構成された切換手段(26)がオフからオン状態と
なり、カレントミラー回路で構成された周波数制御回路
(17)の動作が停止する。これにより、時刻ｔ12以降は信
号発生回路(13)を構成する発振周波数設定用コンデンサ
(21)の電圧ＶCFの周波数が図３(Ａ)に示すように一定と
なるため、オン期間制御回路(18)の出力信号により信号
発生回路(13)内のＰＷＭ制御回路(27)から出力される信
号Ｖ4のパルス幅が図３(Ｂ)に示すように制御される。
態からある程度重くなると、図３(Ｂ)に示すように信号
発生回路(13)の出力信号Ｖ4のパルス幅が図３(Ｃ)に示
す最小オン期間出力回路(19)の出力信号Ｖ3のパルス幅
よりも長くなる。このため、駆動回路(14)からＭＯＳ-
ＦＥＴ(3)に付与されるオン・オフ信号ＶGは、図３(Ｈ)
に示すように図３(Ｃ)に示す最小オン期間出力回路(19)
の出力信号Ｖ3よりもパルス幅の長い図３(Ｂ)に示す信
号発生回路(13)の出力信号Ｖ4と略同様の波形となる。
一方、時刻ｔ12から第１の最小オン期間Ｔ1が経過した
後の時刻ｔ14において、Ｄフリップフロップで構成され
たオン期間比較回路(20)は信号発生回路(13)の出力信号
Ｖ4が第１のパルス発生回路(23)の第１のパルス信号Ｖ1
のパルス幅より長いことを検出するので、オン期間比較
回路(20)の非反転出力端子の出力信号Ｖ6が図３(Ｆ)に
示すように低い電圧(Ｌ)レベルから高い電圧(Ｈ)レベル
となり、反転出力端子の出力信号Ｖ5が図３(Ｇ)に示す
ように高い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルとな
る。このため、時刻ｔ14以降は図３(Ｃ)に示すように最
小オン期間出力回路(19)の最小オン期間切換回路(25)か
ら図３(Ｄ)に示す第２のパルス発生回路(24)の第２のパ
ルス信号Ｖ2が出力信号Ｖ3として出力される。また、時
刻ｔ14以降はオン期間比較回路(20)の非反転出力端子の
出力信号Ｖ6が高い電圧(Ｈ)レベルとなるため、ＭＯＳ-
ＦＥＴで構成された切換手段(26)がオフからオン状態と
なり、カレントミラー回路で構成された周波数制御回路
(17)の動作が停止する。これにより、時刻ｔ12以降は信
号発生回路(13)を構成する発振周波数設定用コンデンサ
(21)の電圧ＶCFの周波数が図３(Ａ)に示すように一定と
なるため、オン期間制御回路(18)の出力信号により信号
発生回路(13)内のＰＷＭ制御回路(27)から出力される信
号Ｖ4のパルス幅が図３(Ｂ)に示すように制御される。
【００２１】ここで、負荷(7)がある程度重い状態を示
す時刻ｔ1〜ｔ7の期間及び時刻ｔ12以降は、カレントミ
ラー回路で構成された周波数制御回路(17)が停止状態で
あるため、図３(Ｂ)に示すように信号発生回路(13)内の
ＰＷＭ制御回路(27)の出力信号Ｖ4のパルス幅がオン期
間制御回路(18)の出力信号により制御される。また、負
荷(7)が軽い状態を示す時刻ｔ7〜ｔ12の期間は、カレン
トミラー回路で構成された周波数制御回路(17)が出力電
圧検出回路(8)の検出信号により信号発生回路(13)の出
力信号Ｖ4の周波数を低下させるように動作するが、そ
れと同時に出力電圧検出回路(8)の検出信号はオン期間
制御回路(18)にも入力されるため、図３(Ｂ)に示すよう
にオン期間制御回路(18)の出力信号により信号発生回路
(13)の出力信号Ｖ4のパルス幅も制御される。但し、軽
負荷時には第１のパルス発生回路(23)から出力される第
１の最小オン期間Ｔ1を有する第１のパルス信号Ｖ1が最
小オン期間出力回路(19)の出力信号Ｖ3として駆動回路
(14)を構成するＯＲゲート(14a)に信号発生回路(13)の
出力信号Ｖ4と共に入力されるため、図３(Ｈ)に示すよ
うにＭＯＳ-ＦＥＴ(3)のゲート端子に付与されるオン・
オフ信号ＶGのオン期間が第１の最小オン期間Ｔ1に等し
くなる。このため、ＭＯＳ-ＦＥＴ(3)が必要以上に長い
期間(T1)強制的にオン状態となるので、出力電圧検出回
路(8)の検出信号の帰還量が増加し、図３(Ｂ)に示すよ
うに信号発生回路(13)の出力信号Ｖ4のパルス幅は制御
方式がオン期間制御から周波数制御に切り換わる寸前の
第２の最小オン期間Ｔ2よりも更に短いパルス幅とな
る。
す時刻ｔ1〜ｔ7の期間及び時刻ｔ12以降は、カレントミ
ラー回路で構成された周波数制御回路(17)が停止状態で
あるため、図３(Ｂ)に示すように信号発生回路(13)内の
ＰＷＭ制御回路(27)の出力信号Ｖ4のパルス幅がオン期
間制御回路(18)の出力信号により制御される。また、負
荷(7)が軽い状態を示す時刻ｔ7〜ｔ12の期間は、カレン
トミラー回路で構成された周波数制御回路(17)が出力電
圧検出回路(8)の検出信号により信号発生回路(13)の出
力信号Ｖ4の周波数を低下させるように動作するが、そ
れと同時に出力電圧検出回路(8)の検出信号はオン期間
制御回路(18)にも入力されるため、図３(Ｂ)に示すよう
にオン期間制御回路(18)の出力信号により信号発生回路
(13)の出力信号Ｖ4のパルス幅も制御される。但し、軽
負荷時には第１のパルス発生回路(23)から出力される第
１の最小オン期間Ｔ1を有する第１のパルス信号Ｖ1が最
小オン期間出力回路(19)の出力信号Ｖ3として駆動回路
(14)を構成するＯＲゲート(14a)に信号発生回路(13)の
出力信号Ｖ4と共に入力されるため、図３(Ｈ)に示すよ
うにＭＯＳ-ＦＥＴ(3)のゲート端子に付与されるオン・
オフ信号ＶGのオン期間が第１の最小オン期間Ｔ1に等し
くなる。このため、ＭＯＳ-ＦＥＴ(3)が必要以上に長い
期間(T1)強制的にオン状態となるので、出力電圧検出回
路(8)の検出信号の帰還量が増加し、図３(Ｂ)に示すよ
うに信号発生回路(13)の出力信号Ｖ4のパルス幅は制御
方式がオン期間制御から周波数制御に切り換わる寸前の
第２の最小オン期間Ｔ2よりも更に短いパルス幅とな
る。
【００２２】本実施の形態では、軽負荷時にオン・オフ
信号ＶGのオン期間が第１の最小オン期間Ｔ1以下に縮ま
らないようにオン・オフ信号ＶGのオン期間を一定とし
てオン・オフ信号ＶGの周波数を低下させるので、負荷
待機時等の軽負荷時でもＭＯＳ-ＦＥＴ(3)のスイッチン
グ損失が減少し、変換効率を向上できる。また、負荷
(7)がある程度重くなると、最小オン期間出力回路(19)
の出力信号Ｖ3が第１の最小オン期間Ｔ1より短い第２の
最小オン期間Ｔ2を有する第２のパルス信号Ｖ2に切り換
えられ、軽負荷時よりもオン・オフ信号ＶGの周波数が
高い状態でオン期間が制御されるので、トランス(2)等
を大型化することなく通常負荷時乃至重負荷時において
も高い変換効率を実現できる。また、最小オン期間出力
回路(19)は、信号発生回路(13)の出力信号Ｖ4のオン期
間が第２の最小オン期間Ｔ2より短いときに第２の最小
オン期間Ｔ2より長い第１の最小オン期間Ｔ1を有する第
１のパルス信号Ｖ1を出力し、信号発生回路(13)の出力
信号Ｖ4のオン期間が第１の最小オン期間Ｔ1より長いと
きに第１の最小オン期間Ｔ1より短い第２の最小オン期
間Ｔ2を有する第２のパルス信号Ｖ2を出力するヒステリ
シス特性を有するので、制御回路(10)からＭＯＳ-ＦＥ
Ｔ(3)のゲート端子に付与するオン・オフ信号ＶGの周波
数制御とオン期間制御との間での切り換えを円滑に行な
うことができる。更に、軽負荷時にオン・オフ信号ＶG
の周波数が可聴領域まで低下してもトランス(2)に流れ
る電流ピークが抑えられるので、トランス(2)の磁歪音
等の騒音を防止できる。
信号ＶGのオン期間が第１の最小オン期間Ｔ1以下に縮ま
らないようにオン・オフ信号ＶGのオン期間を一定とし
てオン・オフ信号ＶGの周波数を低下させるので、負荷
待機時等の軽負荷時でもＭＯＳ-ＦＥＴ(3)のスイッチン
グ損失が減少し、変換効率を向上できる。また、負荷
(7)がある程度重くなると、最小オン期間出力回路(19)
の出力信号Ｖ3が第１の最小オン期間Ｔ1より短い第２の
最小オン期間Ｔ2を有する第２のパルス信号Ｖ2に切り換
えられ、軽負荷時よりもオン・オフ信号ＶGの周波数が
高い状態でオン期間が制御されるので、トランス(2)等
を大型化することなく通常負荷時乃至重負荷時において
も高い変換効率を実現できる。また、最小オン期間出力
回路(19)は、信号発生回路(13)の出力信号Ｖ4のオン期
間が第２の最小オン期間Ｔ2より短いときに第２の最小
オン期間Ｔ2より長い第１の最小オン期間Ｔ1を有する第
１のパルス信号Ｖ1を出力し、信号発生回路(13)の出力
信号Ｖ4のオン期間が第１の最小オン期間Ｔ1より長いと
きに第１の最小オン期間Ｔ1より短い第２の最小オン期
間Ｔ2を有する第２のパルス信号Ｖ2を出力するヒステリ
シス特性を有するので、制御回路(10)からＭＯＳ-ＦＥ
Ｔ(3)のゲート端子に付与するオン・オフ信号ＶGの周波
数制御とオン期間制御との間での切り換えを円滑に行な
うことができる。更に、軽負荷時にオン・オフ信号ＶG
の周波数が可聴領域まで低下してもトランス(2)に流れ
る電流ピークが抑えられるので、トランス(2)の磁歪音
等の騒音を防止できる。
【００２３】本発明の実施態様は前記の実施の形態に限
定されず、種々の変更が可能である。例えば、上記の実
施の形態では負荷(7)が軽負荷よりも重い負荷状態のと
きに発振回路(22)の発振周波数を一定としてオン・オフ
信号ＶGのパルス幅を制御する形態を示したが、発振回
路(22)の出力パルス信号のオフ期間を一定としてオン・
オフ信号ＶGのパルス幅を制御してもよい。また、上記
の実施の形態では出力電圧検出回路(8)の検出信号に比
例する電流信号で信号発生回路(13)内の発振周波数設定
用コンデンサ(21)の電荷を直接放電させるカレントミラ
ー回路で周波数制御回路(17)を構成した形態を示した
が、出力電圧検出回路(8)の検出信号又はその一部に比
例する電流信号で信号発生回路(13)内の発振周波数設定
用コンデンサ(21)の電荷を直接充電する構成のカレント
ミラー回路を使用して周波数制御回路(17)を構成しても
よい。但し、この場合は発振周波数設定用コンデンサ(2
1)の放電時間、即ち発振周波数設定用コンデンサ(21)の
電圧ＶCFが最大値から最小値に低下するまでの時間によ
り決定される周波数のパルス信号を出力する発振回路(2
2)を備えた信号発生回路(13)を使用する。更に、上記の
実施の形態ではスイッチング素子としてＭＯＳ-ＦＥＴ
を使用した形態を示したが、バイポーラトランジスタ、
ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、Ｊ
-ＦＥＴ（接合型電界効果トランジスタ）又はサイリス
タ等もスイッチング素子として使用することが可能であ
る。
定されず、種々の変更が可能である。例えば、上記の実
施の形態では負荷(7)が軽負荷よりも重い負荷状態のと
きに発振回路(22)の発振周波数を一定としてオン・オフ
信号ＶGのパルス幅を制御する形態を示したが、発振回
路(22)の出力パルス信号のオフ期間を一定としてオン・
オフ信号ＶGのパルス幅を制御してもよい。また、上記
の実施の形態では出力電圧検出回路(8)の検出信号に比
例する電流信号で信号発生回路(13)内の発振周波数設定
用コンデンサ(21)の電荷を直接放電させるカレントミラ
ー回路で周波数制御回路(17)を構成した形態を示した
が、出力電圧検出回路(8)の検出信号又はその一部に比
例する電流信号で信号発生回路(13)内の発振周波数設定
用コンデンサ(21)の電荷を直接充電する構成のカレント
ミラー回路を使用して周波数制御回路(17)を構成しても
よい。但し、この場合は発振周波数設定用コンデンサ(2
1)の放電時間、即ち発振周波数設定用コンデンサ(21)の
電圧ＶCFが最大値から最小値に低下するまでの時間によ
り決定される周波数のパルス信号を出力する発振回路(2
2)を備えた信号発生回路(13)を使用する。更に、上記の
実施の形態ではスイッチング素子としてＭＯＳ-ＦＥＴ
を使用した形態を示したが、バイポーラトランジスタ、
ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、Ｊ
-ＦＥＴ（接合型電界効果トランジスタ）又はサイリス
タ等もスイッチング素子として使用することが可能であ
る。
【００２４】
【発明の効果】本発明によれば、負荷待機時等の軽負荷
時にスイッチング素子の制御端子に付与するオン・オフ
信号の周波数を制御することにより、スイッチング素子
で発生するスイッチング損失が減少し、スイッチング電
源装置での消費電力が低減されるので、変換効率を向上
することが可能となる。また、正常な負荷状態乃至重い
負荷状態のときには、スイッチング素子の制御端子に付
与するオン・オフ信号のパルス幅を制御することによ
り、スイッチング周波数の極端な低下を防止できるの
で、トランス等の巻線型機器を大型化することなく重負
荷時においても高い変換効率を実現することが可能とな
る。
時にスイッチング素子の制御端子に付与するオン・オフ
信号の周波数を制御することにより、スイッチング素子
で発生するスイッチング損失が減少し、スイッチング電
源装置での消費電力が低減されるので、変換効率を向上
することが可能となる。また、正常な負荷状態乃至重い
負荷状態のときには、スイッチング素子の制御端子に付
与するオン・オフ信号のパルス幅を制御することによ
り、スイッチング周波数の極端な低下を防止できるの
で、トランス等の巻線型機器を大型化することなく重負
荷時においても高い変換効率を実現することが可能とな
る。
【図面の簡単な説明】
【図１】 本発明によるスイッチング電源装置の一実施
の形態を示す電気回路図
の形態を示す電気回路図
【図２】 図１の制御回路の内部構成の詳細を示す電気
回路図
回路図
【図３】 図１の動作時における各部信号のタイミング
チャート
チャート
【図４】 従来のスイッチング電源装置を示す電気回路
図
図
【符号の説明】
(1)・・直流電源、 (1a)・・交流電源、 (1b)・・整
流平滑回路、 (2)・・トランス、 (2a)・・１次巻
線、 (2b)・・２次巻線、 (3)・・ＭＯＳ-ＦＥＴ（ス
イッチング素子）、 (4)・・整流ダイオード、 (5)・
・平滑コンデンサ、(6)・・整流平滑回路、 (7)・・負
荷、 (8)・・出力電圧検出回路（出力電圧検出手
段）、 (9)・・帰還巻線、 (10)・・制御回路、 (1
1)・・整流ダイオード、 (12)・・平滑コンデンサ、
(13)・・信号発生回路（信号発生手段）、 (14)・・駆
動回路、 (14a)・・ＯＲゲート、 (14b)・・ドライ
バ、 (15)・・オン期間制御回路、 (16)・・起動抵
抗、 (17)・・周波数制御回路（周波数制御手段）、
(18)・・オン期間制御回路（オン期間制御手段）、 (1
9)・・最小オン期間出力回路（最小オン期間出力手
段）、 (20)・・オン期間比較回路（オン期間比較手
段）、 (21)・・発振周波数設定用コンデンサ、 (22)
・・発振回路（発振手段）、 (23)・・第１のパルス発
生回路、 (24)・・第２のパルス発生回路、 (25)・・
最小オン期間切換回路、 (25a)・・第１のＡＮＤゲー
ト、 (25b)・・第２のＡＮＤゲート、 (25c)・・ＯＲ
ゲート、 (26)・・切換手段、 (27)・・ＰＷＭ制御回
路、 (27a)・・Ｒ-Ｓフリップフロップ、 (27b)・・
ＮＯＲゲート
流平滑回路、 (2)・・トランス、 (2a)・・１次巻
線、 (2b)・・２次巻線、 (3)・・ＭＯＳ-ＦＥＴ（ス
イッチング素子）、 (4)・・整流ダイオード、 (5)・
・平滑コンデンサ、(6)・・整流平滑回路、 (7)・・負
荷、 (8)・・出力電圧検出回路（出力電圧検出手
段）、 (9)・・帰還巻線、 (10)・・制御回路、 (1
1)・・整流ダイオード、 (12)・・平滑コンデンサ、
(13)・・信号発生回路（信号発生手段）、 (14)・・駆
動回路、 (14a)・・ＯＲゲート、 (14b)・・ドライ
バ、 (15)・・オン期間制御回路、 (16)・・起動抵
抗、 (17)・・周波数制御回路（周波数制御手段）、
(18)・・オン期間制御回路（オン期間制御手段）、 (1
9)・・最小オン期間出力回路（最小オン期間出力手
段）、 (20)・・オン期間比較回路（オン期間比較手
段）、 (21)・・発振周波数設定用コンデンサ、 (22)
・・発振回路（発振手段）、 (23)・・第１のパルス発
生回路、 (24)・・第２のパルス発生回路、 (25)・・
最小オン期間切換回路、 (25a)・・第１のＡＮＤゲー
ト、 (25b)・・第２のＡＮＤゲート、 (25c)・・ＯＲ
ゲート、 (26)・・切換手段、 (27)・・ＰＷＭ制御回
路、 (27a)・・Ｒ-Ｓフリップフロップ、 (27b)・・
ＮＯＲゲート
Claims (7)
- 【請求項１】 直流電源と、該直流電源に対して直列に
接続されたトランスの１次巻線及びスイッチング素子
と、前記トランスの２次巻線に接続され且つ負荷に直流
電力を供給する整流平滑回路と、前記負荷の電圧を検出
する出力電圧検出手段と、前記トランスに設けられた帰
還巻線と、該帰還巻線より駆動用電力が供給され且つ前
記出力電圧検出手段の検出信号を受信して前記スイッチ
ング素子の制御端子にオン・オフ信号を付与する制御回
路とを備えたスイッチング電源装置において、 前記制御回路は、前記オン・オフ信号のパルス幅により
軽負荷状態か又は軽負荷より重い状態かを判定する負荷
状態判定手段と、該負荷状態判定手段が軽負荷状態と判
定したときに前記出力電圧検出手段の検出信号により前
記オン・オフ信号の周波数を制御する周波数制御手段と
を備えたことを特徴とするスイッチング電源装置。 - 【請求項２】 前記制御回路は、前記負荷状態判定手段
が軽負荷より重い状態と判定したとき、前記出力電圧検
出手段の検出信号により軽負荷時より前記オン・オフ信
号の周波数が高い状態でパルス幅を制御するオン期間制
御手段を備えた請求項１に記載のスイッチング電源装
置。 - 【請求項３】 前記周波数制御手段は、前記負荷が軽く
なるにつれて前記オン・オフ信号の周波数を連続的に低
下させ、 前記負荷状態判定手段は、軽負荷状態又は軽負荷より重
い状態に対応して第１の最小オン期間又は第２の最小オ
ン期間のパルス信号を出力する最小オン期間出力手段
と、前記第１の最小オン期間又は前記第２の最小オン期
間と前記オン・オフ信号のオン期間とを比較して該オン
期間の状態が軽負荷状態か又は軽負荷より重い状態かを
判定するオン期間比較手段とを備え、 前記オン期間比較手段が軽負荷状態と判定したとき、前
記周波数制御手段により前記オン・オフ信号の周波数を
連続的に低下させると共に前記最小オン期間出力手段の
出力を前記第２の最小オン期間より長い第１の最小オン
期間のパルス信号に切り換える請求項１又は２に記載の
スイッチング電源装置。 - 【請求項４】 前記オン期間比較手段が軽負荷より重い
状態と判定したとき、前記オン期間制御手段により前記
オン・オフ信号のパルス幅を制御すると共に前記最小オ
ン期間出力手段の出力を前記第１の最小オン期間より短
い第２の最小オン期間のパルス信号に切り換える請求項
３に記載のスイッチング電源装置。 - 【請求項５】 前記最小オン期間出力手段から出力され
るパルス信号の前記第１の最小オン期間は、前記トラン
スに蓄積するエネルギに比例する請求項３又は４に記載
のスイッチング電源装置。 - 【請求項６】 前記最小オン期間出力手段は、前記スイ
ッチング素子の制御端子に付与するオン・オフ信号のオ
ン期間が前記第２の最小オン期間より短くなったときに
前記第２の最小オン期間より長い第１の最小オン期間の
パルス信号を出力し、前記スイッチング素子の制御端子
に付与するオン・オフ信号のオン期間が前記第１の最小
オン期間より長くなったときに前記第１の最小オン期間
より短い第２の最小オン期間のパルス信号を出力するヒ
ステリシス特性を有する請求項３〜５の何れか１項に記
載のスイッチング電源装置。 - 【請求項７】 前記制御回路は、発振周波数設定用コン
デンサと、該発振周波数設定用コンデンサの充電時間又
は放電時間により決定される周波数のパルス信号を出力
する発振手段とを有する信号発生手段を備え、 前記周波数制御手段は、前記出力電圧検出手段の検出信
号の一部又は該検出信号に比例する電流信号で前記信号
発生手段の発振周波数設定用コンデンサの電荷を直接放
電又は充電させる請求項１〜６の何れか１項に記載のス
イッチング電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001227232A JP3525436B2 (ja) | 2001-07-27 | 2001-07-27 | スイッチング電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001227232A JP3525436B2 (ja) | 2001-07-27 | 2001-07-27 | スイッチング電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003047242A true JP2003047242A (ja) | 2003-02-14 |
| JP3525436B2 JP3525436B2 (ja) | 2004-05-10 |
Family
ID=19059928
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005039251A1 (en) * | 2003-10-17 | 2005-04-28 | Vicious Power Pty Ltd | Electronic power control for lamps |
| JP2008067505A (ja) * | 2006-09-07 | 2008-03-21 | Nec Electronics Corp | スイッチング電源装置およびスイッチング電源装置における制御方法 |
| JP2008092712A (ja) * | 2006-10-03 | 2008-04-17 | Torex Semiconductor Ltd | Ｐｗｍ／ｐｆｍ制御回路及びスイッチング電源回路 |
| JP2009003874A (ja) * | 2007-06-25 | 2009-01-08 | Kyocera Corp | 情報処理装置 |
| CN108604865A (zh) * | 2016-02-05 | 2018-09-28 | 德克萨斯仪器股份有限公司 | 用于控制电源的方法和电路 |
| CN110932553A (zh) * | 2018-09-19 | 2020-03-27 | 罗姆股份有限公司 | 电源控制设备 |
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|---|---|---|---|---|
| JP5974549B2 (ja) * | 2012-03-06 | 2016-08-23 | 富士電機株式会社 | スイッチング電源装置 |
-
2001
- 2001-07-27 JP JP2001227232A patent/JP3525436B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| WO2005039251A1 (en) * | 2003-10-17 | 2005-04-28 | Vicious Power Pty Ltd | Electronic power control for lamps |
| JP2008067505A (ja) * | 2006-09-07 | 2008-03-21 | Nec Electronics Corp | スイッチング電源装置およびスイッチング電源装置における制御方法 |
| JP2008092712A (ja) * | 2006-10-03 | 2008-04-17 | Torex Semiconductor Ltd | Ｐｗｍ／ｐｆｍ制御回路及びスイッチング電源回路 |
| JP2009003874A (ja) * | 2007-06-25 | 2009-01-08 | Kyocera Corp | 情報処理装置 |
| CN108604865A (zh) * | 2016-02-05 | 2018-09-28 | 德克萨斯仪器股份有限公司 | 用于控制电源的方法和电路 |
| CN110932553A (zh) * | 2018-09-19 | 2020-03-27 | 罗姆股份有限公司 | 电源控制设备 |
| CN110932553B (zh) * | 2018-09-19 | 2023-09-08 | 罗姆股份有限公司 | 电源控制设备 |
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|---|---|
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