JP2003037170A - Integrated-circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は集積回路に関し、特
に、複数の機能ブロックを１つの半導体チップ上に集積
した集積回路に用いて好適なものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an integrated circuit, and is particularly suitable for use in an integrated circuit in which a plurality of functional blocks are integrated on one semiconductor chip.
【０００２】[0002]
【従来の技術】近年、半導体チップの集積化が進み、よ
り多くの機能を実現する回路ブロックが１つのチップ上
に集積されるようになってきている。１つのチップ内に
複数の回路ブロックが集積される場合は、それぞれの回
路ブロックに対して、信号をやり取りするための配線が
接続される。2. Description of the Related Art In recent years, the integration of semiconductor chips has progressed, and circuit blocks that realize more functions have been integrated on one chip. When a plurality of circuit blocks are integrated in one chip, a wiring for exchanging signals is connected to each circuit block.
【０００３】半導体チップ内の各回路ブロックに対して
デジタルデータやデジタル制御信号を供給する場合、各
回路ブロックに対する配線は、回路ブロックの数と、対
象とするデジタルデータ等のビット数とに応じた数だけ
必要になる。When supplying digital data and digital control signals to each circuit block in a semiconductor chip, the wiring for each circuit block depends on the number of circuit blocks and the number of bits of the target digital data or the like. You need only the number.
【０００４】図２は、複数の回路ブロックが１つの半導
体チップ上に集積された従来の集積回路の構成を概略的
に示す図である。図２において、１はシリアルインタフ
ェース回路で構成されたデコード回路、２〜７は複数の
回路ブロックである。半導体チップ１００は、１個のデ
コード回路１と複数の回路ブロック２〜７とを集積して
いる。FIG. 2 is a diagram schematically showing a structure of a conventional integrated circuit in which a plurality of circuit blocks are integrated on one semiconductor chip. In FIG. 2, reference numeral 1 is a decode circuit composed of a serial interface circuit, and 2 to 7 are a plurality of circuit blocks. The semiconductor chip 100 integrates one decoding circuit 1 and a plurality of circuit blocks 2 to 7.
【０００５】上記デコード回路１の入力端子には、アド
レス線とデータ線とを含む複数本の信号線８が接続され
ている。デコード回路１は、アドレス線から入力された
数ビットのアドレス信号をデコードし、デコード後のア
ドレス数の分だけ、データ線から入力されたデジタルデ
ータを出力する。A plurality of signal lines 8 including address lines and data lines are connected to the input terminals of the decoding circuit 1. The decoding circuit 1 decodes an address signal of several bits input from the address line, and outputs digital data input from the data line by the number of addresses after decoding.
【０００６】したがって、デコード回路１の出力端子に
は、（デコード後のアドレス数）×（デジタルデータの
ビット数）の本数を含む信号線２０が接続される。例え
ば、信号線８のアドレス線が４ビット、データ線が１６
ビットの場合、デコード後のアドレス数は１６なので、
１６×１６＝２５６本の信号線２０がデコード回路１の
出力端子に接続される。そして、この信号線２０が各回
路ブロック２〜７まで配線される。Therefore, the output terminal of the decode circuit 1 is connected to the signal line 20 including the number of (number of addresses after decoding) × (number of bits of digital data). For example, the address line of the signal line 8 is 4 bits, and the data line is 16 bits.
In the case of bits, the number of addresses after decoding is 16, so
16 × 16 = 256 signal lines 20 are connected to the output terminals of the decoding circuit 1. Then, the signal line 20 is wired to each of the circuit blocks 2 to 7.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、上記図
２に示した従来の集積回路では、デコード回路１から、
半導体チップ１００内に分散配置された各回路ブロック
２〜７のそれぞれに対して、２５６本の配線が接続され
ることになる。したがって、非常に多くの配線が半導体
チップ１００内で引き回されることにになり、その分チ
ップ面積が増大してしまうという問題があった。However, in the conventional integrated circuit shown in FIG. 2, from the decoding circuit 1,
256 wirings are connected to each of the circuit blocks 2 to 7 distributed in the semiconductor chip 100. Therefore, an extremely large number of wirings are laid out in the semiconductor chip 100, and there is a problem that the chip area is increased accordingly.
【０００８】また、半導体チップ１００内で引き回され
る配線が多い分、高速信号を伝送するときに隣接する配
線上に雑音が乗ってしまうといった、いわゆるクロスト
ーク雑音を引き起こす箇所が多くなってしまうという問
題もあった。そのため、最適なチップレイアウトを設計
するのが非常に困難であり、集積回路の開発効率が低下
するという問題もあった。Further, since many wirings are routed in the semiconductor chip 100, so-called crosstalk noise is increased in many places, such that noise is superimposed on adjacent wirings when transmitting a high-speed signal. There was also a problem. Therefore, it is very difficult to design an optimum chip layout, and there is a problem that the development efficiency of the integrated circuit is reduced.
【０００９】本発明は、このような問題を解決するため
に成されたものであり、複数の回路ブロックを集積した
半導体チップにおいて、チップ内で引き回す配線の数を
削減できるようにし、チップサイズの縮小、クロストー
ク雑音の低減、レイアウトの容易化などを図ることがで
きるようにすることを目的とする。The present invention has been made to solve such a problem, and in a semiconductor chip in which a plurality of circuit blocks are integrated, it is possible to reduce the number of wirings to be routed within the chip and to reduce the chip size. The object is to enable reduction, reduction of crosstalk noise, and ease of layout.
【００１０】[0010]
【課題を解決するための手段】本発明の集積回路は、複
数の機能ブロックを１つの半導体チップ上に集積した集
積回路において、入力端子にアドレス線とデータ線とが
接続され、上記アドレス線から入力されたアドレス信号
をデコードし、上記データ線から入力されたデータを上
記デコードの結果に応じて出力するデコード回路を上記
半導体チップ上に複数設け、上記アドレス線および上記
データ線を含む数ビット分の信号線を上記複数のデコー
ド回路に対して配線するようにしたことを特徴とする。The integrated circuit of the present invention is an integrated circuit in which a plurality of functional blocks are integrated on one semiconductor chip, and an input terminal is connected to an address line and a data line. A plurality of decoding circuits for decoding the input address signal and outputting the data input from the data line in accordance with the result of the decoding are provided on the semiconductor chip, and are provided for several bits including the address line and the data line. The signal line is connected to the plurality of decoding circuits.
【００１１】本発明の他の態様では、上記複数のデコー
ド回路は、上記複数の機能ブロックと同数備えられるこ
とを特徴とする。本発明のその他の態様では、上記複数
のデコード回路は、上記複数の機能ブロックの近傍にそ
れぞれ備えられることを特徴とする。According to another aspect of the present invention, the plurality of decoding circuits are provided in the same number as the plurality of functional blocks. In another aspect of the present invention, the plurality of decoding circuits are respectively provided near the plurality of functional blocks.
【００１２】本発明は上記技術手段より成るので、半導
体チップ上で引き回す配線は、最大でもアドレス線とデ
ータ線とを含む信号線のビット数分だけで済み、全体の
配線面積を従来に比べて大幅に削減することができる。Since the present invention comprises the above-mentioned technical means, the wirings laid out on the semiconductor chip need only be the number of bits of the signal lines including the address lines and the data lines at the maximum, and the total wiring area is larger than that of the conventional one. It can be reduced significantly.
【００１３】また、本発明の他の特徴によれば、各機能
ブロックに対応して個々にデコード回路を配置し、それ
ぞれのデコード回路に対して少ない本数の信号線を配線
することが可能となり、半導体チップ内で引き回される
配線の面積を十分に削減することができる。According to another feature of the present invention, it becomes possible to arrange decode circuits individually corresponding to each functional block, and to wire a small number of signal lines to each decode circuit. It is possible to sufficiently reduce the area of the wiring routed within the semiconductor chip.
【００１４】また、本発明のその他の特徴によれば、デ
コード回路から機能ブロックに対する本数の多い配線を
極力短くすることが可能となり、半導体チップ全体の配
線面積を更に削減することができる。Further, according to another feature of the present invention, it is possible to shorten the wiring having a large number of lines from the decoding circuit to the functional block as much as possible, and further reduce the wiring area of the entire semiconductor chip.
【００１５】[0015]
【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。図１は、本発明の集積回路を実施
した半導体チップ１０の構成例を概略的に示す図であ
る。本実施形態の半導体チップ１０は、シリアルインタ
フェース回路で構成された複数のデコード回路１ａ〜１
ｆと、複数の回路ブロック２〜７とを集積している。BEST MODE FOR CARRYING OUT THE INVENTION An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a diagram schematically showing a configuration example of a semiconductor chip 10 embodying the integrated circuit of the present invention. The semiconductor chip 10 of this embodiment includes a plurality of decoding circuits 1a to 1 each including a serial interface circuit.
f and a plurality of circuit blocks 2 to 7 are integrated.
【００１６】複数の回路ブロック２〜７は、それぞれが
異なる機能を実現するための機能ブロックである。これ
らの機能ブロックが互いに共動することにより、目的と
するデータ処理が実行される。これらの回路ブロック２
〜７自体の大きさは、図２に示した従来例のものと同じ
である。The plurality of circuit blocks 2 to 7 are functional blocks for realizing different functions. The target data processing is executed by the cooperation of these functional blocks. These circuit blocks 2
The sizes of 7 to 7 are the same as those of the conventional example shown in FIG.
【００１７】本実施形態において集積されるデコード回
路１ａ〜１ｆの数は、回路ブロック２〜７の数と同数で
ある。そして、これら複数のデコード回路１ａ〜１ｆは
それぞれ、複数の回路ブロック２〜７の近傍に備えられ
る。The number of decoding circuits 1a-1f integrated in this embodiment is the same as the number of circuit blocks 2-7. The plurality of decoding circuits 1a to 1f are provided near the plurality of circuit blocks 2 to 7, respectively.
【００１８】複数のデコード回路１ａ〜１ｆの入力端子
には、アドレス線とデータ線とを含む複数本の信号線８
が接続されている。各デコード回路１ａ〜１ｆは、アド
レス線から入力された数ビットのアドレス信号をデコー
ドし、デコード後のアドレス数の分だけ、データ線から
入力されたデジタルデータ等を出力する。A plurality of signal lines 8 including an address line and a data line are provided at the input terminals of the plurality of decoding circuits 1a-1f.
Are connected. Each of the decoding circuits 1a to 1f decodes an address signal of several bits input from the address line, and outputs digital data and the like input from the data line by the number of addresses after decoding.
【００１９】したがって、各デコード回路１ａ〜１ｆの
出力端子には、（デコード後のアドレス数）×（デジタ
ルデータのビット数）の本数を含む信号線２０が接続さ
れている。例えば、信号線８のアドレス線が４ビット、
データ線が１６ビットの場合は、１６×１６＝２５６本
の信号線２０が各デコード回路１ａ〜１ｆの出力端子に
接続される。Therefore, the signal line 20 including the number of (number of addresses after decoding) × (number of bits of digital data) is connected to the output terminals of each of the decoding circuits 1a to 1f. For example, the address line of the signal line 8 is 4 bits,
When the data line has 16 bits, 16 × 16 = 256 signal lines 20 are connected to the output terminals of the decoding circuits 1a to 1f.
【００２０】ただし、回路ブロック２〜７の中には、１
６ビットのデジタルデータをフルに使用する必要がない
ものも存在する。その場合には、信号線８に含まれる１
６ビットのデータ線のうち、使用しないビット数分のデ
ータ線はデコード回路１ａ〜１ｆに入力しないようにす
る。However, 1 is included in the circuit blocks 2 to 7.
Some do not require full use of 6 bits of digital data. In that case, 1 included in the signal line 8
Among the 6-bit data lines, the data lines for the unused bits are not input to the decoding circuits 1a to 1f.
【００２１】例えば、回路ブロック４では１０ビット分
のデータしか使用しないとすると、デコード回路１ｃの
入力端子には、１０ビット分のデータ線のみを接続す
る。この場合、デコード回路１ｃの出力端子には、１６
×１０＝１６０本の信号線２０が接続されれば良く、デ
コード回路１ｃのサイズは他のデコード回路１ａ，１
ｂ，１ｄ〜１ｆに比べて小さくて良い。For example, assuming that the circuit block 4 uses only 10-bit data, only the 10-bit data line is connected to the input terminal of the decoding circuit 1c. In this case, the output terminal of the decoding circuit 1c has 16
It suffices that × 10 = 160 signal lines 20 be connected, and the size of the decoding circuit 1c is the same as that of the other decoding circuits 1a, 1
It may be smaller than b and 1d to 1f.
【００２２】本実施形態においては、図２のように１つ
のデコード回路１から２５６本の信号線２０を複数の回
路ブロック２〜７に配線するのではなく、アドレス線と
データ線とを含む最大２０ビット分の信号線８を、半導
体チップ１０上に分散配置された複数のデコード回路１
ａ〜１ｆに対して配線するようにしている。In the present embodiment, one decode circuit 1 to 256 signal lines 20 are not wired to a plurality of circuit blocks 2 to 7 as shown in FIG. 2, but a maximum including address lines and data lines is provided. A plurality of decoding circuits 1 in which signal lines 8 for 20 bits are distributed and arranged on a semiconductor chip 10.
Wiring is made for a to 1f.
【００２３】したがって、半導体チップ１０上で引き回
す配線の数は、信号線８の最大２０本で済む。また、複
数のデコード回路１ａ〜１ｆはそれぞれ複数の回路ブロ
ック２〜７の近傍に備えられるので、デコード回路１ａ
〜１ｆから回路ブロック２〜７に対する最大２５６本の
配線は、極力短くすることができる。Therefore, the number of wirings laid out on the semiconductor chip 10 can be up to 20 signal lines 8. Further, since the plurality of decode circuits 1a to 1f are provided near the plurality of circuit blocks 2 to 7, respectively, the decode circuit 1a
The maximum of 256 wirings from ~ 1f to the circuit blocks 2 to 7 can be made as short as possible.
【００２４】これにより、全体の配線面積を従来に比べ
て大幅に削減することができる。デコード回路１ａ〜１
ｆの数は従来に比べて多くなり、その分だけチップ面積
を多く必要とするが、それよりも配線数の削減によるチ
ップ面積縮小の方が大きく、全体としてチップサイズを
小さくすることができる。As a result, the total wiring area can be significantly reduced as compared with the conventional one. Decoding circuits 1a-1
The number of f is larger than that of the conventional one, and the chip area is required to be larger by that amount, but the reduction of the chip area by reducing the number of wirings is larger than that and the chip size can be reduced as a whole.
【００２５】また、半導体チップ１０内に複数のデコー
ド回路１ａ〜１ｆを配置するとともに、各デコード回路
１ａ〜１ｆに少ない本数の信号線８を配置することによ
って、半導体チップ１０内に空きスペースが生まれるこ
ともある。この場合に、その空きスペースを活用して回
路ブロック２〜７内で使用している素子を外出しにし、
回路ブロック２〜７自体の回路面積をその分だけ小さく
することもできる。このようにすれば、半導体チップ１
０のサイズを更に小さくすることができる。外出しにす
る素子としては、回路ブロック２〜７内で比較的大きな
面積を占有する容量素子などが考えられる。By arranging a plurality of decoding circuits 1a to 1f in the semiconductor chip 10 and arranging a small number of signal lines 8 in each of the decoding circuits 1a to 1f, an empty space is created in the semiconductor chip 10. Sometimes. In this case, by utilizing the empty space, the elements used in the circuit blocks 2 to 7 are put out,
The circuit area of the circuit blocks 2 to 7 itself can be reduced by that amount. In this way, the semiconductor chip 1
The size of 0 can be further reduced. Capacitors that occupy a relatively large area in the circuit blocks 2 to 7 are conceivable as the external elements.
【００２６】また、本実施形態の集積回路によれば、半
導体チップ１０内で引き回される配線が少ない分、クロ
ストーク雑音を引き起こす箇所を少なくすることがで
き、回路の信頼性を向上させることができる。さらに、
最適なチップレイアウトを設計するのも比較的容易にな
り、集積回路の開発効率が向上するというメリットも有
する。Further, according to the integrated circuit of the present embodiment, since the number of wirings routed in the semiconductor chip 10 is small, it is possible to reduce the number of places that cause crosstalk noise and improve the reliability of the circuit. You can further,
It is also relatively easy to design an optimum chip layout, and there is an advantage that the development efficiency of the integrated circuit is improved.
【００２７】なお、上記実施形態にて示した回路ブロッ
ク２〜７の数や、アドレス線およびデータ線のビット数
などは単なる例示であって、本発明はこれに限定される
ものではない。また、上述の半導体チップ１０は、デジ
タル回路ブロックとアナログ回路ブロックとを集積した
デジタル−アナログ混載回路であっても良い。The numbers of the circuit blocks 2 to 7 and the numbers of bits of the address lines and the data lines shown in the above embodiment are merely examples, and the present invention is not limited to these. Further, the semiconductor chip 10 described above may be a digital-analog mixed circuit in which a digital circuit block and an analog circuit block are integrated.
【００２８】また、デコード回路１ａ〜１ｆの数は、必
ずしも回路ブロック２〜７の数と同数でなくても良い。
すなわち、デコード後の信号線２０を配線しても、チッ
プ面積やクロストーク雑音などの問題が特に生じなけれ
ば、複数の回路ブロックで１つのデコード回路を兼用す
るようにしても良い。例えば、図１の例で、２つの回路
ブロック５，６で１つのデコード回路１ｅを兼用し（デ
コード回路１ｄは用いない）、デコード回路１ｅから出
力される信号線２０を２つの回路ブロック５，６に入力
するようにしても良い。Further, the number of decoding circuits 1a-1f does not necessarily have to be the same as the number of circuit blocks 2-7.
That is, even if the signal line 20 after decoding is wired, a plurality of circuit blocks may also serve as one decoding circuit unless problems such as chip area and crosstalk noise occur. For example, in the example of FIG. 1, the two circuit blocks 5 and 6 also serve as one decoding circuit 1e (the decoding circuit 1d is not used), and the signal line 20 output from the decoding circuit 1e is used as the two circuit blocks 5 and 5. You may make it input into 6.
【００２９】その他、上記実施形態は、本発明を実施す
るにあたっての具体化の一例を示したものに過ぎず、こ
れによって本発明の技術的範囲が限定的に解釈されては
ならないものである。すなわち、本発明はその精神、ま
たはその主要な特徴から逸脱することなく、様々な形で
実施することができる。In addition, the above embodiment is merely an example of the embodiment for carrying out the present invention, and the technical scope of the present invention should not be limitedly interpreted by this. That is, the present invention can be implemented in various forms without departing from the spirit or the main features thereof.
【００３０】[0030]
【発明の効果】以上説明したように本発明によれば、半
導体チップ上にデコード回路を複数設け、各デコード回
路に対して信号線を配線するようにしたので、半導体チ
ップ上で引き回す配線は、最大でも上記信号線のビット
数分だけで済み、全体の配線面積を従来と比べて大幅に
削減することができる。これにより、全体としてチップ
サイズを小さくすることができる。As described above, according to the present invention, since a plurality of decoding circuits are provided on the semiconductor chip and the signal line is wired to each decoding circuit, the wiring routed on the semiconductor chip is At most, the number of bits of the above-mentioned signal line is enough, and the entire wiring area can be significantly reduced as compared with the conventional one. As a result, the chip size can be reduced as a whole.
【００３１】また、半導体チップ内で引き回される配線
が少ない分、クロストーク雑音を引き起こす箇所を少な
くすることができ、回路の信頼性を向上させることがで
きるとともに、最適なチップレイアウトを設計するのが
容易になり、集積回路の開発効率を向上させることがで
きる。Further, since the number of wirings routed in the semiconductor chip is small, the number of locations causing crosstalk noise can be reduced, the circuit reliability can be improved, and an optimum chip layout can be designed. It becomes easier to improve the development efficiency of the integrated circuit.
【００３２】また、本発明の他の特徴によれば、複数の
機能ブロックと同数だけ複数のデコード回路を設けたの
で、各機能ブロックに対応して個々にデコード回路を配
置することができる。この場合、全てのデコード回路に
対して少ない本数の配線を引き回すことになるので、半
導体チップ内で引き回される配線の面積を十分に削減す
ることができる。Further, according to another feature of the present invention, since the same number of decoding circuits as the plurality of functional blocks are provided, the decoding circuits can be individually arranged corresponding to the respective functional blocks. In this case, since a small number of wirings are laid out for all the decoding circuits, the area of the wirings laid out in the semiconductor chip can be sufficiently reduced.
【００３３】また、本発明のその他の特徴によれば、複
数のデコード回路をそれぞれ複数の機能ブロックの近傍
に設けたので、デコード回路から機能ブロックに対する
配線は極力短くすることができる。これにより、半導体
チップ全体の配線面積を更に削減することができ、全体
としてチップサイズをより小さくすることができる。Further, according to another feature of the present invention, since the plurality of decoding circuits are respectively provided in the vicinity of the plurality of functional blocks, the wiring from the decoding circuits to the functional blocks can be made as short as possible. As a result, the wiring area of the entire semiconductor chip can be further reduced, and the chip size as a whole can be made smaller.
【図１】本発明の集積回路を実施した半導体チップの構
成例を概略的に示す図である。FIG. 1 is a diagram schematically showing a configuration example of a semiconductor chip in which an integrated circuit of the present invention is implemented.
【図２】従来の半導体チップの構成例を概略的に示す図
である。FIG. 2 is a diagram schematically showing a configuration example of a conventional semiconductor chip.
１ａ〜１ｆ デコード回路 ２〜７ 回路ブロック（機能ブロック） ８ 信号線 １０ 半導体チップ ２０ 信号線 1a to 1f decoding circuit 2 to 7 circuit block (functional block) 8 signal lines 10 semiconductor chips 20 signal lines
Claims (3)
プ上に集積した集積回路において、 入力端子にアドレス線とデータ線とが接続され、上記ア
ドレス線から入力されたアドレス信号をデコードし、上
記データ線から入力されたデータを上記デコードの結果
に応じて出力するデコード回路を上記半導体チップ上に
複数設け、 上記アドレス線および上記データ線を含む数ビット分の
信号線を上記複数のデコード回路に対して配線するよう
にしたことを特徴とする集積回路。1. In an integrated circuit in which a plurality of functional blocks are integrated on one semiconductor chip, an address line and a data line are connected to an input terminal, and an address signal input from the address line is decoded to obtain the data. A plurality of decoding circuits that output the data input from the lines according to the result of the decoding are provided on the semiconductor chip, and signal lines for several bits including the address lines and the data lines are provided to the plurality of decoding circuits. The integrated circuit is characterized in that the wiring is performed by using a wire.
機能ブロックと同数備えられることを特徴とする請求項
１に記載の集積回路。2. The integrated circuit according to claim 1, wherein the plurality of decoding circuits are provided in the same number as the plurality of functional blocks.
機能ブロックの近傍にそれぞれ備えられることを特徴と
する請求項２に記載の集積回路。3. The integrated circuit according to claim 2, wherein the plurality of decoding circuits are provided near the plurality of functional blocks, respectively.
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