JP2003037170A - Integrated-circuit - Google Patents

Integrated-circuit

Info

Publication number
JP2003037170A
JP2003037170A JP2001220875A JP2001220875A JP2003037170A JP 2003037170 A JP2003037170 A JP 2003037170A JP 2001220875 A JP2001220875 A JP 2001220875A JP 2001220875 A JP2001220875 A JP 2001220875A JP 2003037170 A JP2003037170 A JP 2003037170A
Authority
JP
Grant status
Application
Patent type
Prior art keywords
circuit
plurality
decoding
semiconductor chip
number
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001220875A
Other languages
Japanese (ja)
Inventor
Munehiro Karasutani
宗宏 烏谷
Original Assignee
Niigata Seimitsu Kk
新潟精密株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date

Links

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203Particular design considerations for integrated circuits
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528Geometry or layout of the interconnection structure
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor chip having integrated plural circuit blocks that can reduce the number of wirings within a chip. SOLUTION: A plurality of decoding circuits 1a to 1f are provided in the vicinity of plural circuit blocks 2 to 7 that are dispersedly arranged on a semiconductor chip 10 and the number of wirings on the semiconductor chip 10 is reduced to the same bit number of pre-decoding signal lines 8 that include address lines and data lines by connecting the signal lines 8 to each decoding circuit 1a to 1f. The chip size reduction, the cross-talk noise reduction and facilitating the layout are achieved by enabling to drastically reduce the whole wiring area compared with the conventional method that connects signal lines 20 having more lines after decoding to circuit blocks 2 to 7.

Description

【発明の詳細な説明】 【0001】 【発明の属する技術分野】本発明は集積回路に関し、特に、複数の機能ブロックを1つの半導体チップ上に集積した集積回路に用いて好適なものである。 BACKGROUND OF THE INVENTION [0001] [Technical Field of the Invention The present invention relates to integrated circuits, in particular, is suitable for use in integrated circuit including a plurality of functional blocks on a single semiconductor chip. 【0002】 【従来の技術】近年、半導体チップの集積化が進み、より多くの機能を実現する回路ブロックが1つのチップ上に集積されるようになってきている。 [0002] In recent years, progress in integration of semiconductor chips, circuit block for realizing more functions have come to be integrated on a single chip. 1つのチップ内に複数の回路ブロックが集積される場合は、それぞれの回路ブロックに対して、信号をやり取りするための配線が接続される。 If multiple circuit blocks within a single chip are integrated, to the respective circuit blocks, wiring for exchanging signals are connected. 【0003】半導体チップ内の各回路ブロックに対してデジタルデータやデジタル制御信号を供給する場合、各回路ブロックに対する配線は、回路ブロックの数と、対象とするデジタルデータ等のビット数とに応じた数だけ必要になる。 [0003] When supplying the digital data or digital control signals to each circuit block in the semiconductor chip, the wiring for each circuit block, the number of circuit blocks, depending on the number of bits such as a digital data of interest It will need only a few. 【0004】図2は、複数の回路ブロックが1つの半導体チップ上に集積された従来の集積回路の構成を概略的に示す図である。 [0004] Figure 2 is a diagram schematically showing a configuration of a conventional integrated circuit in which a plurality of circuit blocks are integrated on a single semiconductor chip. 図2において、1はシリアルインタフェース回路で構成されたデコード回路、2〜7は複数の回路ブロックである。 2, reference numeral 1 denotes the decoding circuit comprising the serial interface circuit, 2-7 is a plurality of circuit blocks. 半導体チップ100は、1個のデコード回路1と複数の回路ブロック2〜7とを集積している。 The semiconductor chip 100 is integrated one of the decoding circuit 1 and a plurality of circuit blocks 2-7. 【0005】上記デコード回路1の入力端子には、アドレス線とデータ線とを含む複数本の信号線8が接続されている。 [0005] The input terminal of the decoder circuit 1, a plurality of signal lines 8 and an address and data lines are connected. デコード回路1は、アドレス線から入力された数ビットのアドレス信号をデコードし、デコード後のアドレス数の分だけ、データ線から入力されたデジタルデータを出力する。 Decoding circuit 1 decodes the few bits of the address signal inputted from an address line, the number of addresses of the amount corresponding decoded, and outputs the digital data inputted from the data line. 【0006】したがって、デコード回路1の出力端子には、(デコード後のアドレス数)×(デジタルデータのビット数)の本数を含む信号線20が接続される。 Accordingly, the output terminal of the decoding circuit 1 is connected to a signal line 20 containing a number of (the number of addresses after decoding) × (number of bits of digital data). 例えば、信号線8のアドレス線が4ビット、データ線が16 For example, address line 4-bit signal line 8, the data lines 16
ビットの場合、デコード後のアドレス数は16なので、 For bit, the number of addresses after decoding since 16,
16×16=256本の信号線20がデコード回路1の出力端子に接続される。 16 × 16 = 256 signal lines 20 are connected to the output terminal of the decoding circuit 1. そして、この信号線20が各回路ブロック2〜7まで配線される。 Then, the signal lines 20 are wired to each circuit block 2-7. 【0007】 【発明が解決しようとする課題】しかしながら、上記図2に示した従来の集積回路では、デコード回路1から、 [0007] The present invention is, however, in the conventional integrated circuit shown in FIG. 2, the decoding circuit 1,
半導体チップ100内に分散配置された各回路ブロック2〜7のそれぞれに対して、256本の配線が接続されることになる。 For each of the respective circuit blocks 2-7, which are distributed in the semiconductor chip 100, so that 256 lines are connected. したがって、非常に多くの配線が半導体チップ100内で引き回されることにになり、その分チップ面積が増大してしまうという問題があった。 Therefore, so many wires will be routed by the semiconductor chip 100, that amount the chip area is disadvantageously increased. 【0008】また、半導体チップ100内で引き回される配線が多い分、高速信号を伝送するときに隣接する配線上に雑音が乗ってしまうといった、いわゆるクロストーク雑音を引き起こす箇所が多くなってしまうという問題もあった。 Further, minute wiring routed inside the semiconductor chip 100 is large, such as would noise rides on the wiring adjacent when transmitting high-speed signals, becomes many places cause a so-called cross-talk noise there was also a problem. そのため、最適なチップレイアウトを設計するのが非常に困難であり、集積回路の開発効率が低下するという問題もあった。 Therefore, it is very difficult to design an optimal chip layout, development efficiency of the integrated circuit was also lowered. 【0009】本発明は、このような問題を解決するために成されたものであり、複数の回路ブロックを集積した半導体チップにおいて、チップ内で引き回す配線の数を削減できるようにし、チップサイズの縮小、クロストーク雑音の低減、レイアウトの容易化などを図ることができるようにすることを目的とする。 [0009] The present invention has been made to solve such problems, a semiconductor chip containing a plurality of circuit blocks, so as to reduce the number of wiring routed inside the chip, the chip size reduction, reduction of cross-talk noise, and an object thereof to be able to achieve and ease of layout. 【0010】 【課題を解決するための手段】本発明の集積回路は、複数の機能ブロックを1つの半導体チップ上に集積した集積回路において、入力端子にアドレス線とデータ線とが接続され、上記アドレス線から入力されたアドレス信号をデコードし、上記データ線から入力されたデータを上記デコードの結果に応じて出力するデコード回路を上記半導体チップ上に複数設け、上記アドレス線および上記データ線を含む数ビット分の信号線を上記複数のデコード回路に対して配線するようにしたことを特徴とする。 [0010] integrated circuits of the present invention, in order to solve the problems], in integrated circuit including a plurality of functional blocks on a single semiconductor chip, and the address lines and data lines are connected to the input terminal, the decodes the address signal inputted from an address line, a data input from the data line providing a plurality of decode circuit that outputs according to the result of the decoding on the semiconductor chip, including the address lines and the data lines the number bits of the signal line, characterized in that so as to interconnect to said plurality of decoding circuits. 【0011】本発明の他の態様では、上記複数のデコード回路は、上記複数の機能ブロックと同数備えられることを特徴とする。 [0011] In another aspect of the present invention, the plurality of decoding circuits, characterized in that it is provided the same number as the plurality of functional blocks. 本発明のその他の態様では、上記複数のデコード回路は、上記複数の機能ブロックの近傍にそれぞれ備えられることを特徴とする。 In another aspect of the present invention, the plurality of decoding circuits, characterized in that provided respectively in the vicinity of the plurality of functional blocks. 【0012】本発明は上記技術手段より成るので、半導体チップ上で引き回す配線は、最大でもアドレス線とデータ線とを含む信号線のビット数分だけで済み、全体の配線面積を従来に比べて大幅に削減することができる。 [0012] Since the present invention having the above technical means, the wiring routed on the semiconductor chip, at most only have the number of bits of the signal line and an address line and a data line, as compared to the entire wiring area in a conventional it can be significantly reduced. 【0013】また、本発明の他の特徴によれば、各機能ブロックに対応して個々にデコード回路を配置し、それぞれのデコード回路に対して少ない本数の信号線を配線することが可能となり、半導体チップ内で引き回される配線の面積を十分に削減することができる。 [0013] According to another feature of the present invention, individually arranged decoding circuits corresponding to the respective functional blocks, it is possible to wire the signal lines of small number for each of the decoding circuit, the area of ​​the wiring routed inside the semiconductor chip can be sufficiently reduced. 【0014】また、本発明のその他の特徴によれば、デコード回路から機能ブロックに対する本数の多い配線を極力短くすることが可能となり、半導体チップ全体の配線面積を更に削減することができる。 [0014] According to another feature of the present invention, it is possible to minimize short number with many lines for the functional blocks from the decoding circuit, it is possible to further reduce the wiring area of ​​the entire semiconductor chip. 【0015】 【発明の実施の形態】以下、本発明の一実施形態を図面に基づいて説明する。 DETAILED DESCRIPTION OF THE INVENTION Hereinafter, an embodiment of the present invention with reference to the accompanying drawings. 図1は、本発明の集積回路を実施した半導体チップ10の構成例を概略的に示す図である。 Figure 1 is an example of the configuration of the semiconductor chip 10 to the integrated circuit and the practice of the present invention is a diagram schematically showing. 本実施形態の半導体チップ10は、シリアルインタフェース回路で構成された複数のデコード回路1a〜1 The semiconductor chip 10 of this embodiment, a plurality of decode circuit comprised of a serial interface circuit 1a~1
fと、複数の回路ブロック2〜7とを集積している。 And f, are integrated and a plurality of circuit blocks 2-7. 【0016】複数の回路ブロック2〜7は、それぞれが異なる機能を実現するための機能ブロックである。 The plurality of circuit blocks 2-7 is a functional block for each realizing a different function. これらの機能ブロックが互いに共動することにより、目的とするデータ処理が実行される。 By these functional blocks are cooperating with each other, the data processing for the purpose is executed. これらの回路ブロック2 These circuit blocks 2
〜7自体の大きさは、図2に示した従来例のものと同じである。 The size of the 7-itself is the same as that of the conventional example shown in FIG. 【0017】本実施形態において集積されるデコード回路1a〜1fの数は、回路ブロック2〜7の数と同数である。 [0017] The number of decoding circuits 1a~1f be integrated in the present embodiment is the same as the number of circuit blocks 2-7. そして、これら複数のデコード回路1a〜1fはそれぞれ、複数の回路ブロック2〜7の近傍に備えられる。 The plurality of decoding circuits 1a~1f respectively, provided in the vicinity of the plurality of circuit blocks 2-7. 【0018】複数のデコード回路1a〜1fの入力端子には、アドレス線とデータ線とを含む複数本の信号線8 [0018] The input terminals of the decoding circuit 1 a - 1 f, a plurality of signal lines including an address line and a data line 8
が接続されている。 There has been connected. 各デコード回路1a〜1fは、アドレス線から入力された数ビットのアドレス信号をデコードし、デコード後のアドレス数の分だけ、データ線から入力されたデジタルデータ等を出力する。 Each decode circuit 1a~1f decodes the few bits of the address signal inputted from an address line, the number of addresses of the amount corresponding decoded, and outputs the digital data or the like input from the data line. 【0019】したがって、各デコード回路1a〜1fの出力端子には、(デコード後のアドレス数)×(デジタルデータのビット数)の本数を含む信号線20が接続されている。 [0019] Thus, the output terminals of the decoder circuit 1 a - 1 f, are connected to the signal line 20 comprising a number of (the number of addresses after decoding) × (number of bits of digital data). 例えば、信号線8のアドレス線が4ビット、 For example, the address lines of the signal line 8 4 bits,
データ線が16ビットの場合は、16×16=256本の信号線20が各デコード回路1a〜1fの出力端子に接続される。 If the data line is 16 bits, 16 × 16 = 256 signal lines 20 are connected to the output terminal of the decoder circuit 1 a - 1 f. 【0020】ただし、回路ブロック2〜7の中には、1 [0020] However, in the circuit block 2-7, 1
6ビットのデジタルデータをフルに使用する必要がないものも存在する。 The 6-bit digital data would also be present there is no need to use the full. その場合には、信号線8に含まれる1 In this case, 1 included in the signal line 8
6ビットのデータ線のうち、使用しないビット数分のデータ線はデコード回路1a〜1fに入力しないようにする。 Of the six-bit data lines, the data lines of several bits not used minutes is not input to the decoding circuit 1 a - 1 f. 【0021】例えば、回路ブロック4では10ビット分のデータしか使用しないとすると、デコード回路1cの入力端子には、10ビット分のデータ線のみを接続する。 [0021] For example, if the only use data of the circuit blocks 4, 10 bits, the input terminal of the decoding circuit 1c, connecting only 10 bits of data lines. この場合、デコード回路1cの出力端子には、16 In this case, the output terminal of the decoding circuit 1c, 16
×10=160本の信号線20が接続されれば良く、デコード回路1cのサイズは他のデコード回路1a,1 It is sufficient × 10 = 160 present signal line 20 is connected to the decoding circuit 1c size other decode circuits 1a, 1
b,1d〜1fに比べて小さくて良い。 b, it may be small compared to the 1d~1f. 【0022】本実施形態においては、図2のように1つのデコード回路1から256本の信号線20を複数の回路ブロック2〜7に配線するのではなく、アドレス線とデータ線とを含む最大20ビット分の信号線8を、半導体チップ10上に分散配置された複数のデコード回路1 In the present embodiment, instead of lines from one of the decoding circuit 1 256 signal lines 20 to a plurality of circuit blocks 2-7 as in FIG. 2, the maximum including the address and data lines a signal line 8 of the 20 bits, a plurality of decode circuits which are distributed on the semiconductor chip 10 1
a〜1fに対して配線するようにしている。 So that the wiring to the a~1f. 【0023】したがって、半導体チップ10上で引き回す配線の数は、信号線8の最大20本で済む。 [0023] Thus, the number of wires routed on the semiconductor chip 10 requires a maximum 20 signal lines 8. また、複数のデコード回路1a〜1fはそれぞれ複数の回路ブロック2〜7の近傍に備えられるので、デコード回路1a Further, since the plurality of decoding circuits 1a~1f are respectively provided in the vicinity of the plurality of circuit blocks 2-7, the decoding circuit 1a
〜1fから回路ブロック2〜7に対する最大256本の配線は、極力短くすることができる。 Up to 256 wires to the circuit block 2-7 from ~1f can be as short as possible. 【0024】これにより、全体の配線面積を従来に比べて大幅に削減することができる。 [0024] Thus, it is possible to significantly reduce than the entire wiring area in the prior art. デコード回路1a〜1 Decoding circuit 1a~1
fの数は従来に比べて多くなり、その分だけチップ面積を多く必要とするが、それよりも配線数の削減によるチップ面積縮小の方が大きく、全体としてチップサイズを小さくすることができる。 The number of f becomes more than the conventional, but requires more chip area by that amount, it is large in chip area reduction by reducing the number of wires than can reduce the chip size as a whole. 【0025】また、半導体チップ10内に複数のデコード回路1a〜1fを配置するとともに、各デコード回路1a〜1fに少ない本数の信号線8を配置することによって、半導体チップ10内に空きスペースが生まれることもある。 Further, with arranging a plurality of decoding circuits 1 a - 1 f in the semiconductor chip 10, by placing the signal line 8 of the small number in each decoding circuit 1 a - 1 f, empty space is born within the semiconductor chip 10 Sometimes. この場合に、その空きスペースを活用して回路ブロック2〜7内で使用している素子を外出しにし、 In this case, to go out of the elements that are used in the circuit block 2-7 by utilizing the free space,
回路ブロック2〜7自体の回路面積をその分だけ小さくすることもできる。 The circuit area of ​​the circuit block 2-7 itself can also be reduced by that amount. このようにすれば、半導体チップ1 In this way, the semiconductor chip 1
0のサイズを更に小さくすることができる。 0 size can be further reduced. 外出しにする素子としては、回路ブロック2〜7内で比較的大きな面積を占有する容量素子などが考えられる。 The device to go out, such as capacitor occupies a relatively large area in the circuit block 2-7 is considered. 【0026】また、本実施形態の集積回路によれば、半導体チップ10内で引き回される配線が少ない分、クロストーク雑音を引き起こす箇所を少なくすることができ、回路の信頼性を向上させることができる。 Further, according to the integrated circuit of the present embodiment, the minute wiring routed in the semiconductor chip 10. is small, it is possible to reduce a portion that causes crosstalk noise, thereby improving the reliability of the circuit can. さらに、 further,
最適なチップレイアウトを設計するのも比較的容易になり、集積回路の開発効率が向上するというメリットも有する。 Optimum becomes relatively easy to design a chip layout has a merit of improving the development efficiency of the integrated circuit. 【0027】なお、上記実施形態にて示した回路ブロック2〜7の数や、アドレス線およびデータ線のビット数などは単なる例示であって、本発明はこれに限定されるものではない。 [0027] Note that the number of circuit blocks 2-7 and shown in the above embodiments, etc. the number of bits of the address lines and data lines are merely illustrative, the present invention is not limited thereto. また、上述の半導体チップ10は、デジタル回路ブロックとアナログ回路ブロックとを集積したデジタル−アナログ混載回路であっても良い。 Further, the semiconductor chip 10 described above, the digital circuit block and an analog circuit block and the accumulated digital - may be an analog mixed circuit. 【0028】また、デコード回路1a〜1fの数は、必ずしも回路ブロック2〜7の数と同数でなくても良い。 [0028] In addition, the number of decode circuit 1a~1f may not necessarily equal to the number of circuit blocks 2-7.
すなわち、デコード後の信号線20を配線しても、チップ面積やクロストーク雑音などの問題が特に生じなければ、複数の回路ブロックで1つのデコード回路を兼用するようにしても良い。 That is, even if the signal wires 20 after decoding, if a problem occurs in particular such as a chip area and crosstalk noise, may be shared with one of the decoding circuits in a plurality of circuit blocks. 例えば、図1の例で、2つの回路ブロック5,6で1つのデコード回路1eを兼用し(デコード回路1dは用いない)、デコード回路1eから出力される信号線20を2つの回路ブロック5,6に入力するようにしても良い。 For example, in the example of FIG. 1, the two circuit blocks 5 and 6 also serves as a single decoding circuit 1e (decoding circuit 1d is not used), the signal line 20 output from the decoding circuit 1e two circuit blocks 5, it may be input to the 6. 【0029】その他、上記実施形態は、本発明を実施するにあたっての具体化の一例を示したものに過ぎず、これによって本発明の技術的範囲が限定的に解釈されてはならないものである。 [0029] Other, the embodiments are merely shows one example of a specific time of implementing the present invention, and the technical scope of the present invention should not be limitedly interpreted. すなわち、本発明はその精神、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。 That is, the present invention without departing from its spirit or essential characteristics thereof, can be implemented in various forms. 【0030】 【発明の効果】以上説明したように本発明によれば、半導体チップ上にデコード回路を複数設け、各デコード回路に対して信号線を配線するようにしたので、半導体チップ上で引き回す配線は、最大でも上記信号線のビット数分だけで済み、全体の配線面積を従来と比べて大幅に削減することができる。 According to the present invention as described in the foregoing, a plurality of decode circuits on a semiconductor chip, since to route the signal lines to each decode circuit, routed on a semiconductor chip wiring, at most only have the number of bits of the signal line, it can be significantly reduced as compared to the entire wiring area as conventional. これにより、全体としてチップサイズを小さくすることができる。 Thus, it is possible to reduce the chip size as a whole. 【0031】また、半導体チップ内で引き回される配線が少ない分、クロストーク雑音を引き起こす箇所を少なくすることができ、回路の信頼性を向上させることができるとともに、最適なチップレイアウトを設計するのが容易になり、集積回路の開発効率を向上させることができる。 Further, minute wiring routed inside the semiconductor chip is small, it is possible to reduce a portion that causes crosstalk noise, it is possible to improve the reliability of the circuit, to design the optimal chip layout the eases, it is possible to improve the development efficiency of the integrated circuit. 【0032】また、本発明の他の特徴によれば、複数の機能ブロックと同数だけ複数のデコード回路を設けたので、各機能ブロックに対応して個々にデコード回路を配置することができる。 [0032] According to another aspect of the present invention, since a plurality of decoding circuits the same number and a plurality of functional blocks can be arranged decoding circuits individually corresponding to each functional block. この場合、全てのデコード回路に対して少ない本数の配線を引き回すことになるので、半導体チップ内で引き回される配線の面積を十分に削減することができる。 In this case, since the routing the wiring small number to all of the decoding circuit, it is possible to sufficiently reduce the area of ​​the wiring routed in the semiconductor chip. 【0033】また、本発明のその他の特徴によれば、複数のデコード回路をそれぞれ複数の機能ブロックの近傍に設けたので、デコード回路から機能ブロックに対する配線は極力短くすることができる。 Further, according to another feature of the present invention, since a plurality of decoding circuits in the vicinity of each of the plurality of functional blocks, the wiring to the functional block from the decoding circuit can be minimized. これにより、半導体チップ全体の配線面積を更に削減することができ、全体としてチップサイズをより小さくすることができる。 Thus, it is possible to further reduce the wiring area of ​​the entire semiconductor chip, it is possible to further reduce the chip size as a whole.

【図面の簡単な説明】 【図1】本発明の集積回路を実施した半導体チップの構成例を概略的に示す図である。 A configuration example of a semiconductor chip integrated circuit was performed BRIEF DESCRIPTION OF THE DRAWINGS [Figure 1] The present invention is a diagram schematically showing. 【図2】従来の半導体チップの構成例を概略的に示す図である。 [2] The configuration of a conventional semiconductor chip is a diagram schematically showing. 【符号の説明】 1a〜1f デコード回路2〜7 回路ブロック(機能ブロック) 8 信号線10 半導体チップ20 信号線 [EXPLANATION OF SYMBOLS] 1a~1f decoding circuit 2-7 circuit block (function block) 8 signal line 10 the semiconductor chip 20 signal lines

Claims (1)

  1. 【特許請求の範囲】 【請求項1】 複数の機能ブロックを1つの半導体チップ上に集積した集積回路において、 入力端子にアドレス線とデータ線とが接続され、上記アドレス線から入力されたアドレス信号をデコードし、上記データ線から入力されたデータを上記デコードの結果に応じて出力するデコード回路を上記半導体チップ上に複数設け、 上記アドレス線および上記データ線を含む数ビット分の信号線を上記複数のデコード回路に対して配線するようにしたことを特徴とする集積回路。 11. Claims 1. A integrated circuit including a plurality of functional blocks on a single semiconductor chip, the address and data lines to the input terminal is connected, an address signal input from the address line It decodes the data inputted from the data line providing a plurality of decode circuit that outputs according to the result of the decoding on the semiconductor chip, the address lines and the number bits of the signal lines including the data line integrated circuit, characterized in that so as to interconnect to a plurality of decoding circuits. 【請求項2】 上記複数のデコード回路は、上記複数の機能ブロックと同数備えられることを特徴とする請求項1に記載の集積回路。 Wherein said plurality of decoding circuits, integrated circuit according to claim 1, characterized in that provided the same number as the plurality of functional blocks. 【請求項3】 上記複数のデコード回路は、上記複数の機能ブロックの近傍にそれぞれ備えられることを特徴とする請求項2に記載の集積回路。 Wherein said plurality of decoding circuits, integrated circuit according to claim 2, characterized in that provided respectively in the vicinity of the plurality of functional blocks.
JP2001220875A 2001-07-23 2001-07-23 Integrated-circuit Pending JP2003037170A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001220875A JP2003037170A (en) 2001-07-23 2001-07-23 Integrated-circuit

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2001220875A JP2003037170A (en) 2001-07-23 2001-07-23 Integrated-circuit
KR20037003925A KR100849963B1 (en) 2001-07-23 2002-07-10 Integrated circuit
CN 02802476 CN1298053C (en) 2001-07-23 2002-07-10 integrated circuit
PCT/JP2002/006971 WO2003010818A1 (en) 2001-07-23 2002-07-10 Integrated circuit
US10707536 US6909655B2 (en) 2001-07-23 2003-12-19 Integrated circuit

Publications (1)

Publication Number Publication Date
JP2003037170A true true JP2003037170A (en) 2003-02-07

Family

ID=19054632

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001220875A Pending JP2003037170A (en) 2001-07-23 2001-07-23 Integrated-circuit

Country Status (4)

Country Link
JP (1) JP2003037170A (en)
KR (1) KR100849963B1 (en)
CN (1) CN1298053C (en)
WO (1) WO2003010818A1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8547719B2 (en) 2008-10-10 2013-10-01 Samsung Electronics Co., Ltd. Stacked memory device and method thereof

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02207567A (en) * 1989-02-07 1990-08-17 Hitachi Ltd Semiconductor integrated circuit and its manufacture

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5761694A (en) * 1995-11-30 1998-06-02 Cirrus Logic, Inc. Multi-bank memory system and method having addresses switched between the row and column decoders in different banks
JP4601737B2 (en) * 1998-10-28 2010-12-22 株式会社東芝 Memory embedded logic lsi
JP2000251496A (en) * 1999-02-23 2000-09-14 Hitachi Ltd Semiconductor integrated circuit device
JP2000347890A (en) 1999-06-02 2000-12-15 Nec Corp Method and device for generating test pattern of semiconductor device
JP2001077311A (en) * 1999-09-06 2001-03-23 Sharp Corp Semiconductor device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02207567A (en) * 1989-02-07 1990-08-17 Hitachi Ltd Semiconductor integrated circuit and its manufacture

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8547719B2 (en) 2008-10-10 2013-10-01 Samsung Electronics Co., Ltd. Stacked memory device and method thereof

Also Published As

Publication number Publication date Type
KR100849963B1 (en) 2008-08-01 grant
CN1298053C (en) 2007-01-31 grant
CN1465102A (en) 2003-12-31 application
WO2003010818A1 (en) 2003-02-06 application
KR20040030412A (en) 2004-04-09 application

Similar Documents

Publication Publication Date Title
US6882082B2 (en) Memory repeater
US5649160A (en) Noise reduction in integrated circuits and circuit assemblies
US7215561B2 (en) Semiconductor memory system having multiple system data buses
US6557070B1 (en) Scalable crossbar switch
US4270170A (en) Array processor
US6934785B2 (en) High speed interface with looped bus
US5596578A (en) Time division multiplexing data transfer system for digital audio data distribution
US4270169A (en) Array processor
US20030025132A1 (en) Inputs and outputs for embedded field programmable gate array cores in application specific integrated circuits
JP2005340724A (en) Semiconductor integrated circuit
JP2002007308A (en) Memory bus system and connecting method for signal line
JP2004153690A (en) Tri-state buffer circuit
JP2000150802A (en) Method for shielding analog signal pad and semiconductor integrated circuit
JP2000022072A (en) Multichip module
JP2000232162A (en) Programmable logic lsi
JP2006313607A (en) Semiconductor chip selection method, semiconductor chip, and semiconductor integrated circuit
JPH05251563A (en) Semiconductor integrated circuit
JP2000188381A (en) Semiconductor storage device
US6847576B2 (en) Layout structures of data input/output pads and peripheral circuits of integrated circuit memory devices
WO1995025348A1 (en) Logical three-dimensional interconnections between integrated circuit chips using a two-dimensional multi-chip module package
US4631425A (en) Logic gate circuit having P- and N- channel transistors coupled in parallel
JPH05243472A (en) Semiconductor integrated circuit
US6555398B1 (en) Software programmable multiple function integrated circuit module
JPH05343525A (en) Semiconductor integrated circuit
US5134638A (en) Shift register connection between electrical circuits

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20070330

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20070402

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070524

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080623

A711 Notification of change in applicant

Effective date: 20091020

Free format text: JAPANESE INTERMEDIATE CODE: A711

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20091119

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20100319

A131 Notification of reasons for refusal

Effective date: 20110920

Free format text: JAPANESE INTERMEDIATE CODE: A131

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111104

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20111129