【０００１】
【発明の属する技術分野】
本発明は半導体集積回路（ＬＳＩ）におけるスキャンテスト装置に関する。
【０００２】
【従来の技術】
近年、ＬＳＩは大規模化の一途をたどっており、ＬＳＩを効率よくテストするためのテスト容易化技術が重要視されている。ＬＳＩの優れたテスト容易化技術としてスキャンテスト手法が普及している。
【０００３】
スキャンテストにおいては、ＬＳＩに含まれる全てのフリップフロップを縦続接続してシフトレジスタに構成したスキャンチェーンを用いて外部から直接これらのフリップフロップにデータを与えることによりＬＳＩ内部の論理回路を動作させ、再びスキャンチェーンを用いてこれらのフリップフロップのデータを直接外部に読み出すことにより、効率よくＬＳＩのテストを実施することができる。
【０００４】
しかし、ＬＳＩに含まれる全てのフリップフロップからなるスキャンチェーンに対してシフト動作でデータを与え、再びシフト動作でデータを読み出すために、テストパターンは長大になり、スキャンテスト時間が増加するという欠点がある。
【０００５】
このような欠点を補うために、上記スキャンチェーンを複数に分割し、複数のスキャンチェーンをそれぞれ平行して動作させることにより、テストパターンを短くし、スキャンテスト時間を短縮することが行われている。
【０００６】
【発明が解決しようとする課題】
ＬＳＩチップをパッケージ化する際に外部端子数がウェハ状態より少なくなる場合のように、同一ＬＳＩチップでも使用形態により外部端子数が異なる場合は、外部端子数が最少となるパッケージに合わせてスキャンテスト用の外部端子が決まり、それに従ってスキャンチェーンの本数が決まることになる。
【０００７】
設計されたスキャンテスト回路において最長となるスキャンチェーンが短くなるほどスキャンテスト時間は短くなるが、各種のパッケージに実装されるＬＳＩチップにおいては、外部端子数が最少となるパッケージに合わせてスキャンテスト回路設計を行うことになるため、スキャンテスト用の外部端子数が制約されてスキャンチェーンの本数が少なくなり、スキャンテスト時間が長くなるという問題がある。
【０００８】
また、１つのスキャンチェーンを構成するフリップフロップの段数が非常に多くなった場合や、異なったクロック系統のフリップフロップを１つのスキャンチェーンに構成した場合に、スキャンチェーンの動作が不安定になる可能性があり、スキャンテストで誤動作が生じるという問題がある。
【０００９】
本発明は上記従来の問題を解決するためになされたもので、外部端子数が最少となるパッケージによりスキャンテスト用の外部端子数が制約される場合においても、スキャンチェーン数を減らさずにスキャンテスト回路を構成することができるスキャンテスト装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
この課題を解決するために、本発明の請求項１に係るスキャンテスト装置は、複数のスキャンチェーンを有する半導体集積回路において、この複数のスキャンチェーンのそれぞれの入力に対して、共用のスキャン入力端子に与えられるデータをスキャン入力選択制御信号に応じて順次選択的に入力させるスキャン入力切替手段を備えるものである。
【００１１】
上記構成によれば、スキャン入力切替器を備えることにより、１つの共用のスキャン入力端子から複数のスキャンチェーンに順次選択的にテストパターンを入力させることが可能となるので、スキャンテスト用の外部端子数が制約される場合においても、スキャンチェーン数を減らさずにスキャンテスト回路を構成することができる。
【００１２】
本発明の請求項２に係るスキャンテスト装置は、複数のスキャンチェーンを有する半導体集積回路において、この複数のスキャンチェーンのそれぞれの入力に対して、共用のスキャン入力端子に与えられるデータをスキャン入力選択制御信号に応じて順次選択的に入力させるか、個別のスキャン入力端子に与えられるデータをそれぞれ入力させるか、をスキャン入力モード切替信号に応じて切替えて制御するスキャン入力切替手段を備えるものである。
【００１３】
上記構成によれば、スキャン入力モード切替信号に応じて動作するスキャン入力切替器を備えることにより、スキャンテストにおけるテストパターンを、共用のスキャン入力端子から複数のスキャンチェーンに順次入力させるか、複数のスキャンチェーンそれぞれに専用のスキャン入力端子から入力させるかを切替えることができる。
【００１４】
そのことにより、スキャンテスト用の外部端子数が制約される場合は共用のスキャン入力端子からの入力を採用し、スキャンテスト用の外部端子数が十分に得られる場合は専用のスキャン入力端子からの入力を採用することができ、ＬＳＩチップを実装するパッケージに応じて最適な選択をすることができる。
【００１５】
本発明の請求項３に係るスキャンテスト装置は、請求項２記載のスキャンテスト装置において、前記共用のスキャン入力端子は前記個別のスキャン入力端子のうちの１つとするものである。
【００１６】
上記構成によれば、共用のスキャン入力端子を個別のスキャン入力端子のうちの１つとすることにより、ＬＳＩチップのレイアウトにおいて１端子を節約することができる。
【００１７】
本発明の請求項４に係るスキャンテスト装置は、複数のスキャンチェーンを有する半導体集積回路において、この複数のスキャンチェーンのそれぞれの出力をスキャン出力選択制御信号に応じて順次選択して共用のスキャン出力端子に出力させるスキャン出力切替手段を備えるものである。
【００１８】
上記構成によれば、スキャン出力切替器を備えることにより、複数のスキャンチェーンの出力を順次選択して１つの共用のスキャン出力端子に出力させることが可能となるので、スキャンテスト用の外部端子数が制約される場合においても、スキャンチェーン数を減らさずにスキャンテスト回路を構成することができる。
【００１９】
本発明の請求項５に係るスキャンテスト装置は、複数のスキャンチェーンを有する半導体集積回路において、この複数のスキャンチェーンのそれぞれの出力をスキャン出力選択制御信号に応じて順次選択して共用のスキャン出力端子に出力させるか、前記複数のスキャンチェーンの出力をそれぞれ個別のスキャン出力端子に出力させるか、をスキャン出力モード切替信号に応じて切替えて制御するスキャン出力切替手段を備えるものである。
【００２０】
上記構成によれば、スキャン出力モード切替信号により制御されるスキャン出力切替器を備えることにより、複数のスキャンチェーンの出力を順次選択して１つの共用のスキャン出力端子に出力させるか、それぞれに専用のスキャン出力端子へ出力させるかを切替えることができる。
【００２１】
そのことにより、スキャンテスト用の外部端子数が制約される場合は共用のスキャン出力端子への出力を採用し、スキャンテスト用の外部端子数が十分に得られる場合は専用のスキャン出力端子への出力を採用することができ、ＬＳＩチップを実装するパッケージに応じて最適な選択をすることができる。
【００２２】
本発明の請求項６に係るスキャンテスト装置は、請求項５記載のスキャンテスト装置において、前記共用のスキャン出力端子は前記個別のスキャン出力端子のうちの１つとするものである。
【００２３】
上記構成によれば、共用のスキャン出力端子を個別のスキャン出力端子のうちの１つとすることにより、ＬＳＩチップのレイアウトにおいて１端子を節約することができる。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら詳細に説明する。
（実施の形態１）
図１は本発明の実施の形態１に係るスキャンテスト装置の構成を示すブロック図である。図１において、１０１、１１０、１１１、１１２は外部端子、１０２はスキャン入力切替器、１０３はスキャン入力選択制御信号、１０４、１０５、１０６は複数のスキャンチェーン、１０７、１０８、１０９はそれぞれスキャンチェーン１０４、１０５、１０６の入力端子である。
【００２５】
外部端子１０１および入力端子１０７、１０８、１０９はスキャン入力切替器１０２に接続され、スキャン入力選択制御信号１０３はスキャン入力切替器１０２に入力され、複数のスキャンチェーン１０４、１０５、１０６の出力はそれぞれ外部端子１１０、１１１、１１２に接続される。
【００２６】
次に図１のように構成されたスキャンテスト装置の動作を説明する。外部端子１０１は複数のスキャンチェーン１０４、１０５、１０６に対する共用のスキャン入力端子であり、スキャンテストにおいてテストパターンが入力される。
【００２７】
スキャン入力選択制御信号１０３は複数の状態を遷移する制御信号であり、スキャン入力切替器１０２は、外部端子１０１から入力される信号の接続先として、スキャン入力選択制御信号１０３に応じて入力端子１０７、１０８、１０９を順次選択する。これにより、外部端子１０１に与えられるテストパターンがスキャンチェーン１０４、１０５、１０６に対して順に送り込まれる。
【００２８】
外部端子１１０、１１１、１１２は複数のスキャンチェーン１０４、１０５、１０６に対応するスキャン出力端子であり、キャプチャ動作後、複数のスキャンチェーン１０４、１０５、１０６のデータは個別に外部端子１１０、１１１、１１２から出力され、外部から観測される。
【００２９】
なお、スキャン入力切替器１０２は当業者が容易に実現できるいずれの方法であっても良い。例えば、スキャン入力選択制御信号１０３に応じて１入力と３方向の出力の接続を切替えるスイッチ回路でも良いし、入力端子１０７、１０８、１０９それぞれにおいて入力を選択するマルチプレクサ回路を備えても良い。
【００３０】
このように本実施の形態１によれば、スキャン入力切替器を備えることにより、１つの共用のスキャン入力端子から複数のスキャンチェーンに順次選択的にテストパターンを入力させることが可能となるので、スキャンテスト用の外部端子数が制約される場合においても、スキャンチェーン数を減らさずにスキャンテスト回路を構成することができる。
【００３１】
（実施の形態２）
図２は本発明の実施の形態２に係るスキャンテスト装置の構成を示すブロック図である。図２において、２０１、２０２、２０３は複数のスキャンチェーン、２０４、２０５、２０６はそれぞれスキャンチェーン２０１、２０２、２０３の出力端子、２０７はスキャン出力切替器、２０８はスキャン出力選択制御信号、２０９は外部端子である。
【００３２】
出力端子２０４、２０５、２０６および外部端子２０９はスキャン出力切替器２０７に接続され、スキャン出力選択制御信号はスキャン出力切替器２０７に入力される。
【００３３】
次に図２のように構成されたスキャンテスト装置の動作を説明する。スキャン出力選択制御信号２０８は複数の状態を遷移する制御信号であり、スキャン出力切替器２０７は、外部端子２０９へ出力する信号の接続先として、スキャン出力選択制御信号２０８に応じて出力端子２０４、２０５、２０６を順次選択する。
【００３４】
外部端子２０９は複数のスキャンチェーン２０１、２０２、２０３に対する共用のスキャン出力端子である。スキャンテストにおいては、キャプチャ動作後、複数のスキャンチェーン２０１、２０２、２０３のデータがスキャン出力選択制御信号２０８に応じて順に選択されて外部端子２０９から出力され、外部から観測される。
【００３５】
なお、スキャン出力切替器２０７は当業者が容易に実現できるいずれの方法であっても良い。例えば、スキャン出力選択制御信号２０８に応じて３方向の入力と１出力の接続を切替えるスイッチ回路でも良いし、出力端子２０９へ出力する信号を選択するマルチプレクサ回路を備えても良い。
【００３６】
このように本実施の形態２によれば、スキャン出力切替器を備えることにより、複数のスキャンチェーンの出力を順次選択して１つの共用のスキャン出力端子に出力させることが可能となるので、スキャンテスト用の外部端子数が制約される場合においても、スキャンチェーン数を減らさずにスキャンテスト回路を構成することができる。
【００３７】
以上に説明した実施の形態２のスキャンテスト装置と実施の形態１のスキャンテスト装置の双方を備えてスキャンテスト装置を構成することもできる。双方の機能を備えた構成により、１つの共用のスキャン入力端子から複数のスキャンチェーンに順次選択的にテストパターンを入力させることと、複数のスキャンチェーンの出力を順次選択して１つの共用のスキャン出力端子に出力させることが可能となるので、さらにスキャンテスト用の外部端子数を減らすことができ、スキャンテスト用の外部端子数が強く制約される場合においても、スキャンチェーン数を減らさずにスキャンテスト回路を構成することができる。
【００３８】
（実施の形態３）
図３は本発明の実施の形態３に係るスキャンテスト装置の構成を示すブロック図である。図３において、３０１〜３０３、３１２〜３１４は外部端子、３０４はスキャン入力切替器、３０５はスキャン入力選択制御信号、３０６、３０７、３０８は複数のスキャンチェーン、３０９、３１０、３１１はそれぞれスキャンチェーン３０６、３０７、３０８の入力端子、３１５はスキャン入力モード切替信号、３１６、３１７はセレクタである。
【００３９】
入力端子３１０、３１１にはそれぞれセレクタ３１６、３１７の出力が接続され、セレクタ３１６、３１７それぞれの片方の入力および入力端子３０９およびおよび外部端子３０１はスキャン入力切替器３０４に接続され、セレクタ３１６、３１７それぞれの他方の入力はそれぞれ外部端子３０２、３０３に接続され、スキャン入力選択制御信号３０５はスキャン入力切替器３０４に入力され、スキャン入力モード切替信号３１５はスキャン入力切替器３０４およびセレクタ３１６、３１７に入力され、複数のスキャンチェーン３０６、３０７、３０８の出力はそれぞれ外部端子３１２、３１３、３１４に接続される。
【００４０】
次に図３のように構成されたスキャンテスト装置の動作を説明する。外部端子３０１は複数のスキャンチェーン３０６、３０７、３０８に対する共用のスキャン入力端子となるとともに、スキャンチェーン３０６の専用のスキャン入力端子となる。外部端子３０２、３０３はそれぞれスキャンチェーン３０７、３０８に対する専用のスキャン入力端子である。
【００４１】
スキャン入力モード切替信号３１５は、スキャンテストにおけるテストパターンを、共用のスキャン入力端子から複数のスキャンチェーンに順次入力させるか、複数のスキャンチェーンそれぞれに専用のスキャン入力端子から入力させるかを切替える制御信号である。
【００４２】
また、スキャン入力選択制御信号３０５は複数の状態を遷移する制御信号であり、スキャン入力モード切替信号３１５が共用のスキャン入力端子の選択を指示している場合に、スキャン入力切替器３０４は、外部端子３０１から入力される信号の接続先として、スキャン入力選択制御信号３０５に応じて入力端子３０９、セレクタ３１６、３１７を順次選択する。
【００４３】
スキャン入力モード切替信号３１５が共用のスキャン入力端子の選択を指示している場合は、セレクタ３１６、３１７はスキャン入力切替器３０４からの信号を選択する。これにより、外部端子３０１に与えられるテストパターンがスキャンチェーン３０６、３０７、３０８に対して順に送り込まれる。
【００４４】
スキャン入力モード切替信号３１５が専用のスキャン入力端子の選択を指示している場合は、スキャン入力選択制御信号３０５の状態によらず、スキャン入力切替器３０４は外部端子３０１から入力される信号の接続先として入力端子３０９を選択する。また、セレクタ３１６、３１７はそれぞれ外部端子３０２、３０３を選択する。これにより、スキャンチェーン３０６、３０７、３０８には、それぞれ外部端子３０１、３０２、３０３に与えられるテストパターンが送り込まれる。
【００４５】
外部端子３１２、３１３、３１４は複数のスキャンチェーン３０６、３０７、３０８に対応するスキャン出力端子であり、キャプチャ動作後、複数のスキャンチェーン３０６、３０７、３０８のデータは個別に外部端子３１２、３１３、３１４から出力され、外部から観測される。
【００４６】
このように本実施の形態３によれば、スキャン入力モード切替信号により制御されるスキャン入力切替器とセレクタを備えることにより、スキャンテストにおけるテストパターンを、共用のスキャン入力端子から複数のスキャンチェーンに順次入力させるか、複数のスキャンチェーンそれぞれに専用のスキャン入力端子から入力させるかを切替えることが可能となる。
【００４７】
その結果、スキャンテスト用の外部端子数が制約される場合は共用のスキャン入力端子からの入力を採用し、スキャンテスト用の外部端子数が十分に得られる場合は専用のスキャン入力端子からの入力を採用することができ、ＬＳＩチップを実装するパッケージに応じて最適な選択をすることが可能となる。
【００４８】
（実施の形態４）
図４は本発明の実施の形態４に係るスキャンテスト装置の構成を示すブロック図である。図４において、４０１、４０２、４０３は複数のスキャンチェーン、４０４、４０５、４０６はそれぞれスキャンチェーン４０１、４０２、４０３の出力端子、４０７はスキャン出力切替器、４０８はスキャン出力選択制御信号、４０９、４１０、４１１は外部端子、４１２はスキャン出力モード切替信号、４１３、４１４は出力切替回路である。
【００４９】
出力端子４０５、４０６にはそれぞれ出力切替回路４１３、４１４が接続され、出力切替回路４１３、４１４それぞれの片方の出力および出力端子４０４および外部端子４０９はスキャン出力切替器に接続され、出力切替回路４１３、４１４それぞれの他方の出力は外部端子４１０、４１１に接続され、スキャン出力選択制御信号４０８はスキャン出力切替器４０７に入力され、スキャン出力モード切替信号４１２はスキャン入力切替器４０７および出力切替回路４１３、４１４に入力される。
【００５０】
次に図４のように構成されたスキャンテスト装置の動作を説明する。外部端子４０９は複数のスキャンチェーン４０１、４０２、４０３に対する共用のスキャン出力端子となるとともに、スキャンチェーン４０１専用のスキャン出力端子となる。外部端子４１０、４１１はそれぞれスキャンチェーン４０２、４０３に対する専用のスキャン出力端子である。
【００５１】
スキャン出力モード切替信号４１２は、複数のスキャンチェーンのそれぞれの出力を、共用のスキャン出力端子に順次出力させるか、複数のスキャンチェーンそれぞれの専用のスキャン出力端子に出力させるかを切替える制御信号である。
【００５２】
また、スキャン出力選択制御信号４０８は複数の状態を遷移する制御信号であり、スキャンテストにおいては、スキャン出力モード切替信号４１２が共用のスキャン出力端子の選択を指示している場合に、出力切替回路４１３、４１４はそれぞれ出力端子４０５、４０６からの信号をスキャン出力切替器４０７に入力し、スキャン出力切替器４０７はスキャン出力選択制御信号４０８に応じて出力端子４０４、出力切替回路４１３、４１４を順次選択して外部端子４０９へ出力する。
【００５３】
スキャン出力モード切替信号４１２が専用スキャン出力端子の選択を指示している場合は、スキャン入力選択制御信号４０８の状態によらず、スキャン出力切替器４０７は出力端子４０４を選択して外部端子４０９へ出力し、出力切替回路４１３、４１４は出力端子４０５、４０６からの信号をそれぞれ外部端子４１０、４１１へ出力する。
【００５４】
本実施の形態では、出力切替回路４１３、４１４を用いて、出力端子４０５、４０６からの信号をスキャン出力切替器４０７へ接続するか、あるいは外部端子４１０、４１１へ接続するかを切替えたが、電気的特性等において問題が無い場合は、出力切替回路４１３、４１４を用いずに、出力端子４０５、４０６からの信号をスキャン出力切替器４０７と外部端子４１０、４１１の双方に接続しても良い。
【００５５】
このように本実施の形態４によれば、スキャン出力モード切替信号により制御されるスキャン出力切替器を備えることにより、複数のスキャンチェーンの出力を順次選択して１つの共用のスキャン出力端子に出力させるか、それぞれに専用のスキャン出力端子へ出力させるかを切替えることが可能となる。
【００５６】
その結果、スキャンテスト用の外部端子数が制約される場合は共用のスキャン出力端子への出力を採用し、スキャンテスト用の外部端子数が十分に得られる場合は専用のスキャン出力端子への出力を採用することができ、ＬＳＩチップを実装するパッケージに応じて最適な選択をすることが可能となる。
【００５７】
以上に説明した実施の形態４のスキャンテスト装置と実施の形態３のスキャンテスト装置の双方を備えてスキャンテスト装置を構成することもできる。双方の機能を備えた構成により、スキャンテスト用の外部端子数が制約される場合は、共用のスキャン入力端子からの入力と共用のスキャン出力端子への出力を採用し、スキャンテスト用の外部端子数が十分に得られる場合は、専用のスキャン入力端子からの入力と専用のスキャン出力端子への出力を採用することができ、ＬＳＩチップを実装するパッケージに応じて最適な選択をすることが可能となる。
【００５８】
【発明の効果】
以上説明したように、本発明によれば、１つの共用のスキャン入力端子から複数のスキャンチェーンに順次選択的にテストパターンを入力させることが可能となるので、スキャンテスト用の外部端子数が制約される場合においても、スキャンチェーン数を減らさずにスキャンテスト回路を構成することができる。
【００５９】
さらに本発明によれば、スキャンテストにおけるテストパターンを、共用のスキャン入力端子から複数のスキャンチェーンに順次入力させるか、複数のスキャンチェーンそれぞれに専用のスキャン入力端子から入力させるかを切替えることができため、ＬＳＩチップを実装するパッケージに応じてスキャン入力端子の最適な選択をすることができる。
【００６０】
さらに本発明によれば、複数のスキャンチェーンの出力を順次選択して１つの共用のスキャン出力端子に出力させることが可能となるので、スキャンテスト用の外部端子数が制約される場合においても、スキャンチェーン数を減らさずにスキャンテスト回路を構成することができる。
【００６１】
さらに本発明によれば、複数のスキャンチェーンの出力を順次選択して１つの共用のスキャン出力端子に出力させるか、複数のスキャンチェーンそれぞれに専用のスキャン出力端子へ出力させるかを切替えることができるため、ＬＳＩチップを実装するパッケージに応じてスキャン出力端子の最適な選択をすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係るスキャンテスト装置の構成を示すブロック図。
【図２】本発明の実施の形態２に係るスキャンテスト装置の構成を示すブロック図。
【図３】本発明の実施の形態３に係るスキャンテスト装置の構成を示すブロック図。
【図４】本発明の実施の形態４に係るスキャンテスト装置の構成を示すブロック図。
【符号の説明】
１０１、１１０、１１１、１１２、２０９、３０１、３０２、３０３、３１２、３１３、３１４、４０９、４１０、４１１ 外部端子
１０２、３０４ スキャン入力切替器
１０３、３０５ スキャン入力選択制御信号
１０４、１０５、１０６、２０１、２０２、２０３、
３０６、３０７、３０８、４０１、４０２、４０３ スキャンチェーン
１０７、１０８、１０９、３０９、３１０、３１１ 入力端子
２０４、２０５、２０６、４０４、４０５、４０６ 出力端子
２０７、４０７ スキャン出力切替器
２０８、４０８ スキャン出力選択制御信号
３１５ スキャン入力モード切替信号
３１６、３１７ セレクタ
４１２ スキャン出力モード切替信号
４１３、４１４ 出力切替回路[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a scan test device for a semiconductor integrated circuit (LSI).
[0002]
[Prior art]
In recent years, the scale of LSIs has been steadily increasing, and a technology for facilitating test of LSIs has been emphasized. A scan test technique has become widespread as an excellent test facilitation technique for LSI.
[0003]
In the scan test, all flip-flops included in the LSI are connected in cascade and a scan chain configured as a shift register is used to directly apply data to these flip-flops from the outside to operate a logic circuit inside the LSI, By directly reading the data of these flip-flops to the outside again using the scan chain, the LSI test can be efficiently performed.
[0004]
However, since data is supplied to the scan chain including all flip-flops included in the LSI by the shift operation and the data is read out again by the shift operation, the test pattern becomes long and the scan test time increases. is there.
[0005]
In order to compensate for such a defect, the scan chain is divided into a plurality of scan chains, and a plurality of scan chains are operated in parallel, thereby shortening a test pattern and shortening a scan test time. .
[0006]
[Problems to be solved by the invention]
If the number of external terminals is different depending on the usage of the same LSI chip, such as when the number of external terminals is smaller than the wafer state when packaging the LSI chip, scan test is performed according to the package that minimizes the number of external terminals. External terminals are determined, and the number of scan chains is determined accordingly.
[0007]
As the longest scan chain in the designed scan test circuit becomes shorter, the scan test time becomes shorter. However, for LSI chips mounted on various packages, the scan test circuit design must be designed according to the package with the minimum number of external terminals. Therefore, the number of external terminals for the scan test is restricted, the number of scan chains is reduced, and the scan test time is prolonged.
[0008]
In addition, when the number of flip-flops forming one scan chain becomes extremely large, or when flip-flops of different clock systems are formed in one scan chain, the operation of the scan chain may become unstable. There is a problem that a malfunction occurs in the scan test.
[0009]
SUMMARY OF THE INVENTION The present invention has been made to solve the above-described conventional problem. Even when the number of external terminals for a scan test is restricted by a package having the minimum number of external terminals, the scan test can be performed without reducing the number of scan chains. It is an object to provide a scan test device capable of forming a circuit.
[0010]
[Means for Solving the Problems]
In order to solve this problem, a scan test apparatus according to a first aspect of the present invention provides a semiconductor integrated circuit having a plurality of scan chains, wherein a common scan input terminal is provided for each input of the plurality of scan chains. Scan input switching means for sequentially and selectively inputting the data supplied to the scan input selection control signal.
[0011]
According to the above configuration, by providing the scan input switch, it becomes possible to sequentially and selectively input a test pattern from a single common scan input terminal to a plurality of scan chains. Even when the number is limited, a scan test circuit can be configured without reducing the number of scan chains.
[0012]
According to a second aspect of the present invention, in a semiconductor integrated circuit having a plurality of scan chains, a scan input selection circuit selects data supplied to a common scan input terminal for each of the plurality of scan chains. A scan input switching means is provided which switches between selectively inputting sequentially according to a control signal or inputting data supplied to individual scan input terminals in accordance with a scan input mode switching signal. .
[0013]
According to the above configuration, by including the scan input switch that operates according to the scan input mode switching signal, a test pattern in the scan test can be sequentially input to a plurality of scan chains from a common scan input terminal, or a plurality of scan patterns can be input. It is possible to switch whether to input each scan chain from a dedicated scan input terminal.
[0014]
As a result, if the number of external terminals for the scan test is limited, the input from the common scan input terminal is used.If the number of external terminals for the scan test is sufficient, the input from the dedicated scan input terminal is used. An input can be adopted, and an optimum selection can be made according to a package on which the LSI chip is mounted.
[0015]
A scan test apparatus according to a third aspect of the present invention is the scan test apparatus according to the second aspect, wherein the common scan input terminal is one of the individual scan input terminals.
[0016]
According to the above configuration, the common scan input terminal is one of the individual scan input terminals, so that one terminal can be saved in the layout of the LSI chip.
[0017]
According to a fourth aspect of the present invention, in the semiconductor integrated circuit having a plurality of scan chains, the outputs of the plurality of scan chains are sequentially selected in accordance with a scan output selection control signal to provide a shared scan output. It is provided with a scan output switching means for outputting to a terminal.
[0018]
According to the above configuration, by providing the scan output switch, it is possible to sequentially select the outputs of the plurality of scan chains and output them to one common scan output terminal. Is limited, a scan test circuit can be configured without reducing the number of scan chains.
[0019]
According to a fifth aspect of the present invention, in the semiconductor integrated circuit having a plurality of scan chains, the outputs of the plurality of scan chains are sequentially selected in accordance with a scan output selection control signal to provide a shared scan output. A scan output switching means is provided which controls whether to output to a terminal or outputs of the plurality of scan chains to individual scan output terminals in accordance with a scan output mode switching signal.
[0020]
According to the above configuration, by including the scan output switch controlled by the scan output mode switching signal, the outputs of a plurality of scan chains are sequentially selected and output to one common scan output terminal, or each of the dedicated scan output terminals is dedicated. Output to the scan output terminal can be switched.
[0021]
As a result, if the number of external terminals for the scan test is restricted, use the output to the shared scan output terminal.If the number of external terminals for the scan test is sufficient, use the output to the dedicated scan output terminal. The output can be adopted, and an optimum selection can be made according to the package on which the LSI chip is mounted.
[0022]
A scan test apparatus according to a sixth aspect of the present invention is the scan test apparatus according to the fifth aspect, wherein the common scan output terminal is one of the individual scan output terminals.
[0023]
According to the above configuration, the common scan output terminal is one of the individual scan output terminals, so that one terminal can be saved in the layout of the LSI chip.
[0024]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
(Embodiment 1)
FIG. 1 is a block diagram showing a configuration of the scan test device according to the first embodiment of the present invention. In FIG. 1, 101, 110, 111, and 112 are external terminals, 102 is a scan input switch, 103 is a scan input selection control signal, 104, 105, and 106 are a plurality of scan chains, and 107, 108, and 109 are scan chains, respectively. Input terminals 104, 105 and 106.
[0025]
The external terminal 101 and the input terminals 107, 108, 109 are connected to the scan input switch 102, the scan input selection control signal 103 is input to the scan input switch 102, and the outputs of the plurality of scan chains 104, 105, 106 are respectively Connected to external terminals 110, 111, 112.
[0026]
Next, the operation of the scan test apparatus configured as shown in FIG. 1 will be described. The external terminal 101 is a common scan input terminal for the plurality of scan chains 104, 105, and 106, and receives a test pattern in a scan test.
[0027]
The scan input selection control signal 103 is a control signal for transiting between a plurality of states, and the scan input switch 102 is connected to the input terminal 107 according to the scan input selection control signal 103 as a connection destination of a signal input from the external terminal 101. , 108 and 109 are sequentially selected. Thus, the test pattern given to the external terminal 101 is sequentially sent to the scan chains 104, 105, and 106.
[0028]
The external terminals 110, 111, and 112 are scan output terminals corresponding to the plurality of scan chains 104, 105, and 106. After the capture operation, the data of the plurality of scan chains 104, 105, and 106 are individually output to the external terminals 110, 111, and 106. It is output from 112 and observed from the outside.
[0029]
Note that the scan input switch 102 may be any method that can be easily realized by those skilled in the art. For example, a switch circuit that switches the connection between one input and three directions of output according to the scan input selection control signal 103 may be provided, or a multiplexer circuit that selects an input at each of the input terminals 107, 108, and 109 may be provided.
[0030]
As described above, according to the first embodiment, by providing the scan input switch, it becomes possible to sequentially and selectively input a test pattern from a single common scan input terminal to a plurality of scan chains. Even when the number of external terminals for a scan test is restricted, a scan test circuit can be configured without reducing the number of scan chains.
[0031]
(Embodiment 2)
FIG. 2 is a block diagram showing a configuration of a scan test apparatus according to Embodiment 2 of the present invention. In FIG. 2, 201, 202, and 203 are a plurality of scan chains, 204, 205, and 206 are output terminals of the scan chains 201, 202, and 203, respectively, 207 is a scan output switch, 208 is a scan output selection control signal, and 209 is External terminal.
[0032]
The output terminals 204, 205, 206 and the external terminal 209 are connected to the scan output switch 207, and the scan output selection control signal is input to the scan output switch 207.
[0033]
Next, the operation of the scan test apparatus configured as shown in FIG. 2 will be described. The scan output selection control signal 208 is a control signal that transitions between a plurality of states, and the scan output switch 207 outputs the output terminal 204 according to the scan output selection control signal 208 as a connection destination of a signal output to the external terminal 209. 205 and 206 are sequentially selected.
[0034]
The external terminal 209 is a common scan output terminal for the plurality of scan chains 201, 202, and 203. In the scan test, after the capture operation, the data of the plurality of scan chains 201, 202, and 203 are sequentially selected according to the scan output selection control signal 208, output from the external terminal 209, and observed from the outside.
[0035]
Note that the scan output switch 207 may be any method that can be easily realized by those skilled in the art. For example, a switch circuit for switching the connection between input and output in three directions according to the scan output selection control signal 208 may be provided, or a multiplexer circuit for selecting a signal to be output to the output terminal 209 may be provided.
[0036]
As described above, according to the second embodiment, by providing the scan output switch, it is possible to sequentially select outputs of a plurality of scan chains and output the outputs to one common scan output terminal. Even when the number of external terminals for testing is restricted, a scan test circuit can be configured without reducing the number of scan chains.
[0037]
The scan test apparatus can be configured to include both the scan test apparatus according to the second embodiment described above and the scan test apparatus according to the first embodiment. With a configuration having both functions, one common scan input terminal sequentially and selectively inputs test patterns to a plurality of scan chains, and one common scan by sequentially selecting outputs of a plurality of scan chains Output can be output to the output terminal, so the number of external terminals for scan test can be further reduced, and even when the number of external terminals for scan test is severely restricted, scanning can be performed without reducing the number of scan chains. A test circuit can be configured.
[0038]
(Embodiment 3)
FIG. 3 is a block diagram showing a configuration of a scan test apparatus according to Embodiment 3 of the present invention. 3, reference numerals 301 to 303 and 312 to 314 denote external terminals, 304 denotes a scan input switch, 305 denotes a scan input selection control signal, 306, 307, and 308 denote a plurality of scan chains, and 309, 310, and 311 denote scan chains, respectively. Input terminals 306, 307, and 308 are scan input mode switching signals, and 316 and 317 are selectors.
[0039]
Outputs of selectors 316 and 317 are connected to input terminals 310 and 311 respectively. One input and input terminal 309 of selectors 316 and 317 and external terminal 301 are connected to scan input switch 304, and selectors 316 and 317 are connected. The other input is connected to each of the external terminals 302 and 303, the scan input selection control signal 305 is input to the scan input switch 304, and the scan input mode switch signal 315 is input to the scan input switch 304 and the selectors 316 and 317. Inputs and outputs of the plurality of scan chains 306, 307, 308 are connected to external terminals 312, 313, 314, respectively.
[0040]
Next, the operation of the scan test apparatus configured as shown in FIG. 3 will be described. The external terminal 301 serves as a common scan input terminal for the plurality of scan chains 306, 307, and 308, and also serves as a dedicated scan input terminal for the scan chain 306. The external terminals 302 and 303 are dedicated scan input terminals for the scan chains 307 and 308, respectively.
[0041]
The scan input mode switching signal 315 is a control signal for switching whether a test pattern in a scan test is sequentially input from a shared scan input terminal to a plurality of scan chains or is input to each of the plurality of scan chains from a dedicated scan input terminal. It is.
[0042]
The scan input selection control signal 305 is a control signal for transiting between a plurality of states, and when the scan input mode switching signal 315 indicates selection of a common scan input terminal, the scan input switch 304 is The input terminal 309 and the selectors 316 and 317 are sequentially selected according to the scan input selection control signal 305 as the connection destination of the signal input from the terminal 301.
[0043]
When the scan input mode switching signal 315 indicates selection of a common scan input terminal, the selectors 316 and 317 select a signal from the scan input switch 304. As a result, the test pattern given to the external terminal 301 is sequentially sent to the scan chains 306, 307, and 308.
[0044]
When the scan input mode switching signal 315 indicates selection of a dedicated scan input terminal, the scan input switch 304 connects the signal input from the external terminal 301 regardless of the state of the scan input selection control signal 305. First, the input terminal 309 is selected. The selectors 316 and 317 select the external terminals 302 and 303, respectively. As a result, the test patterns applied to the external terminals 301, 302, and 303 are sent to the scan chains 306, 307, and 308, respectively.
[0045]
External terminals 312, 313, and 314 are scan output terminals corresponding to the plurality of scan chains 306, 307, and 308. After the capture operation, the data of the plurality of scan chains 306, 307, and 308 are individually output to the external terminals 312, 313, and 308. It is output from 314 and observed from outside.
[0046]
As described above, according to the third embodiment, by providing the scan input switch and the selector controlled by the scan input mode switching signal, the test pattern in the scan test can be transferred from the common scan input terminal to a plurality of scan chains. It is possible to switch between sequentially inputting or inputting a plurality of scan chains from dedicated scan input terminals.
[0047]
As a result, if the number of external terminals for the scan test is limited, the input from the shared scan input terminal is adopted.If the number of external terminals for the scan test is sufficient, the input from the dedicated scan input terminal is used. , And an optimum selection can be made according to the package on which the LSI chip is mounted.
[0048]
(Embodiment 4)
FIG. 4 is a block diagram showing a configuration of a scan test apparatus according to Embodiment 4 of the present invention. In FIG. 4, reference numerals 401, 402, and 403 denote a plurality of scan chains, reference numerals 404, 405, and 406 denote output terminals of the scan chains 401, 402, and 403, reference numeral 407 denotes a scan output switch, reference numeral 408 denotes a scan output selection control signal, and reference numeral 409, 410 and 411 are external terminals, 412 is a scan output mode switching signal, and 413 and 414 are output switching circuits.
[0049]
Output switching circuits 413 and 414 are connected to the output terminals 405 and 406, respectively, and one of the output and output terminals 404 and the external terminal 409 of each of the output switching circuits 413 and 414 is connected to a scan output switch. , 414 are connected to external terminals 410, 411, the scan output selection control signal 408 is input to the scan output switch 407, and the scan output mode switch signal 412 is output to the scan input switch 407 and the output switch circuit 413. , 414.
[0050]
Next, the operation of the scan test apparatus configured as shown in FIG. 4 will be described. The external terminal 409 serves as a common scan output terminal for the plurality of scan chains 401, 402, and 403, and also serves as a scan output terminal dedicated to the scan chain 401. External terminals 410 and 411 are dedicated scan output terminals for the scan chains 402 and 403, respectively.
[0051]
The scan output mode switching signal 412 is a control signal for switching whether each output of a plurality of scan chains is sequentially output to a common scan output terminal or output to a dedicated scan output terminal of each of the plurality of scan chains. .
[0052]
The scan output selection control signal 408 is a control signal for transitioning between a plurality of states. In the scan test, when the scan output mode switching signal 412 indicates selection of a shared scan output terminal, the output switching circuit 413 and 414 input signals from the output terminals 405 and 406 to the scan output switch 407, respectively, and the scan output switch 407 sequentially outputs the output terminal 404 and the output switch circuits 413 and 414 according to the scan output selection control signal 408. Select and output to external terminal 409.
[0053]
When the scan output mode switching signal 412 instructs selection of the dedicated scan output terminal, the scan output switch 407 selects the output terminal 404 to the external terminal 409 regardless of the state of the scan input selection control signal 408. The output switching circuits 413 and 414 output the signals from the output terminals 405 and 406 to the external terminals 410 and 411, respectively.
[0054]
In the present embodiment, the output switching circuits 413 and 414 are used to switch between connecting the signals from the output terminals 405 and 406 to the scan output switch 407 or connecting to the external terminals 410 and 411. If there is no problem in electrical characteristics or the like, the signals from the output terminals 405 and 406 may be connected to both the scan output switch 407 and the external terminals 410 and 411 without using the output switching circuits 413 and 414. .
[0055]
As described above, according to the fourth embodiment, by providing the scan output switch controlled by the scan output mode switching signal, the outputs of the plurality of scan chains are sequentially selected and output to one common scan output terminal. Or output to a dedicated scan output terminal.
[0056]
As a result, if the number of external terminals for the scan test is limited, the output to the shared scan output terminal is adopted, and if the number of external terminals for the scan test is sufficient, the output to the dedicated scan output terminal is used. , And an optimum selection can be made according to the package on which the LSI chip is mounted.
[0057]
A scan test apparatus may be configured to include both the scan test apparatus according to the fourth embodiment and the scan test apparatus according to the third embodiment described above. When the number of external terminals for scan test is restricted by the configuration with both functions, the input from the common scan input terminal and the output to the common scan output terminal are adopted, and the external terminal for scan test is adopted. When a sufficient number is available, the input from the dedicated scan input terminal and the output to the dedicated scan output terminal can be adopted, and the optimal selection can be made according to the package on which the LSI chip is mounted. It becomes.
[0058]
【The invention's effect】
As described above, according to the present invention, it is possible to sequentially and selectively input a test pattern from a single common scan input terminal to a plurality of scan chains, so that the number of external terminals for scan test is limited. In this case, the scan test circuit can be configured without reducing the number of scan chains.
[0059]
Further, according to the present invention, it is possible to switch between a test pattern in a scan test, which is sequentially input from a shared scan input terminal to a plurality of scan chains, or whether a test pattern is input from a dedicated scan input terminal to each of the plurality of scan chains. Therefore, the optimum selection of the scan input terminal can be made according to the package on which the LSI chip is mounted.
[0060]
Furthermore, according to the present invention, it is possible to sequentially select the outputs of a plurality of scan chains and output the outputs to one common scan output terminal. Therefore, even when the number of external terminals for a scan test is limited, A scan test circuit can be configured without reducing the number of scan chains.
[0061]
Further, according to the present invention, it is possible to switch between sequentially selecting outputs of a plurality of scan chains and outputting the outputs to one common scan output terminal, or outputting to a dedicated scan output terminal for each of the plurality of scan chains. Therefore, the optimum selection of the scan output terminal can be made according to the package on which the LSI chip is mounted.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a scan test device according to a first embodiment of the present invention.
FIG. 2 is a block diagram showing a configuration of a scan test device according to a second embodiment of the present invention.
FIG. 3 is a block diagram showing a configuration of a scan test device according to a third embodiment of the present invention.
FIG. 4 is a block diagram showing a configuration of a scan test device according to a fourth embodiment of the present invention.
[Explanation of symbols]
101, 110, 111, 112, 209, 301, 302, 303, 312, 313, 314, 409, 410, 411 External terminals 102, 304 Scan input switch 103, 305 Scan input selection control signals 104, 105, 106, 201, 202, 203,
306, 307, 308, 401, 402, 403 Scan chains 107, 108, 109, 309, 310, 311 Input terminals 204, 205, 206, 404, 405, 406 Output terminals 207, 407 Scan output switches 208, 408 Scan Output selection control signal 315 Scan input mode switching signals 316, 317 Selector 412 Scan output mode switching signals 413, 414 Output switching circuit
