JP4278360B2

JP4278360B2 - Multi-chip package LSI test circuit

Info

Publication number: JP4278360B2
Application number: JP2002313103A
Authority: JP
Inventors: 基泰白崎
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2002-10-28
Filing date: 2002-10-28
Publication date: 2009-06-10
Anticipated expiration: 2022-10-28
Also published as: JP2004150813A

Description

【０００１】
【発明の属する技術分野】
本発明は、複数の半導体チップを搭載したマルチチップパッケージＬＳＩのテスト回路に関する。
【０００２】
【従来の技術】
近年、システムＬＳＩの高集積化に伴い、複数のＬＳＩチップを１つのパッケージに集積したマルチチップパッケージＬＳＩが増えてきている。マルチチップパッケージＬＳＩのテストにおいては、パッケージ内部で互いに接続された複数のＬＳＩチップをそれぞれ分離して効率良くテストすることが課題となる。
【０００３】
従来、マルチチップパッケージＬＳＩ内でバウンダリスキャンパスによるテスト回路を共有化する技術として特許文献１に記載されたものがある。
【０００４】
【特許文献１】
特開平０８−１０１２５５号公報
【０００５】
また、マルチチップパッケージＬＳＩにおいて、パッケージの端子数削減等の目的で複数のＬＳＩチップでパッケージの端子を共有することがあり、その場合はテストにおける特別な配慮が必要である。
【０００６】
すなわち、複数のＬＳＩチップが共有端子を有するマルチチップパッケージＬＳＩのテストにおいて、１つのＬＳＩチップのスキャンパステストを行う際に、複数のＬＳＩチップを同時に動作させようとすると、共有端子を通じて他のＬＳＩチップに影響を与え合う可能性があるため、これらのテストを同時に行うことができない。
【０００７】
そのため、スキャンパステストは１チップずつ個別に行う必要があり、さらに、スキャンパステストを行っているチップ以外のＬＳＩは、共有端子がハイインピーダンスになるように制御してテスト中のチップに影響を与えないようにし、また逆に、テスト中のＬＳＩから影響を受けて誤動作することがないように配慮する必要がある。
【０００８】
【発明が解決しようとする課題】
従来技術においては、個々のＬＳＩチップのスキャンパステストをそれぞれ行うために、テスト時間は各ＬＳＩチップのテスト時間を加算した値となり、効率が悪いという問題がある。また、通常スキャンパステストには長大なパターンメモリが必要とされ、従来方法でスキャンパステストを行うには、メモリ容量が大きい高価なテスタ装置が必要となる場合があるという問題がある。
【０００９】
本発明は上記従来の問題点を解決するもので、複数のＬＳＩチップを搭載するマルチチップパッケージＬＳＩのテストにおいて、複数のＬＳＩチップのスキャンパステストの同時実施を可能にして、パターンメモリおよびピン数の少ない安価なテスト装置でテストを行うことができるマルチチップパッケージＬＳＩのテスト回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
請求項１に係るマルチチップパッケージＬＳＩのテスト回路は、複数の半導体チップを搭載したマルチチップパッケージＬＳＩのテスト回路であって、スキャンテストモード時に、一の半導体チップのスキャン出力端子と、パッケージ端子を共有する他の半導体チップの端子をスキャン入力端子として、複数の半導体チップのスキャンチェーンを結合したスキャンチェーンを構成することを特徴とする。
【００１１】
上記構成によれば、スキャンテストモード時に、一の半導体チップのスキャン出力端子とパッケージ端子を共有する他の半導体チップの端子をスキャン入力端子とするように構成することで、複数の半導体チップのスキャンパステストの同時実施が可能となる。その結果、パターンメモリおよびテストピン数の少ない安価なテスト装置を用いて短時間でマルチチップパッケージＬＳＩの出荷検査を行うことができる。
【００１２】
請求項２に係るマルチチップパッケージＬＳＩのテスト回路は、請求項１記載のマルチチップパッケージＬＳＩのテスト回路において、スキャンテストモード時に、前記複数の半導体チップに供給するクロックは、すべての半導体チップのクロック端子に共有されるパッケージ端子から入力されることを特徴とする。
【００１３】
上記構成によれば、すべての半導体チップに共有されるパッケージ端子からクロックを入力することにより、複数のチップのスキャンパステストを同時に行う際に、クロックを完全に同期させることができる。
【００１４】
請求項３に係るマルチチップパッケージＬＳＩのテスト回路は、請求項１または２記載のマルチチップパッケージＬＳＩのテスト回路において、前記複数の半導体チップのスキャンチェーンを結合して構成されたスキャンチェーンのスキャンフリップフロップの段数と、１つの半導体チップで構成されたスキャンチェーンのスキャンフリップフロップの段数とが同一であることを特徴とする。
【００１５】
上記構成によれば、複数の半導体チップのスキャンチェーンを結合して構成されたスキャンチェーンと１つの半導体チップで構成されたスキャンチェーンとのスキャンフリップフロップの段数を揃えることにより、すべてのスキャンチェーンのスキャンフリップフロップの段数が同一になり、パターンステップ数の増加を抑えることができる。
【００１６】
請求項４に係るマルチチップパッケージＬＳＩのテスト回路は、請求項１から３のいずれか１項記載のマルチチップパッケージＬＳＩのテスト回路において、スキャンテストモード時に、一の半導体チップのスキャン出力端子と、パッケージ端子を共有しない他の半導体チップのスキャン入力端子とが前記マルチチップパッケージＬＳＩの外部で接続されることを特徴とする。
【００１７】
上記構成によれば、一の半導体チップのスキャン出力端子とパッケージ端子を共有しない他の半導体チップのスキャン入力端子とを外部で接続することで、検査装置のドライバやコンパレータに接続することが不要になり、より少ない端子数ですべてのチップのスキャンパステストを同時に行うことができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図１は本発明の実施の形態１に係るマルチチップパッケージＬＳＩのテスト回路の構成を示すブロック図である。
【００１９】
図１において、１０はマルチチップパッケージＬＳＩ全体を示し、搭載されるＬＳＩチップ１１と１２から構成される。図１では搭載される半導体チップがＬＳＩチップ２個となっているが、実際には搭載される半導体チップの数によらず本発明は適用可能である。
【００２０】
さらに、図１において、１３〜２４および３７〜４５はマルチチップパッケージＬＳＩ１０の端子、２５〜３６はＬＳＩチップ１１の端子、４７〜５８はＬＳＩチップ１２の端子、６５〜７４は検査装置のドライバおよびコンパレータであり、５９〜６４はＬＳＩチップ内部のスキャンチェーンを示している。
【００２１】
ここで、ＬＳＩチップ１１の端子２８とＬＳＩチップ１２の端子４７はパッケージ端子１７を共有し、ＬＳＩチップ１１の端子２９とＬＳＩチップ１２の端子４８はパッケージの端子１８を共有している。
【００２２】
上記構成のマルチチップパッケージＬＳＩにおいて、搭載された複数チップのスキャンパステストを同時に行うためのスキャンチェーンの構成方法について以下に説明する。ここではＬＳＩチップ１１を基準にして、ＬＳＩチップ１２のスキャンチェーンの構成例を説明する。なお、この構成は実施例を説明するためのもので、本発明におけるスキャンチェーンの数を何ら限定するものではない。
【００２３】
まず、ＬＳＩチップ１１のスキャンチェーン５９のスキャン出力端子２８がＬＳＩチップ１２の端子４７とパッケージ端子１７を共有している場合、端子４７は必ずスキャン入力端子となるようにスキャンチェーン６２を構成する。
【００２４】
同様に、ＬＳＩチップ１１のスキャンチェーン６０のスキャン入力端子２９がＬＳＩチップ１２の端子４８とパッケージ端子１８を共有している場合、端子４８は必ずスキャン出力端子となるようにスキャンチェーン６３を構成する。ＬＳＩチップ１１と端子を共有していないスキャンチェーン６４の構成は自由にして良い。
【００２５】
このような構成にした上で、ＬＳＩチップ１１とＬＳＩチップ１２をスキャンテストモードに設定し、それぞれを動作させることにより、スキャンパステストにおいて、ＬＳＩチップ１１のスキャン出力端子２８から出力されたデータがＬＳＩチップ１２のスキャン入力端子４７に入力され、また、ＬＳＩチップ１２のスキャン出力端子４８から出力されたデータがＬＳＩチップ１１のスキャン入力端子２９に入力され、ＬＳＩチップ１１と１２のスキャンパステストを同時に行うことが可能となる。
【００２６】
次に、マルチチップパッケージＬＳＩの複数チップのスキャンテストを同時に行うためのクロック入力方法について説明する。スキャンテストモードにおいてＬＳＩチップ１１に供給するクロックとＬＳＩチップ１２に供給するクロックは同期していなければならない。さらに、このとき、双方のクロック周期はＬＳＩチップ内のスキャンフリップフロップ間で信号の伝播が可能なだけでなく、パッケージ内のチップ端子を介したスキャンフリップフロップ間で信号の伝播が可能な周期でなければならない。
【００２７】
各チップに入力するクロックを完全に同期させるための方法として、複数チップの共有端子からスキャンテスト時のクロックを入力する方法が有効である。図１においては、スキャンテスト時のクロックを、ＬＳＩチップ１１の端子３６とＬＳＩチップ１２の端子５８の共有端子２４から入力するようにする。
【００２８】
また、効率的な故障検出を行うテストパターンを発生するためには、スキャンチェーンの段数に注意する必要がある。具体的には、本実施例においてチップ間を接続したためにスキャンチェーンの段数が増え、スキャンチェーンにデータをシフトするためのパターンステップ数が長くなるという事態を避けなければならない。
【００２９】
そこで、共有端子を介して接続しているスキャンチェーン５９、６０、６２、６３のスキャンフリップフロップ段数は、１チップ内のみで接続されているスキャンチェーン６１、６４より少なくし、全チップ合計で段数を揃えるように構成する。
【００３０】
すなわち（スキャンチェーン５９のスキャンフリップフロップ段数＋スキャンチェーン６２のスキャンフリップフロップ段数）および（スキャンチェーン６０のスキャンフリップフロップ段数＋スキャンチェーン６３のスキャンフリップフロップ段数）と、（スキャンチェーン６１のスキャンフリップフロップ段数）および（スキャンチェーン６４のスキャンフリップフロップ段数）を同数に揃えることにより、パターンステップ数の増加を抑えることができる。
【００３１】
次に、より少ないテスト端子数でマルチチップパッケージＬＳＩの全チップのスキャンパステストを同時に行うことが可能なテスト回路の構成例を説明する。図２は本発明の実施の形態２に係るマルチチップパッケージＬＳＩのテスト回路の構成を示すブロック図である。図２において、図１と同じ構成要素については同一符号を付してこれを示す。
【００３２】
図２の構成は図１と同様であるが、スキャンパステスト時に他チップと端子を共有していないＬＳＩチップ１１のスキャン出力端子３０が接続されたパッケージ端子１６と、同じく他チップと端子を共有していないＬＳＩチップ１２のスキャン入力端子４９が接続されたパッケージ端子４０とを、検査装置上などパッケージ外で接続した配線７６と、配線７６の接続をオン／オフすることができるスイッチ７７が付加されている。
【００３３】
この構成において、スキャンテストモード時にＬＳＩチップ１１からパターンを入力する際はスイッチ７７をオンにし、それ以外の場合はスイッチ７７をオフにすることにより、ＬＳＩチップ１１のスキャンパステストで出力されたデータがＬＳＩチップ１２のスキャンチェーン６４に入力され、検査装置でＬＳＩチップ１２の入力端子４０に接続することなくＬＳＩチップ１２のスキャンパステストが可能になる。
【００３４】
これにより、図１で検査装置からパッケージ端子４０に接続していたドライバ７１と、パッケージ端子１６から検査装置に接続していたコンパレータ７０を削減することができ、安価かつ簡単な構成の検査装置でマルチチップパッケージＬＳＩのスキャンパステストが可能となる。
【００３５】
同様に、他チップと端子を共有していないＬＳＩチップ１１のスキャン入力端子２７が接続されたパッケージ端子１５と、他チップと端子を共有していないスキャン出力端子５２が接続されたパッケージ端子３９に対して、パッケージ外で接続する構成をとることにより、ＬＳＩチップ１２のスキャンパステストで出力されたデータがＬＳＩチップ１１のスキャンチェーン６１に入力され、検査装置からパッケージ端子１５に接続することなくＬＳＩチップ１１のスキャンパステストが可能である。
【００３６】
テストパターンの入力方法は２通りある。１つはスキャン出力端子３０が接続されたパッケージ端子１６と、スキャン入力端子４９が接続されたパッケージ端子４０を接続した回路を１つの回路とみなし、これに対してテストパターンを入力する方法である。
【００３７】
もう１つは、ＬＳＩチップ１１の故障を優先的に検出するパターンを入力し、次にＬＳＩチップ１２の故障のうち、ＬＳＩチップ１１の故障を優先的に検出するパターンで検出できなかった故障を集中的に検出するパターンを入力する方法である。
【００３８】
いずれの方法でも、複数チップのスキャンパステストをそれぞれ行っていた従来方法に較べて、少ないテストパターンステップ数で効率的に故障を検出することが可能である。なお、以上の構成は本発明の実施形態を限定するものではなく、半導体チップ数や端子数あるいはスキャンチェーン数等は、本発明の趣旨を逸脱しない範囲で各種の構成が可能である。
【００３９】
【発明の効果】
以上説明したように、本発明によれば、スキャンテストモード時に、パッケージ端子を共有する複数の半導体チップのスキャンチェーンを結合したスキャンチェーンを構成することで、複数の半導体チップのスキャンパステストの同時実施が可能となる。その結果、パターンメモリおよびテストピン数の少ない安価なテスト装置を用いて短時間でマルチチップパッケージＬＳＩの出荷検査を行うことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係るマルチチップパッケージＬＳＩのテスト回路の構成を示すブロック図。
【図２】本発明の実施の形態２に係るマルチチップパッケージＬＳＩのテスト回路の構成を示すブロック図。
【符号の説明】
１０マルチチップパッケージＬＳＩ
１１、１２ＬＳＩチップ
１３〜２４、３７〜４５マルチチップパッケージＬＳＩの端子
２５〜３６、４７〜５８ＬＳＩチップの端子
５９〜６４ＬＳＩチップ内部のスキャンチェーン
６５〜７４検査装置のドライバおよびコンパレータ
７６配線
７７スイッチ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a test circuit for a multichip package LSI on which a plurality of semiconductor chips are mounted.
[0002]
[Prior art]
In recent years, with the high integration of system LSIs, multi-chip package LSIs in which a plurality of LSI chips are integrated in one package are increasing. In the test of the multichip package LSI, it is an issue to separate and efficiently test a plurality of LSI chips connected to each other inside the package.
[0003]
Conventionally, there is a technique described in Patent Document 1 as a technique for sharing a test circuit using a boundary scan campus in a multichip package LSI.
[0004]
[Patent Document 1]
Japanese Patent Laid-Open No. 08-101255
In a multi-chip package LSI, a plurality of LSI chips may share package terminals for the purpose of reducing the number of package terminals. In such a case, special consideration in testing is required.
[0006]
That is, in a test of a multi-chip package LSI in which a plurality of LSI chips have shared terminals, when performing a scan path test of one LSI chip, if the plurality of LSI chips are operated simultaneously, another LSI is connected through the shared terminal. These tests cannot be done at the same time because they can affect the chip.
[0007]
Therefore, it is necessary to perform the scan path test individually for each chip. Furthermore, LSIs other than the chip performing the scan path test have an influence on the chip under test by controlling the shared terminal to be high impedance. On the contrary, it is necessary to take care not to malfunction due to the influence of the LSI under test.
[0008]
[Problems to be solved by the invention]
In the prior art, since the scan path test of each LSI chip is performed, the test time is a value obtained by adding the test times of the LSI chips, which is inefficient. Further, a long pattern memory is required for the normal scan path test, and there is a problem that an expensive tester device having a large memory capacity may be required to perform the scan path test by the conventional method.
[0009]
The present invention solves the above-mentioned conventional problems, and in a test of a multi-chip package LSI on which a plurality of LSI chips are mounted, a scan path test of a plurality of LSI chips can be performed simultaneously, and a pattern memory and the number of pins An object of the present invention is to provide a test circuit for a multi-chip package LSI that can be tested with a low-cost and inexpensive test apparatus.
[0010]
[Means for Solving the Problems]
A test circuit for a multi-chip package LSI according to claim 1 is a test circuit for a multi-chip package LSI having a plurality of semiconductor chips mounted thereon. In the scan test mode, a test output terminal of one semiconductor chip and a package terminal are connected. A scan chain is formed by combining scan chains of a plurality of semiconductor chips, with a terminal of another semiconductor chip shared as a scan input terminal.
[0011]
According to the above configuration, in the scan test mode, the scan output terminal of one semiconductor chip and the terminal of another semiconductor chip sharing the package terminal are used as the scan input terminal, so that a plurality of semiconductor chips can be scanned. Campus tests can be performed simultaneously. As a result, the shipping inspection of the multichip package LSI can be performed in a short time by using an inexpensive test apparatus having a small number of pattern memories and test pins.
[0012]
The multi-chip package LSI test circuit according to claim 2 is the multi-chip package LSI test circuit according to claim 1, wherein the clocks supplied to the plurality of semiconductor chips in the scan test mode are clocks of all the semiconductor chips. It is input from the package terminal shared by the terminal.
[0013]
According to the above configuration, by inputting the clock from the package terminal shared by all the semiconductor chips, the clock can be completely synchronized when performing the scan path test of a plurality of chips simultaneously.
[0014]
A test circuit of a multi-chip package LSI according to claim 3 is a scan flip-flop of a scan chain configured by combining scan chains of the plurality of semiconductor chips in the test circuit of the multi-chip package LSI according to claim 1 or 2. And the number of scan flip-flops of a scan chain formed of one semiconductor chip is the same.
[0015]
According to the above configuration, by aligning the number of scan flip-flops of a scan chain configured by combining scan chains of a plurality of semiconductor chips and a scan chain configured by one semiconductor chip, The number of scan flip-flops becomes the same, and an increase in the number of pattern steps can be suppressed.
[0016]
A test circuit for a multi-chip package LSI according to claim 4 is the test circuit for a multi-chip package LSI according to any one of claims 1 to 3, wherein a scan output terminal of one semiconductor chip in a scan test mode; A scan input terminal of another semiconductor chip that does not share a package terminal is connected outside the multi-chip package LSI.
[0017]
According to the above configuration, the scan output terminal of one semiconductor chip and the scan input terminal of another semiconductor chip that does not share the package terminal are externally connected, so that it is unnecessary to connect to the driver or comparator of the inspection apparatus. Therefore, the scan path test of all the chips can be performed simultaneously with a smaller number of terminals.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a block diagram showing a configuration of a test circuit of a multichip package LSI according to the first embodiment of the present invention.
[0019]
In FIG. 1, reference numeral 10 denotes an entire multi-chip package LSI, which is composed of mounted LSI chips 11 and 12. Although two semiconductor chips are mounted in FIG. 1, the present invention can be applied regardless of the number of semiconductor chips mounted.
[0020]
Further, in FIG. 1, 13-24 and 37-45 are terminals of the multichip package LSI 10, 25-36 are terminals of the LSI chip 11, 47-58 are terminals of the LSI chip 12, 65-74 are drivers of the inspection apparatus, and Comparators 59 to 64 indicate scan chains inside the LSI chip.
[0021]
Here, the terminal 28 of the LSI chip 11 and the terminal 47 of the LSI chip 12 share the package terminal 17, and the terminal 29 of the LSI chip 11 and the terminal 48 of the LSI chip 12 share the terminal 18 of the package.
[0022]
In the multichip package LSI having the above configuration, a scan chain configuration method for simultaneously performing a scan path test of a plurality of mounted chips will be described below. Here, a configuration example of the scan chain of the LSI chip 12 will be described with reference to the LSI chip 11. This configuration is for explaining the embodiment and does not limit the number of scan chains in the present invention.
[0023]
First, when the scan output terminal 28 of the scan chain 59 of the LSI chip 11 shares the package terminal 17 with the terminal 47 of the LSI chip 12, the scan chain 62 is configured so that the terminal 47 is always a scan input terminal.
[0024]
Similarly, when the scan input terminal 29 of the scan chain 60 of the LSI chip 11 shares the package terminal 18 with the terminal 48 of the LSI chip 12, the scan chain 63 is configured so that the terminal 48 is always a scan output terminal. . The configuration of the scan chain 64 that does not share terminals with the LSI chip 11 may be set freely.
[0025]
In such a configuration, the LSI chip 11 and the LSI chip 12 are set to the scan test mode and are operated so that the data output from the scan output terminal 28 of the LSI chip 11 in the scan path test can be obtained. Data input to the scan input terminal 47 of the LSI chip 12 and data output from the scan output terminal 48 of the LSI chip 12 are input to the scan input terminal 29 of the LSI chip 11, and a scan path test of the LSI chips 11 and 12 is performed. It can be performed simultaneously.
[0026]
Next, a clock input method for simultaneously performing a scan test of a plurality of chips of a multichip package LSI will be described. In the scan test mode, the clock supplied to the LSI chip 11 and the clock supplied to the LSI chip 12 must be synchronized. Furthermore, at this time, both clock cycles are not only capable of propagating signals between scan flip-flops in the LSI chip, but also capable of signal propagation between scan flip-flops via chip terminals in the package. There must be.
[0027]
As a method for completely synchronizing clocks input to each chip, a method of inputting a clock at the time of a scan test from a shared terminal of a plurality of chips is effective. In FIG. 1, the clock at the time of the scan test is inputted from the terminal 36 of the LSI chip 11 and the shared terminal 24 of the terminal 58 of the LSI chip 12.
[0028]
Also, in order to generate a test pattern for efficient failure detection, it is necessary to pay attention to the number of scan chain stages. Specifically, in this embodiment, it is necessary to avoid a situation in which the number of steps of the scan chain increases because the chips are connected, and the number of pattern steps for shifting data to the scan chain becomes long.
[0029]
Therefore, the number of scan flip-flop stages of the scan chains 59, 60, 62, 63 connected via the shared terminal is smaller than that of the scan chains 61, 64 connected only within one chip, and the total number of stages in all the chips. Configure to align.
[0030]
That is, (number of scan flip-flop stages of scan chain 59 + number of scan flip-flop stages of scan chain 62) and (number of scan flip-flop stages of scan chain 60 + number of scan flip-flop stages of scan chain 63), and (scan flip-flop stage of scan chain 61) By increasing the number of stages) and the number of scan flip-flop stages of the scan chain 64 to the same number, an increase in the number of pattern steps can be suppressed.
[0031]
Next, a configuration example of a test circuit capable of simultaneously performing a scan path test of all the chips of the multichip package LSI with a smaller number of test terminals will be described. FIG. 2 is a block diagram showing a configuration of a test circuit of the multichip package LSI according to the second embodiment of the present invention. In FIG. 2, the same components as those in FIG.
[0032]
The configuration in FIG. 2 is the same as that in FIG. 1, but the package terminal 16 to which the scan output terminal 30 of the LSI chip 11 that does not share the terminal with the other chip at the time of the scan path test is connected, and also shares the terminal with the other chip. A wiring 76 connected to the package terminal 40 to which the scan input terminal 49 of the LSI chip 12 that has not been connected is connected outside the package, such as on an inspection device, and a switch 77 that can turn on / off the connection of the wiring 76 are added. Has been.
[0033]
In this configuration, when a pattern is input from the LSI chip 11 in the scan test mode, the switch 77 is turned on. In other cases, the switch 77 is turned off, so that the data output in the scan path test of the LSI chip 11 is performed. Is input to the scan chain 64 of the LSI chip 12, and the scan path test of the LSI chip 12 can be performed without connecting to the input terminal 40 of the LSI chip 12 by the inspection device.
[0034]
Thereby, the driver 71 connected from the inspection device to the package terminal 40 in FIG. 1 and the comparator 70 connected from the package terminal 16 to the inspection device can be reduced, and the inspection device can be constructed with an inexpensive and simple configuration. A scan path test of a multi-chip package LSI is possible.
[0035]
Similarly, the package terminal 15 to which the scan input terminal 27 of the LSI chip 11 that does not share a terminal with another chip is connected to the package terminal 39 to which the scan output terminal 52 that does not share a terminal with another chip is connected. On the other hand, by adopting a configuration for connection outside the package, data output by the scan path test of the LSI chip 12 is input to the scan chain 61 of the LSI chip 11, and the LSI is connected to the package terminal 15 from the inspection device. A scan path test of the chip 11 is possible.
[0036]
There are two ways to input test patterns. One is a method in which a circuit in which the package terminal 16 to which the scan output terminal 30 is connected and the package terminal 40 to which the scan input terminal 49 is connected is regarded as one circuit, and a test pattern is input thereto. .
[0037]
The other is to input a pattern for preferentially detecting a failure of the LSI chip 11, and then, among the failures of the LSI chip 12, the failure that could not be detected by the pattern for preferentially detecting the failure of the LSI chip 11 is detected. This is a method of inputting a pattern to be detected intensively.
[0038]
In any method, it is possible to detect a failure efficiently with a smaller number of test pattern steps than in the conventional method in which a scan path test of a plurality of chips is performed. The above configuration is not intended to limit the embodiment of the present invention. Various configurations of the number of semiconductor chips, the number of terminals, the number of scan chains, and the like are possible without departing from the spirit of the present invention.
[0039]
【The invention's effect】
As described above, according to the present invention, in the scan test mode, a scan chain is formed by combining scan chains of a plurality of semiconductor chips sharing a package terminal, thereby simultaneously performing a scan path test of a plurality of semiconductor chips. Implementation becomes possible. As a result, the shipping inspection of the multichip package LSI can be performed in a short time by using an inexpensive test apparatus having a small number of pattern memories and test pins.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a test circuit of a multichip package LSI according to a first embodiment of the present invention.
FIG. 2 is a block diagram showing a configuration of a test circuit of a multichip package LSI according to a second embodiment of the present invention.
[Explanation of symbols]
10 Multichip package LSI
11, 12 LSI chips 13 to 24, 37 to 45 Multi-chip package LSI terminals 25 to 36, 47 to 58 LSI chip terminals 59 to 64 Scan chains 65 to 74 inside the LSI chip Drivers and comparators 76 of the inspection apparatus 76 Wiring 77 switch

Claims

A test circuit for a multi-chip package LSI equipped with a plurality of semiconductor chips, and in a scan test mode, a scan output terminal of one semiconductor chip and a terminal of another semiconductor chip sharing the package terminal as a scan input terminal, A test circuit for a multichip package LSI, comprising a scan chain in which scan chains of a plurality of semiconductor chips are combined.

2. The test circuit for a multi-chip package LSI according to claim 1, wherein a clock supplied to the plurality of semiconductor chips in a scan test mode is input from a package terminal shared by clock terminals of all the semiconductor chips. .

The number of scan flip-flops in a scan chain configured by combining scan chains of the plurality of semiconductor chips is the same as the number of scan flip-flops in a scan chain configured by one semiconductor chip. A test circuit for a multichip package LSI according to claim 1 or 2.

2. The scan output terminal of one semiconductor chip and a scan input terminal of another semiconductor chip that does not share a package terminal are connected outside the multi-chip package LSI in the scan test mode. 4. The test circuit for a multichip package LSI according to any one of items 3 to 4.