KR20040030412A - Integrated circuit - Google Patents
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Abstract
반도체 칩(10) 상에서 분산 배치된 복수의 회로 블록(2∼7) 근방에 복수의 디코드 회로(1a∼1f)를 설치하고, 어드레스선 및 데이터선을 포함하는 디코드 전의 신호선(8)을 각 디코드 회로(1a∼1f)에 대하여 배선함으로써, 반도체 칩(10) 상에서 나도는 배선의 수를 신호선(8)의 비트수만큼으로 되도록 하여, 디코드 후의 개수가 많은 신호선(20)을 각 회로 블록(2∼7)까지 끌어 당기고 있던 종래와 비교하여, 전체의 배선 면적을 대폭 삭감할 수 있도록 하고, 이에 따라 칩 사이즈의 축소, 크로스토크 잡음의 저감, 레이아웃의 용이화 등을 도모한다.A plurality of decode circuits 1a to 1f are provided in the vicinity of the plurality of circuit blocks 2 to 7 distributed on the semiconductor chip 10 to decode each signal line 8 before decoding including an address line and a data line. By wiring to the circuits 1a to 1f, the number of wirings running on the semiconductor chip 10 is equal to the number of bits of the signal line 8, so that the signal lines 20 having a large number of decoded portions are connected to each circuit block 2. Compared with the prior art drawn up to ˜7), the entire wiring area can be significantly reduced, thereby reducing chip size, reducing crosstalk noise, and facilitating layout.
도 22
Description
근래, 반도체 칩의 집적화가 진행되어, 보다 많은 기능을 실현하는 회로 블록이 하나의 칩 상에 집적되도록 되어 있다. 하나의 칩 내에 복수의 회로 블록이 접적되는 경우에는, 각각의 회로 블록에 대하여 신호를 교환하기 위한 배선이 접속된다.In recent years, integration of semiconductor chips has progressed, and circuit blocks for realizing more functions are integrated on one chip. When a plurality of circuit blocks are stacked in one chip, wiring for exchanging signals is connected to each circuit block.
반도체 칩 내의 각 회로 블록에 대하여 디지털 데이터나 디지털 제어 신호를 공급하는 경우, 각 회로 블록에 대한 배선은 회로 블록의 수와, 대상이 되는 디지털 데이터 등 비트수에 따른 수만큼 필요하게 된다.When digital data or a digital control signal is supplied to each circuit block in the semiconductor chip, the wiring for each circuit block is required by the number according to the number of circuit blocks and the number of bits, such as the target digital data.
도 1은 복수의 회로 블록이 하나의 반도체 칩 상에 집적된 종래의 집적 회로의 구성을 개략적으로 나타내는 도면이다. 도 1에서 (1)은 시리얼 인터페이스 회로로 구성된 디코드 회로, (2∼7)은 복수의 회로 블록이다. 반도체 칩(100)은 1개의 디코드 회로(1)와 복수의 회로 블록(2∼7)을 집적하고 있다.1 is a diagram schematically showing a configuration of a conventional integrated circuit in which a plurality of circuit blocks are integrated on one semiconductor chip. In Fig. 1, reference numeral 1 denotes a decode circuit composed of a serial interface circuit, and reference numerals 2 to 7 denote a plurality of circuit blocks. The semiconductor chip 100 integrates one decode circuit 1 and a plurality of circuit blocks 2 to 7.
상기 디코드 회로(1)의 입력 단자에는 어드레스선과 데이터선을 포함하는 복수 개의 신호선(8)이 접속되어 있다. 디코드 회로(1)는 어드레스선으로부터 입력된 수 비트의 어드레스 신호를 디코드하고, 디코드 후의 어드레스 수만큼 데이터선으로부터 입력된 디지털 데이터를 출력한다.A plurality of signal lines 8 including an address line and a data line are connected to the input terminal of the decode circuit 1. The decode circuit 1 decodes an address signal of a few bits input from the address line, and outputs digital data input from the data line by the number of addresses after decoding.
따라서, 디코드 회로(1)의 출력 단자에는, (디코드 후의 어드레스수)×(디지털 데이터의 비트수)의 개수를 포함하는 신호선(20)이 접속된다. 예를 들면, 신호선(8)의 어드레스선이 4비트, 데이터선이 16 비트인 경우, 디코드 후의 어드레스수는 16이므로, 16×16=256개의 신호선(20)이 디코드 회로(1)의 출력 단자에 접속된다. 그리고, 이 신호선(20)이 각 회로 블록(2∼7)까지 배선된다.Therefore, the signal line 20 including the number of (number of addresses after decoding) x (number of bits of digital data) is connected to the output terminal of the decode circuit 1. For example, when the address line of the signal line 8 is 4 bits and the data line is 16 bits, since the number of addresses after decoding is 16, 16 x 16 = 256 signal lines 20 are output terminals of the decode circuit 1. Is connected to. And this signal line 20 is wired to each circuit block 2-7.
그러나, 상기 도 1에 나타낸 종래의 집적 회로에서는, 디코드 회로(1)로부터 반도체 칩(100) 내에 분산 배치된 회로 블록(2∼7)의 각각에 대하여 256개의 배선이 접속되게 된다. 따라서, 매우 많은 배선이 반도체 칩(100) 내에서 끌어 당겨져, 그만큼 칩 면적이 증대되어 버린다고 하는 문제가 있었다.However, in the conventional integrated circuit shown in FIG. 1, 256 wirings are connected to each of the circuit blocks 2 to 7 distributed in the semiconductor chip 100 from the decode circuit 1. Therefore, there is a problem that a large number of wirings are drawn in the semiconductor chip 100, and the chip area is increased by that much.
또, 반도체 칩(100) 내에서 나도는 배선이 많은 만큼, 고속 신호를 전송할 때에 인접하는 배선 상에 잡음이 실려 버린다고 하는, 이른바 크로스토크 잡음을 일으키는 개소가 많아져 버린다고 하는 문제도 있었다. 그러므로, 최적의 칩 레이아웃을 설계하는 것이 매우 곤란해 집적 회로의 개발 효율이 저하된다고 하는 문제도 있었다.In addition, since there are many wirings in the semiconductor chip 100, there is a problem that there are many places that cause so-called crosstalk noise, in which noise is carried on adjacent wirings when high-speed signals are transmitted. Therefore, it is very difficult to design the optimum chip layout, and there is also a problem that the development efficiency of the integrated circuit is lowered.
본 발명은 이와 같은 문제를 해결하기 위해 이루어진 것이며, 복수의 회로 블록을 집적한 반도체 칩에 있어서, 칩 내에서 나도는 배선의 수를 삭감할 수 있도록 하여, 칩 사이즈의 축소, 크로스토크 잡음의 저감, 레이아웃의 용이화 등을 도모할 수 있도록 하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and in a semiconductor chip in which a plurality of circuit blocks are integrated, the number of wirings running in the chip can be reduced, thereby reducing chip size and reducing crosstalk noise. The purpose is to facilitate layout and the like.
본 발명은 집접 회로에 관한 것이며, 특히, 복수의 기능 블록을 하나의 반도체 칩 상에 집적한 집적 회로에 사용하여 바람직한 것이다.The present invention relates to an integrated circuit, and is particularly preferred for use in an integrated circuit in which a plurality of functional blocks are integrated on one semiconductor chip.
도 1은 종래의 반도체 칩의 구성예를 개략적으로 나타내는 도면이다.1 is a diagram schematically showing a configuration example of a conventional semiconductor chip.
도 2는 본 발명의 집적 회로를 실시한 반도체 칩의 구성예를 개략적으로 나타내는 도면이다.2 is a diagram schematically showing an example of the configuration of a semiconductor chip incorporating the integrated circuit of the present invention.
본 발명의 집적 회로는 복수의 기능 블록을 하나의 반도체 칩 상에 집적한 집적 회로에 있어서, 입력 단자에 어드레스선과 데이터선이 접속되고, 상기 어드레스선으로부터 입력된 어드레스 신호를 디코드하고, 상기 데이터선으로부터 입력된 데이터를 상기 디코드의 결과에 따라 출력하는 디코드 회로를 상기 반도체 칩 상에 복수 설치하며, 상기 어드레스선 및 상기 데이터선을 포함하는 수 비트분의 신호선을 상기 복수의 디코드 회로에 대하여 배선하도록 하는 것을 특징으로 한다.An integrated circuit of the present invention is an integrated circuit in which a plurality of functional blocks are integrated on one semiconductor chip, wherein an address line and a data line are connected to an input terminal, and the address signal input from the address line is decoded. A plurality of decode circuits are provided on the semiconductor chip for outputting data input from the data according to the result of the decode, and a plurality of bit signal lines including the address line and the data line are wired to the plurality of decode circuits. Characterized in that.
본 발명의 다른 양상에서는, 상기 복수의 디코드 회로는 상기 복수의 기능 블록과 같은 개수 구비되는 것을 특징으로 한다.In another aspect of the present invention, the plurality of decode circuits are provided in the same number as the plurality of functional blocks.
본 발명의 그 밖의 양상에서는, 상기 복수의 디코드 회로는 상기 복수의 기능 블록 근방에 각각 구비되는 것을 특징으로 한다.In another aspect of the present invention, the plurality of decode circuits are provided in the vicinity of the plurality of functional blocks, respectively.
본 발명은 상기 기술 수단으로 이루어지므로, 반도체 칩 상에서 나도는 배선은 최대라도 어드레스선과 데이터선을 포함하는 신호선의 비트수만큼으로 되어, 전체의 배선 면적을 종래와 비교하여 대폭 삭감할 수 있다.Since the present invention is made by the above technical means, the wiring extending on the semiconductor chip is at most as large as the number of bits of the signal line including the address line and the data line, so that the overall wiring area can be significantly reduced compared with the conventional one.
또, 본 발명의 다른 특징에 의하면, 각 기능 블록에 대응하여, 개개로 디코드 회로를 배치하고, 각각의 디코드 회로에 대하여 적은 개수의 신호선을 배선하는 것이 가능하게 되어, 반도체 칩 내에서 나도는 배선의 면적을 충분히 삭감할 수 있다.Further, according to another feature of the present invention, it is possible to arrange the decode circuits individually in correspondence with the respective functional blocks, and to wire a small number of signal lines to the respective decode circuits. The area of 충분히 can be sufficiently reduced.
또, 본 발명의 그 밖의 특징에 의하면, 디코드 회로로부터 기능 블록에 대한 개수가 많은 배선을 극력 짧게 하는 것이 가능하게 되어, 반도체 칩 전체의 배선면적을 더욱 삭감할 수 있다.According to another feature of the present invention, it is possible to shorten the number of wirings from the decode circuit to the functional blocks as much as possible, and further reduce the wiring area of the entire semiconductor chip.
이하, 본 발명의 한 실시 형태를 도면에 따라 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, one Embodiment of this invention is described according to drawing.
도 2는 본 발명의 집적 회로를 실시한 반도체 칩(10)의 구성예를 개략적으로 나타내는 도면이다. 본 실시 형태의 반도체 칩(10)은 시리얼 인터페이스 회로로 구성된 복수의 디코드 회로(1a∼1f)와, 복수의 회로 블록(2∼7)을 집적하고 있다.2 is a diagram schematically showing an example of the configuration of a semiconductor chip 10 incorporating an integrated circuit of the present invention. The semiconductor chip 10 of the present embodiment integrates a plurality of decode circuits 1a to 1f and a plurality of circuit blocks 2 to 7 formed of a serial interface circuit.
복수의 회로 블록(2∼7)은 각각이 상이한 기능을 실현하기 위한 기능 블록이다. 이들 기능 블록이 서로 공동(共動)함으로써, 목적으로 하는 데이터 처리가 실행된다. 이들 회로 블록(2∼7) 자체의 크기는 도 1에 나타낸 종래예의 것과 동일하다.The plurality of circuit blocks 2 to 7 are functional blocks for realizing different functions. When these functional blocks cooperate with each other, the target data processing is executed. The size of these circuit blocks 2-7 itself is the same as that of the conventional example shown in FIG.
본 실시 형태에서 집적되는 디코드 회로(1a∼1f)의 수는 회로 블록(2∼7)의 수와 같은 개수이다. 그리고, 이들 복수의 디코드 회로(1a∼1f)는 각각 복수의 회로 블록(2∼7) 근방에 구비된다.The number of decode circuits 1a to 1f integrated in this embodiment is the same number as the number of circuit blocks 2 to 7. The plurality of decode circuits 1a to 1f are provided near the plurality of circuit blocks 2 to 7, respectively.
복수의 디코드 회로(1a∼1f)의 입력 단자에는, 어드레스선과 데이터선을 포함하는 복수 개의 신호선(8)이 접속되어 있다. 각 디코드 회로(1a∼1f)는 어드레스선으로부터 입력된 수 비트의 어드레스 신호를 디코드하고, 디코드 후의 어드레스수만큼 데이터선으로부터 입력된 디지털 데이터 등을 출력한다.A plurality of signal lines 8 including address lines and data lines are connected to the input terminals of the decode circuits 1a to 1f. Each of the decode circuits 1a to 1f decodes an address signal of several bits inputted from the address line, and outputs digital data and the like inputted from the data line by the number of decoded addresses.
따라서, 각 디코드 회로(1a∼1f)의 출력 단자에는, (디코드 후의 어드레스수)×(디지털 데이터의 비트수)의 개수를 포함하는 신호선(20)이 접속되어 있다. 예를 들면, 신호선(8)의 어드레스선이 4비트, 데이터선이 16 비트인 경우, 16×16=256개의 신호선(20)이 각 디코드 회로(1a∼1f)의 출력 단자에 접속된다.Therefore, the signal lines 20 including the number of (number of addresses after decoding) x (number of bits of digital data) are connected to the output terminals of the decode circuits 1a to 1f. For example, when the address line of the signal line 8 is 4 bits and the data line is 16 bits, 16 x 16 = 256 signal lines 20 are connected to the output terminals of the respective decode circuits 1a to 1f.
단, 회로 블록(2∼7) 중에는, 16 비트의 디지털 데이터를 풀로 사용할 필요가 없는 것도 존재한다. 이 경우에는, 신호선(8)에 포함되는 16 비트의 데이터선 중, 사용하지 않는 비트수만큼의 데이터선은 디코드 회로(1a∼1f)에 입력하지 않도록 한다.However, some of the circuit blocks 2 to 7 do not need to use 16 bits of digital data in full. In this case, of the 16-bit data lines included in the signal line 8, data lines corresponding to the number of unused bits are not input to the decode circuits 1a to 1f.
예를 들면, 회로 블록(4)에서는 10 비트분의 데이터만 사용한다고 하면, 디코드 회로(1c)의 입력 단자에는, 10 비트분의 데이터선만을 접속한다. 이 경우, 디코드 회로(1c)의 출력 단자에는, 16×10=160개의 신호선(20)이 접속되면 되며, 디코드 회로(1c)의 사이즈는 다른 디코드 회로(1a, 1b, 1d∼1f)와 비교하여 작아도 된다.For example, in the circuit block 4, if only 10 bits of data are used, only 10 bits of data lines are connected to the input terminal of the decode circuit 1c. In this case, 16x10 = 160 signal lines 20 may be connected to the output terminal of the decode circuit 1c, and the size of the decode circuit 1c is compared with other decode circuits 1a, 1b, 1d to 1f. It may be small.
본 실시 형태에서는, 도 1과 같이 하나의 디코드 회로(1)로부터 256개의 신호선(20)을 복수의 회로 블록(2∼7)에 배선하는 것이 아니고, 어드레스선과 데이터선을 포함하는 최대 20 비트분의 신호선(8)을 반도체 칩(10) 상에 분산 배치된 복수의 디코드 회로(1a∼1f)에 대하여 배선하도록 하고 있다.In this embodiment, up to 20 bits including the address line and the data line, rather than wiring 256 signal lines 20 from the one decode circuit 1 to the plurality of circuit blocks 2 to 7, as shown in FIG. Signal lines 8 are wired to a plurality of decode circuits 1a to 1f distributed on the semiconductor chip 10.
따라서, 반도체 칩(10) 상에 나도는 배선의 수는 신호선(8)의 최대 20개로 된다. 또 복수의 디코드 회로(1a∼1f)는 각각 복수의 회로 블록(2∼7) 근방에 구비되므로, 디코드 회로(1a∼1f)로부터 회로 블록(2∼7)에 대한 최대 256개의 배선은 극력 짧게 할 수 있다.Therefore, the number of wirings running on the semiconductor chip 10 is at most 20 of the signal lines 8. In addition, since the plurality of decode circuits 1a to 1f are provided in the vicinity of the plurality of circuit blocks 2 to 7, respectively, the maximum 256 wires from the decode circuits 1a to 1f to the circuit blocks 2 to 7 are extremely short. can do.
이에 따라, 전체의 배선 면적을 종래와 비교하여 대폭 삭감할 수 있다. 디코드 회로(1a∼1f)의 수는 종래와 비교하여 많아져, 그만큼 칩 면적을 많이 필요로 하지만, 그것보다도 배선수의 삭감에 의한 칩면적 축소 쪽이 커, 전체로서 칩 사이즈를 작게 할 수 있다.Thereby, the whole wiring area can be reduced significantly compared with the past. The number of the decode circuits 1a to 1f is larger than in the prior art, but the chip area is required to be much larger than that, but the chip area can be reduced by reducing the number of wirings, and the chip size as a whole can be made smaller. .
또, 반도체 칩(10) 내에 복수의 디코드 회로(1a∼1f)를 배치하는 동시에, 각 디코드 회로(1a∼1f)에 적은 개수의 신호선(8)을 배치함으로써, 반도체 칩(10) 내에 빈 스페이스가 만들어지는 일도 있다. 이 경우에, 그 빈 스페이스를 활용하여 회로 블록(2∼7) 내에서 사용하고 있는 소자를 밖으로 내보내, 회로 블록(2∼7) 자체의 회로 면적을 그만큼 작게 할 수도 있다. 이와 같이 하면, 반도체 칩(10)의 사이즈를 더욱 작게 할 수 있다. 밖으로 내보낼 소자로서는 회로 블록(2∼7) 내에서 비교적 큰 면적을 점유하는 용량 소자 등이 고려된다.In addition, the plurality of decode circuits 1a to 1f are arranged in the semiconductor chip 10, and a small number of signal lines 8 are arranged in each of the decode circuits 1a to 1f, thereby freeing space in the semiconductor chip 10. Some things are made. In this case, it is also possible to take out the element used in the circuit blocks 2-7 by utilizing the empty space, and reduce the circuit area of the circuit blocks 2-7 itself by that much. In this manner, the size of the semiconductor chip 10 can be further reduced. As elements to be exported out, capacitive elements and the like that occupy a relatively large area in the circuit blocks 2 to 7 are considered.
또 본 실시 형태의 집적 회로에 의하면, 반도체 칩(10) 내에서 나도는 배선이 작은 만큼, 크로스토크 잡음을 일으키는 개소를 적게 할 수 있어, 회로의 신뢰성을 향상시킬 수 있다. 또한 최적의 칩 레이아웃을 설계하는 것도 비교적 용이하게 되어, 집적 회로의 개발 효율이 향상된다고 하는 장점도 가진다.In addition, according to the integrated circuit of the present embodiment, the smaller the wirings coming out of the semiconductor chip 10, the less the occurrence of crosstalk noise can be achieved, and the reliability of the circuit can be improved. It is also relatively easy to design the optimum chip layout, which also has the advantage that the development efficiency of the integrated circuit is improved.
그리고, 상기 실시 형태에서 나타낸 회로 블록(2∼7)의 수나, 어드레스선 및 데이터선의 비트수 등은 단순한 예시이며, 본 발명은 이것에 한정되지 않는다.Incidentally, the number of circuit blocks 2 to 7 shown in the above embodiments, the number of bits of the address line and the data line, and the like are merely examples, and the present invention is not limited thereto.
또 전술한 반도체 칩(10)은 디지털 회로 블록과 아날로그 회로 블록을 집적한 디지털-아날로그 혼재(混在) 회로라도 된다.The semiconductor chip 10 described above may be a digital-analog mixed circuit in which a digital circuit block and an analog circuit block are integrated.
또 디코드 회로(1a∼1f)의 수는 반드시 회로 블록(2∼7)의 수와 같은 개수가 아니라도 된다. 즉, 디코드 후의 신호선(20)을 배선해도, 칩 면적이나 크로스토크 잡음 등의 문제가 특히 생기지 않으면, 복수의 회로 블록으로 하나의 디코드 회로를 겸용하도록 해도 된다. 예를 들면, 도 2의 예에서, 2개의 회로 블록(5, 6)으로 하나의 디코드 회로(1e)를 겸용하여[디코드 회로(1d)는 사용하지 않음], 디코드 회로(1e)로부터 출력되는 신호선(20)을 2개의 회로 블록(5, 6)에 입력하도록 해도 된다.The number of decode circuits 1a to 1f may not necessarily be the same as the number of circuit blocks 2 to 7. In other words, even if the decoded signal line 20 is wired, if a problem such as chip area or crosstalk noise is not particularly generated, a single decode circuit may be used as a plurality of circuit blocks. For example, in the example of FIG. 2, two circuit blocks 5 and 6 are used together as one decode circuit 1e (the decode circuit 1d is not used), which is output from the decode circuit 1e. The signal line 20 may be input to the two circuit blocks 5 and 6.
그 밖에, 상기 실시 형태는 본 발명을 실시하는 데 있어서의 구체화의 일례를 나타낸 것에 불과하며, 이에 따라 본 발명의 기술적 범위가 한정적으로 해석되어서는 안되는 것이다. 즉, 본 발명은 그 정신, 또는 그 주요한 특징으로부터 일탈되지 않고, 여러 가지의 모양으로 실시할 수 있다.In addition, the said embodiment is only what showed the example of embodiment in implementing this invention, and, therefore, the technical scope of this invention should not be interpreted limitedly. That is, the present invention can be implemented in various forms without departing from the spirit or the main features thereof.
이상 설명한 바와 같이 본 발명에 의하면, 반도체 칩 상에 디코드 회로를 복수 설치하고, 각 디코드 회로에 대하여 신호선을 배선하도록 했으므로, 반도체 칩 상에서 나도는 배선은 최대라도 상기 신호선의 비트수만큼으로 되어, 전체의 배선 면적을 종래와 비교하여 대폭 삭감할 수 있다. 이에 따라, 전체로서 칩 사이즈를 작게 할 수 있다.As described above, according to the present invention, since a plurality of decode circuits are provided on the semiconductor chip, and signal lines are wired for each decode circuit, the wiring outing on the semiconductor chip is at most as large as the number of bits of the signal line. The wiring area can be significantly reduced in comparison with the prior art. Thereby, chip size can be made small as a whole.
또 반도체 칩 내에서 나도는 배선이 적은 만큼, 크로스토크 잡음을 일으키는 개소를 적게 할 수 있어, 회로의 신뢰성을 향상시킬 수 있는 동시에, 최적의 칩 레이아웃을 설계하는 것이 용이하게 되어, 집적 회로의 개발 효율을 향상시킬 수 있다.In addition, as there are fewer wirings in the semiconductor chip, it is possible to reduce the place of crosstalk noise, improve the reliability of the circuit and make it easy to design the optimum chip layout, and to develop the integrated circuit. The efficiency can be improved.
또 본 발명의 다른 특징에 의하면, 복수의 기능 블록과 같은 개수만큼 복수의 디코드 회로를 설치하므로, 각 기능 블록에 대응하여 개개로 디코드 회로를 배치할 수 있다. 이 경우, 모든 디코드 회로에 대하여 적은 개수의 배선을 끌어 당기게 되므로, 반도체 칩 내에서 끌어 당겨지는 배선의 면적을 충분히 삭감할 수 있다.According to another feature of the present invention, since a plurality of decode circuits are provided in the same number as the plurality of functional blocks, the decode circuits can be individually arranged corresponding to the respective functional blocks. In this case, since a small number of wires are pulled for all the decode circuits, the area of the wires drawn in the semiconductor chip can be sufficiently reduced.
또 본 발명의 그 밖의 특징에 의하면, 복수의 디코드 회로를 각각 복수의 기능 블록 근방에 설치했으므로, 디코드 회로로부터 기능 블록에 대한 배선은 극력 짧게 할 수 있다. 이에 따라, 반도체 칩 전체의 배선 면적을 더욱 삭감할 수 있어, 전체로서 칩 사이즈를 보다 작게 할 수 있다.According to another feature of the present invention, since a plurality of decode circuits are provided in the vicinity of the plurality of functional blocks, the wiring from the decode circuit to the functional blocks can be made as short as possible. Thereby, the wiring area of the whole semiconductor chip can be further reduced, and the chip size can be made smaller as a whole.
본 발명은 복수의 회로 블록을 집적한 반도체 칩에 있어서, 칩 내에서 나도는 배선의 수를 삭감할 수 있도록 하여, 칩 사이즈의 축소, 크로스토크 잡음의 저감, 레이아웃의 용이화 등을 도모할 수 있도록 하는 데에 유용하다.According to the present invention, in a semiconductor chip in which a plurality of circuit blocks are integrated, the number of wirings running in the chip can be reduced, thereby reducing chip size, reducing crosstalk noise, and facilitating layout. Useful for
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