JP2003032046A - マイクロ波周波数逓倍器 - Google Patents

Abstract

(57)【要約】 【課題】トランジスタの制御入力端を接地する導体の寄
生インダクタンスによりスプリアス発振が生ずるのを防
止する。 【解決手段】ＦＥＴ１０のドレインＤと外部出力伝送線
路１３の一端Ｔ３との間にダンピング抵抗２０が接続さ
れ、ＦＥＴ１１のドレインＤと外部出力伝送線路１３の
一端Ｔ３との間にダンピング抵抗２１が接続されてい
る。ＦＥＴ１０のソース及びＦＥＴ１１のゲートはそれ
ぞれ、ビアを介して基板背面のグランドプレートに接続
されている。逓倍波周波数が２０ＧＨｚを超える場合、
ビアは、寄生インダクタンス２３および２４を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はマイクロ波周波数逓
倍器に係り、特に、１０ＧＨｚ程度以上の入力マイクロ
波信号周波数の２倍または４倍の周波数を有するマイク
ロ波又はミリ波の信号を出力するマイクロ波周波数逓倍
器に関する。

【０００２】

【従来の技術】図１４は、特許第２８０７５０８号公報
に開示されているバランス型マイクロ波周波数逓倍器の
回路図である。

【０００３】この周波数逓倍器では、ソース接地のＦＥ
Ｔ１０とゲート接地のＦＥＴ１１とを備え、ＦＥＴ１０
の入力端子であるゲートＧと、ＦＥＴ１１の入力端子で
あるソースＳとが共に入力伝送線路１２に結合され、Ｆ
ＥＴ１０の出力端子であるドレインＤとＦＥＴ１１の出
力端子であるドレインＤとが共に出力伝送線路１３に直
接接続されている。

【０００４】ＦＥＴ１０のゲートＧと入力伝送線路１２
との間には、直流遮断用キャパシタ１４が接続され、Ｆ
ＥＴ１１のソースＳと入力伝送線路１２との間には、位
相遅れを生じさせるリアクタンス素子１５が接続されて
いる。

【０００５】ＦＥＴ１０及びＦＥＴ１１がピンチオフ付
近で動作するように、ＦＥＴ１０及びＦＥＴ１１のゲー
トにそれぞれ定電圧電源１６及び１７から抵抗１８及び
１９を介して直流バイアス電圧が印加される。ＦＥＴ１
１のゲートと接地との間には直流カット用キャパシタ１
９が接続されている。

【０００６】マイクロ波入力端子Ｔ１に正弦波を供給す
ると、ＦＥＴ１０は正の半波を整流したものを出力し、
ＦＥＴ１１は負の半波を整流し極性を反転したものを出
力する。すなわち、ＦＥＴ１０及びＦＥＴ１１のドレイ
ン電流に含まれる基本波及び奇数次高調波は、位相が互
いに逆相であるので、Ｔ３で両者が相殺される。これに
対し、ＦＥＴ１０及びＦＥＴ１１のドレイン電流に含ま
れる偶数次高調波の位相は同相であるので、互いに強め
合う。４倍波の振幅は、２倍波の振幅に比し相当小さ
い。

【０００７】ＦＥＴ１０及び１１の伝達特性の差によ
る、基本波及び奇数次高調波の逆相からのずれ及び偶数
次高調波（特に２倍波及び４倍波）の同相からのずれ
は、リアクタンス素子１５により防止される。

【０００８】図１４の周波数逓倍器によれば、入力マイ
クロ波信号から互いに逆相の基本波を生成するハイブリ
ッド回路が不要であるので、小形化が可能であるという
利点を有している。

【０００９】

【発明が解決しようとする課題】しかしながら、本発明
者が上述のマイクロ波周波数逓倍器に１０ＧＨｚ程度以
上の入力マイクロ波を供給してその特性を調べたとこ
ろ、次のような問題があることが分かった。

【００１０】入力周波数が１０ＧＨｚ程度以上になり、
その結果として出力周波数が２０ＧＨｚ以上になると、
ゲート接地であるＦＥＴ１１がそのゲートＧまたはドレ
インＤにおいて負性抵抗特性等の不安定性を示すように
なることを知見した。この場合、対策として出力端子Ｔ
２付近にアッテネータを接続してみたが、スプリアス発
振を防止できなかった。

【００１１】上記逓倍器の設計においては、ＦＥＴ１１
のドレインＤにバイアス用直流電圧・電流を供給するス
タブを接続し、さらに、目的の逓倍周波数に対して出力
最大となるようにインピーダンス整合をとるのが一般的
である。

【００１２】しかし、このスタブと上記負性抵抗の組み
合わせ、あるいはＦＥＴ１０及び１１とを含む閉ループ
による発振が生じる。上記の周波数逓倍器の出力に接続
される出力バッファ増幅器の入力整合状態が劣悪（反射
係数が１に近い）である場合には、上記スプリアス発振
が顕著となる。

【００１３】また、４逓倍回路を実現する場合には、出
力周波数がミリ波領域に達するので、これを実現するに
足る高性能な（最大応答周波数とも言うべき最大発振周
波数ｆmaxが高い）ゲート接地ＦＥＴ１１部の負性抵抗
あるいは反射利得がより大きくなって、上記問題が一層
深刻になる。

【００１４】上記負性抵抗が生じる要因は、ＦＥＴ１１
のゲートＧを接地する導体の寄生インダクタンスおよび
ＦＥＴ１１のドレインＤとソースＳとの間に寄生する微
小な帰還容量である。特に、ゲート接地ＦＥＴは入力信
号と出力信号とが同相であるため、上記寄生インダクタ
ンスはゲート接地のＦＥＴ１１に正帰還を生じさせる
（入力信号と出力信号とが逆相であるソース接地ＦＥＴ
では、負帰還となり、ソース接地ＦＥＴは低雑音増幅器
で一般的に用いられる）。

【００１５】しかし、ボンディングワイヤ又は基板に形
成されたビアを介して接地し、またはコプレーナ線路の
接地導体に接続するいずれの場合も、ゲート接地ＦＥＴ
を形成するためには必ず何らかの接地用リードが必要で
ある。先端開放の１／４波長伝送線路を基板上に形成す
ることにより接地する方法もあるが、この場合、所定周
波数（または帯域）成分についてのみの接地であるの
で、該所定周波数よりも高い周波数成分については、上
記寄生インダクタンスが生ずる。

【００１６】結局、上記寄生インダクタンスを、ゲート
接地ＦＥＴの動作を全ての周波数において不安定にさせ
ない程度に小さくすることは困難であり、ミリ波あるい
はそれに近い高周波において、ゲート接地ＦＥＴを含む
回路は不安定になり易いという問題があった。

【００１７】本発明の目的は、上記問題点に鑑み、トラ
ンジスタの制御入力端を接地する導体の寄生インダクタ
ンスによるスプリアス発振が生じない安定なマイクロ波
周波数逓倍器を提供することにある。

【００１８】

【課題を解決するための手段】本発明によるマイクロ波
周波数逓倍器は、入力マイクロ波信号が供給される入力
伝送線路と、出力伝送線路と、第１制御入力端及び第１
電流路を有し、該第１制御入力端が該入力伝送線路に結
合され、該電流路の一端が接地導体に接続された第１ト
ランジスタと、第２制御入力端及び第２電流路を有し、
該第２制御入力端が該接地導体に接続され、該電流路の
一端が該入力伝送線路に結合された第２トランジスタ
と、該第１電流路の他端と該出力伝送線路との間に接続
された第１ダンピング抵抗と、該第２電流路の他端と該
出力伝送線路との間に接続された第２ダンピング抵抗と
を有し、該第２トランジスタと該出力伝送路との接続で
生成される発信を抑制するように該第２ダンピング抵抗
の抵抗値が決定され、該第１トランジスタと該第２トラ
ンジスタとを通り周回して生成される発信を該第１ダン
ピング抵抗と該第２ダンピング抵抗との直列接続で抑制
するように該第１ダンピング抵抗の抵抗値が決定されて
いる。

【００１９】上記構成において、入力伝送線路に正弦波
を供給すると、第１トランジスタは正の半波を整流した
ものを出力し、第２トランジスタは負の半波を整流し極
性を反転したものを出力する。すなわち、第１及び第２
のトランジスタの電流路を流れる電流に含まれる基本波
及び奇数次高調波は、位相が互いに逆相であるので、出
力伝送線路で両者が相殺される。これに対し、第１及び
第２のトランジスタの電流路を流れる電流に含まれる偶
数次高調波の位相は同相であるので、互いに強め合う。

【００２０】第１及び第２のダンピング抵抗により、す
べての周波数の信号の振幅が減じられるが、位相はシフ
トしない。従って、偶数次高調波が強め合って出力伝送
線路から取り出される。

【００２１】また、第２トランジスタの制御入力端を接
地する導体の寄生インダクタンスにより負性抵抗が生じ
ても、第２ダンピング抵抗が、第２トランジスタと出力
伝送線路とで形成される擬似発振回路を成立できなくす
る。すなわち、該擬似発振回路の共振器として機能する
出力伝送線路での損失を増加して任意の周波数で発振条
件を成立しないようにすることができる。従って、ミリ
波のような高周波数の逓倍信号を得るように設計パラメ
ータを定めた場合でも、スプリアス発振のない安定なマ
イクロ波周波数逓倍器を実現することができる。

【００２２】第１および第２のトランジスタを周回する
ループで生成される発振は、ループ利得が１よりも小さ
くなるように第１及び第２のダンピング抵抗の抵抗値を
定めることにより、ループ発振を抑圧することができ
る。

【００２３】また、アッテネータが直列抵抗と並列抵抗
を組み合わせて構成できることから、第１及び第２のダ
ンピング抵抗と出力伝送線路との接続点と、接地との間
に、抵抗を接続することにより、マイクロ波周波数逓倍
器とそれに続く出力バッファ増幅器との間のインピーダ
ンス整合を改善することができ、あるいはこれらの回路
を含む全体のレベルダイヤグラムを調整することができ
る。

【００２４】なお、第１及び第２のダンピング抵抗を介
してそれぞれ第１及び第２のトランジスタの電流路に電
流が供給されるので、電圧降下が生ずる。すなわち、第
１及び第２のトランジスタの一方が導通状態で他方が非
導通状態である時、該一方の電流路の端子間電圧は直流
バイアス電圧よりも低下し、該他方の電流路の端子間電
圧は直流バイアス電圧にほぼ等しい電圧に維持される。
この電圧低下は、ダンピング抵抗値が大きい程大きくな
る。しかし、第１及び第２のトランジスタは閾値電圧付
近にバイアスされているので、トランジスタに流れる電
流の平均値は例えば十ミリアンペア以下と低く、３０オ
ーム程度以下のダンピング抵抗であれば該電圧低下は
０．３Ｖ程度であり、第１及び第２のトランジスタによ
る逓倍能率の低下は無視できる。

【００２５】また、マイクロ波周波数逓倍器に必須の接
地に伴なう寄生インダクタンスがあっても、本発明によ
れば安定な動作が可能になるので、マイクロ波周波数逓
倍器及びその前段の基本波発振器及び後段の増幅器など
をチップ上に集積しその背面にグランドプレートを形成
するモノリシックマイクロ波集積回路を実現することが
可能となる。

【００２６】本発明の他の目的、構成及び効果は以下の
説明から明らかになる。

【００２７】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。複数の図中の対応する同一又は類似
の構成要素には、同一又は類似の符号を付している。

【００２８】［第１実施形態］図１は、本発明の第１実
施形態のマイクロ波周波数逓倍器の回路図である。

【００２９】外部マイクロ波は、特性インピーダンスＺ
０を有する入力伝送線路１２の一端Ｔ１に供給される。
入力伝送線路１２の他端は、一方では直流バイアス成分
遮断用キャパシタ１４を介して、第１トランジスタとし
てのＦＥＴ１０の制御入力端であるゲートＧに接続さ
れ、他方では伝送線路１５を介して、第２トランジスタ
としてのＦＥＴ１１の電流路一端であるソースＳに接続
されている。伝送線路１５は、各ＦＥＴ１０及び１１の
寄生容量等によって生じる通過位相差を補正して、両Ｆ
ＥＴ１０及び１１に同相の信号を入力するために用いら
れる。

【００３０】ＦＥＴ１０の電流路他端であるドレインＤ
と特性インピーダンスＺ０の外部出力伝送線路１３の一
端Ｔ３との間にはダンピング抵抗２０が接続され、ＦＥ
Ｔ１１の電流路他端であるドレインＤと外部出力伝送線
路１３の該一端Ｔ３との間にはダンピング抵抗２１が接
続されている。

【００３１】ＦＥＴ１０のソースＳ及びＦＥＴ１１のゲ
ートＧは、接地される。２２および２３は、これら接地
のための導体が持つ寄生インダクタンスを示す。ＦＥＴ
１１のゲートは、図１４のキャパシタ２０を介さずに接
地される。すなわち、キャパシタ２０が占める面積およ
び接地のための導体が占める面積によって、ＦＥＴ１１
のゲートから接地点までの距離が増大し、その寄生イン
ダクタンスとソース接地ＦＥＴ１０の寄生インダクタン
ス２２との間に差が生じるのを避けるため、第１実施形
態では図１４のキャパシタ２０を使用しない。

【００３２】ＦＥＴ１０のゲートは、直流バイアス用抵
抗１８を介して、電圧Ｖｇｇを出力する直流定電圧源１
６に接続されている。直流定電圧源１６は、ＦＥＴ１０
のゲート・ソース間のバイアス電圧がＦＥＴ１０のピン
チオフ電圧付近となるように、バイアス抵抗１８に印加
する。

【００３３】ＦＥＴ１１のソースには、マイクロ波入力
端子Ｔ１に接続された自己バイアス回路２４によって、
ドレイン電流に比例したバイアス電圧が供給される。自
己バイアス回路２４は、ＦＥＴ１１のゲート・ソース間
のバイアス電圧がＦＥＴ１１のピンチオフ電圧付近とな
るようにドレイン電流を制御する。

【００３４】マイクロ波入力端子Ｔ１に正弦波を供給す
ると、ＦＥＴ１０は正の半波を整流したものを出力し、
ＦＥＴ１１は負の半波を整流し極性を反転したものを出
力する。すなわち、ＦＥＴ１０及びＦＥＴ１１のドレイ
ン電流に含まれる基本波及び奇数次高調波は、位相が互
いに逆相であるので、Ｔ３で両者が相殺される。これに
対し、ＦＥＴ１０及びＦＥＴ１１のドレイン電流に含ま
れる偶数次高調波の位相は同相であるので、互いに強め
合う。

【００３５】ＦＥＴ１０および１１のゲート・ソース間
のバイアス電圧が上述のようになるように設計し、直流
定電圧源１６の電圧を調整することにより、ＦＥＴ１０
及び１１のドレイン電流に含まれる基本波及び高調波の
利得が互いに同一にされる。

【００３６】入力マイクロ波の信号レベルを大きくして
いくと、ＦＥＴ１０及び１１の非線形性により両ドレイ
ン電流は次第につぶれた波形となり、高次の逓倍波成分
の振幅が増加する。

【００３７】逓倍波周波数が２０ＧＨｚを超える場合に
は、あるいはこれを可能にするために最大応答周波数と
も言うべき最大発振周波数ｆmaxが非常に高い電界効果
型トランジスタをＦＥＴ１０およびＦＥＴ１１用として
使用する場合には、寄生インダクタンス２３がＦＥＴ１
１のドレイン・ソース間に正帰還を生じるように作用し
て、負性抵抗が生じる。他方、ＦＥＴ１０は負帰還の状
態となっている。

【００３８】図１４の従来例のように両ＦＥＴ１０及び
１１のドレインに直接、出力伝送線路１３が接続され、
かつ入力インピーダンスが低い回路が後続されている
と、反射型発振回路が形成され易く、予期しないスプリ
アス発振が生ずる。この後続回路が、所望の逓倍波の周
波数について整合状態が良い場合でも、その動作帯域を
外れたより高い周波数においては、スプリアス発振が生
ずる。これは、高性能（高ｆmax）のトランジスタを用
いて図１４の従来回路を構成する場合に顕著である。

【００３９】これに対し本第１実施形態では、ＦＥＴ１
１のドレインと出力伝送線路１３との間にダンピング抵
抗２１が接続されているので、例え負性抵抗が生じてい
ても発振条件が成立せず、これによってスプリアス発振
を除去することができる。

【００４０】また、ＦＥＴ１０のドレインと出力伝送線
路１３との間にもダンピング抵抗２０が接続されている
ので、ＦＥＴ１０からの基本波周波数成分および逓倍波
成分の出力レベルをそれぞれ、ＦＥＴ１１からの基本波
周波数成分および逓倍波成分の出力レベルに一致させる
ことができる。

【００４１】両ダンピング抵抗の抵抗値は、理論的には
同一値でよいが、基本波周波数成分および奇数次逓倍波
成分のＴ３での逆相合成による抑圧と、得たい偶数次逓
倍波成分のＴ３での同相合成による出力増加とをより達
成するために、両ダンピング抵抗の抵抗値を異ならせて
もよい。

【００４２】スプリアス発振は、従来では、上記反射型
発振回路のみでなく、ＦＥＴ１１での逆方向伝達を介し
てＦＥＴ１１のゲートに達し、さらに伝送線路１５及び
キャパシタ１４を介してＦＥＴ１０のゲートに達し、Ｆ
ＥＴ１０での順方向伝達によりＦＥＴ１０のドレインに
達し、ＦＥＴ１０のドレインからＦＥＴ１１のドレイン
に達し、ループにおいて、ループ利得が１より大きくな
ることによっても生じた。この場合、Ｔ３およびＴ１で
のインピーダンスは高い。ＦＥＴ１１が寄生インダクタ
ンス２３によって負性抵抗を呈している場合には、この
ループ利得が１より大きくなる可能性がある。

【００４３】これに対し、本第１実施形態ではループ利
得が、ダンピング抵抗２０及び２１によって低減され、
１より小さくなることによって発振が生じない。

【００４４】［第２実施形態］図２は、本発明の第２実
施形態のマイクロ波周波数逓倍器の回路図である。

【００４５】この波周波数逓倍器は、上記第１実施形態
のそれの出力伝送線路１３を、伝送線路１３及び２５と
接地キャパシタ２６との組合せで置き換えたものであ
る。全ての伝送線路のインピーダンスは、特性インピー
ダーンスＺ０とは限らず、以下のように決定されてい
る。すなわち、マイクロ波周波数逓倍器は、その出力が
最大となる負荷インピーダンスを有している。

【００４６】これを実現するために、ＦＥＴ１０及び１
１からの逓倍波出力の合成点Ｔ３に特性インピーダンス
Ｚ３の伝送線路１３の一端が接続され、その他端（Ｔ
２）に特性インピーダンスＺ４の伝送線路２５の一端が
接続され、その他端にドレインバイアス電圧Ｖｄｄが印
加され、該他端はキャパシタ２６で高周波接地されてい
る。伝送線路１３及び２５からなるＴ型回路によって所
望の負荷インピーダンスを実現できるので、逓倍波周波
数成分の出力レベルを最大にすることができる。

【００４７】なお、このＴ型回路に限らず、所望の負荷
インピーダンスを実現する種々の回路構成を利用しても
よい。

【００４８】位相調整用の伝送線路１５のインピーダン
スＺ２は、所望の周波数帯域においてＦＥＴ１０及び１
１に同位相かつ同振幅の基本波周波数信号が供給される
ように、ＦＥＴ１０およびＦＥＴ１１の入力インピーダ
ンスに応じて決定される。

【００４９】入力伝送線路１２のインピーダーンスＺ１
は、これと自己バイアス回路２４との組合せで、マイク
ロ波周波数逓倍器の入力インピーダンスが、入力伝送線
路１２の一端Ｔ１に接続される不図示のマイクロ波信号
源のインピーダンスと整合するように決定される。

【００５０】本第２実施形態のマイクロ波周波数逓倍器
によれば、第１実施形態の全ての機能を実現し、かつ、
最適入出力条件を実現することができる。

【００５１】［第３実施形態］図３は、本発明の第３実
施形態のマイクロ波周波数逓倍器の回路図である。

【００５２】この周波数逓倍器では、第２実施形態の出
力端子Ｔ２に、入力基本波周波数の２倍の周波数につい
て長さが１／４波長の先端開放伝送線路（オープンスタ
ブ）が接続されている。これにより、ＦＥＴ１０及び１
１から発生される入力基本周波数の２逓倍波がトラップ
される。上記第１及び第２実施形態と同様に奇数次の逓
倍波が逆相合成によって抑圧され、また、６次以上の偶
数次の逓倍波は非常に出力レベルが小さい。

【００５３】したがって、出力端子Ｔ２からはほぼ４逓
倍波のみが出力される。例えば１０ＧＨｚの基本波周波
数は、４０ＧＨｚの信号に効果的に変換される。また、
発振器の位相雑音を１２ｄＢの上昇（逓倍の原理より周
波数２倍（オクターブ）で６ｄＢの位相雑音上昇）に抑
えることができる。

【００５４】他方、誘電体共振器を用いた発振器では、
位相雑音が約２０ｄＢ／オクターブで上昇する（論文調
査からの経験則）。

【００５５】ミリ波で位相雑音の低い発振器を実現する
には、逓倍方式が最も優れていることから、本第３実施
形態のようにミリ波でも安定に動作できる高次逓倍器
は、適用範囲が広い。

【００５６】本第３実施形態のマイクロ波４逓倍器は上
記のように、マイクロ波２逓倍器にトラップ用スタブを
１つだけ追加することにより実現できる。ダンピング抵
抗が無いと、このトラップ用スタブがゲート接地のＦＥ
Ｔ１１と作用して新たな不安定性を引き起こす、あるい
は、上記不安定性を何らかの形で変化させる。このよう
な状況は設計を非常に複雑かつ困難にする。しかし、ダ
ンピング抵抗２０及び２１を接続することによって該不
安定性を除去できるので、安定な逓倍動作が可能であ
る。

【００５７】図４は、図３の回路を実現する、ＧａＡｓ
などの半絶縁性基板上のレイアウト図である。

【００５８】図４中、ハッチング領域は、上下に対向す
る金属膜の間に誘電体が挟まれたキャパシタの誘電体領
域を示している。該半絶縁性基板の背面には、金属膜で
あるグランドプレートが被着されている。各伝送線路
は、基板上面のラインパターンと、該グランドプレート
と、これらの間に誘電体として機能する該半絶縁性基板
とで構成されるストリップ線路である。Ｖ１〜Ｖ３はい
ずれも、内壁に金属膜が被着されたビアであり、該グラ
ンドプレートに接続されている。各ビアの基板上面側周
囲には、金属膜が被着されている。ビアは、その中に金
属が充填されているものであってもよい。

【００５９】図５〜８はそれぞれ、図４中のＶ−Ｖ、Ｖ
Ｉ−ＶＩ、ＶＩＩ−ＶＩＩ及びＶＩＩＩ−ＶＩＩＩ線に
沿った拡大断面図である。

【００６０】図５において、３０は半絶縁性基板、３１
はグランドプレート、１４１〜１４３はそれぞれキャパ
シタ１４を構成する金属膜、誘電体及び金属膜である。

【００６１】図６において、Ｄ１はＦＥＴ１０のドレイ
ン電極、３２は絶縁体である。

【００６２】図７において、３３及び３４は半絶縁性基
板３０に不純物イオンが注入されて形成された動作層で
あり、Ｇ１及びＧ２はゲート電極、Ｄ２はドレイン電
極、Ｓ３及びＳ４はソース電極である。ＦＥＴ１１は、
ＭＥＳ構造であり、２つのトランジスタが並列接続され
たものであって、ソースＳ３とＳ４とが配線パターンで
接続され、ゲートＧ１とＧ２とが配線パターンで接続さ
れる。

【００６３】図８において、抵抗２０は半絶縁性基板３
０に不純物イオンが注入されて形成されており、２０１
及び２０２は抵抗２０の両側に接続された配線パターン
である。

【００６４】図４において、ＦＥＴ１０のソース電極Ｓ
１及びＳ２並びにＦＥＴ１１のゲート電極（太線）はい
ずれも、金属配線パターンとビアＶ２とを介してグラン
ドプレート３１に接続されている。

【００６５】抵抗１８は、その値を比較的大きくするた
めに２個所に形成された抵抗が直列接続され、その各々
は抵抗２０と同様に構成されている。

【００６６】自己バイアス回路２４は、一般に良く用い
られる構成であり、スパイラルインダクタ２４１に、抵
抗２４２と交流接地用キャパシタ２４３との並列回路の
一端が接続され、該並列回路の他端はビアＶ１を介して
グランドプレート３１に接続されている。ＦＥＴ１１の
ドレインからソースに流れる直流電流は、スパイラルイ
ンダクタ２４１を介して抵抗２４２に流れ、接地に至
る。抵抗２４２の抵抗値は、その両端間の直流電圧がＦ
ＥＴ１１の閾値電圧となるように定められている。キャ
パシタ２４３は、マイクロ波周波数逓倍器の動作周波数
においてインピーダンスを無視できるので、スパイラル
インダクタ２４１をインピーダンス整合用に使用するこ
とができる。

【００６７】オープンスタブ２７は、マイクロ波周波数
逓倍器を小形にするため、ＦＥＴ１０と伝送線路１５を
取り囲むように形成されている。

【００６８】図９〜１２は、図４のマイクロ波周波数逓
倍器の実験結果を示す。

【００６９】図９〜１１は各種Ｓパラメータの周波数特
性図であり、実線は、ダンピング抵抗２０及び２１を有
する図４のマイクロ波周波数逓倍器を用いた場合を示
し、破線は、図４のマイクロ波周波数逓倍器においてダ
ンピング抵抗２０及び２１を用いなかった構成の場合を
示している。

【００７０】マイクロ波周波数逓倍器は、９．５ＧＨｚ
の入力信号を３８ＧＨｚの出力信号に変換する仕様で設
計パラメータが定められ、使用したダンピング抵抗の抵
抗値は１２オームである。

【００７１】図９は、入力反射利得の周波数特性を示し
ている。

【００７２】図９から明らかなように、６０〜７３ＧＨ
ｚの周波数領域において、両特性間に大きな差があり、
実線では反射利得のない安定な動作であるのに対し、破
線では反射利得数ｄＢの周波数を含め周波数特性が大幅
に変化するという不安定な動作を呈している。上記周波
数領域のどこかでスプリアス発振が生じ、このスプリア
ス発振成分と基本波周波数成分および逓倍波成分との間
で相互変調が行われ、多数のスプリアスが発生したもの
と考えられる。

【００７３】図１０は、出力反射利得の周波数特性を示
している。

【００７４】ＦＥＴ１０のドレインは高インピーダンス
であるので、反射利得は０ｄＢ付近にある。実線では全
周波数で利得のない安定な動作であるのに対し、破線で
は広い周波数範囲（３３〜７０ＧＨｚ）で利得を有し、
特に６０ＧＨｚ付近では１０ｄＢに至る反射利得が観測
されるという不安定な動作を呈している。

【００７５】図１１は、逆方向伝達利得の周波数特性を
示している。

【００７６】ＦＥＴ１０及びＦＥＴ１１は基本的に非可
逆であるので、ＦＥＴ１０及びＦＥＴ１１の寄生サセプ
タンスによって周波数向上に伴い伝達量が増加するにし
ても、逆方向の伝達利得は０ｄＢより大幅に低いはずで
ある。しかるに、３０ＧＨｚを超える周波数では−１０
ｄＢ前後に達している。これは寄生インダクタンスの帰
還効果である。

【００７７】実線では全周波数で−１０ｄＢ強以下で比
較的滑らかな変化であるのに対し、破線では６０ＧＨｚ
から７０ＧＨｚの周波数で急峻で不安定な動作を呈して
いる。５ｄＢ近い逆方向伝達利得も観測される。

【００７８】図１２は、ダンピング抵抗値（０〜３０
Ω）に対する順方向通過利得の変化を３８ＧＨｚについ
て示す。ダンピング抵抗値が１２オームでは利得低下が
２ｄＢ程度であり、実用上充分に小さい。

【００７９】図１２は、安定性の指針であるＫファクタ
も示している。無条件安定、つまりＫ＞１となるのは、
ダンピング抵抗値が１２オーム弱以上である。また、ダ
ンピング抵抗値が増加しても通過利得の減少は緩やかで
あり、２０オームまでは実用上許容範囲である。

【００８０】以上説明したように、本発明の要点である
ダンピング抵抗は、マイクロ波周波数逓倍器を安定化
し、設計を容易にし、さらに、逓倍利得の低下を小さく
抑えることができる。

【００８１】［第４実施形態］図１３は、本発明の第４
実施形態のマイクロ波周波数逓倍器の回路図である。

【００８２】この周波数逓倍器では、図３のＦＥＴ１０
及び１１の替わりにそれぞれ、バイポーラトランジスタ
１０Ａ及び１１Ａが用いられている。このバイポーラト
ランジスタのコレクタ、ベース及びエミッタはそれぞれ
図３のＦＥＴのドレイン、ゲート及びソースに対応して
いる。バイポーラトランジスタとしては、遮断周波数が
高いＨＢＴが好ましい。

【００８３】他の点は、上記第３実施形態と同一であ
る。

【図面の簡単な説明】

【図１】本発明の第１実施形態のマイクロ波周波数逓倍
器の回路図である。

【図２】本発明の第２実施形態のマイクロ波周波数逓倍
器の回路図である。

【図３】本発明の第３実施形態のマイクロ波周波数逓倍
器の回路図である。

【図４】図３の回路を実現する半絶縁性基板上のレイア
ウト図である。

【図５】図４中のＶ−Ｖ線に沿った拡大断面図である。

【図６】図４中のＶＩ−ＶＩ線に沿った拡大断面図であ
る。

【図７】図４中のＶＩＩ−ＶＩＩ線に沿った拡大断面図
である。

【図８】図４中のＶＩＩＩ−ＶＩＩＩ線に沿った拡大断
面図である。

【図９】図４のマイクロ波周波数逓倍器の入力反射利得
の周波数特性図である。

【図１０】図４のマイクロ波周波数逓倍器の出力反射利
得の周波数特性図である。

【図１１】図４のマイクロ波周波数逓倍器の逆方向伝達
利得の周波数特性図である。

【図１２】ダンピング抵抗値（０〜３０Ω）に対する順
方向通過利得及びＫファクタの変化を３８ＧＨｚの信号
について示すグラフである。

【図１３】本発明の第４実施形態のマイクロ波周波数逓
倍器の回路図である。

【図１４】従来のバランス型マイクロ波周波数逓倍器の
回路図である。

【符号の説明】

１０、１１ ＦＥＴ １０Ａ、１１Ａ バイポーラトランジスタ １２ 入力伝送線路 １３ 出力伝送線路 １４ キャパシタ １５ 伝送線路 １６ 定電圧電源 １８ バイアス抵抗 ２０、２１ ダンピング抵抗 ２２、２３ 寄生インダクタンス ２４ 自己バイアス回路 Ｔ１ 入力端子 Ｔ２ 出力端子

【手続補正書】

【提出日】平成１４年５月３１日（２００２．５．３
１）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【請求項４】 上記出力伝送線路に接続され、上記入力
マイクロ波信号の周波数の２倍の周波数の信号をトラッ
プするスタブ、 をさらに有することを特徴とする請求項１乃至３のいず
れか１つに記載のマイクロ波周波数逓倍器。

【請求項５】 一端が上記第１制御入力端に接続された
バイアス抵抗と、 上記入力伝送線路と該第１制御入力端との間に接続され
た直流遮断用キャパシタと、 該入力伝送線路と上記接地導体との間に接続された自己
バイアス回路と、 を有することを特徴とする請求項１乃至４のいずれか１
つに記載のマイクロ波周波数逓倍器。

【請求項６】 上記第１トランジスタは、上記第１制御
入力端としてのゲートと、上記第１電流路の上記一端と
してのソースと、該第１電流路の上記他端としてのドレ
インとを有する第１電界効果トランジスタであり、 上記第２トランジスタは、上記第２制御入力端としての
ゲートと、上記第２電流路の上記一端としてのソース
と、該第１電流路の上記他端としてのドレインとを有す
る第２電界効果トランジスタである、 ことを特徴とする請求項１乃至５のいずれか１つに記載
のマイクロ波周波数逓倍器。

【請求項７】 上記第１トランジスタは、上記第１制御
入力端としてのベースと、上記第１電流路の上記一端と
してのエミッタと、該第１電流路の上記他端としてのコ
レクタとを有する第１バイポーラトランジスタであり、 上記第２トランジスタは、上記第２制御入力端としての
ベースと、上記第２電流路の上記一端としてのエミッタ
と、該第１電流路の上記他端としてのコレクタとを有す
る第２バイポーラトランジスタである、 ことを特徴とする請求項１乃至５のいずれか１つに記載
のマイクロ波周波数逓倍器。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００５

【補正方法】変更

【補正内容】

【０００５】ＦＥＴ１０及びＦＥＴ１１がピンチオフ付
近で動作するように、ＦＥＴ１０及びＦＥＴ１１のゲー
トにそれぞれ定電圧電源１６及び１７から抵抗１８及び
１９を介して直流バイアス電圧が印加される。ＦＥＴ１
１のゲートと接地との間には直流カット用キャパシタＣ
が接続されている。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００１８

【補正方法】変更

【補正内容】

【００１８】

【課題を解決するための手段】本発明によるマイクロ波
周波数逓倍器は、入力マイクロ波信号が供給される入力
伝送線路と、出力伝送線路と、第１制御入力端及び第１
電流路を有し、該第１制御入力端が該入力伝送線路に結
合され、該電流路の一端が接地導体に接続された第１ト
ランジスタと、第２制御入力端及び第２電流路を有し、
該第２制御入力端が該接地導体に接続され、該電流路の
一端が該入力伝送線路に結合された第２トランジスタ
と、該第１電流路の他端と該出力伝送線路との間に接続
された第１ダンピング抵抗と、該第２電流路の他端と該
出力伝送線路との間に接続された第２ダンピング抵抗と
を有し、該接地導体は、グランドプレートと該グランド
プレートに導通した１つのビアとを有し、該第１トラン
ジスタの該電流路の一端及び該第２制御入力端はいずれ
も該１つのビアに接続されて該１つのビアを介し該グラ
ンドプレートに導通している。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００２５

【補正方法】変更

【補正内容】

【００２５】また、周波数が高くなるとマイクロ波周波
数逓倍器に必須の接地に伴なう寄生インダクタンスが無
視できなくなるが、本発明では、該第１トランジスタの
該電流路の一端及び該第２制御入力端が、共通の該ビア
を介して該グランドプレートに導通しているので、該第
１トランジスタの該電流路の一端と該グランドプレート
との間の寄生インダクタンスと、該第２制御入力端と該
グランドプレートとの間の寄生インダクタンスとが略同
一になって、スプリアス発振がさらに低減される。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００３１

【補正方法】変更

【補正内容】

【００３１】ＦＥＴ１０のソースＳ及びＦＥＴ１１のゲ
ートＧは、接地される。２２および２３は、これら接地
のための導体が持つ寄生インダクタンスを示す。ＦＥＴ
１１のゲートは、図１４のキャパシタＣを介さずに接地
される。すなわち、キャパシタＣが占める面積および接
地のための導体が占める面積によって、ＦＥＴ１１のゲ
ートから接地点までの距離が増大し、その寄生インダク
タンスとソース接地ＦＥＴ１０の寄生インダクタンス２
２との間に差が生じるのを避けるため、第１実施形態で
は図１４のキャパシタＣを使用しない。

【手続補正６】

【補正対象書類名】図面

【補正対象項目名】図１４

【補正方法】変更

【補正内容】

【図１４】

Claims (5)

【特許請求の範囲】
1. 【請求項１】 入力マイクロ波信号が供給される入力伝
   送線路と、 出力伝送線路と、 第１制御入力端及び第１電流路を有し、該第１制御入力
   端が該入力伝送線路に結合され、該電流路の一端が接地
   導体に接続された第１トランジスタと、 第２制御入力端及び第２電流路を有し、該第２制御入力
   端が該接地導体に接続され、該電流路の一端が該入力伝
   送線路に結合された第２トランジスタと、 該第１電流路の他端と該出力伝送線路との間に接続され
   た第１ダンピング抵抗と、 該第２電流路の他端と該出力伝送線路との間に接続され
   た第２ダンピング抵抗と、 を有し、該第２トランジスタと該出力伝送路との接続で
   生成される発信を抑制するように該第２ダンピング抵抗
   の抵抗値が決定され、該第１トランジスタと該第２トラ
   ンジスタとを通り周回して生成される発信を該第１ダン
   ピング抵抗と該第２ダンピング抵抗との直列接続で抑制
   するように該第１ダンピング抵抗の抵抗値が決定されて
   いることを特徴とするマイクロ波周波数逓倍器。
2. 【請求項２】 上記出力伝送線路に接続され、上記入力
   マイクロ波信号の周波数の２倍の周波数の信号をトラッ
   プするスタブ、 をさらに有することを特徴とする請求項１記載のマイク
   ロ波周波数逓倍器。
3. 【請求項３】 一端が上記第１制御入力端に接続された
   バイアス抵抗と、 上記入力伝送線路と該第１制御入力端との間に接続され
   た直流遮断用キャパシタと、 該入力伝送線路と上記接地導体との間に接続された自己
   バイアス回路と、 を有することを特徴とする請求項１又は２記載のマイク
   ロ波周波数逓倍器。
4. 【請求項４】 上記第１トランジスタは、上記第１制御
   入力端としてのゲートと、上記第１電流路の上記一端と
   してのソースと、該第１電流路の上記他端としてのドレ
   インとを有する第１電界効果トランジスタであり、 上記第２トランジスタは、上記第２制御入力端としての
   ゲートと、上記第２電流路の上記一端としてのソース
   と、該第１電流路の上記他端としてのドレインとを有す
   る第２電界効果トランジスタである、 ことを特徴とする請求項１乃至３のいずれか１つに記載
   のマイクロ波周波数逓倍器。
5. 【請求項５】 上記第１トランジスタは、上記第１制御
   入力端としてのベースと、上記第１電流路の上記一端と
   してのエミッタと、該第１電流路の上記他端としてのコ
   レクタとを有する第１バイポーラトランジスタであり、 上記第２トランジスタは、上記第２制御入力端としての
   ベースと、上記第２電流路の上記一端としてのエミッタ
   と、該第１電流路の上記他端としてのコレクタとを有す
   る第２バイポーラトランジスタである、 ことを特徴とする請求項１乃至３のいずれか１つに記載
   のマイクロ波周波数逓倍器。