JP2003017584A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】ＨＳＧを表面に有する電極を備えた半導体装置
の製造方法に関し、電極同士の短絡を防止すること。 【解決手段】第１非晶質シリコン膜１１を絶縁膜７上に
形成するとともに、第２非晶質シリコン膜１２を半導体
基板１の下面側に形成する工程と、第２非晶質シリコン
膜１２を除去するか、第２非晶質シリコン膜１２に不純
物を導入して第１非晶質シリコン膜１１よりも該不純物
の濃度を高くするか又は第２非晶質シリコン膜１２を多
結晶シリコン膜に変換するかのいずれかの工程と、第１
非晶質シリコン膜１１をパターニングする工程と、第１
非晶質シリコン膜１１表面にＨＳＧ１４を形成すること
により、第１非晶質シリコン膜１１とＨＳＧ１４からな
る電極１５を形成する工程を含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、より詳しくは、ＨＳＧを表面に有す
る電極を備えた半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】半導体記憶装置では、大容量化の要求か
らメモリセルの集積度が益々高くなってきている。ＤＲ
ＡＭにおけるメモリセルは、ＭＯＳトランジスタとキャ
パシタから構成され、セルの高集積化に伴ってキャパシ
タの形成領域が狭くなってきている。そして、キャパシ
タ形成領域が狭くなるとキャパシタの静電容量が小さく
なってしまい、ソフトエラー率を増加させたり、リフレ
ッシュ能力を低下させる原因となる。

【０００３】このため、キャパシタの静電容量を増加さ
せるために、キャパシタを構成する蓄積電極の表面積を
増やしたり、或いは誘電体膜の材料として高誘電率物質
を採用するといった構造が採用されている。蓄積電極の
表面積を増やすために、その高さを増やしたり、筒形形
状にしたり、さらには、表面に凹凸形状を付与するＨＳ
Ｇ(hemispherical grained silicon layer）を用いるこ
とが知られている。

【０００４】ＨＳＧを用いる蓄積電極は例えば次のよう
な工程を経て形成される。まず、図１(a) に示すような
構造を半導体基板101 上に形成する。即ち、半導体基板
101 のうち素子分離絶縁膜102 に囲まれた領域にＭＯＳ
トランジスタ103を形成する。ＭＯＳトランジスタ103
は、半導体基板101 上にゲート絶縁膜103aを介して形成
されたゲート電極103bと、ゲート電極103bの両側の半導
体基板101内に形成された第１、第２の不純物拡散層103
c, 103dとから構成される。

【０００５】そして、半導体基板101 上に、ＭＯＳトラ
ンジスタ103 を覆う第１層間絶縁膜104 を形成した後
に、第１層間絶縁膜104 をパターニングして第１の不純
物拡散層103cの上に第１ホール104aを形成する。さら
に、第１ホール104aの中に第１プラグ105 を形成する。
続いて、第１プラグ105 に接続されるビット線106 を第
１層間絶縁膜104 上に形成する。

【０００６】第１層間絶縁膜104 及びビット線106 の上
に第２層間絶縁膜107 とエッチングストップ層108 を順
に形成した後に、エッチングストップ層108 、第２層間
絶縁膜108 及び第１層間絶縁膜104 をパターニングして
第２不純物拡散層103dの上に第２ホール107aを形成す
る。さらに、エッチングストップ層108 の上と第２ホー
ル107aの中に不純物を含む第１非晶質シリコン膜をＣＶ
Ｄ法により形成した後に、第１非晶質シリコン膜を研磨
してエッチングストップ層108 の上面から除去する。こ
れにより、第２ホール107a内に残った第１非晶質シリコ
ン膜を第２プラグ109 とする。

【０００７】ところで、エッチングストップ層108 上に
第１非晶質シリコン膜を形成する場合には半導体基板10
1 裏面にも第１非晶質シリコン膜110 が形成される。こ
れは、半導体基板101 裏面のうち周辺の一部はマガジン
等に支持されているがその他の部分は成膜雰囲気に露出
しているからである。次に、図１(b) に示すように、エ
ッチングストップ層108 及び第２プラグ109の上にＢＰ
ＳＧ膜111 を形成した後に、ＢＰＳＧ膜111 をパターニ
ングして第２プラグ109 とその周辺に開口部111aを形成
する。続いて、開口部111a内とＢＰＳＧ膜111 上に第２
非晶質シリコン膜112 をＣＶＤ法により形成する。この
場合、半導体基板101 の裏面の第１非晶質シリコン膜11
0 上にも第２非晶質シリコン膜113 が形成される。

【０００８】そして、ＣＭＰにより第２非晶質シリコン
膜112 をＢＰＳＧ膜111 の上面から除去する。これによ
り、開口部111a内には筒状の第２非晶質シリコン膜112
が残り、これをキャパシタの蓄積電極として使用する。
次に、図２(a) に示すように、エッチングストップ層10
8 上のＢＰＳＧ膜111をフッ酸溶液により選択的に除去
する。

【０００９】さらに、エッチングストップ層108 上に露
出した筒状の非晶質シリコン膜112をアニールして筒状
の非晶質シリコン膜112 の内面と外面にそれぞれ半球状
のＨＳＧ112aが形成されて凹凸が発生する。筒状の非晶
質シリコン膜112 の表面にＨＳＧ112aを形成する場合に
は半導体基板101 下面の非晶質シリコン膜113 の表面に
も同時にＨＳＧ113aが形成される。

【００１０】この後、特に図示しないが、蓄積電極であ
る筒状の非晶質シリコン膜112 の表面にキャパシタの誘
電体膜し、さらに誘電体膜上に対向電極を形成すること
になる。

【００１１】

【発明が解決しようとする課題】ところで、半導体基板
上に非晶質シリコン膜を形成する工程や、非晶質シリコ
ン膜表面にＨＳＧを形成する工程や、非晶質シリコン膜
の洗浄工程などにおいては、半導体基板は間隔をおいて
マガジン内に複数枚配置される。従って、半導体基板の
移動や洗浄の際に、半導体基板下面の半球状のＨＳＧが
非晶質シリコン膜表面から剥がれ落ちて他の半導体基板
の上面に移動することがある。

【００１２】そのような半球状のＨＳＧが他の半導体基
板上に形成された複数の蓄積電極の間に置かれると、蓄
積電極相互間を短絡するといった問題が生じてＤＲＡＭ
の歩留まりを低下させる原因となる。特に、半導体基板
を薬液で洗浄する工程では、半導体基板の下面のＨＳＧ
が薬液の流動とともに半導体基板の上面側に回り込んで
しまうので、枚葉処理、バッチ処理のいかんに関わらず
半球状のＨＳＧにより蓄積電極が短絡されるといった問
題が生じ易い。

【００１３】本発明の目的は、ＨＳＧを有する電極相互
間の短絡を防止する半導体装置及びその製造方法を提供
することにある。

【００１４】

【課題を解決するための手段】上記した課題は、半導体
基板の上方に絶縁膜を形成する工程と、第１の非晶質シ
リコン膜を前記絶縁膜上に形成するとともに、第２の非
晶質シリコン膜を前記半導体基板の下面側に形成する工
程と、前記第２の非晶質シリコン膜を除去するか、前記
第２の非晶質シリコン膜に不純物を導入して前記第１の
非晶質シリコン膜よりも該不純物の濃度を高くするか又
は前記第２の非晶質シリコン膜を多結晶シリコン膜に変
換するかのいずれかの工程と、前記第１の非晶質シリコ
ン膜をパターニングする工程と、前記第１の非晶質シリ
コン膜の表面にＨＳＧ（半球状グレインシリコン）を形
成することにより、前記第１の非晶質シリコン膜と前記
半球状グレインシリコンからなる電極を形成する工程
と、前記電極に不純物を導入して低抵抗化する工程とを
有することを特徴とする半導体装置の製造方法によって
解決する。

【００１５】または、半導体基板の上方に形成された絶
縁膜と、前記絶縁膜の上に形成され且つ半球状グレイン
シリコン膜を表面に有するキャパシタの蓄積電極と、前
記蓄積電極表面に形成された前記キャパシタの誘電体膜
と、前記誘電体膜上に形成された導電膜と、前記半導体
基板の下面側に形成されて露出面が前記蓄積電極の表面
よりも平坦であるシリコン膜とを有することを特徴とす
る半導体装置によって解決する。

【００１６】本発明によれば、ＨＳＧが形成される第１
の非晶質シリコン膜を形成すると同時に半導体基板の下
面側に形成される第２の非晶質シリコン膜を、除去する
か不純物導入により第１の非晶質シリコン膜よりもその
不純物の濃度を高くするか、又は第２の非晶質シリコン
膜を多結晶シリコン膜に変換するようにしている。ＨＳ
Ｇは、第１の非晶質シリコン膜にシランを照射した後に
超高真空中でアニールすることにより第１の表室シリコ
ン膜の表面に形成される。このようなＨＳＧは、低不純
物濃度の非晶質シリコン膜が存在しない半導体基板の下
面側には成長せず、また、高不純物濃度化された非晶質
シリコン膜や多結晶シリコン膜の表面には成長しない。

【００１７】従って、半導体基板の下面側からＨＳＧが
剥がれ落ちて上面側に移動し、これにより電極相互間を
短絡することがなくなり、半導体基板の上面側にＨＳＧ
を有する電極が歩留まりよく形成されることになる。

【００１８】

【発明の実施の形態】そこで、以下に本発明の実施形態
を図面に基づいて説明する。 （第１の実施の形態）図３〜図６は、本発明の第１実施
形態を示す半導体装置の製造工程を示す断面図である。

【００１９】次に、図３(a) に示す構造を形成するまで
の工程を説明する。まず、ｐ型のシリコン（半導体）基
板１のうち素子分離領域にＬＯＣＯＳ法等により素子分
離絶縁膜２を形成し、その素子分離絶縁膜２により囲ま
れた領域を素子形成領域とする。素子形成領域ではシリ
コン基板１の上にゲート絶縁膜３ａを介してゲート電極
３ｂを形成し、そのゲート電極３ｂの両側方のシリコン
基板１にはｎ型不純物を導入して第１及び第２のｎ型不
純物拡散層３ｃ，３ｄを形成する。ゲート電極３ｂ、第
１及び第２のｎ型不純物拡散層３ｃ、３ｄ等によってＭ
ＯＳトランジスタ３が構成される。なお、ゲート電極３
ｂはワード線を兼ねている。

【００２０】続いて、ＭＯＳトランジスタ３、素子分離
絶縁膜２等を覆うSiO₂よりなる第１層間絶縁膜４をシリ
コン基板１上に形成する。さらに、第１層間絶縁膜４を
フォトリソグラフィー法によりパターニングして第１の
ｎ型不純物拡散層３ｃの上に第１コンタクトホール４ａ
を形成する。さらに、第１コンタクトホール４ａ内に導
電性のビット線コンタクトプラグ５を形成した後にビッ
ト線コンタクトプラグ５に接続するビット線ＢＬを第１
層間絶縁膜４の上にする。ビット線ＢＬは、ビット線コ
ンタクトプラグ５を介して第１のｎ型不純物拡散層３ｃ
に電気的に接続される。

【００２１】次に、ビット線ＢＬと第１層間絶縁膜４の
上にSiO₂よりなる第２層間絶縁膜６をＣＶＤ法により形
成する。さらに、窒化シリコン膜（エッチングストップ
膜）７をＣＶＤ法により５０ｎｍの厚さに第２層間絶縁
膜６上に形成する。その後に、窒化シリコン膜７、第１
及び第２層間絶縁膜４，６をフォトリソグラフィー法に
よりパターニングして第２の不純物拡散層３ｄの上に第
２コンタクトホール６ａを形成する。

【００２２】次に、図３(b) に示すように、第２コンタ
クトホール６ａ内と窒化シリコン膜７上に、リンを濃度
１．４×１０²¹／cm³ で含む第１非晶質シリコン層８を
縦型ＣＶＤ炉を用いて２００ｎｍ〜３００ｎｍの厚さに
成長する。このとき、シリコン基板１の下面（裏面）に
も同じ不純物濃度の第２非晶質シリコン層９が成長す
る。

【００２３】続いて、化学機械研磨（ＣＭＰ）法により
窒化シリコン膜７の上面から非晶質シリコン層８を除去
する。これにより、第２コンタクトホール６ａ内に残っ
た非晶質シリコン層８をストレージコンタクトプラグ８
ａとして使用する。続いて、図４(a) に示すように、Ｂ
ＰＳＧよりなるパターニング用膜１０をＣＶＤ法により
窒化シリコン膜７上に例えば１．２μｍの厚さに形成し
た後に、パターニング用膜１０を加熱してリフローする
ことによりその表面を平坦化する。

【００２４】次に、図４(b) に示すように、パターニン
グ膜１０をフォトリソグラフィー法によりパターニング
して、ストレージコンタクトプラグ８ａ上とその周辺領
域に蓄積電極形状の開口部１０ａを形成する。さらに、
開口部１０ａの内面とパターニング用膜１０の上面に厚
さ７５ｎｍの第３の非晶質シリコン膜１１をＣＶＤ法に
より形成する。第３の非晶質シリコン膜１１は、２×１
０²⁰cm^-3よりも低い不純物濃度又はアンドープで成長す
ることが好ましい。低不純物濃度として例えば１×１０
²⁰cm^-3でリンがドープされている。このとき、シリコン
基板１の下面にも第４の非晶質シリコン膜１２が形成さ
れる。なお、開口部１０ａ内では第３の非晶質シリコン
膜１１は筒状になっている。

【００２５】次に、スピンエッチャーを用いて、シリコ
ン基板１の下面に形成された第４の非晶質シリコン膜１
２をフッ酸と硝酸の混合薬液で除去し、第２の非晶質シ
リコン膜９を露出させる。この場合の混合薬液は、４９
％フッ酸と６１％硝酸の混合比は１対２５０とした。第
４の非晶質シリコン膜１２の除去は、異方性ドライエッ
チング法によって行ってもよく、シリコンエッチングガ
スとしてCF₄ 、SF₆ 、NF₃ のようなフッ素系ガス、C
l₂ 、HCl のような塩素系ガス、及びHBr のような臭素
系ガス、又はいずれかの混合ガスを用いることができる
が、これに限定されるものではない。

【００２６】なお、第４の非晶質シリコン膜１２を除去
する際に、第２の非晶質シリコン膜９もエッチングされ
て薄くなることもある。その後に、第３の非晶質シリコ
ン膜１１の上にフォトレジスト１３を塗布し、ついでフ
ォトレジスト１３をベークする。さらに、図５(a) に示
すように、フォトレジスト１３と第３の非晶質シリコン
膜１１をＣＭＰ法により研磨して、これらをパターニン
グ用膜１０の上面上から除去する。研磨後には、開口部
９内で第３の非晶質シリコン膜１１が有底の円筒（シリ
ンダ）形状に残り、その円筒内はフォトレジスト１３で
満たされた状態になっている。

【００２７】なお、フォトレジスト１３の形成は、シリ
コン基板１下面の第４の非晶質シリコン膜１２を除去す
る前に形成しておいてもよく、これにより第３の非晶質
シリコン膜１１を保護することができる。この後に、図
５(b) に示すように、フォトレジスト１３を溶剤又は酸
素プラズマによって除去する。続いて、フッ酸によりパ
ターニング用膜１０を除去するとシリコン窒化膜７上に
は円筒状の第３の非晶質シリコン膜１１が表出する。そ
してＳＣ−１及びＤＨＦの溶液を用いて第３の非晶質シ
リコン膜１１を洗浄する。なお、ＳＣ−１は、アンモニ
ア水と過酸化水素水の混合液である。ＤＨＦは、フッ酸
を純水で希釈した溶液である。

【００２８】次に、縦型炉においてシリコン基板１を５
６０℃に加熱した状態でシラン（SiH₄）ガスを第４の非
晶質シリコン膜１１に約２０分間で照射する。この場合
の縦型炉内の圧力を５×１０^-4Torrとする。続いて、縦
型炉内の圧力を真空に引ききり、およそ５×１０^-8Torr
に低下させて例えば５６０℃で第３の非晶質シリコン膜
１１を２０分間アニールすると、図６(a) に示すよう
に、第３の非晶質シリコン膜１１の筒の内面と外面には
ＨＳＧ１４、即ち半球状グレインシリコンが形成されて
第３の非晶質シリコン膜１１の表面を凹凸にする。この
場合、シリコン基板１の下面側にはＨＳＧが形成されな
い。これは、シリコン基板１の下面に露出した第２の非
晶質シリコン膜９の不純物濃度が１×１０²¹／ｃｍ³ 又
はそれ以上であるので、そのような不純物濃度にはＨＳ
Ｇが形成され難いからである。

【００２９】以上により、第３の非晶質シリコン膜１１
とＨＳＧ膜１４によってキャパシタＱの蓄積電極１５が
構成される。次に、クラスタで接続された別の縦型炉に
シリコン基板１を窒素雰囲気で搬送し、その別の縦型炉
内でシリコン基板１を６５０℃で１２０分間加熱しなが
ら蓄積電極１３をホスフィン（PH₃ ）雰囲気に曝すこと
によりその中にリンを導入する。これにより、ＨＳＧ１
４と第３の非晶質シリコン膜１１のリン濃度が高くな
り、蓄積電極１５の導電率が上がって電極としての機能
が付与される。

【００３０】そのようなシリコン基板１の下面側を電子
顕微鏡（ＳＥＭ）で観察したところその下面側にはＨＳ
Ｇのシリコンが殆ど形成されずに、従来よりも平坦性が
良くなっていることが確認された。従って、シリコン基
板１を炉外に取り出してＳＣ−１とＤＨＦの溶液で蓄積
電極１５を洗浄する際に、シリコン基板１の下面から上
面にＨＳＧが移動することがなくなった。

【００３１】次に、図６(b) に示すように、蓄積電極１
５の表面にシリコン窒化膜（誘電体膜）１６を５ｎｍの
厚さに形成し、さらにそのシリコン窒化膜１６の表面を
７００℃でパイロジェニック酸化を行う。引き続き、対
向電極１７としてリン濃度５ײ⁰cm^-3のドープト非晶質
シリコン膜を形成する。なお、蓄積電極１５を構成する
非晶質シリコン膜１１とシリコン基板１下面側の第２の
非晶質シリコン膜９はＨＳＧ１４を形成した後の熱処理
によって多結晶化される。

【００３２】以上によりＤＲＡＭセルのキャパシタＱが
完成する。完成したキャパシタでは蓄積電極相互間の短
絡が従来に比べて極めて少ないことが確認された。 （第２の実施の形態）図７〜図９は、本発明の第２実施
形態を示す半導体装置の製造工程を示す断面図であり、
図３〜図６と同じ符号は同じ要素を示している。

【００３３】図７(a) は、パターニング用膜１０の上面
とその開口部１０ａの内面に第３の非晶質シリコン膜１
１を形成するとともに、シリコン基板１の下面に第２の
非晶質シリコン膜９を介して第４の非晶質シリコン膜１
２を形成した状態を示している。第３及び第４の非晶質
シリコン膜１１，１２の形成条件は、第１実施形態と同
様にして、それらの膜１１，１２は不純物濃度２×１０
²⁰／cm³ 又はそれ以下で形成するかアンドープで形成さ
れる。

【００３４】なお、ＭＯＳトランジスタ３、第１及び第
２の層間絶縁膜４，６、ビット線コンタクトプラグ５、
ビット線ＢＬ、窒化シリコン膜７、ストレージコンタク
トプラグ８ａ、第２の非晶質シリコン膜９、パターニン
グ用膜１０、開口１０ａ等の形成は第１実施形態と同様
にする。次に、図７(b) に示すように、シリコン基板１
の下面側の第４の非晶質シリコン膜１２にリン原子をイ
オン注入し、その不純物濃度を例えば１．４×１０²¹／
cm³ まで増加させる。その不純物導入方法は、イオン注
入法に限るものではなくプラズマドープ法であってもよ
い。

【００３５】その後に、第３の非晶質シリコン膜１１の
上にフォトレジスト１３を塗布し、ついでフォトレジス
ト１３をベークする。さらに、図８(a) に示すように、
フォトレジスト１３と第３の非晶質シリコン膜１１をＣ
ＭＰ法により研磨して、これらをパターニング用膜１０
の上面上から除去する。研磨後には、開口部９内で第３
の非晶質シリコン膜１１が有底の円筒形状に残り、その
円筒内はフォトレジスト１３で満たされた状態になって
いる。

【００３６】なお、フォトレジスト１３の形成は、第４
の非晶質シリコン膜１２に不純物を外部から導入する前
に形成しておいてもよく、これにより第３の非晶質シリ
コン膜１１を保護することができる。この後に、フォト
レジスト１３を溶剤又は酸素プラズマによって除去し、
続いて、フッ酸によってパターニング用膜１０を除去す
ると、図８(b) に示すようにシリコン窒化膜７上には円
筒状の第３の非晶質シリコン膜１１が露出する。そして
ＳＣ−１、ＤＨＦの溶液を用いて第３の非晶質シリコン
膜１１を洗浄する。

【００３７】次に、縦型炉においてシリコン基板１を５
６０℃に加熱した状態でシランガスを第４の非晶質シリ
コン膜１１に約２０分間で照射する。この場合の縦型炉
内の圧力を５×１０^-4Torrとする。続いて、縦型炉内の
圧力を真空に引ききり、およそ５×１０^-8Torrに低下さ
せて例えば５６０℃で第３の非晶質シリコン膜１１を２
０分間アニールすると、図９(a) に示すように、第３の
非晶質シリコン膜１１の筒の内面と外面にはＨＳＧ１４
が形成されて第３の非晶質シリコン膜１１の表面を凹凸
にする。この場合、シリコン基板１の下面ではＨＳＧが
形成されない。これは、シリコン基板１の下面に露出し
た第４の非晶質シリコン膜１２の不純物濃度が１×１０
²¹／ｃｍ³ 又はそれ以上であるので、そのような高い不
純物濃度ではＨＳＧが形成され難いからである。

【００３８】第３の非晶質シリコン膜１１とＨＳＧ膜１
４によってキャパシタＱの蓄積電極１５が構成される。
次に、クラスタで接続された別の縦型炉にシリコン基板
１を窒素雰囲気で搬送し、その別の縦型炉内でシリコン
基板１を６５０℃で１２０分間加熱しながら蓄積電極１
３をホスフィン（PH₃ ）雰囲気に曝すことによりその中
にリンを導入する。これにより、蓄積電極１５を構成す
るＨＳＧ１４と第３の非晶質シリコン膜１１のリン濃度
を高くする。これにより、蓄積電極１５の導電率が高く
なって電極としての機能が付与される。

【００３９】そのようなシリコン基板１の下面を電子顕
微鏡で観察したところその下面にはＨＳＧのシリコンが
殆ど形成されずに、従来よりも平坦性が良いことが確認
された。従って、シリコン基板１の下面から上面にＨＳ
Ｇが移動することはない。次に、図９(b) に示すよう
に、蓄積電極１５の表面にシリコン窒化膜（誘電体膜）
１６を５ｎｍの厚さに形成し、さらにそのシリコン窒化
膜１６の表面を７００℃でパイロジェニック酸化を行
う。引き続き、対向電極１７としてリン濃度５ײ⁰cm^-3
のドープト非晶質シリコン膜を形成する。なお、蓄積電
極１５を構成する非晶質シリコン膜１１とシリコン基板
１下面側の第２及び第４の非晶質シリコン膜９，１２
は、ＨＳＧ１４を形成した後の熱処理によって多結晶化
される。

【００４０】以上によりＤＲＡＭセルのキャパシタＱが
完成する。完成したキャパシタでは蓄積電極相互間の短
絡が従来に比べて極めて少ないことが確認された。（第
３の実施の形態）図１０、図１１は、本発明の第３実施
形態を示す半導体装置の製造工程を示す断面図であり、
図３〜図６と同じ符号は同じ要素を示している。

【００４１】まず、第１実施形態に示した工程に沿っ
て、シリコン基板１にＭＯＳトランジスタ３を形成した
後に、シリコン基板１の上に、第１の層間絶縁膜４、ビ
ット線コンタクトプラグ５、ビット線ＢＬ、第２の層間
絶縁膜６、窒化シリコン膜７、ストレージコンタクトプ
ラグ８ａを形成する。さらに、図４(b) に示すように、
窒化シリコン膜７上にパターニング用膜１０を形成し、
パターニング用膜１０に開口部１０ａを形成してストレ
ージコンタクトプラグ８ａを露出させる。

【００４２】その後に、パターニング用膜１０の上面と
その開口部１０ａの内面に第３の非晶質シリコン膜１１
を形成するとともに、シリコン基板１の下面に第２の非
晶質シリコン膜９を介して第４の非晶質シリコン膜１２
を形成する。第３及び第４の非晶質シリコン膜１１，１
２の形成条件は、第１実施形態と同様であり、それらの
膜１１，１２は不純物濃度２×１０²⁰／cm³ 又はそれ以
下で形成するかアンドープで形成される。

【００４３】続いて、図１０(a) に示すように、第４の
非晶質シリコン膜１２をレーザアニールして少なくとも
その表面を多結晶シリコン層１２ａに変換する。その多
結晶化は第２の非晶質シリコン膜９の途中又は全てを含
む深さで行ってもよい。次に、第３の非晶質シリコン膜
１１の上にフォトレジスト（不図示）を塗布し、ついで
フォトレジストをベークする。さらに、フォトレジスト
と第３の非晶質シリコン膜１１をＣＭＰ法により研磨し
て、これらをパターニング用膜１０の上面上から除去す
る。研磨後には、開口部９内で第３の非晶質シリコン膜
１１が有底の円筒形状に残り、その円筒内はフォトレジ
スト１３で満たされた状態になっている。

【００４４】この後に、フォトレジストを除去し、さら
にフッ酸によってパターニング用膜１０を除去すると、
図１０(b) に示すようにシリコン窒化膜７の上には円筒
状の第３の非晶質シリコン膜１１が露出する。そしてＳ
Ｃ−１及びＤＨＦの溶液を用いて第３の非晶質シリコン
膜１１を洗浄する。なお、パターニング用膜１０上への
フォトレジストの形成は、シリコン基板１下面の第４の
非晶質シリコン膜１２にレーザアニールを施す前に形成
しておいてもよく、これにより第３の非晶質シリコン膜
１１を保護することができる。

【００４５】次に、縦型炉においてシリコン基板１を５
６０℃に加熱した状態でシランガスを第４の非晶質シリ
コン膜１１に約２０分間で照射する。この場合の縦型炉
内の圧力は５×１０^-4Torrとする。続いて、縦型炉内の
圧力を真空に引ききり、およそ５×１０^-8Torrに低下さ
せて例えば５６０℃で第３の非晶質シリコン膜１１を２
０分間アニールすると、図１１(a) に示すように、第３
の非晶質シリコン膜１１の筒の内面と外面にはＨＳＧ１
４が形成されて第３の非晶質シリコン膜１１の表面を凹
凸にする。ここで、シリコン基板１の下面ではＨＳＧが
形成されない。これは、シリコン基板１の下面側で露出
している多結晶シリコン層１２ａではＨＳＧが形成され
ないからである。

【００４６】これにより、図１１(a) に示すように、第
３の非晶質シリコン膜１１とＨＳＧ膜１４によってキャ
パシタＱの蓄積電極１５が構成される。次に、クラスタ
で接続された別の縦型炉にシリコン基板１を窒素雰囲気
で搬送し、その別の縦型炉内でシリコン基板１を６５０
℃で１２０分間加熱しながら蓄積電極１３をホスフィン
（PH₃ ）雰囲気に曝すことによりその中にリンを導入す
る。これにより、蓄積電極１５を構成するＨＳＧ１４と
第３の非晶質シリコン膜１１のリン濃度を高くする。こ
れにより、蓄積電極１５の導電率が高くなって電極とし
ての機能が付与される。なお、シリコン基板１の下面側
のシリコン膜の不純物濃度も高くなる。

【００４７】そのようなシリコン基板１の下面を電子顕
微鏡で観察したところ、その下面にはＨＳＧのシリコン
が形成されずに平坦性が従来よりも良いことが確認され
た。従って、シリコン基板１の下面から上面にＨＳＧが
移動することはない。次に、図１１(b) に示すように、
蓄積電極１５の表面にシリコン窒化膜（誘電体膜）１６
を５ｎｍの厚さに形成し、さらにそのシリコン窒化膜１
６の表面を７００℃でパイロジェニック酸化を行う。引
き続き、対向電極１７としてリン濃度５ײ⁰cm^-3のドー
プト非晶質シリコン膜を形成する。なお、蓄積電極１５
を構成する非晶質シリコン膜１１は、ＨＳＧ１４を形成
した後の熱処理によって多結晶化される。

【００４８】以上によりＤＲＡＭセルのキャパシタＱが
完成する。完成したキャパシタでは蓄積電極相互間の短
絡が従来に比べて極めて少ないことが確認された。な
お、上記したシリコン膜に導入する不純物としてはリン
に限られるものではなく、砒素等の他のｎ型不純物、或
いはｐ型不純物を用いてもよい。 （付記１）半導体基板の上方に絶縁膜を形成する工程
と、第１の非晶質シリコン膜を前記絶縁膜上に形成する
とともに、第２の非晶質シリコン膜を前記半導体基板の
下面側に形成する工程と、前記第２の非晶質シリコン膜
を除去する工程と、前記第１の非晶質シリコン膜をパタ
ーニングする工程と、前記第１の非晶質シリコン膜の表
面に半球状グレインシリコンを形成することにより、前
記第１の非晶質シリコン膜と前記半球状グレインシリコ
ンからなる電極を形成する工程と、前記電極に不純物を
導入して低抵抗化する工程とを有することを特徴とする
半導体装置の製造方法。 （付記２）前記第２の非晶質シリコン膜の除去は、フッ
酸と硝酸を有する混合液を用いてなされるか、ドライエ
ッチングによりなされることを特徴とする付記１に記載
の半導体装置の製造方法。 （付記３）半導体基板の上方に絶縁膜を形成する工程
と、第１の非晶質シリコン膜を前記絶縁膜上に形成する
とともに、第２の非晶質シリコン膜を前記半導体基板の
下面側に形成する工程と、前記第２の非晶質シリコン膜
に不純物を導入して前記第１の非晶質シリコン膜よりも
該不純物の濃度を高くする工程と、前記第１の非晶質シ
リコン膜をパターニングする工程と、前記第１の非晶質
シリコン膜の表面に半球状グレインシリコンを形成する
ことにより、前記第１の非晶質シリコン膜と前記半球状
グレインシリコンからなる電極を形成する工程と、前記
電極に不純物を導入して低抵抗化する工程とを有するこ
とを特徴とする半導体装置の製造方法。 （付記４）前記不純物が導入された前記第２の非晶質シ
リコン膜内の前記不純物の濃度は５×１０／cm³ よりも
高い不純物濃度を有することを特徴とする付記３に記載
の半導体装置の製造方法。 （付記５）前記不純物の導入は、イオン注入法又はプラ
ズマドープ法によることを特徴とする付記３又は付記４
に記載の半導体装置の製造方法。 （付記６）半導体基板の上方に絶縁膜を形成する工程
と、第１の非晶質シリコン膜を絶縁膜上に形成するとと
もに、第２の非晶質シリコン膜を前記半導体基板の下面
側に形成する工程と、前記第２の非晶質シリコン膜を多
結晶シリコン膜に変換する工程と、前記第１の非晶質シ
リコン膜をパターニングする工程と、前記第１の非晶質
シリコン膜の表面に半球状グレインシリコンを形成する
ことにより、前記第１の非晶質シリコン膜と前記半球状
グレインシリコンからなる電極を形成する工程と、前記
電極に不純物を導入して低抵抗化する工程とを有するこ
とを特徴とする半導体装置の製造方法。 (付記７）前記第１及び前記第２の非晶質シリコン膜
は、不純物を２×１０²⁰／cm³ 以下の濃度で含んで成長
されるか、アンドープで成長されることを特徴とする付
記１乃至付記６のいずれかに記載の半導体装置の製造方
法。 （付記８）低抵抗化された前記半球状グレインシリコン
には前記不純物が５×１０／cm³ よりも高い濃度で含ま
れていることを特徴とする付記１乃至付記７のいずれか
に記載の半導体装置の製造方法。 （付記９）前記第１の非晶質シリコン膜はパターニング
によって円筒状に形成されることを特徴とする付記１乃
至付記８のいずれかに記載の半導体装置の製造方法。 （付記１０）前記第１の非晶質シリコン膜と第２の非晶
質シリコン膜を形成する前において、前記絶縁膜にホー
ルを形成する工程と、前記ホール内と前記絶縁膜上に第
１のシリコン膜を形成するとともに前記半導体基板の下
面上に第２のシリコン膜を形成する工程と、前記第１の
シリコン膜を前記絶縁膜上から除去して前記ホール内に
残された前記第１のシリコン膜を導電性プラグとする工
程とをさらに有することを特徴とする付記１乃至付記９
のいずれかに記載の半導体装置の製造方法。 （付記１１）前記電極の表面に誘電体膜と導電膜を順に
形成する工程とをさらに有することを特徴とする付記１
乃至付記９のいずれかに記載の半導体装置の製造方法。 （付記１２）半導体基板の上方に形成された絶縁膜と、
前記絶縁膜の上に形成され且つ半球状グレインシリコン
膜を表面に有するキャパシタの蓄積電極と、前記蓄積電
極表面に形成された前記キャパシタの誘電体膜と、前記
誘電体膜上に形成された導電膜と、前記半導体基板の下
面側に形成されて露出面が前記蓄積電極の表面よりも平
坦であるシリコン膜とを有することを特徴とする半導体
装置。 （付記１３）前記蓄積電極は筒状であることを特徴とす
る付記１２に記載の半導体装置。

【００４９】

【発明の効果】以上述べたように本発明によれば、ＨＳ
Ｇが形成される第１の非晶質シリコン膜を形成すると同
時に半導体基板の下面側に形成される第２の非晶質シリ
コン膜を、除去するか不純物導入により第１の非晶質シ
リコン膜よりもその不純物の濃度を高くするか、又は第
２の非晶質シリコン膜を多結晶シリコン膜に変換するよ
うにしたので、半導体基板の下面側でのＨＳＧの成長が
防止され、ＨＳＧが半導体基板の下面側から上面側に移
動して電極相互間を短絡する事態が回避され、半導体基
板の上面側にＨＳＧを有する電極を歩留まりよく形成す
ることができる。

【図面の簡単な説明】

【図１】図１(a),(b) は、従来のＤＲＡＭメモリセルを
形成する工程を示す断面図（その１）である。

【図２】図２(a),(b) は、従来のＤＲＡＭメモリセルを
形成する工程を示す断面図（その２）である。

【図３】図３(a),(b) は、本発明の第１実施形態に係る
ＤＲＡＭメモリセルを形成する工程を示す断面図（その
１）である。

【図４】図４(a),(b) は、本発明の第１実施形態に係る
ＤＲＡＭメモリセルを形成する工程を示す断面図（その
２）である。

【図５】図５(a),(b) は、本発明の第１実施形態に係る
ＤＲＡＭメモリセルを形成する工程を示す断面図（その
３）である。

【図６】図６(a),(b) は、本発明の第１実施形態に係る
ＤＲＡＭメモリセルを形成する工程を示す断面図（その
４）である。

【図７】図７(a),(b) は、本発明の第２実施形態に係る
ＤＲＡＭメモリセルを形成する工程を示す断面図（その
１）である。

【図８】図８(a),(b) は、本発明の第２実施形態に係る
ＤＲＡＭメモリセルを形成する工程を示す断面図（その
２）である。

【図９】図９(a),(b) は、本発明の第２実施形態に係る
ＤＲＡＭメモリセルを形成する工程を示す断面図（その
３）である。

【図１０】図１０(a),(b) は、本発明の第３実施形態に
係るＤＲＡＭメモリセルを形成する工程を示す断面図
（その１）である。

【図１１】図１１(a),(b) は、本発明の第３実施形態に
係るＤＲＡＭメモリセルを形成する工程を示す断面図
（その２）である。

【符号の説明】

１…シリコン基板、２…素子分離絶縁膜、３…ＭＯＳト
ランジスタ、４…第１層間絶縁膜、５…ビット線コンタ
クトプラグ、６…第２層間絶縁膜、７…窒化シリコン
膜、８ａ…ストレージコンタクトプラグ、９…非晶質シ
リコン膜、１０…パタニング用膜、１１…非晶質シリコ
ン膜、１２…非晶質シリコン膜、１３…レジスト、１４
…ＨＳＧ、１５…蓄積で、１６…誘電体膜、１７…対向
電極、Ｑ…キャパシタ。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 AD24 AD48 AD62 JA33 MA06 MA17 PR33 PR40

Claims (4)

【特許請求の範囲】
1. 【請求項１】半導体基板の上方に絶縁膜を形成する工程
   と、 第１の非晶質シリコン膜を前記絶縁膜上に形成するとと
   もに、第２の非晶質シリコン膜を前記半導体基板の下面
   側に形成する工程と、 前記第２の非晶質シリコン膜を除去する工程と、 前記第１の非晶質シリコン膜をパターニングする工程
   と、 前記第１の非晶質シリコン膜の表面に半球状グレインシ
   リコンを形成することにより、前記第１の非晶質シリコ
   ン膜と前記半球状グレインシリコンからなる電極を形成
   する工程と、 前記電極に不純物を導入して低抵抗化する工程とを有す
   ることを特徴とする半導体装置の製造方法。
2. 【請求項２】半導体基板の上方に絶縁膜を形成する工程
   と、 第１の非晶質シリコン膜を前記絶縁膜上に形成するとと
   もに、第２の非晶質シリコン膜を前記半導体基板の下面
   側に形成する工程と、 前記第２の非晶質シリコン膜に不純物を導入して前記第
   １の非晶質シリコン膜よりも該不純物の濃度を高くする
   工程と、 前記第１の非晶質シリコン膜をパターニングする工程
   と、 前記第１の非晶質シリコン膜の表面に半球状グレインシ
   リコンを形成することにより、前記第１の非晶質シリコ
   ン膜と前記半球状グレインシリコンからなる電極を形成
   する工程と、 前記電極に不純物を導入して低抵抗化する工程とを有す
   ることを特徴とする半導体装置の製造方法。
3. 【請求項３】半導体基板の上方に絶縁膜を形成する工程
   と、 第１の非晶質シリコン膜を絶縁膜上に形成するととも
   に、第２の非晶質シリコン膜を前記半導体基板の下面側
   に形成する工程と、 前記第２の非晶質シリコン膜を多結晶シリコン膜に変換
   する工程と、 前記第１の非晶質シリコン膜をパターニングする工程
   と、 前記第１の非晶質シリコン膜の表面に半球状グレインシ
   リコンを形成することにより、前記第１の非晶質シリコ
   ン膜と前記半球状グレインシリコンからなる電極を形成
   する工程と、 前記電極に不純物を導入して低抵抗化する工程とを有す
   ることを特徴とする半導体装置の製造方法。
4. 【請求項４】半導体基板の上方に形成された絶縁膜と、 前記絶縁膜の上に形成され且つ半球状グレインシリコン
   膜を表面に有するキャパシタの蓄積電極と、 前記蓄積電極表面に形成された前記キャパシタの誘電体
   膜と、 前記誘電体膜上に形成された導電膜と、 前記半導体基板の下面側に形成されて露出面が前記蓄積
   電極の表面よりも平坦であるシリコン膜とを有すること
   を特徴とする半導体装置。