JP2003007093A - 半導体記憶装置の検査方法 - Google Patents
半導体記憶装置の検査方法Info
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- JP2003007093A JP2003007093A JP2001186152A JP2001186152A JP2003007093A JP 2003007093 A JP2003007093 A JP 2003007093A JP 2001186152 A JP2001186152 A JP 2001186152A JP 2001186152 A JP2001186152 A JP 2001186152A JP 2003007093 A JP2003007093 A JP 2003007093A
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Abstract
(57)【要約】
【課題】 非破壊読み出し強誘電体メモリにおける読み
出しエラーを検出する。 【解決手段】 強誘電体キャパシタＣＲ，ＣＬへの負の
分極書き込み電圧を実動作電圧２．５Ｖより低い電圧
１．４Ｖを書き込んだ後、実動作と同様の読み出し動作
を３乗回行うことにより、エラービットを検出する。
出しエラーを検出する。 【解決手段】 強誘電体キャパシタＣＲ，ＣＬへの負の
分極書き込み電圧を実動作電圧２．５Ｖより低い電圧
１．４Ｖを書き込んだ後、実動作と同様の読み出し動作
を３乗回行うことにより、エラービットを検出する。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体キャパシ
タの分極値としてデータを記録する半導体記憶装置の検
査方法に関するものである。
タの分極値としてデータを記録する半導体記憶装置の検
査方法に関するものである。
【０００２】
【従来の技術】強誘電体キャパシタとトランジスタとに
よってメモリセルを構成する従来の半導体記憶装置は、
たとえば図５に示すような構成からなる。ここで、強誘
電体キャパシタＣＦの第１の電極５１はトランジスタＰ
Ｔのソースに接続され、第２の電極５２はセルプレート
線ＣＰに接続されている。トランジスタＰＴのドレイン
はビット線ＢＬに、ゲート電極はワード線ＷＬにそれぞ
れ接続されている。ＣＢは、ビット線容量を回路記号で
示したものである。
よってメモリセルを構成する従来の半導体記憶装置は、
たとえば図５に示すような構成からなる。ここで、強誘
電体キャパシタＣＦの第１の電極５１はトランジスタＰ
Ｔのソースに接続され、第２の電極５２はセルプレート
線ＣＰに接続されている。トランジスタＰＴのドレイン
はビット線ＢＬに、ゲート電極はワード線ＷＬにそれぞ
れ接続されている。ＣＢは、ビット線容量を回路記号で
示したものである。
【０００３】このようなメモリセルへのデータ書き込み
は、誘電体キャパシタＣＦの電極５１，５２間に±５Ｖ
の電圧を印加して行われる。このとき、強誘電体膜の分
極は、図６に示すような強誘電体に−５Ｖ〜＋５Ｖの電
圧を印加して得られる分極ヒステリシス６１上の６２，
６３で表わされる状態にある。
は、誘電体キャパシタＣＦの電極５１，５２間に±５Ｖ
の電圧を印加して行われる。このとき、強誘電体膜の分
極は、図６に示すような強誘電体に−５Ｖ〜＋５Ｖの電
圧を印加して得られる分極ヒステリシス６１上の６２，
６３で表わされる状態にある。
【０００４】このように予め書き込まれた分極情報の読
み出しは、トランジスタＰＴをオンにした上でセルプレ
ート線に＋５Ｖの電圧を印加し、強誘電体キャパシタＣ
Ｆとビット線容量ＣＢとで容量分割されたビット線電位
を検出して行われる。
み出しは、トランジスタＰＴをオンにした上でセルプレ
ート線に＋５Ｖの電圧を印加し、強誘電体キャパシタＣ
Ｆとビット線容量ＣＢとで容量分割されたビット線電位
を検出して行われる。
【０００５】このように、書き込み動作、読み出し動作
ともに±５Ｖの電圧で駆動されるメモリセルの検査は、
動作電圧を低下して行われる。
ともに±５Ｖの電圧で駆動されるメモリセルの検査は、
動作電圧を低下して行われる。
【０００６】書き込み動作は、誘電体キャパシタＣＦの
電極５１，５２間に±３Ｖの電圧を印加する。このと
き、強誘電体膜の分極は、図６に示すような強誘電体に
−３Ｖ〜＋３Ｖの電圧を印加して得られる分極ヒステリ
シス６４上の６５，６６で表わされる状態にある。
電極５１，５２間に±３Ｖの電圧を印加する。このと
き、強誘電体膜の分極は、図６に示すような強誘電体に
−３Ｖ〜＋３Ｖの電圧を印加して得られる分極ヒステリ
シス６４上の６５，６６で表わされる状態にある。
【０００７】読み出し動作は、トランジスタＰＴをオン
にした上でセルプレート線に＋３Ｖの電圧を印加し、強
誘電体キャパシタＣＦとビット線容量ＣＢとで容量分割
されたビット線電位を検出して行われる。
にした上でセルプレート線に＋３Ｖの電圧を印加し、強
誘電体キャパシタＣＦとビット線容量ＣＢとで容量分割
されたビット線電位を検出して行われる。
【０００８】このように、標準動作条件よりも低い電圧
で動作を行うことにより、書き込む分極値および読み出
し時に発生する分極電荷量を小さくして、不良ビットの
検出を行っている。
で動作を行うことにより、書き込む分極値および読み出
し時に発生する分極電荷量を小さくして、不良ビットの
検出を行っている。
【０００９】
【発明が解決しようとする課題】上述のように、従来の
メモリセルでは、標準動作条件よりも低い電圧で動作さ
せて検査を行っていた。
メモリセルでは、標準動作条件よりも低い電圧で動作さ
せて検査を行っていた。
【００１０】ところで、この従来例に示したメモリセル
は、読み出し動作後に記録していたデータが消失する破
壊読み出し駆動のため、読み出し動作後に再書き込みを
行っている。このような破壊読み出し駆動では、読み出
す毎に分極反転が起こるために、強誘電体膜が劣化して
しまい、１０乗回の読み出し回数が限界であった。
は、読み出し動作後に記録していたデータが消失する破
壊読み出し駆動のため、読み出し動作後に再書き込みを
行っている。このような破壊読み出し駆動では、読み出
す毎に分極反転が起こるために、強誘電体膜が劣化して
しまい、１０乗回の読み出し回数が限界であった。
【００１１】我々は、後述のとおり、データを読み出し
ても記録情報が消失しない非破壊読み出し駆動を提案し
ている。この方法では、再書き込み動作が不要のため
に、読み出し動作を行っても分極反転が起こらない。従
って、強誘電体膜の劣化を抑制でき、無限回の読み出し
が可能となる。
ても記録情報が消失しない非破壊読み出し駆動を提案し
ている。この方法では、再書き込み動作が不要のため
に、読み出し動作を行っても分極反転が起こらない。従
って、強誘電体膜の劣化を抑制でき、無限回の読み出し
が可能となる。
【００１２】しかしながら、この新しい非破壊読み出し
方法では、強誘電体特性が標準的なビットとわずかに異
なるようなビットをどのようにスクリーニングするかが
課題であった。すなわち、７乗回の読み出し動作後にエ
ラーとなるようなビットを検出するためには、７乗回の
読み出しによる検査が必要となるが、検査時間が膨大と
なり現実的ではない。また、読み出し回数を何回行え
ば、市場における不良発生を防ぐことができるか明確で
はない。
方法では、強誘電体特性が標準的なビットとわずかに異
なるようなビットをどのようにスクリーニングするかが
課題であった。すなわち、７乗回の読み出し動作後にエ
ラーとなるようなビットを検出するためには、７乗回の
読み出しによる検査が必要となるが、検査時間が膨大と
なり現実的ではない。また、読み出し回数を何回行え
ば、市場における不良発生を防ぐことができるか明確で
はない。
【００１３】
【課題を解決するための手段】上記課題を解決するため
に、請求項１に記載の発明は、強誘電体膜の分極の偏位
によって多値データを記憶する強誘電体キャパシタと、
前記強誘電体キャパシタの上電極及び下電極のうちの一
方の電極に接続され前記強誘電体膜の分極の偏位を検出
する検出手段とを有する半導体記憶装置であって、前記
強誘電体キャパシタの上下電極間に書き込み電圧を印加
して分極を偏位させる第１の工程を備え、前記強誘電体
キャパシタの上電極及び下電極のうちの他方の電極に読
み出し電圧を印加し、前記検出手段により前記強誘電体
膜の分極の偏位を検出することによって前記多値データ
を読み出す第２の工程と、前記他方の電極に印加される
前記読み出し電圧を除去する第３の工程と、前記第３の
工程の後に、前記強誘電体キャパシタの前記上電極と前
記下電極との間の電位差を零にする第４の工程を備え、
前記第２の工程において印加される前記読み出し電圧
は、前記第３の工程で前記読み出し電圧が除去されたと
きに、前記強誘電体膜の分極の偏位が前記多値データを
読み出す前の偏位に戻るような大きさであり、前記第１
の工程において書き込まれる分極の偏位が、前記第２，
第３，第４の工程を順に繰り返す読み出し動作を複数回
行った後に達する安定した分極の偏位と一致するように
前記書き込み電圧が調整され、あるいは前記書き込み電
圧の絶対値が前記第２，第３，第４の工程を順に繰り返
す読み出し動作を複数回行った後に達する安定した分極
の偏位と一致する前記書き込み電圧の絶対値よりも小さ
く調整され、前記第２，第３，第４の工程を順に繰り返
す読み出し動作を少なくとも１回行って読み出すことを
特徴とする。
に、請求項１に記載の発明は、強誘電体膜の分極の偏位
によって多値データを記憶する強誘電体キャパシタと、
前記強誘電体キャパシタの上電極及び下電極のうちの一
方の電極に接続され前記強誘電体膜の分極の偏位を検出
する検出手段とを有する半導体記憶装置であって、前記
強誘電体キャパシタの上下電極間に書き込み電圧を印加
して分極を偏位させる第１の工程を備え、前記強誘電体
キャパシタの上電極及び下電極のうちの他方の電極に読
み出し電圧を印加し、前記検出手段により前記強誘電体
膜の分極の偏位を検出することによって前記多値データ
を読み出す第２の工程と、前記他方の電極に印加される
前記読み出し電圧を除去する第３の工程と、前記第３の
工程の後に、前記強誘電体キャパシタの前記上電極と前
記下電極との間の電位差を零にする第４の工程を備え、
前記第２の工程において印加される前記読み出し電圧
は、前記第３の工程で前記読み出し電圧が除去されたと
きに、前記強誘電体膜の分極の偏位が前記多値データを
読み出す前の偏位に戻るような大きさであり、前記第１
の工程において書き込まれる分極の偏位が、前記第２，
第３，第４の工程を順に繰り返す読み出し動作を複数回
行った後に達する安定した分極の偏位と一致するように
前記書き込み電圧が調整され、あるいは前記書き込み電
圧の絶対値が前記第２，第３，第４の工程を順に繰り返
す読み出し動作を複数回行った後に達する安定した分極
の偏位と一致する前記書き込み電圧の絶対値よりも小さ
く調整され、前記第２，第３，第４の工程を順に繰り返
す読み出し動作を少なくとも１回行って読み出すことを
特徴とする。
【００１４】この構成により、読み出し動作による分極
値が変化（ディスターブという）した後、安定した分極
状態に達した状態にデータを書き込むことができ、これ
を読み出して検査することにより、安定状態とならない
不良ビットを検出することができる作用を備える。
値が変化（ディスターブという）した後、安定した分極
状態に達した状態にデータを書き込むことができ、これ
を読み出して検査することにより、安定状態とならない
不良ビットを検出することができる作用を備える。
【００１５】請求項２に記載の発明は、前記第１の工程
において書き込まれる分極の偏位が、前記第２，第３，
第４の工程を順に繰り返す読み出し動作を複数回行った
後に達する安定した分極の偏位と飽和分極の間となるよ
うに前記書き込み電圧が調整され、前記第２，第３，第
４の工程を順に繰り返す読み出し動作を複数回行って読
み出すことを特徴とする。
において書き込まれる分極の偏位が、前記第２，第３，
第４の工程を順に繰り返す読み出し動作を複数回行った
後に達する安定した分極の偏位と飽和分極の間となるよ
うに前記書き込み電圧が調整され、前記第２，第３，第
４の工程を順に繰り返す読み出し動作を複数回行って読
み出すことを特徴とする。
【００１６】この構成により、製造ロットで強誘電体特
性がばらついても、安定した検査結果が得られる作用を
備える。
性がばらついても、安定した検査結果が得られる作用を
備える。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。
て説明する。
【００１８】（実施の形態１）図１は、本発明の一実施
の形態として、１６ビットのデータを格納できる１メモ
リブロックを構成した回路を示す。
の形態として、１６ビットのデータを格納できる１メモ
リブロックを構成した回路を示す。
【００１９】図１において、メモリセルは２つの強誘電
体キャパシタと２つのパストランジスタからなる。例え
ば、第１のワード線ＷＬ０にパストランジスタが制御さ
れたアドレス０のメモリセルは、強誘電体キャパシタＣ
Ｌ０，ＣＲ０およびパストランジスタＰＬ０，ＰＲ０か
らなる。同様に、アドレス１はワード線ＷＬ１に制御さ
れ、ＣＬ１，ＣＲ１，ＰＲ１，ＰＬ１からなる。図１は
アドレス２〜１４を省略しているが、他のアドレスも同
様の構成である。
体キャパシタと２つのパストランジスタからなる。例え
ば、第１のワード線ＷＬ０にパストランジスタが制御さ
れたアドレス０のメモリセルは、強誘電体キャパシタＣ
Ｌ０，ＣＲ０およびパストランジスタＰＬ０，ＰＲ０か
らなる。同様に、アドレス１はワード線ＷＬ１に制御さ
れ、ＣＬ１，ＣＲ１，ＰＲ１，ＰＬ１からなる。図１は
アドレス２〜１４を省略しているが、他のアドレスも同
様の構成である。
【００２０】強誘電体キャパシタとパストランジスタの
ソースが接続され、キャパシタの他方の電極は全アドレ
スで共通であり、選択トランジスタＳＲ０およびＳＬ０
を介してＳＥＴ１，ＳＥＴ２に接続される。パストラン
ジスタのドレインもまた、全アドレスで共通であり、ゲ
イントランジスタＧＲおよびＧＬのゲートに接続され、
かつ選択トランジスタＳＲ１，ＳＬ１およびリセットト
ランジスタＲＬ，ＲＲを介してＲＳＴ１，ＲＳＴ２に接
続される。４つの選択トランジスタはブロック選択線Ｂ
Ｓに制御され、２つのリセットトランジスタはリセット
線ＲＥに制御される。また、ゲイントランジスタのソー
スはＲＳＴ１，２に、ドレインはビット線ＢＬＬ，ＢＬ
Ｒに接続される。
ソースが接続され、キャパシタの他方の電極は全アドレ
スで共通であり、選択トランジスタＳＲ０およびＳＬ０
を介してＳＥＴ１，ＳＥＴ２に接続される。パストラン
ジスタのドレインもまた、全アドレスで共通であり、ゲ
イントランジスタＧＲおよびＧＬのゲートに接続され、
かつ選択トランジスタＳＲ１，ＳＬ１およびリセットト
ランジスタＲＬ，ＲＲを介してＲＳＴ１，ＲＳＴ２に接
続される。４つの選択トランジスタはブロック選択線Ｂ
Ｓに制御され、２つのリセットトランジスタはリセット
線ＲＥに制御される。また、ゲイントランジスタのソー
スはＲＳＴ１，２に、ドレインはビット線ＢＬＬ，ＢＬ
Ｒに接続される。
【００２１】以上のように構成されたメモリブロックの
実動作方法について説明する。説明において、アクセス
するビットはアドレス１である。
実動作方法について説明する。説明において、アクセス
するビットはアドレス１である。
【００２２】まず、データの書き込みでは、ブロック選
択線ＢＳおよび選択アドレスのワード線ＷＬ１、リセッ
ト線ＲＥを５Ｖ、非選択アドレスのワード線ＷＬ０，Ｗ
Ｌ２〜ＷＬ１５を０Ｖとする。
択線ＢＳおよび選択アドレスのワード線ＷＬ１、リセッ
ト線ＲＥを５Ｖ、非選択アドレスのワード線ＷＬ０，Ｗ
Ｌ２〜ＷＬ１５を０Ｖとする。
【００２３】データ“０”の場合には、ＳＥＴ１に５
Ｖ、ＲＳＴ１に０Ｖ、ＳＥＴ２に０Ｖ、ＲＳＴ２に２．
５Ｖを印加する。データ“１”の場合には、ＳＥＴ１に
０Ｖ、ＲＳＴ１に２．５Ｖ、ＳＥＴ２に５Ｖ、ＲＳＴ２
に０Ｖを印加する。この工程により、強誘電体キャパシ
タに正負の電圧が印加される。なお、２つの強誘電体キ
ャパシタには逆極性の電圧が印加される。
Ｖ、ＲＳＴ１に０Ｖ、ＳＥＴ２に０Ｖ、ＲＳＴ２に２．
５Ｖを印加する。データ“１”の場合には、ＳＥＴ１に
０Ｖ、ＲＳＴ１に２．５Ｖ、ＳＥＴ２に５Ｖ、ＲＳＴ２
に０Ｖを印加する。この工程により、強誘電体キャパシ
タに正負の電圧が印加される。なお、２つの強誘電体キ
ャパシタには逆極性の電圧が印加される。
【００２４】強誘電体キャパシタに電圧が印加されて分
極を書き込んだ後、ブロック選択線ＢＳおよびワード線
ＷＬ１は０Ｖとする。
極を書き込んだ後、ブロック選択線ＢＳおよびワード線
ＷＬ１は０Ｖとする。
【００２５】この動作による強誘電体キャパシタＣＬ０
の分極状態を、図２に示す。図２において、２１は強誘
電体の飽和ヒステリシスループであり、ヒステリシス２
２が本書き込み動作による分極の変化である。ヒステリ
シス２２上の点２３がデータ“１”の場合、点２４がデ
ータ“０”の場合の分極状態である。
の分極状態を、図２に示す。図２において、２１は強誘
電体の飽和ヒステリシスループであり、ヒステリシス２
２が本書き込み動作による分極の変化である。ヒステリ
シス２２上の点２３がデータ“１”の場合、点２４がデ
ータ“０”の場合の分極状態である。
【００２６】データの読み出しは、ブロック選択線ＢＳ
および選択アドレスのワード線ＷＬ１を０Ｖ、非選択ア
ドレスのワード線ＷＬ０，ＷＬ２〜ＷＬ１５およびリセ
ット線ＲＥを０Ｖとする。
および選択アドレスのワード線ＷＬ１を０Ｖ、非選択ア
ドレスのワード線ＷＬ０，ＷＬ２〜ＷＬ１５およびリセ
ット線ＲＥを０Ｖとする。
【００２７】次いで、ＳＥＴ１およびＳＥＴ２に２．８
Ｖ、ＲＳＴ１およびＲＳＴ２に０Ｖを印加する。このと
き、ゲイントランジスタＧＲおよびＧＬのゲートには、
強誘電体キャパシタＣＬ０，ＣＲ０とゲイントランジス
タのゲート容量で分割された電位が発生する。強誘電体
キャパシタの容量値は予め書き込まれた分極状態によっ
て変化するので、書き込みデータによってゲート電位が
変わる。すなわち、ゲイントランジスタのチャネルコン
ダクタンスが変化する。
Ｖ、ＲＳＴ１およびＲＳＴ２に０Ｖを印加する。このと
き、ゲイントランジスタＧＲおよびＧＬのゲートには、
強誘電体キャパシタＣＬ０，ＣＲ０とゲイントランジス
タのゲート容量で分割された電位が発生する。強誘電体
キャパシタの容量値は予め書き込まれた分極状態によっ
て変化するので、書き込みデータによってゲート電位が
変わる。すなわち、ゲイントランジスタのチャネルコン
ダクタンスが変化する。
【００２８】詳しく言えば、強誘電体キャパシタＣＬ１
の容量値はデータ“０”の場合が大、データ“１”の場
合が小、強誘電体キャパシタＣＲ１の容量値はデータ
“０”の場合が小、データ“１”の場合が大となる。ゆ
えに、容量分割で発生するゲイントランジスタＧＲのゲ
ート電位はデータ“０”の場合に大、データ“１”の場
合に小、ゲイントランジスタＧＬのゲート電位はデータ
“０”の場合に小、データ“１”の場合に大となる。ゲ
ート電位の大小に対応して、チャネルコンダクタンスは
大小の値をとる。
の容量値はデータ“０”の場合が大、データ“１”の場
合が小、強誘電体キャパシタＣＲ１の容量値はデータ
“０”の場合が小、データ“１”の場合が大となる。ゆ
えに、容量分割で発生するゲイントランジスタＧＲのゲ
ート電位はデータ“０”の場合に大、データ“１”の場
合に小、ゲイントランジスタＧＬのゲート電位はデータ
“０”の場合に小、データ“１”の場合に大となる。ゲ
ート電位の大小に対応して、チャネルコンダクタンスは
大小の値をとる。
【００２９】２つのゲイントランジスタＧＲ，ＧＬのチ
ャネルコンダクタンスの差を、ビット線ＢＬＬ，ＢＬＲ
の一端に接続したセンスアンプにより検出することによ
り、データ“０”と“１”の判別を行う。
ャネルコンダクタンスの差を、ビット線ＢＬＬ，ＢＬＲ
の一端に接続したセンスアンプにより検出することによ
り、データ“０”と“１”の判別を行う。
【００３０】以上の読み出し工程の後、ブロック選択線
ＢＳおよびワード線ＷＬ１を０Ｖとする。次いで、リセ
ット線ＲＥを５ＶとしてリセットトランジスタＲＬ，Ｒ
Ｒをオンにする。
ＢＳおよびワード線ＷＬ１を０Ｖとする。次いで、リセ
ット線ＲＥを５ＶとしてリセットトランジスタＲＬ，Ｒ
Ｒをオンにする。
【００３１】以上の読み出し動作を行った後には、デー
タの再書き込み動作は不要であり、連続して読み出すこ
とが可能である。すなわち、非破壊読み出しを実現して
いる。
タの再書き込み動作は不要であり、連続して読み出すこ
とが可能である。すなわち、非破壊読み出しを実現して
いる。
【００３２】これまで説明したのは本実施の形態のメモ
リブロック実動作方法であるが、検査方法について以下
説明する。
リブロック実動作方法であるが、検査方法について以下
説明する。
【００３３】すなわち、本実施の形態の検査方法は、強
誘電体キャパシタＣＲ，ＣＬへの負の分極書き込み電圧
を実動作電圧２．５Ｖより低い電圧１．４Ｖを書き込ん
だ後、実動作と同様の読み出し動作を３乗回行うことに
より、エラービットを検出するというものである。
誘電体キャパシタＣＲ，ＣＬへの負の分極書き込み電圧
を実動作電圧２．５Ｖより低い電圧１．４Ｖを書き込ん
だ後、実動作と同様の読み出し動作を３乗回行うことに
より、エラービットを検出するというものである。
【００３４】まず、データの書き込みでは、ブロック選
択線ＢＳおよび選択アドレスのワード線ＷＬ１、リセッ
ト線ＲＥを５Ｖ、非選択アドレスのワード線ＷＬ０，Ｗ
Ｌ２〜ＷＬ１５を０Ｖとする。
択線ＢＳおよび選択アドレスのワード線ＷＬ１、リセッ
ト線ＲＥを５Ｖ、非選択アドレスのワード線ＷＬ０，Ｗ
Ｌ２〜ＷＬ１５を０Ｖとする。
【００３５】データ“０”の場合には、ＳＥＴ１に５
Ｖ、ＲＳＴ１に０Ｖ、ＳＥＴ２に０Ｖ、ＲＳＴ２にＶＴ
Ｐを印加する。データ“１”の場合には、ＳＥＴ１に０
Ｖ、ＲＳＴ１にＶＴＰ、ＳＥＴ２に５Ｖ、ＲＳＴ２に０
Ｖを印加する。例えば、ＶＴＰ＝１．４Ｖとし、実動作
よりも低い電圧を選ぶ。
Ｖ、ＲＳＴ１に０Ｖ、ＳＥＴ２に０Ｖ、ＲＳＴ２にＶＴ
Ｐを印加する。データ“１”の場合には、ＳＥＴ１に０
Ｖ、ＲＳＴ１にＶＴＰ、ＳＥＴ２に５Ｖ、ＲＳＴ２に０
Ｖを印加する。例えば、ＶＴＰ＝１．４Ｖとし、実動作
よりも低い電圧を選ぶ。
【００３６】この動作による強誘電体キャパシタＣＬ０
の分極状態を、図２に示す。ヒステリシス２５が本書き
込み動作による分極の変化である。ヒステリシス２５上
の点２６がデータ“１”の場合、点２７がデータ“０”
の場合の分極状態である。すなわち、データ“１”の分
極書き込み点２６は実動作状態における書き込み点２３
と一致するが、データ“０”の分極書き込み点２７は実
動作状態の分極書き込み点２４よりも正側にある。この
状態は、飽和分極状態に比べて、著しく不安定な分極状
態である。
の分極状態を、図２に示す。ヒステリシス２５が本書き
込み動作による分極の変化である。ヒステリシス２５上
の点２６がデータ“１”の場合、点２７がデータ“０”
の場合の分極状態である。すなわち、データ“１”の分
極書き込み点２６は実動作状態における書き込み点２３
と一致するが、データ“０”の分極書き込み点２７は実
動作状態の分極書き込み点２４よりも正側にある。この
状態は、飽和分極状態に比べて、著しく不安定な分極状
態である。
【００３７】上記の書き込み動作を行ったメモリブロッ
クに対して、実動作と同様の読み出し動作を３乗回行
い、エラーとなるビットを検出する。すなわち、第１の
工程ではブロック選択線ＢＳおよび選択アドレスのワー
ド線ＷＬ１を０Ｖ、非選択アドレスのワード線ＷＬ０，
ＷＬ２〜ＷＬ１５およびリセット線ＲＥを０Ｖとする。
第二の工程では、ＳＥＴ１およびＳＥＴ２に２．８Ｖ、
ＲＳＴ１およびＲＳＴ２に０Ｖを印加する。第三の工程
では、ブロック選択線ＢＳおよびワード線ＷＬ１を０Ｖ
とする。第四の工程では、リセット線ＲＥを５Ｖとして
リセットトランジスタＲＬ，ＲＲをオンにする。これら
の４つの工程を１読み出し動作として、３乗回実施す
る。その結果、３乗回の読み出し動作で、エラービット
を検出することができた。
クに対して、実動作と同様の読み出し動作を３乗回行
い、エラーとなるビットを検出する。すなわち、第１の
工程ではブロック選択線ＢＳおよび選択アドレスのワー
ド線ＷＬ１を０Ｖ、非選択アドレスのワード線ＷＬ０，
ＷＬ２〜ＷＬ１５およびリセット線ＲＥを０Ｖとする。
第二の工程では、ＳＥＴ１およびＳＥＴ２に２．８Ｖ、
ＲＳＴ１およびＲＳＴ２に０Ｖを印加する。第三の工程
では、ブロック選択線ＢＳおよびワード線ＷＬ１を０Ｖ
とする。第四の工程では、リセット線ＲＥを５Ｖとして
リセットトランジスタＲＬ，ＲＲをオンにする。これら
の４つの工程を１読み出し動作として、３乗回実施す
る。その結果、３乗回の読み出し動作で、エラービット
を検出することができた。
【００３８】本実施の形態の有効性を、図を用いて説明
する。図３は、メモリブロックを１２個アレイ化したメ
モリアレイを、実動作条件で１０乗回の読み出しを行っ
たときに発生するエラービットの割合を、読み出し回数
に対してプロットしたものである。７乗回の読み出しに
よってエラーが発生している。このエラービットを検出
するには、従来は実際に７乗回の読み出し動作を実施し
なければ検出できなかった。例えば、１ビットの読み出
しリードサイクルが５００ｎｓで、６４Ｋビットメモリ
を検査するとしたら、約８９時間かかることとなる。ま
た、７乗回の読み出し動作で十分にエラービットを検出
できているかも不明であった。
する。図３は、メモリブロックを１２個アレイ化したメ
モリアレイを、実動作条件で１０乗回の読み出しを行っ
たときに発生するエラービットの割合を、読み出し回数
に対してプロットしたものである。７乗回の読み出しに
よってエラーが発生している。このエラービットを検出
するには、従来は実際に７乗回の読み出し動作を実施し
なければ検出できなかった。例えば、１ビットの読み出
しリードサイクルが５００ｎｓで、６４Ｋビットメモリ
を検査するとしたら、約８９時間かかることとなる。ま
た、７乗回の読み出し動作で十分にエラービットを検出
できているかも不明であった。
【００３９】図４に、データ書き込み時の印加電圧（Ｖ
ＴＰ）をパラメータとして、３乗回の読み出しによるエ
ラービットの発生割合を調べた結果を示す。ＶＴＰを低
下するほどエラービットは増えるが、注目すべきはＶＴ
Ｐ＝１．５Ｖで発生したエラーは、実動作条件における
７乗回の読み出しで発生したアドレスと完全に一致する
ことである。本実施の形態では、ＶＴＰ＝１．４Ｖとし
ているため、７乗回の読み出しでエラーとなるビットを
３乗回の読み出しで検出できる。すなわち、リードサイ
クル５００ｎｓ、６４Ｋビットメモリの検査時間を３２
秒と短縮でき、かつ市場への不良流出抑制効果がある。
ＴＰ）をパラメータとして、３乗回の読み出しによるエ
ラービットの発生割合を調べた結果を示す。ＶＴＰを低
下するほどエラービットは増えるが、注目すべきはＶＴ
Ｐ＝１．５Ｖで発生したエラーは、実動作条件における
７乗回の読み出しで発生したアドレスと完全に一致する
ことである。本実施の形態では、ＶＴＰ＝１．４Ｖとし
ているため、７乗回の読み出しでエラーとなるビットを
３乗回の読み出しで検出できる。すなわち、リードサイ
クル５００ｎｓ、６４Ｋビットメモリの検査時間を３２
秒と短縮でき、かつ市場への不良流出抑制効果がある。
【００４０】（実施の形態２）本実施の形態におけるメ
モリブロックの回路構成は実施の形態１と同じであり、
図１に示す回路である。また、その実動作における駆動
方法も同様であり、先に述べた通りであるので省略す
る。本発明の実施の形態では、実施の形態１とは異なる
検査方法を行う。
モリブロックの回路構成は実施の形態１と同じであり、
図１に示す回路である。また、その実動作における駆動
方法も同様であり、先に述べた通りであるので省略す
る。本発明の実施の形態では、実施の形態１とは異なる
検査方法を行う。
【００４１】まず、データの書き込みでは、ブロック選
択線ＢＳおよび選択アドレスのワード線ＷＬ１、リセッ
ト線ＲＥを５Ｖ、非選択アドレスのワード線ＷＬ０，Ｗ
Ｌ２〜ＷＬ１５を０Ｖとする。
択線ＢＳおよび選択アドレスのワード線ＷＬ１、リセッ
ト線ＲＥを５Ｖ、非選択アドレスのワード線ＷＬ０，Ｗ
Ｌ２〜ＷＬ１５を０Ｖとする。
【００４２】データ“０”の場合には、ＳＥＴ１に５
Ｖ、ＲＳＴ１に０Ｖ、ＳＥＴ２に０Ｖ、ＲＳＴ２にＶＴ
Ｐを印加する。データ“１”の場合には、ＳＥＴ１に０
Ｖ、ＲＳＴ１にＶＴＰ、ＳＥＴ２に５Ｖ、ＲＳＴ２に０
Ｖを印加する。例えば、ＶＴＰ＝０．８Ｖとし、実動作
よりも低い電圧、さらに言えば実施の形態１よりも低い
電圧を選ぶ。
Ｖ、ＲＳＴ１に０Ｖ、ＳＥＴ２に０Ｖ、ＲＳＴ２にＶＴ
Ｐを印加する。データ“１”の場合には、ＳＥＴ１に０
Ｖ、ＲＳＴ１にＶＴＰ、ＳＥＴ２に５Ｖ、ＲＳＴ２に０
Ｖを印加する。例えば、ＶＴＰ＝０．８Ｖとし、実動作
よりも低い電圧、さらに言えば実施の形態１よりも低い
電圧を選ぶ。
【００４３】この動作による強誘電体キャパシタＣＬ０
の分極状態を、図２に示す。ヒステリシス２８が本書き
込み動作による分極の変化である。ヒステリシス２８上
の点２９がデータ“１”の場合、点３０がデータ“０”
の場合の分極状態である。すなわち、データ“１”の分
極書き込み点２９は実動作状態における書き込み点２３
と一致するが、データ“０”の分極書き込み点２９は分
極ゼロ付近にある。
の分極状態を、図２に示す。ヒステリシス２８が本書き
込み動作による分極の変化である。ヒステリシス２８上
の点２９がデータ“１”の場合、点３０がデータ“０”
の場合の分極状態である。すなわち、データ“１”の分
極書き込み点２９は実動作状態における書き込み点２３
と一致するが、データ“０”の分極書き込み点２９は分
極ゼロ付近にある。
【００４４】上記の書き込み動作を行ったメモリブロッ
クに対して、実動作と同様の読み出し動作を１回行い、
エラーとなるビットを検出する。すなわち、第１の工程
ではブロック選択線ＢＳおよび選択アドレスのワード線
ＷＬ１を０Ｖ、非選択アドレスのワード線ＷＬ０，ＷＬ
２〜ＷＬ１５およびリセット線ＲＥを０Ｖとする。第二
の工程では、ＳＥＴ１およびＳＥＴ２に２．８Ｖ、ＲＳ
Ｔ１およびＲＳＴ２に０Ｖを印加する。第三の工程で
は、ブロック選択線ＢＳおよびワード線ＷＬ１を０Ｖと
する。第四の工程では、リセット線ＲＥを５Ｖとしてリ
セットトランジスタＲＬ，ＲＲをオンにする。
クに対して、実動作と同様の読み出し動作を１回行い、
エラーとなるビットを検出する。すなわち、第１の工程
ではブロック選択線ＢＳおよび選択アドレスのワード線
ＷＬ１を０Ｖ、非選択アドレスのワード線ＷＬ０，ＷＬ
２〜ＷＬ１５およびリセット線ＲＥを０Ｖとする。第二
の工程では、ＳＥＴ１およびＳＥＴ２に２．８Ｖ、ＲＳ
Ｔ１およびＲＳＴ２に０Ｖを印加する。第三の工程で
は、ブロック選択線ＢＳおよびワード線ＷＬ１を０Ｖと
する。第四の工程では、リセット線ＲＥを５Ｖとしてリ
セットトランジスタＲＬ，ＲＲをオンにする。
【００４５】本実施の形態においてエラーとなるビット
は、実動作条件で連続読み出しを実施してエラーとなる
アドレスと一致する。
は、実動作条件で連続読み出しを実施してエラーとなる
アドレスと一致する。
【００４６】
【発明の効果】以上のように本発明によれば、新しい非
破壊読み出し方法でエラーとなる強誘電体特性が標準的
なビットとわずかに異なるようなビットをスクリーニン
グすることが可能となる。これにより検査時間の短縮
と、市場における不良発生を防ぐことができ、極めて有
効な検査といえる。
破壊読み出し方法でエラーとなる強誘電体特性が標準的
なビットとわずかに異なるようなビットをスクリーニン
グすることが可能となる。これにより検査時間の短縮
と、市場における不良発生を防ぐことができ、極めて有
効な検査といえる。
【図１】本発明の実施の形態１における１メモリブロッ
クを構成した回路図
クを構成した回路図
【図２】本発明の実施の形態１，２における強誘電体の
分極状態を示す図
分極状態を示す図
【図３】本発明の実施の形態１における実動作条件で複
数回の読み出しを行ったときのエラー発生割合を示すグ
ラフ
数回の読み出しを行ったときのエラー発生割合を示すグ
ラフ
【図４】本発明の実施の形態１における検査条件で書き
込み電圧に対する３乗回の読み出しを行ったときのエラ
ー発生割合を示すグラフ
込み電圧に対する３乗回の読み出しを行ったときのエラ
ー発生割合を示すグラフ
【図５】従来の半導体記憶装置におけるメモリセル回路
図
図
【図６】従来の半導体記憶装置における強誘電体の分極
状態を示す図
状態を示す図
ＣＬ０〜ＣＬ１５ 強誘電体キャパシタ（数字はアドレ
スに対応） ＣＲ０〜ＣＲ１５ 強誘電体キャパシタ（数字はアドレ
スに対応） ＰＬ０〜ＰＬ１５ パストランジスタ（数字はアドレス
に対応） ＰＲ０〜ＰＲ１５ パストランジスタ（数字はアドレス
に対応） ＷＬ０〜ＷＬ１５ ワード線（数字はアドレスに対応） ＳＥＴ１ 第１のＳＥＴ線 ＳＥＴ２ 第２のＳＥＴ線 ＲＳＴ１ 第１のＲＳＴ線 ＲＳＴ２ 第２のＲＳＴ線 ＳＲ０ 第１の選択トランジスタ ＳＬ０ 第２の選択トランジスタ ＳＲ１ 第３の選択トランジスタ ＳＬ１ 第４の選択トランジスタ ＲＬ 第１のリセットトランジスタ ＲＲ 第２のリセットトランジスタ ＧＲ 第１のゲイントランジスタ ＧＬ 第２のゲイントランジスタ ＢＳ ブロック選択線 ＢＬＬ 第１のビット線 ＢＬＲ 第２のビット線
スに対応） ＣＲ０〜ＣＲ１５ 強誘電体キャパシタ（数字はアドレ
スに対応） ＰＬ０〜ＰＬ１５ パストランジスタ（数字はアドレス
に対応） ＰＲ０〜ＰＲ１５ パストランジスタ（数字はアドレス
に対応） ＷＬ０〜ＷＬ１５ ワード線（数字はアドレスに対応） ＳＥＴ１ 第１のＳＥＴ線 ＳＥＴ２ 第２のＳＥＴ線 ＲＳＴ１ 第１のＲＳＴ線 ＲＳＴ２ 第２のＲＳＴ線 ＳＲ０ 第１の選択トランジスタ ＳＬ０ 第２の選択トランジスタ ＳＲ１ 第３の選択トランジスタ ＳＬ１ 第４の選択トランジスタ ＲＬ 第１のリセットトランジスタ ＲＲ 第２のリセットトランジスタ ＧＲ 第１のゲイントランジスタ ＧＬ 第２のゲイントランジスタ ＢＳ ブロック選択線 ＢＬＬ 第１のビット線 ＢＬＲ 第２のビット線
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 山田 隆善
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
Ｆターム(参考） 2G132 AA08 AB01 AD01 AG09 AL09
5L106 AA00 BB01 DD22 GG07
Claims (2)
- 【請求項１】 強誘電体膜の分極の偏位によって多値デ
ータを記憶する強誘電体キャパシタと、前記強誘電体キ
ャパシタの上電極及び下電極のうちの一方の電極に接続
され前記強誘電体膜の分極の偏位を検出する検出手段と
を有する半導体記憶装置であって、 前記強誘電体キャパシタの上下電極間に書き込み電圧を
印加して分極を偏位させる第１の工程を備え、 前記強誘電体キャパシタの上電極及び下電極のうちの他
方の電極に読み出し電圧を印加し、前記検出手段により
前記強誘電体膜の分極の偏位を検出することによって前
記多値データを読み出す第２の工程と、 前記他方の電極に印加される前記読み出し電圧を除去す
る第３の工程と、 前記第３の工程の後に、前記強誘電体キャパシタの前記
上電極と前記下電極との間の電位差を零にする第４の工
程を備え、 前記第２の工程において印加される前記読み出し電圧
は、前記第３の工程で前記読み出し電圧が除去されたと
きに、前記強誘電体膜の分極の偏位が前記多値データを
読み出す前の偏位に戻るような大きさであり、 前記第１の工程において書き込まれる分極の偏位が、 前記第２，第３，第４の工程を順に繰り返す読み出し動
作を複数回行った後に達する安定した分極の偏位と一致
するように前記書き込み電圧が調整され、あるいは前記
書き込み電圧の絶対値が前記第２，第３，第４の工程を
順に繰り返す読み出し動作を複数回行った後に達する安
定した分極の偏位と一致する前記書き込み電圧の絶対値
よりも小さく調整され、 前記第２，第３，第４の工程を順に繰り返す読み出し動
作を少なくとも１回行って読み出すことを特徴とする半
導体記憶装置の検査方法。 - 【請求項２】 前記第１の工程において書き込まれる分
極の偏位が、前記第２，第３，第４の工程を順に繰り返
す読み出し動作を複数回行った後に達する安定した分極
の偏位と飽和分極の間となるように前記書き込み電圧が
調整され、 前記第２，第３，第４の工程を順に繰り返す読み出し動
作を複数回行って読み出すことを特徴とする半導体記憶
装置の検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001186152A JP2003007093A (ja) | 2001-06-20 | 2001-06-20 | 半導体記憶装置の検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001186152A JP2003007093A (ja) | 2001-06-20 | 2001-06-20 | 半導体記憶装置の検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003007093A true JP2003007093A (ja) | 2003-01-10 |
Family
ID=19025622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001186152A Pending JP2003007093A (ja) | 2001-06-20 | 2001-06-20 | 半導体記憶装置の検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003007093A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101777377B (zh) * | 2010-01-12 | 2013-01-30 | 清华大学 | 一种位线-板线合并结构的铁电存储器存储阵列 |
| JP2014041644A (ja) * | 2007-08-22 | 2014-03-06 | Micron Technology Inc | フラッシュメモリ中のエラースキャニング |
-
2001
- 2001-06-20 JP JP2001186152A patent/JP2003007093A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014041644A (ja) * | 2007-08-22 | 2014-03-06 | Micron Technology Inc | フラッシュメモリ中のエラースキャニング |
| CN101777377B (zh) * | 2010-01-12 | 2013-01-30 | 清华大学 | 一种位线-板线合并结构的铁电存储器存储阵列 |
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